JP2006049698A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置 Download PDF

Info

Publication number
JP2006049698A
JP2006049698A JP2004230867A JP2004230867A JP2006049698A JP 2006049698 A JP2006049698 A JP 2006049698A JP 2004230867 A JP2004230867 A JP 2004230867A JP 2004230867 A JP2004230867 A JP 2004230867A JP 2006049698 A JP2006049698 A JP 2006049698A
Authority
JP
Japan
Prior art keywords
plating film
plating
lead
electroless
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004230867A
Other languages
English (en)
Inventor
Shinichi Hirose
伸一 広瀬
Norihisa Imaizumi
典久 今泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2004230867A priority Critical patent/JP2006049698A/ja
Publication of JP2006049698A publication Critical patent/JP2006049698A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】 ICチップとメッキ処理が施されたリードフレームとを電気的に接続し、これらをモールド樹脂で封止してなる樹脂封止型半導体装置において、インナーリードにおける樹脂密着性とアウターリードにおける抵抗溶接性とを両立する。
【解決手段】 互いに電気的に接続されたICチップ10とリードフレーム20とがモールド樹脂40で封止されており、インナーリード21およびアウターリード22では、母材20a上に順に無電解Ni−Pメッキ膜20b、表面が粗化されたNiメッキ膜20cが設けられている。それにより、インナーリード21のメッキ膜の最表面は、モールド樹脂40との密着性を向上させるための粗化された形状となり、アウターリード22には、抵抗溶接可能な低い融点を持つ無電解Ni−Pメッキ膜20bが設けられた構成となっている。
【選択図】 図1

Description

本発明は、半導体素子とメッキ処理が施されたリードフレームとを互いに電気的に接続し、これらをモールド樹脂で封止してなる樹脂封止型半導体装置に関する。
この種の樹脂封止型半導体装置は、ワイヤなどによって互いに電気的に接続された半導体素子とリードフレームとがモールド樹脂で封止されてなるものである。このような樹脂封止型半導体装置において、リードフレームは、Sn−Pb、Sn−Biなどの外装メッキが施されているのが主流である。
ここで、近年では、組み付け工程の簡略化およびコストダウンのために、あらかじめリードフレーム表面に、プリント基板へのはんだなどによる実装において、はんだとの濡れ性を高めるような仕様のメッキ(たとえばNi/Pd/Au)を施しているリードフレーム(Pre Plated Frame、以下PPFと略記する)が採用されはじめている(たとえば、特許文献1参照)。
また、一方で、樹脂封止型半導体装置におけるリードフレームとモールド樹脂との密着性を高めるために、リードフレームのメッキ表面を粗化する技術が提案されている(たとえば、特許文献2、特許文献3参照)。
このメッキ表面を粗化する技術は、リードフレームのメッキ表面を粗化することによって、(1)リードフレームにおけるモールド樹脂との接着面積が大きくなる、(2)モールド樹脂が粗化されたメッキ膜の凹凸に食いつきやすくなる、などの効果(つまり、アンカー効果)を期待するものである。
そのことにより、リードフレームのモールド樹脂への密着性が向上し、リードフレームとモールド樹脂との間の剥離を防止することが可能となり、樹脂封止型半導体装置の信頼性が向上する。
ここで、上記PPFにおけるメッキ構成は、下地側からNi/Pd/Auの3層構造であり、いずれも電気メッキとなっている。
通常の樹脂封止型半導体装置では、アウターリードをプリント基板などにはんだ付けするので前記の3層構造になっていればそのメッキ構成に大きな制約はないが、アウターリードをケースのターミナルと抵抗溶接にて接合するようなもの(以下、カスタムパッケージという)の場合には、メッキ構成に以下の制約が生じる。
通常の電気Niメッキ(純Ni)の融点は1450℃と比較的高く、抵抗溶接がしにくい。そのため溶接接合が必須であるカスタムパッケージでは、アウターリードの表面処理を融点の低い(たとえば800℃程度)無電解Ni−Pメッキを行なっているのが普通である(たとえば、特許文献4参照)。
そこで、インナーリードにおける樹脂密着性とアウターリードにおける抵抗溶接性とを確保するためには、通常、最下層のメッキすなわち電気Niメッキを、粗化した無電解Ni−Pメッキに変えてやればよいのと考えられるが、無電解メッキの反応触媒であるPはメッキ膜を平坦化する効果があるため、粗化ができない。つまり、樹脂の密着性に問題が出てくる。
特開平4−115558号公報 特開平6−29439号公報 特開平10−27873号公報 特開平5−163582号公報
そこで、本発明者は、抵抗溶接における接合界面を無電解Ni−Pメッキにするために、リードフレームにおけるメッキ構成を、粗化Ni/無電解Ni−P/Pd/Auの構成とすることを検討した。なお、PdおよびAuの膜厚はナノオーダで非常に薄いので無視することができる。
しかしながら、上述したように、無電解Ni−Pメッキは平坦化効果があるため、せっかく粗化した下地のNiメッキの凹凸が埋もれてしまい、適切な粗化形態を形成することができず、樹脂との密着性を確保できない。
本発明は上記問題に鑑みてなされたものであり、半導体素子とメッキ処理が施されたリードフレームとを電気的に接続し、これらをモールド樹脂で封止してなる樹脂封止型半導体装置において、インナーリードにおける樹脂密着性とアウターリードにおける抵抗溶接性とを両立することを目的とする。
上記目的を達成するため、請求項1に記載の発明では、半導体素子(10)とメッキ処理が施されたリードフレーム(20)とが互いに電気的に接続され、半導体素子(10)およびリードフレーム(20)がモールド樹脂(40)で封止されてなる樹脂封止型半導体装置において、リードフレーム(20)のうちモールド樹脂(40)内に位置するインナーリード(21)のメッキ膜の最表面は、モールド樹脂(40)との密着性を向上させるために粗化された形状となっており、リードフレーム(20)のうちモールド樹脂(40)から突出するアウターリード(22)には、抵抗溶接性を確保するための無電解Ni−Pメッキ膜(20b)が設けられていることを特徴としている。
それによれば、インナーリード(21)においてはその表面を構成するメッキ膜の最表面が粗化された形状となっているため、モールド樹脂(40)との密着性を確保することができる。
また、外部の部材と抵抗溶接されるアウターリード(22)には、比較的融点が低く抵抗溶接により溶融しやすい無電解Ni−P膜(20b)が設けられているため、抵抗溶接性を確保することができる。
よって、本発明によれば、半導体素子(10)とメッキ処理が施されたリードフレーム(20)とを電気的に接続し、これらをモールド樹脂(40)で封止してなる樹脂封止型半導体装置において、インナーリード(21)における樹脂密着性とアウターリード(22)における抵抗溶接性とを両立することができる。
ここで、請求項2に記載の発明のように、請求項1に記載の樹脂封止型半導体装置においては、リードフレーム(20)におけるインナーリード(21)およびアウターリード(22)では、メッキの下地である母材(20a)上に順に無電解Ni−Pメッキ膜(20b)、Niメッキ膜(20c)が設けられており、インナーリード(21)において、Niメッキ膜(20c)の表面が粗化された形状となっているものにできる。
それにより、上記請求項1に記載の発明の構成を適切に実現することができ、また、同様の作用効果を実現することができる。
また、請求項3に記載の発明のように、請求項1に記載の樹脂封止型半導体装置においては、リードフレーム(20)におけるインナーリード(21)およびアウターリード(22)では、メッキの下地である母材(20a)上に無電解Ni−Pメッキ膜(20b)が設けられており、インナーリード(21)において、無電解Ni−Pメッキ膜(20b)自身の表面が粗化された形状となっているものにできる。
それにより、上記請求項1に記載の発明の構成を適切に実現することができ、また、同様の作用効果を実現することができる。
また、請求項4に記載の発明のように、請求項1に記載の樹脂封止型半導体装置においては、リードフレーム(20)におけるインナーリード(21)では、メッキの下地である母材(20a)上に、表面が粗化されたNiメッキ膜(20c)が設けられることにより、インナーリード(21)のメッキ膜の最表面が、前記粗化された形状となっているものにできる。
それにより、上記請求項1に記載の発明の構成を適切に実現することができ、また、同様の作用効果を実現することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
(第1実施形態)
図1において、(a)は本発明の第1実施形態に係る樹脂封止型半導体装置100の概略断面構成を示す図であり、(b)は(a)中のリードフレーム20の断面構成を示す図である。
図1(a)に示されるように、本半導体装置100は、大きくは、半導体素子としてのICチップ10とメッキ処理が施されたリードフレーム20とが、ボンディングワイヤ30を介して互いに電気的に接続され、これらICチップ10、リードフレーム20およびボンディングワイヤ30がモールド樹脂40で封止されてなる。
そして、図1(a)に示されるように、この半導体装置100は、ケース200上に搭載されて、リードフレーム20の一部にてネジ210によりケース200にネジ止めされ固定される。また、リードフレーム20のアウターリード22には、外部のターミナル220が抵抗溶接により接合されるようになっている。つまり、本半導体装置100は上記カスタムパッケージとして構成されている。
ここで、ICチップ10は、シリコン半導体基板に周知の半導体製造技術を用いてトランジスタ素子などを形成してなるものである。また、ボンディングワイヤ30は、ワイヤボンディングにより形成された金(Au)やアルミニウム(Al)などからなるワイヤである。
このICチップ10は、リードフレーム20におけるインナーリード21上に搭載され、はんだまたは導電性接着剤などにより接合されている。ここで、インナーリード21は、ICチップ10の放熱のためにリードフレーム20における肉厚部分として構成されている。
なお、インナーリード21上には、ICチップ20以外にも、場合によっては、チップコンデンサ等をはんだもしくは導電性接着剤で接合してもよい。また、半導体素子としてはICチップ以外にも、半導体センサ素子などであってもよい。
そして、これらICチップ10、ボンディングワイヤ30、およびリードフレーム20におけるインナーリード21はモールド樹脂40により包み込まれるようにモールドされ封止されている。
このモールド樹脂40は、通常の樹脂封止型半導体装置に用いられるエポキシ系樹脂などのモールド材料を採用して、金型を用いたトランスファーモールド法などにより形成されるものである。そして、このモールド樹脂40が、半導体装置100の本体すなわちパッケージボディを構成している。
ここで、リードフレーム20のうちアウターリード22は、モールド樹脂40から突出し、上述したように、ターミナル220と抵抗溶接され、電気的・機械的に接合されるようになっている。
なお、ターミナル220は、その表面が抵抗溶接の熱で溶融しやすいものを材料として構成されており、たとえば、SPCC(一般冷延鋼板)に無電解Ni−Pメッキが施されたものを採用できる。
本実施形態では、図1(b)に示されるように、リードフレーム20の全体すなわちリードフレーム20におけるインナーリード21およびアウターリード22では、メッキの下地である母材20a上に順に無電解Ni−Pメッキ膜20b、Niメッキ膜20c、Pdメッキ膜20d、Auメッキ膜20eが設けられているものである。
これらメッキ膜20b〜20eは、リードフレーム20の素材板すなわち母材20aをエッチングやスタンピングなどで、リードフレーム形状にパターニングした後、メッキ処理することで形成されるものである。
ここで、本実施形態では、インナーリード21において、Niメッキ膜20cの表面が粗化された形状となっている。それにより、このNiメッキ膜20cの粗化形状を承継して、インナーリード21のメッキ膜の最表面は、モールド樹脂40との密着性を向上させるために粗化された形状となっている。
なお、本実施形態では、アウターリード22においても、インナーリード21と同様に、Niメッキ膜20cの表面が粗化された形状となっている。また、図1(a)においては、リードフレーム20におけるPdメッキ膜20dおよびAuメッキ膜20eは省略してある。
ここで、リードフレーム20の母材20aは、Cu系もしくはFe系の材料であり、その板厚は0.1mm〜1mm程度である。この母材20aの上に形成された無電解Ni−Pメッキ膜20bは、無電解メッキ法により形成されたものであり、その膜厚は1μm〜7μm程度である。
この無電解Ni−Pメッキ膜20bは粗化する必要がないので、一般的な無電解Ni−Pメッキ浴、メッキ条件でメッキすればよい。メッキ浴には、通常、次亜リン酸ナトリウム(NaH2PO2)が還元剤として入っており、その中のPがNiメッキ膜中に7〜13%含有される。このことにより純Ni(1450℃)に比べて融点(たとえば、800℃程度)が下がる。
その上に設けられる表面が粗化されたNiメッキ膜(以下、粗化Niメッキ膜という)20cは、電気メッキ法もしくは無電解メッキ法によって形成されるもので、その膜厚は0.5μm〜2.5μm程度である。
この粗化Niメッキ膜20cの粗化レベルは、モールド樹脂40との密着性を満足するために比表面積1.2以上とする。この比表面積とは、原子間力顕微鏡(AFM、例:セイコーインスツルメンツ社製Nanopics1000)で測定した値である。測定面積10μm×10μmの表面積をスキャンし、測定面積で割った値であり、樹脂密着性を表すのに最も適した特性値である。
この粗化Niメッキ膜20cの形成は、通常はコスト面より電気メッキ法で行なわれることが多いが、カスタムパッケージ用のリードフレームは、図1(a)に示されるように部分的に厚さの異なる異形材のものが多く、メッキ厚のムラを防ぐためやメッキ設備の関係より無電解メッキで行われる場合も多い。
つまり、粗化Niメッキ膜20cの形成を行うにあたっては、リードフレーム20の形状やメッキ設備、ライン構成等の事情により電気メッキ法、無電解メッキ法を選択すればよい。
図1(b)に示されるように、粗化Niメッキ膜20cの表面は粗化されており、前述の比表面積の値を満足するように表面に凹凸を形成してある。この粗化メッキ膜20cの粗化方法は公知である。
たとえば、Niメッキのメッキ成膜時にメッキ条件や薬液成分を調整するなどにより粗化を行ってもよいし、メッキ前のリード母材またはメッキ後にサンドブラスト等による機械的粗化または薬品による化学的粗化により行ってもよい。
この粗化Niメッキ膜20cの上に設けられるPdメッキ膜20d、Auメッキ膜20eは、電気メッキ法もしくは無電解メッキ法によって形成されるもので、その膜厚はともに、0.002μm〜0.02μm程度である。
最終的に、リードフレーム20のメッキ膜は、無電解Ni−P/粗化Ni/Pd/Auの4層構造となるが、場合によっては最表層のAuメッキ膜20eの無い3層構造(Ni−P/粗化Ni/Pd)であってもよいし、Pdメッキ膜20d、Auメッキ膜20eの無い2層構造(Ni−P/粗化Ni)であってもよい。
具体的には、リードフレーム20がAuワイヤボンドを打つものである場合にはPd、Auは基本的に必要であるが、それ以外、たとえばAlワイヤボンドを打つものである場合にはPd、Auは無くてもよい、ということを意味する。
ところで、本実施形態によれば、半導体素子であるICチップ10とメッキ処理が施されたリードフレーム20とが互いに電気的に接続され、ICチップ10およびリードフレーム20がモールド樹脂40で封止されてなる樹脂封止型半導体装置において、リードフレーム20におけるインナーリード21およびアウターリード22では、メッキの下地である母材20a上に順に無電解Ni−Pメッキ膜20b、Niメッキ膜20cが設けられており、インナーリード21において、Niメッキ膜20cの表面が粗化された形状となっていることを特徴とする樹脂封止型半導体装置100が提供される。
つまり、本半導体装置100では、リードフレーム20のうちモールド樹脂40内に位置するインナーリード21のメッキ膜の最表面は、モールド樹脂40との密着性を向上させるために粗化された形状となっており、リードフレーム20のうちモールド樹脂40から突出するアウターリード22には、抵抗溶接性を確保するための無電解Ni−Pメッキ膜20b、すなわち抵抗溶接可能な低い融点を持つ無電解Ni−Pメッキ膜20bが設けられている構成となる。
それによれば、インナーリード21においては、その表面を構成するメッキ膜の最表面が粗化された形状となっているため、モールド樹脂40との密着性を確保することができる。
また、外部の部材すなわちターミナル220と抵抗溶接されるアウターリード22には、比較的融点が低く抵抗溶接により溶融しやすい無電解Ni−P膜20bが設けられているため、抵抗溶接性を確保することができる。
本半導体装置100におけるアウターリード22とターミナル220との抵抗溶接について、図2を参照して具体的に述べる。図2は、本実施形態における抵抗溶接の方法を具体的に示す概略断面図である。
図2に示されるように、抵抗溶接機の例えばCu−W合金からなる電極310、320によって、接合したいターミナル220およびアウターリード22を挟み込み、圧力Pをかけた状態で電流Iを流し、そのジュール熱で両者22、220を拡散接合するのが抵抗溶接である。
従来のリードフレームの表面に形成されていた純Niは融点が1450℃と高いので抵抗溶接による接合が困難であるのに対し、本実施形態のアウターリード22では、融点が約800℃と比較的低い無電解Ni−Pメッキ膜20bがあるので抵抗溶接による接合が容易となる。
電極310、320間に電流Iが流れると、まず、ターミナル220とアウターリード22との間で発熱する。これは、両者22、220は接触しているだけでその接触抵抗が高いためである。その熱は、粗化Niメッキ膜20cを通って無電解Ni−Pメッキ膜20bへ到達する。
無電解Ni−Pメッキ膜20bは融点が低いのでその熱で溶融する。無電解Ni−Pメッキ膜20bと粗化Niメッキ膜20cは、同じNiであることより、両者は容易に相互拡散を起こす。その結果、無電解Ni−Pメッキ膜20bと粗化Niメッキ膜20cとが同一化し、溶融状態となりターミナル220との接合が完了する。
このような本実施形態における良好な抵抗溶接性を確保できるという効果について、より具体的に述べる。
従来の粗化Ni/Pd/Auメッキのリードフレームと、本実施形態の無電解Ni−P/粗化Ni/Pd/Auメッキのリードフレーム20とを用いて抵抗溶接性の評価を行なった。各リードフレームの母材すなわちリード素材はCuである。
また、溶接の相手側であるターミナル220としては、材質がSPCC(ー般冷延鋼板)、表面処理が無電解Ni−Pメッキ(膜厚1〜3μm)のものを用いた。
抵抗溶接の条件は、溶接電流が1.8kA(60Hz)、通電時間が30ms、加圧力が127Nとした。なお、判定規格は、「引き剥がし強度:49N以上、破壊モード:母材破壊(接合界面剥がれは不可)」である。この判定規格は、実用レベルの接合性を満足するものである。
評価結果を表1に示す。
Figure 2006049698
従来の粗化Ni/Pd/Auメッキのものは、n=10で評価を行なった結果、引き剥がし強度は40〜60Nであり、破壊モードはいずれも接合界面剥がれであった。
これに対し、本実施形態の無電解Ni−P/粗化Ni/Pd/Auメッキのものは、同じくn=10で評価を行なった結果、引き剥がし強度は80〜110Nであり、破壊モードはいずれも母材破壊であった。
つまり、従来のリードフレームは実用レベルの規格を満足できなかったのに対し、本実施形態のリードフレーム20は、同規格を満足しており、良好な抵抗溶接性を確保できていることがわかる。
また、本実施形態のリードフレーム20では、インナーリード21において粗化Niメッキ膜20cの下地に無電解Ni−Pメッキ膜20bを形成しているので、インナーリード21の最表面の凹凸形状(つまり粗化形状)については、図1(b)に示されるように確保されており、樹脂密着性が損なわれることはない。
このように、本実施形態によれば、半導体素子10とメッキ処理が施されたリードフレーム20とを電気的に接続し、これらをモールド樹脂40で封止してなる樹脂封止型半導体装置100において、インナーリード21における樹脂密着性とアウターリード22における抵抗溶接性とを両立することができる。
また、本実施形態においては、上記図1(a)に示されるように、リードフレーム20の肉厚部分のうちモールド樹脂40よりはみ出た部分にて、ケース200とネジ止めされるのであるが、この部分においてリードフレーム20の表面が粗化されていることにより、より強固にネジ締めを行うことができる。
また、溶接接合に該当するアウターリード22の部位を凹ませておいて、相手側のターミナル220との位置合わせを容易にするようにしてもよい。また、その際に、後加工で表層の粗化Ni/Pd/Auを除去し、無電解Ni−Pメッキ膜20bを露出させれば、アウターリード22において、ターミナル220と無電解Ni−Pメッキ膜20bとを直接接合することも可能となる。
なお、本実施形態において、半導体素子であるICチップ10とリードフレーム20との接続は、上記したボンディングワイヤ30以外の接続形態であってもかまわない。
[変形例]
次に、本実施形態のリードフレーム20の種々の変形例について、図3、図4、図5、図6、図7を参照して述べる。図3は第1の変形例、図4は第2の変形例、図5は第3の変形例、図6は第4の変形例、図7は第5の変形例を示す概略断面図である
上記図1(b)に示されるリードフレーム20は、メッキの下地である母材20a上に順に無電解Ni−Pメッキ膜20b、Niメッキ膜20c、Pdメッキ膜20d、Auメッキ膜20eが設けられているものであった。
それに対して、図3、図4に示されるように、母材20aと無電解Ni−Pメッキ膜20bとの間に、通常の電気Niメッキ膜20fを設けてもよい。
これは、無電解メッキは、メッキ液にかかるコストが高いなど、そのメッキ形成の性格上コストが高くなる場合があることから、無電解Ni−Pメッキ膜20bの厚さを抵抗溶接性を確保しつつ極力薄くするためである。
また、その際、図3に示されるように、通常の電気Niメッキ膜20fは平坦なものでもよいが、図4に示されるように、粗化されたNiメッキ膜20fであってもよい。その方が、リードフレーム20の最表面の粗化形態がより強調されて樹脂密着性が更に高まることが期待できる。
さらに、図3、図4に示される各構成において、図5、図6に示されるように、無電解Ni−Pメッキ膜20bと電気Niメッキ膜20fとの位置関係が逆転していてもよい。この場合も、無電解Ni−Pメッキ膜20bの厚さを抵抗溶接性を確保しつつ極力薄くすることができる。
また、図7に示されるように、母材20aの表面をサンドブラストなどにより粗化した上で、この母材20a上に順に無電解Ni−Pメッキ膜20b、Niメッキ膜20c、Pdメッキ膜20d、Auメッキ膜20eを形成した構造としてもよい。この場合も、リードフレーム20の最表面の粗化形態がより強調されて樹脂密着性が更に高まることが期待できる。
(第2実施形態)
図8(a)〜(d)は、本発明の第2実施形態に係る樹脂封止型半導体装置におけるリードフレーム20の概略断面構成を示す図である。本実施形態は、上記図1に示される半導体装置においてリードフレーム20を変形したものであり、上記第1実施形態との相違点を中心に述べる。
上記第1実施形態では、インナーリード21において、Niメッキ膜20cの表面を粗化された形状とすることにより、この粗化Niメッキ膜20cによって、インナーリード21のメッキ膜の最表面を、モールド樹脂40との密着性を向上させるために粗化された形状としていた。
それに対して、粗化Niメッキ膜20cを設けずに、インナーリード21のメッキ膜の最表面を、モールド樹脂40との密着性を向上させるために粗化された形状とするものである。
すなわち、図8に示されるように、本実施形態においては、リードフレーム20におけるインナーリード21およびアウターリード22では、メッキの下地である母材20a上に無電解Ni−Pメッキ膜20bを設け、インナーリード21において、無電解Ni−Pメッキ膜20b自身の表面を粗化された形状としている。
なお、本実施形態においては、図8(b)、(c)、(d)に示されるように、インナーリード21において、無電解Ni−Pメッキ膜20b自身の表面を粗化された形状としているが、アウターリード22においても同様の粗化形状としてよいことはもちろんである。
さらに、アウターリード22では、図8(a)に示されるように、無電解Ni−Pメッキ膜20b自身の表面が平坦であってもよく、この場合でもアウターリード22における抵抗溶接性が確保できることは、上述の通りである。
このように、無電解Ni−Pメッキ膜20b自身の表面を粗化された形状とすることは、図8(b)に示されるように、母材20aの表面をサンドブラスト等による機械的粗化または薬品による化学的粗化により粗化し、その後、各メッキ膜20b、20d、20eを形成することで実現できる。
また、明らかなことではあるが、母材20aの上に無電解Ni−Pメッキ膜20bを形成した後に、図8(c)に示されるように薬品による化学的粗化を行ったり、図8(d)に示されるようにサンドブラスト等による機械的粗化を行うことで、無電解Ni−Pメッキ膜20b自身の表面を粗化された形状としてもよい。
さらに、図9は、本実施形態の変形例としてのリードフレーム20の概略断面構成を示す図であるが、この図9に示されるように、無電解Ni−Pメッキ工程をメッキ形成途上で切り上げて、あえて不完全なメッキ膜とすることにより、島状の無電解Ni−Pメッキ膜20bを形成した場合にも、同様の粗化形態を形成することができる。
なお、図8および図9に示されるいずれの場合も、上記実施形態と同様に、Pdメッキ膜20d、Auメッキ膜20eは無いものであってもよい。つまり、本実施形態のリードフレーム20のメッキ膜は、無電解Ni−P/Pd/Auの3層構造、あるいは、無電解Ni−P/Pdの2層構造、あるいは、無電解Ni−Pの1層構造となる。
そして、本実施形態によれば、樹脂封止型半導体装置において、リードフレーム20のうちモールド樹脂40内に位置するインナーリード21のメッキ膜の最表面は、モールド樹脂40との密着性を向上させるために粗化された形状となっており、リードフレーム20のうちモールド樹脂40から突出するアウターリード22には、抵抗溶接性を確保するための無電解Ni−Pメッキ膜20bが設けられている構成となる。
それによれば、上記第1実施形態と同様に、インナーリード21においてはその表面を構成するメッキ膜の最表面が粗化された形状となっているため、モールド樹脂40との密着性を確保することができ、また、アウターリード22には、比較的融点が低く抵抗溶接により溶融しやすい無電解Ni−P膜20bが設けられているため、抵抗溶接性を確保することができる。
よって、本実施形態によっても、半導体素子10とメッキ処理が施されたリードフレーム20とを電気的に接続し、これらをモールド樹脂40で封止してなる樹脂封止型半導体装置100において、インナーリード21における樹脂密着性とアウターリード22における抵抗溶接性とを両立することができる。
(第3実施形態)
図10は、本発明の第3実施形態に係る樹脂封止型半導体装置110の概略断面構成を示す図である。上記第1実施形態との相違点を中心に述べる。
上記第1実施形態では、リードフレーム20の全体すなわちリードフレーム20におけるインナーリード21およびアウターリード22において、母材20a上に順に無電解Ni−Pメッキ膜20b、粗化Niメッキ膜20cを設けることにより、インナーリード21のメッキ膜の最表面を粗化形状とし、アウターリード22には抵抗溶接性を確保するための無電解Ni−Pメッキ膜20bを設けた構成を実現していた(上記図1参照)。
それに対して、本実施形態の半導体装置110では、リードフレーム20の全体を均一なメッキ構成とするのではなく、インナーリード21とアウターリード22とで部分的にメッキ構成を変えている。
すなわち、図10に示されるように、本実施形態では、モールド樹脂40と密着しなければならないインナーリード21については、母材20aの上に粗化Niメッキ膜20c、Pdメッキ膜20d、Auメッキ膜20eが設けられた構成とし、抵抗溶接性を確保しなければならないアウターリード22については、母材20aの上に無電解Ni−Pメッキ膜20bを設けた構成としている。
なお、図10では、Pdメッキ膜20d、Auメッキ膜20eは省略してあるが、上記実施形態と同様に、Pdメッキ膜20d、Auメッキ膜20eは、必要に応じて無いものであってもよい。
つまり、本実施形態では、インナーリード21については、粗化Ni/Pd/Au、または、粗化Ni/Pd、または、粗化Niのみのメッキ構成とし、アウターリード22については、無電解Ni−Pの1層のメッキ構成とするというように、部分めっき(2色めっき)構成を採用している。
なお、アウターリード22について無電解Ni−Pメッキ膜20bを設ける部位は、アウターリード22の全体でなくてもよく、少なくともアウターリード22のうちの抵抗溶接接合に用いられる部位であればよい。
このように、本実施形態の樹脂封止型半導体装置110においては、インナーリード21では、母材20a上に粗化Niメッキ膜20cが設けられることにより、インナーリード21のメッキ膜の最表面が粗化された形状となっており、アウターリード22には、抵抗溶接性を確保するための無電解Ni−Pメッキ膜20bが設けられた構成を実現できている。
それによれば、上記第1実施形態と同様に、インナーリード21においてはその表面を構成するメッキ膜の最表面が粗化された形状となっているため、モールド樹脂40との密着性を確保することができ、また、アウターリード22には、比較的融点が低く抵抗溶接により溶融しやすい無電解Ni−P膜20bが設けられているため、抵抗溶接性を確保することができる。
よって、本実施形態によっても、半導体素子10とメッキ処理が施されたリードフレーム20とを電気的に接続し、これらをモールド樹脂40で封止してなる樹脂封止型半導体装置100において、インナーリード21における樹脂密着性とアウターリード22における抵抗溶接性とを両立することができる。
(第4実施形態)
図11は、本発明の第4実施形態に係る樹脂封止型半導体装置120の概略断面構成を示す図である。本実施形態は、上記第3実施形態を変形したものであり、上記第3実施形態との相違点を中心に述べる。
上記第3実施形態では、粗化Niメッキ、無電解Ni−Pメッキの両方において部分メッキを行ったが、これら両方とも部分メッキをするのは、マスクの手間がかかるなど、コストアップとなる。
そこで、本実施形態においては、無電解Ni−Pメッキは、リードフレーム20の全面にて行ない、粗化Niメッキのみをインナーリード21にて行なうという方法を用いている。
そのため、本実施形態の半導体装置120では、図11に示されるように、無電解Ni−Pメッキ膜20bはリードフレーム20の全体に設けられ、インナーリード21は、無電解Ni−Pメッキ膜20bの上に粗化Niメッキ膜20cが設けられた形となっている。一方、アウターリード22では、無電解Ni−Pメッキ膜20bの1層のメッキ構成となっている。
そして、本実施形態によっても、上記第1実施形態と同様に、インナーリード21においてはその表面を構成するメッキ膜の最表面が粗化された形状となっているため、モールド樹脂40との密着性を確保することができ、また、アウターリード22には、比較的融点が低く抵抗溶接により溶融しやすい無電解Ni−P膜20bが設けられているため、抵抗溶接性を確保することができる。
よって、本実施形態によっても、半導体素子10とメッキ処理が施されたリードフレーム20とを電気的に接続し、これらをモールド樹脂40で封止してなる樹脂封止型半導体装置100において、インナーリード21における樹脂密着性とアウターリード22における抵抗溶接性とを両立することができる。
(a)は本発明の第1実施形態に係る樹脂封止型半導体装置の概略断面図であり、(b)は(a)中のリードフレームの断面図である。 上記第1実施形態における抵抗溶接の方法を具体的に示す概略断面図である。 上記第1実施形態における第1の変形例としてのリードフレームの概略断面図である。 上記第1実施形態における第2の変形例としてのリードフレームの概略断面図である。 上記第1実施形態における第3の変形例としてのリードフレームの概略断面図である。 上記第1実施形態における第4の変形例としてのリードフレームの概略断面図である。 上記第1実施形態における第5の変形例としてのリードフレームの概略断面図である。 本発明の第2実施形態に係る樹脂封止型半導体装置におけるリードフレームの概略断面図である。 上記第2実施形態における変形例としてのリードフレームの概略断面図である。 本発明の第3実施形態に係る樹脂封止型半導体装置の概略断面図である。 本発明の第4実施形態に係る樹脂封止型半導体装置の概略断面図である。
符号の説明
10…半導体素子としてのICチップ、20…リードフレーム、
20a…リードフレームの母材、20b…無電解Ni−Pメッキ膜、
20c…粗化Niメッキ膜、21…インナーリード、22…アウターリード、
40…モールド樹脂。

Claims (4)

  1. 半導体素子(10)とメッキ処理が施されたリードフレーム(20)とが互いに電気的に接続され、前記半導体素子(10)および前記リードフレーム(20)がモールド樹脂(40)で封止されてなる樹脂封止型半導体装置において、
    前記リードフレーム(20)のうち前記モールド樹脂(40)内に位置するインナーリード(21)のメッキ膜の最表面は、前記モールド樹脂(40)との密着性を向上させるために粗化された形状となっており、
    前記リードフレーム(20)のうち前記モールド樹脂(40)から突出するアウターリード(22)には、抵抗溶接性を確保するための無電解Ni−Pメッキ膜(20b)が設けられていることを特徴とする樹脂封止型半導体装置。
  2. 前記リードフレーム(20)における前記インナーリード(21)および前記アウターリード(22)では、メッキの下地である母材(20a)上に順に無電解Ni−Pメッキ膜(20b)、Niメッキ膜(20c)が設けられており、
    前記インナーリード(21)において、前記Niメッキ膜(20c)の表面が粗化された形状となっていることを特徴とする請求項1に記載の樹脂封止型半導体装置。
  3. 前記リードフレーム(20)における前記インナーリード(21)および前記アウターリード(22)では、メッキの下地である母材(20a)上に無電解Ni−Pメッキ膜(20b)が設けられており、
    前記インナーリード(21)において、前記無電解Ni−Pメッキ膜(20b)自身の表面が粗化された形状となっていることを特徴とする請求項1に記載の樹脂封止型半導体装置。
  4. 前記リードフレーム(20)における前記インナーリード(21)では、メッキの下地である母材(20a)上に、表面が粗化されたNiメッキ膜(20c)が設けられることにより、前記インナーリード(21)のメッキ膜の最表面が、前記粗化された形状となっていることを特徴とする請求項1に記載の樹脂封止型半導体装置。
JP2004230867A 2004-08-06 2004-08-06 樹脂封止型半導体装置 Pending JP2006049698A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004230867A JP2006049698A (ja) 2004-08-06 2004-08-06 樹脂封止型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004230867A JP2006049698A (ja) 2004-08-06 2004-08-06 樹脂封止型半導体装置

Publications (1)

Publication Number Publication Date
JP2006049698A true JP2006049698A (ja) 2006-02-16

Family

ID=36027886

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004230867A Pending JP2006049698A (ja) 2004-08-06 2004-08-06 樹脂封止型半導体装置

Country Status (1)

Country Link
JP (1) JP2006049698A (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303492A (ja) * 2005-04-15 2006-11-02 Samsung Techwin Co Ltd 半導体パッケージ用のリードフレーム
JP2007258205A (ja) * 2006-03-20 2007-10-04 Denso Corp 電子装置およびその製造方法
JP2007287765A (ja) * 2006-04-13 2007-11-01 Denso Corp 樹脂封止型半導体装置
JP2008028286A (ja) * 2006-07-25 2008-02-07 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP2011044748A (ja) * 2010-11-29 2011-03-03 Sumitomo Metal Mining Co Ltd リードフレームの製造方法
EP2674973A1 (en) 2011-02-09 2013-12-18 Mitsubishi Electric Corporation Power semiconductor module
EP2695795A1 (en) 2011-04-07 2014-02-12 Mitsubishi Electric Corporation Molded module and electric power steering apparatus
JP2014086685A (ja) * 2012-10-26 2014-05-12 Sumitomo Metal Mining Co Ltd 半導体素子搭載用基板及びその製造方法
JP2017130493A (ja) * 2016-01-18 2017-07-27 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
WO2017179447A1 (ja) * 2016-04-12 2017-10-19 古河電気工業株式会社 リードフレーム材およびその製造方法
WO2018154635A1 (ja) * 2017-02-21 2018-08-30 三菱電機株式会社 半導体装置
US20210305111A1 (en) * 2018-09-06 2021-09-30 Mitsubishi Electric Corporation Semiconductor device
JP7354550B2 (ja) 2019-02-08 2023-10-03 富士電機株式会社 半導体モジュールの外部接続部、半導体モジュール、外部接続端子、および半導体モジュールの外部接続端子の製造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52149973A (en) * 1976-06-09 1977-12-13 Hitachi Ltd External lead of electronic parts
JPS5835949A (ja) * 1981-08-28 1983-03-02 Hitachi Ltd 半導体装置
JPS63157452A (ja) * 1986-12-20 1988-06-30 Shinko Electric Ind Co Ltd リ−ドフレ−ム
JPH0280582A (ja) * 1988-09-16 1990-03-20 Anritsu Corp 黒体皮膜を有する基材およびこの黒体皮膜付基材の製造方法
JPH0419822A (ja) * 1990-05-14 1992-01-23 Fujitsu Ltd 磁気記録媒体の製造方法
JPH07272263A (ja) * 1994-02-10 1995-10-20 Fuji Electric Co Ltd 磁気ディスク
JPH0935231A (ja) * 1995-07-13 1997-02-07 Fuji Electric Co Ltd 磁気記録媒体およびその製造方法
JP2000077594A (ja) * 1998-09-03 2000-03-14 Hitachi Cable Ltd 半導体装置用リードフレーム
JP2002299538A (ja) * 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
JP2003023132A (ja) * 2001-07-10 2003-01-24 Sony Corp リードフレームおよび電子回路装置、並びにその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52149973A (en) * 1976-06-09 1977-12-13 Hitachi Ltd External lead of electronic parts
JPS5835949A (ja) * 1981-08-28 1983-03-02 Hitachi Ltd 半導体装置
JPS63157452A (ja) * 1986-12-20 1988-06-30 Shinko Electric Ind Co Ltd リ−ドフレ−ム
JPH0280582A (ja) * 1988-09-16 1990-03-20 Anritsu Corp 黒体皮膜を有する基材およびこの黒体皮膜付基材の製造方法
JPH0419822A (ja) * 1990-05-14 1992-01-23 Fujitsu Ltd 磁気記録媒体の製造方法
JPH07272263A (ja) * 1994-02-10 1995-10-20 Fuji Electric Co Ltd 磁気ディスク
JPH0935231A (ja) * 1995-07-13 1997-02-07 Fuji Electric Co Ltd 磁気記録媒体およびその製造方法
JP2000077594A (ja) * 1998-09-03 2000-03-14 Hitachi Cable Ltd 半導体装置用リードフレーム
JP2002299538A (ja) * 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
JP2003023132A (ja) * 2001-07-10 2003-01-24 Sony Corp リードフレームおよび電子回路装置、並びにその製造方法

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303492A (ja) * 2005-04-15 2006-11-02 Samsung Techwin Co Ltd 半導体パッケージ用のリードフレーム
JP2007258205A (ja) * 2006-03-20 2007-10-04 Denso Corp 電子装置およびその製造方法
JP2007287765A (ja) * 2006-04-13 2007-11-01 Denso Corp 樹脂封止型半導体装置
JP2008028286A (ja) * 2006-07-25 2008-02-07 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP2011044748A (ja) * 2010-11-29 2011-03-03 Sumitomo Metal Mining Co Ltd リードフレームの製造方法
EP2674973A1 (en) 2011-02-09 2013-12-18 Mitsubishi Electric Corporation Power semiconductor module
EP2695795A1 (en) 2011-04-07 2014-02-12 Mitsubishi Electric Corporation Molded module and electric power steering apparatus
JP5705306B2 (ja) * 2011-04-07 2015-04-22 三菱電機株式会社 電動パワーステアリング装置のパワー部として用いるモールドモジュール、及び電動パワーステアリング装置
US9123693B2 (en) 2011-04-07 2015-09-01 Mitsubishi Electric Corporation Mold module utilized as power unit of electric power steering apparatus and electric power steering apparatus
JP2014086685A (ja) * 2012-10-26 2014-05-12 Sumitomo Metal Mining Co Ltd 半導体素子搭載用基板及びその製造方法
JP2017130493A (ja) * 2016-01-18 2017-07-27 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JPWO2017179447A1 (ja) * 2016-04-12 2018-04-19 古河電気工業株式会社 リードフレーム材およびその製造方法
WO2017179447A1 (ja) * 2016-04-12 2017-10-19 古河電気工業株式会社 リードフレーム材およびその製造方法
TWI751150B (zh) * 2016-04-12 2022-01-01 日商古河電氣工業股份有限公司 引線框架材及其製造方法
WO2018154635A1 (ja) * 2017-02-21 2018-08-30 三菱電機株式会社 半導体装置
JP6394810B1 (ja) * 2017-02-21 2018-09-26 三菱電機株式会社 半導体装置
KR20190102082A (ko) * 2017-02-21 2019-09-02 미쓰비시덴키 가부시키가이샤 반도체 장치
CN110392924A (zh) * 2017-02-21 2019-10-29 三菱电机株式会社 半导体装置
KR102232994B1 (ko) * 2017-02-21 2021-03-26 미쓰비시덴키 가부시키가이샤 반도체 장치
US11309231B2 (en) 2017-02-21 2022-04-19 Mitsubishi Electric Corporation Semiconductor device
CN110392924B (zh) * 2017-02-21 2022-11-15 三菱电机株式会社 半导体装置
US20210305111A1 (en) * 2018-09-06 2021-09-30 Mitsubishi Electric Corporation Semiconductor device
US11837516B2 (en) * 2018-09-06 2023-12-05 Mitsubishi Electric Corporation Semiconductor device
JP7354550B2 (ja) 2019-02-08 2023-10-03 富士電機株式会社 半導体モジュールの外部接続部、半導体モジュール、外部接続端子、および半導体モジュールの外部接続端子の製造方法

Similar Documents

Publication Publication Date Title
KR100381302B1 (ko) 반도체 장치 및 그 제조방법
WO2007061112A1 (ja) 回路部材、回路部材の製造方法、及び、回路部材を含む半導体装置
US20060225918A1 (en) Electronic device substrate and its fabrication method, and electronic device and its fabrication method
JP3760075B2 (ja) 半導体パッケージ用リードフレーム
TWI225672B (en) Connection terminals and manufacturing method of the same, semiconductor device and manufacturing method of the same
JP2006222406A (ja) 半導体装置
JP2006049698A (ja) 樹脂封止型半導体装置
JP2001230360A (ja) 半導体集積回路装置およびその製造方法
WO2006009030A1 (ja) 半導体装置及び半導体装置製造用基板並びにそれらの製造方法
US7329944B2 (en) Leadframe for semiconductor device
JP2007258205A (ja) 電子装置およびその製造方法
US20040262719A1 (en) Lead frame for semiconductor packages
JP2000269269A (ja) 半導体実装用基板と半導体装置および半導体装置の製造方法
JP4662418B2 (ja) リードフレーム
JP4715772B2 (ja) 半導体装置
JPH0590465A (ja) 半導体装置
JP2006147918A (ja) 半導体装置
JPH10313087A (ja) 電子部品用リード材
TWI436465B (zh) 銲線接合結構、銲線接合方法及半導體封裝構造的製造方法
JP4234518B2 (ja) 半導体搭載用基板製造方法、半導体パッケージ製造方法、半導体搭載用基板及び半導体パッケージ
JPH08316641A (ja) 一括接続法による多層配線基板
JP3147189B2 (ja) リードフレームおよびその製造方法
JP2006352175A (ja) 半導体集積回路装置
JP6623493B2 (ja) リードフレーム及び半導体装置、並びにそれらの製造方法
JP2005039029A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Effective date: 20060906

Free format text: JAPANESE INTERMEDIATE CODE: A621

A977 Report on retrieval

Effective date: 20080902

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090519

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100907

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110208