KR102232994B1 - 반도체 장치 - Google Patents

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KR102232994B1
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히로아키 이치노헤
가츠미 미야와키
다카오 모리와키
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미쓰비시덴키 가부시키가이샤
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Abstract

반도체 장치(1)는 히트 싱크(23)와, 히트 싱크(23)에 고정재(5)로 고정된 반도체 칩(3) 및 회로 기판(4)과, 와이어(6)를 거쳐서 반도체 칩(3) 및 회로 기판(4)과 접속된 복수의 리드(22)와, 히트 싱크(23) 상에 마련된 몰드 수지(7)를 구비하여 있다. 몰드 수지(7)는 리드(22)의 일부, 와이어(6) 및 반도체 칩(3)을 덮고 있고, 리드(22)의 나머지부를 노출시키고 있다. 리드(22) 및 히트 싱크(23)의 표면에는, 표면 거칠기가 RMS=150㎚ 이상의 조화 도금(21)이 마련되어 있다. 고정재(5)는 땜납 또는 소결 은이다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것이다.
종래, 예를 들어, 일본 특허 공개 제 2015-164165 호 공보에 개시되어 있는 바와 같이, GaN 등의 와이드 밴드 갭 반도체 재료로 이루어지는 반도체 칩을 몰드 수지로 밀봉한 반도체 장치가 알려져 있다. 실리콘보다 밴드 갭이 큰 와이드 밴드 갭 반도체를 이용함으로써, 고온 동작 가능한 반도체 칩이 제공된다. 고온 동작에 대응하는 몰드 패키지 구조를 실현하기 위해서는, 그 고온 동작에 견뎌내는 몰드 수지를 선정할 필요가 있다. 이 점에 관해서, 상기 특허문헌 1의 단락 [0023]에 있어서, 몰드 수지의 유리 전이 온도(Tg)의 바람직한 값으로서 195℃ 이상이라는 수치가 기재되어 있다. 또한, 상기 특허문헌 1의 단락 [0014]에는, 반도체 칩의 고온 동작에 견뎌내도록, 소결 은 접합체를 이용해 반도체 칩을 히트 블록(heat block)에 접합하는 것이 기재되어 있다.
일본 특허 공개 제 2015-164165 호 공보
그렇지만, 본원 발명자가 열심히 연구를 거듭한 바, 상기 특허문헌 1에 기재된 구조에서는, 흡습 리플로우 시험에 있어서 수지가 히트 싱크로부터 박리하는 문제가 발생하는 것이 발견되었다. 이 수지 박리의 문제가 해결되지 않으면 반도체 장치를 리플로우 실장할 수 없고, 수지 패키지 구조의 이점이 살려지지 않는다는 문제가 있다.
본 발명은 상술과 같은 과제를 해결하기 위해서 이루어진 것으로, 고온 동작 가능한 수지 밀봉형의 패키지 구조를 갖고, 리플로우 공정에서의 수지 박리를 억제하도록 개선된 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는,
히트 싱크와,
상기 히트 싱크에 고정재로 고정된 반도체 칩과,
와이어를 거쳐서 상기 반도체 칩과 접속된 리드와,
상기 리드의 일부, 상기 와이어 및 상기 반도체 칩을 덮도록 상기 히트 싱크 상에 마련되고, 유리 전이 온도가 195℃ 이상인 몰드 수지를 구비하고,
상기 히트 싱크에 있어서의 상기 몰드 수지와 중첩하는 표면 및 상기 리드에 있어서의 상기 몰드 수지와 중첩하는 표면에는, 표면 거칠기가 RMS=150㎚ 이상의 조화(粗化) 도금이 마련되어 있고,
상기 고정재가 땜납 또는 소결 은이며,
상기 몰드 수지의 흡수율이 0.24% 이하이다.
본 발명의 구조이면, 고 유리 전이 온도의 몰드 수지를 이용해도 리플로우 실장 시에 있어서의 수지 박리를 억제할 수 있다는 것이 본원 발명자에 의해서 새롭게 발견되었다. 이에 의해, 리플로우 공정에서의 수지 박리가 억제되어 고온 동작 가능한 수지 밀봉형의 반도체 장치가 제공된다.
도 1은 본 발명의 실시형태에 따른 반도체 장치를 도시하는 외관 사시도이다.
도 2는 본 발명의 실시형태에 따른 반도체 장치의 내부 구조를 도시하는 사시도이다.
도 3은 본 발명의 실시형태에 따른 반도체 장치를 도시하는 단면도이다.
도 4는 본 발명의 실시형태에 따른 반도체 장치를 도시하는 부분 확대도이다.
도 5는 본 발명의 실시형태에 따른 반도체 장치의 변형예의 내부 구조를 도시하는 도면이다.
도 6은 본 발명의 실시형태에 따른 반도체 장치의 변형예가 구비하는 히트 싱크를 도시하는 평면도이다.
도 7은 본 발명의 실시형태에 따른 반도체 장치의 변형예를 도시하는 단면도이다.
도 1은 본 실시형태에 따른 반도체 장치(1)를 도시하는 외관 사시도이다. 도 1에 도시되는 바와 같이, 반도체 장치(1)는 히트 싱크(23) 상에 마련된 몰드 수지(7)와, 몰드 수지(7)로부터 돌출하는 리드(22)를 구비하고 있다. 도 2는 본 실시형태에 따른 반도체 장치(1)의 내부 구조를 도시하는 사시도이다. 도 2에 도시되는 바와 같이, 반도체 장치(1)는 히트 싱크(23)와, 히트 싱크(23)에 고정재(5)로 고정된 반도체 칩(3) 및 회로 기판(4)과, 와이어(6)를 거쳐서 반도체 칩(3) 및 회로 기판(4)과 접속된 복수의 리드(22)를 구비하고 있다. 도 1 및 도 2로부터 알 수 있는 바와 같이, 몰드 수지(7)는 리드(22)의 일부, 와이어(6) 및 반도체 칩(3)을 덮고 있고, 리드(22)의 나머지부(殘部)를 노출시키고 있다.
반도체 장치(1)는 수지 패키지이며, 리플로우 실장이 가능하다. 리플로우 실장 시의 열 스트레스는 일례로서는, 피크 온도로 260℃, 시간으로서 30초 이내이다. 반도체 장치(1)는 이러한 열 스트레스가 가해져도 히트 싱크(23) 및 리드(22)에 대한 몰드 수지(7)의 박리가 생기지 않도록 개선된 것이다.
도 3은 본 실시형태에 따른 반도체 장치(1)를 도시하는 단면도이다. 도 3은 도 1 및 도 2의 A－A'선을 따라서 반도체 장치(1)를 절단했을 때의 단면도를 도시하고 있다. 도 4는 본 실시형태에 따른 반도체 장치(1)를 도시하는 부분 확대도이다. 도 4는 도 3의 X 부분을 확대한 것이다.
히트 싱크(23)의 표면 전체에는, 표면 거칠기가 RMS=150㎚ 이상의 조화 도금(21)이 마련되어 있다. 리드(22)의 표면 전체에도, 조화 도금(21)이 마련되어 있다. 또한, 조화 도금(21)은 히트 싱크(23) 및 리드(22)에 있어서의 적어도 몰드 수지(7)와 중첩하는 표면에 마련되어 있으면 좋다. 따라서, 히트 싱크(23) 및 리드(22)에 있어서의 몰드 수지(7)로부터 노출하는 부위에는, 조화 도금(21)이 마련되지 않아도 좋다. 히트 싱크(23) 및 리드(22)는 구리로 형성되어 있다. 구리는 398W/mK라는 높은 열전도율을 갖는다. 히트 싱크(23) 및 리드(22)의 재료에 대해서는 나중에 설명하는 바와 같이 여러 변형이 가능하지만, 높은 방열성을 얻는 관점에서는 200W/mK 이상의 열전도율을 갖는 재료로 형성되는 것이 바람직하다.
반도체 장치(1)는 주파수 1㎓ 이상에서 작동하고, 또한 1W 이상의 전력을 출력하는 고주파 고출력 반도체 장치이다. 반도체 장치(1)에 내장된 반도체 칩(3)은 질화갈륨(GaN)으로 형성되어 있다. GaN 반도체 장치는, 종래부터 고주파 반도체 장치에 사용되어온 실리콘(Si) 반도체 장치나 갈륨비소(Gallium Arsenide; GaAs) 반도체 장치에 비해 고온에서 동작할 수 있다. 구체적으로는, 반도체 장치(1)의 작동 시에 있어서의 반도체 칩(3)의 접합 온도는 250℃ 이상이다. 실시형태에서는, 일례로서, 반도체 장치(1)를 무선 통신 반도체 장치로 하고 있다. 반도체 장치(1)는 무선 통신 반도체 장치 중 하나인 휴대 전화용 기지국이어도 좋다. 무선 통신 반도체 장치에 따른 기술 분야 중 고출력화가 지향되는 분야에 있어서는, 통신 용량 증대에 의한 광대역화 및 반도체 장치의 소형화라는 요구가 있어서, GaN 반도체 장치가 주로 이용되도록 되어 있다. 반도체 장치(1)는 이러한 광대역화 및 소형화를 충족할 수 있다. 또한, 나사 고정 방식의 메탈 베이스 패키지 구조 및 세라믹 패키지 구조가 적용되어온 종래의 GaN 반도체 장치와 비교하면, 실시형태에 따른 반도체 장치(1)는 수지 패키지 구조이므로 저비용화가 가능하다.
반도체 칩(3) 및 회로 기판(4)이 고정재(5)에 의해서 히트 싱크(23)의 표면에 고정되어 있다. 고정재(5)는 땜납 또는 소결 은이다. 땜납 및 소결 은은 은 페이스트 수지와 비교하면, 수분을 흡수하기 어렵고, 또한 열전도율이 양호하다.
몰드 수지(7)는 이물 및 외력 등으로부터 반도체 칩(3) 및 회로 기판(4)을 보호하기 위해서, 반도체 칩(3) 및 회로 기판(4)을 밀봉한다. 몰드 수지(7)의 유리 전이 온도는 195℃ 이상이다. 몰드 수지(7)의 흡수율은 0.24% 이하이다. 더욱 구체적으로는, 실시형태에서는, 몰드 수지(7)는 유리 전이 온도 200℃, 열분해 개시 온도 300℃, 흡수율 0.24%, 또한 선팽창 계수 9ppm 내지 19ppm인 것으로 한다.
반도체 칩(3)은 GaN으로 형성되어 있으므로, 300℃ 부근까지 고온이 되면 고장날 우려가 있다. 그러나 고장나지 않는 온도 범위이면, 300℃ 근처까지 고온 상태에서 작동하는 것이기도 하다. 몰드 수지(7)의 열분해 개시 온도가 300℃ 이상으로 되는 것에 의해, 반도체 칩(3)의 고온 동작 상한 부근에서도 몰드 수지(7)가 확실히 열분해하지 않도록 할 수 있다.
본원 발명자는 고 유리 전이 온도의 몰드 수지를 이용한 반도체 장치에 대해 리플로우 실장 시의 수지 박리를 억제하기 위해서, 하기의 제 1 대책(對策) 내지 제 3 대책이 유효한 것을 발견하였다.
제 1 대책은, 몰드 수지(7)의 재료 자체의 흡수율을 낮추는 것이다. 몰드 수지(7)의 재료는 에폭시 수지와 무기 필러를 함유하는 열경화성 수지를 이용할 수 있다. 이 열경화성 수지를 열경화시킴으로써 몰드 수지(7)가 제공된다. 몰드 수지(7)의 물성값 중 하나에 유리 전이 온도(Tg)가 있다. 반도체 장치(1)의 고온 동작에 견뎌내도록, 몰드 수지(7)가 높은 유리 전이 온도, 또한 높은 열분해 개시 온도를 갖도록, 몰드 수지(7)에 포함되는 에폭시 수지가 선정된다. 그렇지만, 일반적으로는, 에폭시 수지의 분자 구조가 원인으로, 유리 전이 온도가 높으면 종래의 몰드 수지 재료에서는 흡수율도 높아지는 경향이 있다. 몰드 수지 박리의 원인 중 하나는, 패키지 내부의 수분이 리플로우 실장 시에 수증기화하는 것이다. 단지 고 유리 전이 온도의 수지를 선정하는 것만으로는 흡수율도 높아져 버려서, 리플로우 실장 시의 열 스트레스에 기인하여 수지 박리가 발생해버린다.
그런데, 최근 개발된 기술에 의하면, 에폭시 수지의 분자 구조를 제어하는 것에 의해, 높은 유리 전이 온도이면서 흡수율을 낮게 억제한 몰드 수지 재료가 제공되기 시작하고 있다. 그래서, 본원 발명자는 이러한 기술적 동향에 주목하여, 고 유리 전이 온도, 또한 흡수율을 낮게 한 몰드 수지 재료를 이용하여 실험을 실행하였다. 후술하는 표 1 내지 3에서 나타낸 실험 결과에 의해, 흡수율을 0.24% 이하로 억제하면, 후술하는 제 2 대책 및 제 3 대책과 조합하는 것에 의해, 리플로우 실장 시의 수지 박리를 억제할 수 있는 것이 발견되었다. 또한, 실험 결과에 의하면, 흡수율이 0.24%를 넘으면 리플로우 실장 시에 부분 박리가 발생할 우려가 있고, 흡수율이 0.30% 이상에서는 전면 박리가 발생한다.
제 2 대책은, 몰드 수지(7)의 내부에 흡수하기 쉬운 것을 넣지 않는다는 것이다. 몰드 수지(7) 내부에서 반도체 칩(3) 및 회로 기판(4)이 히트 싱크(23)에 고정재(5)로 다이 본딩되어 있다. 반도체 장치(1)에서는 이 고정재(5)가 땜납 또는 소결 은으로 된다. 만일 은 페이스트 수지 등의 다이 본딩재를 이용했을 경우에는, 은 페이스트 수지에 포함되는 에폭시 수지에 흡습된 수분에 의해서, 반도체 장치(1)의 리플로우 실장 시에 몰드 수지(7)가 박리해버린다. 이 점, 실시형태에 따른 반도체 장치(1)에서는 땜납 또는 소결 은으로 반도체 칩(3) 등이 고정되어 있으므로, 몰드 수지(7) 내의 수분을 억제할 수 있다.
제 3 대책은, 몰드 수지와 히트 싱크의 밀착 강도를 충분히 향상시키는 것이다. 반도체 장치(1)에서는 조화 도금(21)이 마련되는 것에 의해, 몰드 수지(7)와 히트 싱크(23) 및 리드(22)의 밀착 강도가 앵커 효과에 의해 향상되어 있다. 조화 도금(21)의 표면 거칠기는 RMS값(Root-mean-square)으로 150㎚ 이상이 필요하다는 것이 본원 발명자의 실험에 의해 발견되었다. 실시형태에 있어서의 표면 거칠기는 원자간력 현미경(AFM)으로 측정한 RMS값이다. RMS값은, 평균값에 대한 편차의 2승 값의 평균에 대한 제곱근이다.
상기의 제 1 대책 내지 제 3 대책 전부가 조합되는 것에 의해, 리플로우 실장 시에 몰드 수지(7)와 히트 싱크(23) 등 사이의 수지 박리를 억제할 수 있는 것이 본원 발명자의 실험에 의해 밝혀졌다.
또한, 몰드 수지(7)의 재료 선정에 관련된 더욱 바람직한 부수적 대책으로서, 몰드 수지(7)와 히트 싱크(23) 및 리드(22)의 선팽창 계수 차를 충분히 작게 하는 개량(改良)을 실시해도 좋다. 구리의 선팽창 계수는 약 17ppm이므로, 유리 전이 온도 이하에 있어서의 몰드 수지(7)의 α1 영역에 있어서의 선팽창 계수가 9ppm 내지 19ppm가 되도록 몰드 수지(7)의 재료 성분을 조정해도 좋다. 이에 의해 몰드 수지(7)에 발생하는 응력을 저감시킬 수 있어서, 수지 박리를 억제할 수 있다.
본원 발명자가 실행한 실험 결과를 하기의 표 1 내지 3을 이용하여 설명한다. 표 1 내지 3에 표면 거칠기, 접합재 및 몰드 수지의 흡수율을 상이하게 한 샘플의 흡습 리플로우 시험의 결과를 나타낸다. 시험 조건은 Jedec의 Lv.3으로 하였다.
표 1은 유리 전이 온도(Tg)=208 및 선팽창 계수=12ppm를 갖는 제 1 몰드 수지로 시험을 실행한 결과이다. 표 1에 나타내는 대로, 제 1 몰드 수지의 흡수율이 0.3%의 경우, 조화 도금의 표면 거칠기 및 접합재의 조합에 관계없이 흡습 리플로우 시험 후에 박리가 발생하였다.
[표 1]
Figure 112019083466966-pct00001
표 2는 유리 전이 온도(Tg)=195 및 선팽창 계수=10ppm를 갖는 제 2 몰드 수지로 시험을 실행한 결과이다. 표 2에 나타내는 대로, 제 2 몰드 수지의 흡수율이 0.27%인 경우, 흡습 리플로우 시험 후에 박리가 발생하였다. 단, 표면 거칠기 150㎚ 내지 250㎚이며, 또한 접합재는 땜납, 또는 소결 은을 사용한 샘플은 부분 박리였다.
[표 2]
Figure 112019083466966-pct00002
표 3은 유리 전이 온도(Tg)=195 및 선팽창 계수=12ppm를 갖는 제 3 몰드 수지로 시험을 실행한 결과이다. 표 3에 나타내는 대로, 제 3 몰드 수지의 흡수율이 0.24%인 경우, 표면 거칠기 150㎚ 내지 250㎚이며, 또한 접합재는 땜납, 또는 소결 은을 사용한 샘플에 있어서 박리의 발생은 없었다.
[표 3]
Figure 112019083466966-pct00003
실시형태에 따른 반도체 장치(1)는 하기에 설명하는 바와 같이 다양하게 변형할 수 있다.
조화 도금(21)의 표면 거칠기는 RMS=150㎚ 내지 250㎚인 것이 바람직하다. RMS=150㎚ 이하에서는 밀착 강도가 부족하고 리플로우 실장 시에 수지 박리가 발생해버린다. 또한 RMS=250㎚ 이상에서는, 조화의 영향에 의해 도금액 잔사(殘渣)를 세정으로 제거하는 것이 어렵다. 도금액 잔사의 영향에 의해 도금 표면에 얼룩 및 변색이 발생하면, 와이어 불착(不着)이 발생한다. 이러한 점으로부터, 표면 거칠기는 원자간력 현미경(AFM)으로 측정했을 때에 RMS=150㎚ 내지 250㎚가 바람직하다. 이에 의해 도금액 잔사가 히트 싱크(23) 및 리드(22)로부터 세정 제거되기 어려워지는 것을 억제할 수 있다. 다만, 수지 박리의 억제 효과만을 고려한다면, 표면 거칠기는 250㎚보다 커도 좋다.
몰드 수지(7)의 열분해 개시 온도는 300℃ 미만이어도 좋다. 반도체 장치(1)의 사양상, 반도체 칩(3)의 동작 온도가 300℃ 부근의 고온까지 도달하지 않는 것이 확실하면, 몰드 수지(7)의 열분해 개시 온도가 300℃ 미만의 저온이어도 좋다.
고주파 반도체 장치인 반도체 칩(3)은 구체적으로는 예를 들면, 고출력 증폭기, HEMT, 또는 MOSFET 등이어도 좋다. 또한, 반도체 장치(1)는 주파수 1㎓ 이상 또한 1W 이상의 전력을 출력하는 것에 한정되지 않는다. 반도체 장치(1)는 주파수 1㎓ 미만의 고주파 반도체 장치여도 좋고, 출력 전력 1W 미만이어도 좋다.
반도체 칩(3)의 재료는 질화갈륨(GaN)으로 한정되지 않는다. 실리콘카바이드(SiC) 또는 다이아몬드 등의 와이드 밴드 갭 반도체 재료가 이용되어도 좋다. 게다가, 반도체 장치(1)에 의하면 고 유리 전이 온도의 몰드 수지(7)를 이용하면서 리플로우 실장 시에 있어서의 몰드 수지(7)의 박리를 억제할 수 있다는 효과가 있고, 이 효과는 반도체 칩(3)의 반도체 재료와 관계없이 얻을 수 있다. 따라서, 와이드 밴드 갭 반도체 재료가 이용되지 않아도 좋고, 반도체 칩(3)의 재료는 실리콘(Si) 또는 갈륨비소(GaAs)여도 좋다.
히트 싱크(23) 및 리드(22)의 재료는 구리로 한정되지 않는다. 히트 싱크(23) 및 리드(22)의 재료로서, 구리합금 및 알루미늄을 이용할 수도 있다. 히트 싱크(23) 및 리드(22)의 재료로서 이용하는 구리합금은, 구리와 몰리브덴의 합금을 이용해도 좋다. 구리합금의 조성은 Cu/PCM/Cu여도 좋다. 「Cu/PCM(Cu-Mo)/Cu」란, Cu-Mo을 심재로 하고 양면에 Cu를 맞붙인 3층 구조의 클래드재이다. 히트 싱크(23) 및 리드(22)의 재료로서 이용하는 구리합금은 구리와 텅스텐의 합금이어도 좋다. 또한, 히트 싱크(23) 및 리드(22)의 재료는 동일해도 좋고, 달라도 좋다.
히트 싱크(23) 및 리드(22)는 200W/mK 이상의 열전도율을 갖는 재료로 형성되는 것이 바람직하다. 이에 의해 반도체 칩(3)이 고온 동작했을 때에 양호한 방열성을 발휘할 수 있다. 구리의 열전도율은 약 400W/mK이다. 구리 몰리브덴 합금(구리 35%, 몰리브덴 70%)의 열전도율은 200W/mK이며, 구리의 비율을 35%보다 높게 하고, 또한 몰리브덴을 70% 미만으로 함으로써 열전도율을 200W/mK보다 높게 할 수 있다. 구리 텅스텐 합금(구리 20%, 텅스텐 80%)의 열전도율은 200W/mK이며, 구리 텅스텐 합금(구리 11%, 텅스텐 89%)의 열전도율은 200W/mK 이상이다. 알루미늄의 열전도율은 200W/mK 이상이다. 그렇지만, 요구되는 방열 성능이 엄격하지 않으면, 200W/mK 이하의 열전도율을 갖는 재료로 형성되어도 좋다.
몰드 수지(7)의 선팽창 계수는 9ppm 내지 19ppm인 것이 바람직하다. 이 점에 대해 설명하면, 우선, 구리의 선팽창 계수는 약 17ppm이다. 실시형태에 따른 구리제의 히트 싱크(23)와 몰드 수지(7)의 선팽창 계수 차는 8ppm 이하로 억제된다. 또한, 히트 싱크 용도의 구리 몰리브덴 합금의 선팽창 계수는 7ppm 내지 11.5ppm이다. 구리 몰리브덴 합금제로 변형한 히트 싱크(23)와 몰드 수지(7)의 선팽창 계수 차는 12ppm 이하로 억제된다. 히트 싱크 용도의 구리 텅스텐 합금의 선팽창 계수는 6ppm 내지 8.3ppm이다. 구리 텅스텐 합금제로 변형한 히트 싱크(23)와 몰드 수지(7)의 선팽창 계수 차는 13ppm 이하로 억제된다. 알루미늄의 선팽창 계수는 약 24ppm이다. 알루미늄제로 변형한 히트 싱크(23)와 몰드 수지(7)의 선팽창 계수 차는 15ppm 이하로 억제된다. 그 결과, 히트 싱크(23)에 높은 방열성을 갖게 하면서, 몰드 수지(7)의 박리를 억제할 수 있다.
도 5는 본 실시형태에 따른 반도체 장치(1)의 변형예의 내부 구조를 도시하는 도면이다. 도 5에서는 몰드 수지(7)가 도시되어 있지 않지만, 이 변형예에 있어서도 도 1과 마찬가지로 몰드 수지(7)가 히트 싱크(23) 등을 덮는다. 도 6은 본 실시형태에 따른 반도체 장치(1)의 변형예가 구비하는 히트 싱크(23)를 도시하는 평면도이다. 도 7은 본 실시형태에 따른 반도체 장치(1)의 변형예를 도시하는 단면도이다. 도 7은 도 5의 B－B'선을 따라서 반도체 장치(1)를 절단한 단면을 도시하고 있어서, 도 7에 있어서는 몰드 수지(7)도 도시하고 있다. 도 5 내지 도 7에 도시하는 변형예에서는, 히트 싱크(23)의 표면의 네 코너에, 반도체 칩(3)을 둘러싸도록 연장되는 홈(24)이 마련되어 있다. 네 코너에 있는 홈(24) 각각은, 복수의 홈이여도 좋고 또는 1개의 홈이여도 좋다. 홈(24)의 깊이는 50㎛ 이상이 바람직하고, 홈(24)의 길이는 1㎜ 이상인 것이 바람직하다. 홈(24)의 단면 형상은 도 7에 도시되는 바와 같이 V자 형상이어도 좋고, 또는 U자 형상 또는 역사다리꼴 형상 등이어도 좋다. 본 변형예에 의하면, 리플로우 등에 의해 몰드 수지(7)와 히트 싱크(23) 등 사이에 수지 박리가 발생했을 경우에서도, 홈(24)에 의해 몰드의 박리 진전 방향을 바꿀 수 있다. 그 결과, 반도체 칩(3) 및 회로 기판(4)이 실장되어 있는 영역까지 몰드 수지(7)의 박리가 진전하는 것을 방지할 수 있다.
1 : 반도체 장치 3 : 반도체 칩
4 : 회로 기판 5 : 고정재
6 : 와이어 7 : 몰드 수지
22 : 리드 23 : 히트 싱크
24 : 홈

Claims (6)

  1. 히트 싱크와,
    상기 히트 싱크에 고정재로 고정되고, GaN으로 형성된 반도체 칩과,
    와이어를 거쳐서 상기 반도체 칩과 접속된 리드와,
    상기 리드의 일부, 상기 와이어 및 상기 반도체 칩을 덮도록 상기 히트 싱크 상에 마련되고, 유리 전이 온도가 195℃ 이상인 몰드 수지를 구비하고,
    상기 히트 싱크에 있어서의 상기 몰드 수지와 중첩하는 표면 및 상기 리드에 있어서의 상기 몰드 수지와 중첩하는 표면에는, 표면 거칠기가 RMS=150㎚ 이상 또한 RMS=250㎚ 이하의 조화 도금이 마련되어 있고,
    상기 고정재가 땜납 또는 소결 은이며,
    상기 몰드 수지의 흡수율이 0.24% 이하이고,
    상기 히트 싱크 및 상기 리드의 재료가, 구리, 구리 몰리브덴 합금, 구리 텅스텐 합금 또는 알루미늄이고,
    상기 몰드 수지의 선팽창 계수가 9ppm 내지 19ppm인
    반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 반도체 칩이 와이드 밴드 갭 반도체 재료로 형성되고,
    상기 몰드 수지의 열분해 개시 온도가 300℃ 이상인
    반도체 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 히트 싱크는 200W/mK 이상의 열전도율을 갖는 재료로 형성된
    반도체 장치.
  6. 제 1 항에 있어서,
    상기 히트 싱크의 상기 표면의 네 코너에, 상기 반도체 칩을 둘러싸도록 연장되는 홈이 마련된
    반도체 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11837516B2 (en) * 2018-09-06 2023-12-05 Mitsubishi Electric Corporation Semiconductor device
JP7354550B2 (ja) 2019-02-08 2023-10-03 富士電機株式会社 半導体モジュールの外部接続部、半導体モジュール、外部接続端子、および半導体モジュールの外部接続端子の製造方法
WO2020230457A1 (ja) * 2019-05-16 2020-11-19 Ｎｇｋエレクトロデバイス株式会社 パワー半導体モジュールおよびその製造方法
DE112019007823T5 (de) * 2019-10-15 2022-06-30 Mitsubishi Electric Corporation Halbleitervorrichtung
JP7418178B2 (ja) * 2019-10-17 2024-01-19 三菱電機株式会社 半導体装置、及び、その製造方法
JP7457513B2 (ja) 2020-02-03 2024-03-28 リンテック株式会社 保護膜形成フィルム、保護膜形成用複合シートおよび装置の製造方法
JP7407679B2 (ja) * 2020-09-09 2024-01-04 三菱電機株式会社 半導体装置
US20230352360A1 (en) * 2022-04-29 2023-11-02 Macom Technology Solutions Holdings, Inc. Diamond-metal composite high power device packages

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049698A (ja) * 2004-08-06 2006-02-16 Denso Corp 樹脂封止型半導体装置
JP2012111999A (ja) * 2010-11-25 2012-06-14 Mitsubishi Shindoh Co Ltd 表面粗化性及び樹脂密着性に優れた電子機器用Ｃｕ−Ｆｅ−Ｐ系銅合金条材
JP2015164165A (ja) * 2014-01-30 2015-09-10 日立化成株式会社 半導体装置
WO2016104196A1 (ja) * 2014-12-25 2016-06-30 昭和電工株式会社 熱硬化性樹脂組成物

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701034A (en) 1994-05-03 1997-12-23 Amkor Electronics, Inc. Packaged semiconductor die including heat sink with locking feature
JPH1022418A (ja) * 1996-07-02 1998-01-23 Nissan Motor Co Ltd 半導体素子
JP4857594B2 (ja) 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
US7723842B2 (en) * 2005-09-02 2010-05-25 Semiconductor Energy Laboratory Co., Ltd Integrated circuit device
DE102005047856B4 (de) 2005-10-05 2007-09-06 Infineon Technologies Ag Halbleiterbauteil mit in Kunststoffgehäusemasse eingebetteten Halbleiterbauteilkomponenten, Systemträger zur Aufnahme der Halbleiterbauteilkomponenten und Verfahren zur Herstellung des Systemträgers und von Halbleiterbauteilen
JP2008153470A (ja) * 2006-12-18 2008-07-03 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP5813335B2 (ja) * 2011-02-08 2015-11-17 新光電気工業株式会社 リードフレーム、半導体装置、リードフレームの製造方法及び半導体装置の製造方法
WO2012121373A1 (ja) * 2011-03-09 2012-09-13 日立化成工業株式会社 半導体素子搭載用パッケージ基板の製造方法、半導体素子搭載用パッケージ基板及び半導体パッケージ
JP2016029676A (ja) * 2012-12-19 2016-03-03 富士電機株式会社 半導体装置
US9524926B2 (en) * 2014-09-26 2016-12-20 Texas Instruments Incorporated Packaged device with additive substrate surface modification
CN107429042B (zh) 2015-03-31 2020-01-07 松下知识产权经营株式会社 密封用树脂组合物、使用了该密封用树脂组合物的半导体装置、使用该密封用树脂组合物的半导体装置的制造方法
US10586757B2 (en) * 2016-05-27 2020-03-10 Linear Technology Corporation Exposed solderable heat spreader for flipchip packages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049698A (ja) * 2004-08-06 2006-02-16 Denso Corp 樹脂封止型半導体装置
JP2012111999A (ja) * 2010-11-25 2012-06-14 Mitsubishi Shindoh Co Ltd 表面粗化性及び樹脂密着性に優れた電子機器用Ｃｕ−Ｆｅ−Ｐ系銅合金条材
JP2015164165A (ja) * 2014-01-30 2015-09-10 日立化成株式会社 半導体装置
WO2016104196A1 (ja) * 2014-12-25 2016-06-30 昭和電工株式会社 熱硬化性樹脂組成物

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Publication number Publication date
JP6394810B1 (ja) 2018-09-26
DE112017007098T5 (de) 2019-11-21
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WO2018154635A1 (ja) 2018-08-30
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US20210175150A1 (en) 2021-06-10
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CN110392924A (zh) 2019-10-29

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