JP2005347469A

JP2005347469A - 電子部品およびその半田付け検査システム

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Publication number: JP2005347469A
Application number: JP2004164479A
Authority: JP
Inventors: Toshiyuki Sasaki; 利行佐々木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2004-06-02
Filing date: 2004-06-02
Publication date: 2005-12-15

Abstract

【課題】ＢＧＡ型、ＣＳＰ型の電子部品を半田付けによって基板に実装した場合、多数の端子について、大掛かりな検査設備を必要とすることなく、また、特別な検査規格を用いることなく、半田付けの良否検査を行うことができるようにする。
【解決手段】基板に、電子部品に電源を供給するための配線パターンおよび電子部品に検査開始信号を入力するための配線パターンを形成し、検査モード判定回路２３が外部からの検査開始信号の入力を検出して検査モードと判定することにより、出力回路２４が検査対象の各端子に対し、各端子について予め定められた所定の電圧を順に出力し、入力回路２５が各端子から所定の電圧が出力されたとき、当該端子の入力電圧を検出し、この入力回路２５により検出された入力電圧が期待値設定回路２２に端子毎に記憶された電圧と同等であるかを期待値判定回路２６が判定する。この判定結果は、モニター機器によって見ることができる。
【選択図】図１

Description

本発明はＢＧＡ型やＣＳＰ型の電子部品およびその半田付け検査システムに関する。

近年、ＬＳＩパッケージなどの電子部品の実装形態としては、表面実装型が主流となっており、この表面実装型の電子部品としてＢＧＡ（Ball Grid Array）型やＣＳＰ（Chips Scale Package／Chips Size Package）型のものがある。このようなＢＧＡ型、ＣＳＰ型の表面実装型の電子部品では、基板に半田付けした場合、その半田付け状態を外観によって確認することはできない。

このため、実装済みの基板を電子機器として組み立ててゆく行程の中で、動作検査を実施して不良となったとき、これが電子部品の接続不良によるものなのか、他の要因によるものなのか判断できない場合が生ずるため、基板への電子部品の実装状態を検査する必要がある。このＢＧＡ／ＣＳＰ型の電子部品の実装検査システムの一例として、Ｘ線による透過検査、ＪＴＡＧ（Joint Test Action Group）規格による導通確認検査などがある。

また、他の実装検査システムとして、電子部品において、複数の端子間を内部配線によって接続しておく一方、基板において、上記電子部品の内部配線によって接続された端子に対応する接続電極から配線パターンを延長しておき、電子部品の実装後に、基板の接続電極間の導通状態をチェックすることによって電子部品と基板との接続状態を確認できるようにしたものがある（例えば、特許文献１参照）。
特開平１１−８７００３号公報

上記した従来のＢＧＡ／ＣＳＰ型の電子部品の実装検査システムにおいて、Ｘ線による透過検査は、検査装置が大掛かりになること、検査時間が長くなるためコストアップの要因になることなどにより、全数検査を要する製造現場には不向きであり、また、最終的には目視によって接続状態の良否を判定することとなるため、信頼性の面で欠ける。
また、ＪＴＡＧ規格による導通確認検査によるものでは、基板に実装する他部品もＪＴＡＧ規格に対応している必要があり、回路設計、基板設計上、余分な制約となる。
更に、特許文献１による検査システムでは、１回の導通チェックで検査することができる端子数が限られるので、多くの端子についての導通チェックをしようとすれば、基板に形成する配線パターンの数が多くなるため、検査の対象とする端子数をそれ程多くすることはできない。

本発明は上記の事情に鑑みてなされたもので、その目的は、半田付けの良否検査を、大掛かりな装置を用いたり、特別な検査規格を用いたりすることなく行うことができると共に、検査用の配線パターンを多数設けなくとも多数の端子について検査することができ、しかも信頼性の高い検査結果を得ることができる電子部品およびその検査システムを提供することにある。

請求項１の電子部品は、基板と対向する面に複数の端子を有し、これらの端子を前記基板に設けられた複数の接続電極に半田付けによって接続される電子部品において、前記複数の端子を前記基板の複数の接続電極に接続した状態で行われる半田付け検査時に、前記複数の端子のうち検査対象の各端子から所定の電圧を出力したとき当該端子に入力されるべき電圧を記憶する期待値設定手段と、前記半田付け検査時に、前記検査対象の各端子に対し、各端子について予め定められた所定の電圧を出力する出力手段と、前記半田付け検査時に、前記各端子に所定の電圧が出力されたとき、当該端子の入力電圧を検出する入力手段と、前記入力手段により検出された入力電圧が前記期待値設定手段に記憶された電圧と同等であるか否かを判定する期待値判定手段とを具備したことを特徴とするものである。

請求項５の電子部品の半田付け検査システムは、一面に複数の端子を有すると共に、期待値設定手段、検査モード判定手段、出力手段、入力手段および期待値判定手段を備えた電子部品と、この電子部品の前記複数の端子に半田付けによって接続される複数の接続電極を有した基板とを備え、前記基板に、前記電子部品に電源を供給するための配線パターンおよび前記電子部品に前記検査開始信号を入力するための配線パターンを形成し、前記検査モード判定手段が外部からの検査開始信号の入力を検出して検査モードと判定することにより、前記出力手段が前記検査対象の各端子に対し、各端子について予め定められた所定の電圧を出力し、前記入力手段が前記各端子に所定の電圧が出力されたとき、当該端子の入力電圧を検出し、前記入力手段により検出された入力電圧が前記期待値設定手段に前記端子毎に設定された電圧と同等であるか否かを前記期待値判定手段が判定することを特徴とするものである。
なお、上記の同等とは、入力電圧が期待値と同値であることの他、期待値を含んで予め定められた上限値と下限値との間に入る場合も含む。

上記の請求項１記載の電子部品および請求項５記載の検査システムによれば、半田付け検査は、電子部品それ自身によって行われるから、大掛かりな検査装置や他の部品に影響を与えるような検査規格を用いたりしなくとも済み、しかも、目視などによらず、電気的に良否判定されるから、短時間で信頼性の高い半田付け検査を行うことができる。また、基板に端子の半田付け検査のための配線パターンを形成する必要がないので、電子部品が有する全部の端子を対象にして半田付け検査を行うことが可能となる。しかも、半田付け検査のために特別な規格に従う必要がないので、他の部品に制約を与えるおそれもない。

請求項の電子部品２は、外部からの検査開始信号の入力を検出して検査モードと判定する検査モード判定手段を備え、前記期待値設定手段、出力手段、入力手段および期待値判定手段は、前記検査モード判定手段が検査モードと判定したときそれぞれの機能を果たすことを特徴とするものある。
この手段によれば、半田付けを行った後に、いつでも簡単に検査を開始させることができる。

請求項３の電子部品は、前記期待値判定手段の判定結果を記憶する記憶手段を有していることを特徴とするものである。
この手段によれば、後で半田付け検査の結果を記憶手段から読み出して半田付けの良否を知ることができる。

請求項４の電子部品は、前記期待値判定手段による判定時に、その検定結果を外部に出力する端子を備えていることを特徴とするものである。
この手段によれば、電子部品の検査動作の実行時に、同時に外部モニターなどによってその検査結果を知ることができる。

以下、本発明の一実施形態を図面に基づいて説明する。
図６はプリント配線基板などからなる基板１およびこの基板１上に実装された電子部品２を示す。電子部品２は、ＢＧＡ型やＣＳＰ型などの表面実装型として構成されている。即ち、図３に示すように、電子部品２は、半導体チップ３を樹脂４により封止してパッケージ化して構成されている。電子部品２の裏面には、半導体チップ３の電極に接続された端子５が多数形成されており、この端子５に半田ボール６が固着されている。

基板１の実装面には、図４に示すように、電子部品２の半田ボール６に対応する接続電極７が形成され、この接続電極７から図示しない回路パターンが延長されている。この回路パターンには、電子部品２を電源に接続するパターンも含む。そして、電子部品２は、基板１と対向する面である裏面の半田ボール６を基板１の接続電極７に半田付けすることによって当該基板１に実装されている。

さて、電子部品２において、その半導体チップ３は、ＬＳＩ（Large Scale Integrated Circuit）或はＵＬＳＩ（Ultra Large Scale Integrated Circuit）などからなるもので、例えばワンチップマイコンとして構成されている。図２は、この半導体チップ３の構成を示すブロック図である。同図に示すように、半導体チップ３は、クロック生成回路８、ＣＰＵ９、ＩＣＥインターフェース１０、ＣＰＵブリッジ１１、バスコントローラ１２、周辺ブリッジ１３、ＲＡＭやＲＯＭなどの内蔵メモリ１４、アナログモジュール１５、通信モジュール１６、Ｉ／Ｏモジュール１７などを備えている。

クロック生成回路８は、外部の発振器１８に接続されてクロック信号を発生する。アナログモジュール１５は、デジタル信号をアナログ信号に変換して外部に出力したり、外部から入力されるアナログ信号をデジタル信号に変換したりする。このアナログモジュール１５は、内蔵メモリ１４、通信モジュール１６、Ｉ／Ｏモジュール１７と共に、バス１９により周辺ブリッジ１３およびＣＰＵブリッジ１１を介してＣＰＵ９に接続されている。また、バスコントローラ１２は、バス１９によりＣＰＵブリッジ１１を介してＣＰＵ９に接続されていると共に、バス１９により外部メモリ２０に接続される。

この電子回路２は、上述のように基板１に半田ボール６による半田付けによって実装される。そして、電子部品２を基板１に実装した後の所定の行程において、電子部品２と基板１との半田付けによる接続の良否検査（半田付け検査）が実行される。この検査は、電子部品２に検査開始信号を入力すると、電子部品２がその検査開始信号をトリガー信号として自身で検査動作を実行するようになっている。この検査動作は、内蔵メモリ１４に記憶した半田付け検査プログラムに従って実行される。

この半田付け検査プログラムを実行することによって行われる半田付け検査において、果たされるべき複数の機能をブロック化し、その機能ブロックの全体を検査モジュール２１として図１に示す。同図に示すように、検査モジュール２１は、期待値設定手段としての期待値設定回路２２、検査モード判定手段としての検査モード判定回路２３、出力手段としての出力回路２４、入力手段としての入力回路２５、期待値判定手段としての期待値判定回路２６を備えている。

上記期待値設定回路２２は、各端子５から所定の電圧を出力したとき、当該端子に入力されるべき電圧を期待値として設定するためのもので、本実施例では内蔵メモリ１４により構成されている。この場合の各端子５への入力電圧の期待値は、半田付け検査を実施する際の電子部品２の外部回路との接続形態から計算などによって容易に求めることができる。例えば、図７（ａ）に示すように、グランドに接続された端子の場合、所定の電圧をその端子から出力すると、半田付けが良好であれば、接続抵抗は「０」であるから、図７（ｂ）のように所定の電圧を出力した時、当該端子に入力される電圧（端子の電圧、以下、入力電圧という。）の期待値は図７（ｃ）に示すように「０」である。また、半田付け検査の際、図８（ａ）に示すように、抵抗Ｒの外部部品２８に接続されている端子の場合、所定の電圧をその端子から出力すると、半田付けが良好であれば、接続抵抗は「０」であるから、図８（ｂ）、（ｃ）に示すように、所定の電圧を出力した時の当該端子の入力電圧の期待値ｖは、出力電圧と外部部品２８の抵抗Ｒだけを加味して計算によって求めることができる。このようにして、各端子５について計算などによって求めた期待値は、内蔵メモリ１４に予め記憶されている。

検査モード判定回路２３は、電子部品２に電源が供給されて当該電子部品２が立ち上がった後、予め定められた端子５に検査開始信号が入力されたか否かを検出するためのもので、その機能はＣＰＵ９が果たすように構成されている。出力回路２４は、各端子５からそれぞれについて予め定められた電圧を印加するもので、ＣＰＵ９によって制御されるＩ／Ｏモジュール１７から構成されている。この場合、各端子５に印加する電圧は全て同じで、例えば電源電圧となるように構成しても良いし、各端子５に印加する電圧を違えるように構成しても良い。

入力回路２５は、出力回路２４により所定の電圧が端子５から出力されたとき、当該端子５の入力電圧を検出するためのもので、ＣＰＵ９による制御下において、Ｉ／Ｏモジュール１７が当該端子５の入力電圧をアナログモジュール１５に与えてデジタル化するものである。期待値判定回路２６は、アナログモジュール１５によりデジタル化された端子５の入力電圧を、内蔵メモリ１４に記憶されている当該端子５の期待値と比較するもので、その機能はＣＰＵ９が果たすように構成されている。そして、ＣＰＵ９は、その比較結果を内蔵メモリ１４に記憶させるようになっている（判定結果記憶手段）。

一方、基板１には、図６に示すように、電子部品２の各端子５に接続される接続電極７のうち、所定の２個の接続電極から延長された２本の配線パターン２９，３０が形成されている。そして、この２本の配線パターン２９，３０のうち、一方の配線パターン２９とグランド（図示せず）との間には、検査開始信号を入力するための入力器（図示せず）が接続され、他方の配線パターン３０とグランドとの間には、内蔵メモリ１４に記憶された接続良否の判定結果を読み出すためのモニター機器（図示せず）が接続されるようになっている。

次に上記構成において、電子部品２の半田付け検査を図５のフローチャートをも参照して説明する。基板１に電子部品２を半田付けにより実装した後、配線パターン２９に図示しない入力器を接続し、この入力器および電子部品２などに電源を投入する。電子部品２に電源が投入されると、そのＣＰＵ９は、検査開始信号の入力の有無を判断し、所定の端子に検査開始信号の入力がなかった場合には、通常モードに設定する動作を行い、当該電子部品２本来の動作を実行するようになる（以上、ステップＳ１で「ＮＯ」、ステップＳ２）。

電源の投入後に入力器から検査開始信号が出力されると、その検査開始信号は電子部品２に所定の端子から入力される。すると、ＣＰＵ９がその検査開始信号を検出し、検査モードに設定する動作を行う（ステップＳ１で「ＹＥＳ」、ステップＳ３）。検査モードに入ると、ＣＰＵ９は、まず、多数の端子５のうち、予め第１番目と定められた端子から予め定められた電圧を検査信号として出力する（ステップＳ４）。そして、その検査信号の出力状態において、ＣＰＵ９は当該端子からの入力信号（端子の入力電圧）を処理する（ステップＳ５）。

この場合、入力電圧は、アナログ値であるので、ＣＰＵ９は、入力信号をアナログモジュール１５でデジタル化し、これを内蔵メモリ１４に記憶された当該検査対象端子の期待値と比較する。そして、入力電圧が期待値と同等ならば、ＣＰＵ９は、半田付けによる接続状態が正常（良）であると判断し、内蔵メモリ１４に当該端子が正常に半田付けされていることを記憶させる（以上、ステップＳ６で「ＹＥＳ」、ステップＳ７）。

また、入力信号が期待値と同等でない場合、例えば図７に示すグランドに接続された端子の半田付けが不良で、そこに接続抵抗が生じて端子の入力電圧が異常に高くなったような場合、半田付け不良と判断し、内蔵メモリ１４に当該端子が半田付け不良であることを記憶させる（以上、ステップＳ６で「ＹＥＳ」、ステップＳ８）。
以上のようにして第１番目の端子についてその半田付けの良否を検査すると、第２番目の端子について、上記したと同様の検査を行う。そして、ＣＰＵ９は、検査対象として予め設定された全ての端子について上記の検査を終了したところで、検査モードを終了する（ステップＳ９で「ＹＥＳ」、エンド）。

そして、作業者が半田付けの良否検査の結果を知りたい場合には、検査終了後の所望の時期に、配線パターン３０とグランドとの間に図示しないモニター機器を接続し、内蔵メモリ１４から良否判定結果を読み出す。すると、モニター機器の制御部が内蔵メモリ１４から読み出した良否判定結果をディスプレイに表示する。作業者は、このモニター機器への表示により、電子部品２の半田付けによる実装の正否を判断する。

このように本実施例によれば、電子部品２それ自身が半田付け検査を実行するので、Ｘ線による透過検査とは異なり、電子部品２の製造コストの上昇を招くような大掛かりな検査装置を必要とせず、しかも、特別の検査規格を用いる必要もない。その上、半田付けの良否判定は、端子から所定の電圧を出力したときの入力電圧を期待値と比較することによって行うので、信頼性の高い検査を行うことができる。また、２本の配線パターン２９，３０の他には、各端子５の半田付け検査のために、基板１に配線パターンを形成する必要がないので、電子部品２が有する全端子５を検査対象とすることが可能となる。

なお、本発明は上記し且つ図面に示す実施例に限られるものではなく、以下のような拡張或は変更が可能である。
期待値設定手段は、内蔵メモリ１４に期待値を記憶しておく構成のものに限られず、出力値設定回路であっても良い。
出力手段、入力手段についても、電気回路によって所定電圧を出力し、入力電圧を電気回路によって検出するものであっても良い。
期待値判定手段についても、電気回路で構成しても良い。
ＣＰＵを備えた電子部品に限られない。
半田付け検査は電子部品が有する全端子を対象とする必要はなく、例えば半田付け不良を起こしやすい個所の端子を対象にして行うようにしても良い。
電子部品２自身による半田付け検査の実行時に、同時にモニター機器により検査結果をモニターするようにしても良い。

本発明の一実施形態を示す機能ブロック図電子部品の電気的構成を示すブロック図電子部品の部分的な側面図基板への電子部品の実装状態を示す断面図フローチャート基板の平面図基板と一端子への入力および出力の状態を示す図基板と他の一端子への入力および出力の状態を示す図

符号の説明

図面中、１はプリント配線基板（基板）、２は電子部品、５は端子、６は半田ボール、７は接続電極、９はＣＰＵ、１４は内蔵メモリ（期待値設定手段）、２２は期待値設定回路、２３は検査モード判定回路（検査モード判定手段）、２４は入力回路（入力手段）、２５は出力回路（出力手段）、２６は期待値判定回路である。

Claims

基板と対向する面に複数の端子を有し、これらの端子を前記基板に設けられた複数の接続電極に半田付けによって接続される電子部品において、
前記複数の端子を前記基板の複数の接続電極に接続した状態で行われる半田付け検査時に、前記複数の端子のうち検査対象の各端子から所定の電圧を出力したとき当該端子に入力されるべき電圧を設定する期待値設定手段と、
前記半田付け検査時に、前記検査対象の各端子から、それら各端子について予め定められた所定の電圧を出力する出力手段と、
前記半田付け検査時に、前記各端子から所定の電圧が出力されたとき、当該端子の入力電圧を検出する入力手段と、
前記入力手段により検出された入力電圧が前記期待値設定手段に設定された電圧と同等であるか否かを判定する期待値判定手段と
を具備してなる電子部品。
外部からの検査開始信号の入力を検出して検査モードと判定する検査モード判定手段を備え、
前記期待値設定手段、出力手段、入力手段および期待値判定手段は、前記検査モード判定手段が検査モードと判定したときそれぞれの機能を果たすことを特徴とする請求項１記載の電子部品。
前記期待値判定手段の判定結果を記憶する記憶手段を有していることを特徴とする請求項１または２記載の電子部品。
前記期待値判定手段による判定時に、その検定結果を外部に出力する端子を備えていることを特徴とする請求項１または２記載の電子部品。
一面に複数の端子を有すると共に、期待値設定手段、検査モード判定手段、出力手段、入力手段および期待値判定手段を備えた電子部品と、
この電子部品の前記複数の端子に半田付けによって接続される複数の接続電極を有した基板とを備え、
前記基板に、前記電子部品に電源を供給するための配線パターンおよび前記電子部品に前記検査開始信号を入力するための配線パターンを形成し、
前記検査モード判定手段が外部からの検査開始信号の入力を検出して検査モードと判定することにより、前記出力手段が前記検査対象の各端子から、それら各端子について予め定められた所定の電圧を出力し、前記入力手段が前記各端子に所定の電圧が出力されたとき、当該端子に入力される電圧を検出し、前記入力手段により検出された入力電圧が前記期待値設定手段に前記端子毎に設定された電圧と同等であるか否かを前記期待値判定手段が判定することを特徴とする電子部品の半田付け検査システム。