JP2003004795A - 集積回路の基板接続検査方式 - Google Patents

Abstract

(57)【要約】 【課題】 格子状電極をもつ集積回路パッケージの電気
的接続を行う実装工程後に、接続状態を検査し、不具合
があった場合には再度実装工程に戻し再実装を行う。従
来の動作確認時に不具合を発見するのに比べ、工程上の
効率改善が計られ、手直し含めタクトタイムの短縮とコ
ストダウンを達成する。 【解決手段】 格子状電極を持つ集積回路パッケージの
中間基板上に検査用の配線パターンを設け、電気的接続
を行うマザーボード基板にも検査用の配線パターンを設
ける。それらの配線パターンは格子状電極の複数でかつ
所定位置に配置したものを接続点として検出用回路の１
つの閉ループを形成する。形成された閉ループを検出信
号を伝搬させ、その信号の減衰状態を検出することで接
続具合が良好か否か判定する。所定位置の格子状電極を
用いることで全ての格子電極を検査する必要が無く効率
の良い接続検査を可能としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、格子状電極を持つ
集積回路の実装後の接続状態を簡易的に検査する集積回
路の基板接続検査方式に関するものである。

【０００２】

【従来の技術】従来、半田付実装完了時点で半導体集積
回路と、実装基板の電気的接続を検査する装置及び方法
について、特開平１１−６４４２８号に記載されるよう
に、非接触型のプローブによる、静電結合で信号の供給
と検出を行い、接続状態を判断するものがある。この提
案では、接続状態を検査する片方の部位に信号供給用の
プローブを接触させ、他方の部位に非接触で静電結合に
よる信号検出が可能なプローブを近接配置することで入
力信号に対する検出信号のレベルに基づいて接続状態の
検査を行っている。

【０００３】一例を図７により説明すると、基準信号供
給源の１０１から基準信号Ｓｒを供給する為の信号供給
用プローブ１０２と、電圧計１０３、信号検出用プロー
ブ１０６により検出された基準信号Ｓｒを増幅する増幅
回路１０４と信号検出用プローブと増幅回路を接続する
三層同軸ケーブル１０５を備える。Ｐ１は回路パターン
で、ＰＣは回路基板である。１０１からの正弦波信号Ｓ
ｒを１０２のプローブで回路パターン１０６に供給す
る。パターンを介して検出プローブ１０６に検出された
信号は１０４の増幅回路で増幅され所定レベル以上であ
れば接続が良好であると判断している。信号供給，検出
用プローブは各々Ｘ−Ｙ軸に移動することで多数のコン
タクト部位に対応している。これらは非接触で検出が出
きる為に回路パターンの損傷がない特徴もある。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来例では、集積回路、特に接続端子数が多く、かつ狭ピ
ッチ電極を用いるパッケージであるＢＧＡやＣＳＰの動
向で、近年０．８ｍｍピッチや０．５ｍｍピッチのも
の、更に狭ピッチへと移行しつつある状況を考えると測
定点のスペース、測定プローブの形状に制約が生じてい
る。

【０００５】また、非接触型の検出手段である静電結合
方式を用いる為に信号成分のＳ／Ｎ比改善努力が必須と
なり増幅回路や検出回路に高精度を要求されたり、測定
環境への留意が必要とされている。更に検査結果により
実装完了品の手直し、リペア作業が必要になった場合に
はこれらの作業コストを含め、検査時間を多く必要とす
ることが生産性低下へつながる。

【０００６】特に、ＢＧＡやＣＳＰを含め多ピン電極を
接続するパッケージの半田付接続では検査の時間、不良
品の発生による手直し、リペアの時間が生産コストを含
めた生産性に大きく低下させる。

【０００７】従来実装後の接続検査は、集積回路の働き
を含めて通電動作検査を行い、回路作動に含めて接続検
査を兼ねている。

【０００８】この工程で不良が生じた場合、特に接続不
良の場合は実装工程への戻りと再加熱などの手直し作業
が生じる。本来は通電動作時には接続確認が終了し、良
品のみが投入されるべきで、その目的で従来例の如く検
査を行うのである。がしかし、多くの接続箇所のある実
装部品については、この検査のための時間が多く必要と
なって、必ずしも効率の良い検査とはならず、改善が求
められていた。

【０００９】そこで、本出願に係る発明の目的は、狭ピ
ッチ、多ピンの接続端子をもつところのパッケージの半
田付を含む電気的接続の実装後の接続検査の効率化を計
り、生産性向上を目指すものである。

【００１０】具体的には、通電動作検査の前に接続確認
が終了し、動作のみの不良しか発生しない状態とする為
に、実装後に接続検査を行い、不良部分が発生していれ
ば再度実装工程に戻す。実装工程では再加熱や再圧着な
どの作業を行う。これにより接続不良の改善救済を行
い、生産性向上につなげる。

【００１１】

【課題を解決するための手段および作用】上記目的を達
成するために本出願による発明は狭ピッチ，多ピン，Ｉ
Ｃパッケージの電気的接続を可能とする格子状電極の半
田付を含む各種の実装形態完了後の接続状態を検査し、
良否判定を行うことを特徴としている。

【００１２】本発明の構成は、ＩＣパッケージの格子状
電極の半田付を含む電気的接続をマザーボード基板に行
うに際し、ＩＣパッケージ側及びマザーボード基板側に
それぞれ配線パターンを設け、それぞれを接続し、一本
の閉ループを形成する為に格子状電極を所定数用いる。
格子状電極はＩＣパッケージの最も外側の列の角を複数
個用いる設定であり、その部位は半田付を含む電気的接
続判定の代表的部位である。

【００１３】第１の発明においては、ＩＣパッケージの
中間基板及びマザーボード基板の半田付ボール又は類す
る接続用材料の接続面上に配線パターンを設け、デージ
ーチェーン（ｄａｉｓｙ−ｃｈａｉｎ）を形成するも
の。

【００１４】第２の発明では、マザーボード基板の内層
配線も含めた配線パターンを設定し、接続部材の電気的
接続に含め、基板のスルーホールを含めた閉回路を形成
する。また、ＩＣパッケージの中間基板（インターポー
ザ）のスルーホールを含めた閉回路の形成も採用出来
る。それらは単独でも可能であり、複数の合体によるデ
ージーチェーンの形成でも良い。

【００１５】これらの構造を持たせることにより、半田
付を含む電気的接続を格子状電極部全てにおいて検査す
ることなく代表的部位のみで判断することが可能とな
る。これは、最終的な動作確認の前工程で、電気的接続
の概略確認が可能となり、不具合が生じていれば再度加
熱工程など、実装工程に戻すなどの処理が出来ること
で、基板，ＩＣパッケージの再生への時間的効率の改善
が可能になる。

【００１６】また、従来の検査用装置では、本来の動作
確認時に行った場合のタクトタイム短縮や、装置の規模
拡大など多ピン化への対応には多大なコストが必要であ
ったものが、少なからず工程分離と各工程の簡略化につ
なげることが可能となった為に、トータル的なコストダ
ウンにつながっている。

【００１７】

【発明の実施の形態】（第１の実施例）図１は本発明の
特徴を最もよく表す概念図で、１は格子状に配列される
電極端子を持つ半導体集積回路（ＩＣ）のパッケージ、
２はＩＣが搭載される複数の配線層をもつ配線基板、３
はＩＣ内部に形成される接続検査用の信号発生回路、４
は接続の良否を判定する接続検査用の信号受信回路、５
は外部から供給する回路駆動用の電源、６は接続の良否
判定を表示する表示回路、７は配線基板上に設けられる
接続検査回路系に供給する電源ランド、８はＩＣパッケ
ージの格子電極で配線基板に接続（半田付）されてい
て、接続検査回路系に電源を供給する。

【００１８】９は配線基板上に設けられる接続検査回路
系に供給する電源接地（グランド）ランド、１０はＩＣ
パッケージの格子電極で配線基板に接続（半田付又は圧
着）されていて、接続検査回路系に接地（グランド）電
位を供給する。

【００１９】１１は配線基板上に設けられる接続検査回
路の信号受信回路からの出力信号の接続ランド、１２は
ＩＣパッケージの格子電極で配線基板に接続（半田付又
は圧着）されていて、接続検査回路系の信号受信回路の
出力（判定信号）を接続供給する。１３ａから１３ｅは
ＩＣパッケージの格子電極で配線基板に接続され、接続
検査回路系の検査信号の接続電極となっている。

【００２０】１４は配線基板上の接続検査回路系に供給
する電源の配線パターン、１５，１６は配線基板上の接
続検査回路の検査信号ラインの配線パターン、１７〜２
０はパッケージ内配線で接続検査回路の検査信号ライン
の配線パターン、２１は配線基板上の接地（グランド）
配線パターン、２２は配線基板上の判定信号の配線パタ
ーン、その他パッケージの格子電極（番号付記無し）を
持つ、図２は、パッケージの格子電極部の接続に関する
図であり、図１の配線、接続を実際に行う場合の配線図
を表す図、図３は、格子状電極をもつパッケージの例
で、本実施例で用いる一般的な断面図である。

【００２１】１は前述の格子状電極を持つＩＣパッケー
ジ、２は前述の配線基板、２３はＩＣチップ、２４はＩ
Ｃチップと中間配線基板（インターポーザ）を配線接続
する為の半田ボール、２５は中間配線基板（インターポ
ーザ）、２６，２７はインターポーザに設けられる配線
パターン、２８はＩＣチップ側から配線基板（マザーボ
ード）側へ信号を接続するためのスルーホール、２９は
ＩＣパッケージから配線基板（マザーボード）へ信号を
接続する半田ボール、３０は、２９の半田ボールに接続
し配線基板内に信号を接続する配線パターンである。

【００２２】図４は接続検査を行う為のシーケンス図、
図５は信号波形を含む接続検査に用いる各波形とタイミ
ング図、これらにより詳しく説明する。

【００２３】格子状電極をもつＩＣパッケージ１を、配
線基板（マザーボード）２に実装工程で半田付を行う。
ＩＣには、接続検査用に検査信号発生回路３、検査信号
受信回路及び受信判定回路４を組み込んであり、これは
製品仕様を満足する為の機能とは別個に設けている。

【００２４】また、ＩＣパッケージには中間基板（イン
ターポーザ）２５が用いられている。この中間基板２５
とＩＣチップ２３との接続は供給メーカで保証されてお
り、実装工程での半田付接続の確認は中間基板２５と配
線基板（マザーボード）２の間で行えば良い。今後は中
間基板２５はＩＣパッケージ２として表現し、各説明を
行う。

【００２５】図４で、実装完了したＩＣパッケージと配
線基板が接続検査工程に投入され、配線基板２の７，
９，１１の各接続ランドに電源，グランド，出力信号ラ
インが接続された時点でシーケンスがスタートする。

【００２６】＃１は電源ＯＮで、電源５から電源が基板
ランド７，基板パターン１４，格子電極８，信号発生回
路３及び受信回路判定回路４に供給される。同時にグラ
ンドは基板ランド９，基板パターン２１，格子電極１
０，信号発生回路３及び受信回路判定回路４のグランド
に供給される。更に表示回路６への出力信号ラインは、
基板ランド１１，基板パターン２２，格子電極１２を介
して接続されている。ここで格子電極８，１０，１２か
らＩＣチップへのインターポーザを介する接続ラインは
省略する。

【００２７】＃１の電源ＯＮから＃２へ移り、所定時間
のタイマーＴ₁を経て検出信号回路３から検出信号を出
力する＃３のステータ２に移る。検出信号は、ＩＣチッ
プ内回路３からインターポーザの配線パターン１７，格
子状電極１３ａ，基板パターン１５，格子状電極１３
ｂ，インターポーザ配線パターン１８，更に基板パター
ンを介し、同様に１３ｃ，１９，１３ｄ，１６，１３
ｅ，２０と接続される接続ラインを経由して受信回路判
定回路４に供給される。ここで、格子状電極１３ａから
１３ｅまではＩＣパッケージ１の最外側の列を構成する
電極であり、半田付実装時及び、信頼性に影響の大きく
及ぶ所定の位置に設定される。ＩＣパッケージ１の、イ
ンターポーザ２５の配線パターン１７，１８，１９，２
０は半田付ボール面に配線される配線ライン。基板２の
配線パターン１５，１６（一部番号不付記）は前述同
様、半田付ボール面すなわち、基板の第一の層に配線さ
れる。これらＩＣパッケージ、基板の配線パターンは、
半田付されている格子電極を含めた１本の接続ラインを
形成し、接続検査用のデージーチェーンとなっている。

【００２８】検出信号は、ＯＮ−ＯＦＦを繰り返す所定
周期を持つ波形であり、デージーチェーンによる接続ラ
インの断線又は隣接ラインとのリーフによる接続不良状
態を検出可能にしている。

【００２９】＃４では、所定時間Ｔ₂のタイマーを設定
してあり、接続ラインに対する検出信号の安定時間を考
慮したものである。

【００３０】次に＃５で検出信号の立上がり時間を検出
し、接続が良好か否かの判断を行う。半田付の不完全状
態でインピーダンスが高い場合や、隣接配線パターンへ
のリークによる出力波形の劣化を検出する。検出信号の
検出では確度を上げる為に３パルスの連続信号で所定レ
ベル以上の立上げ時間内であることを合格判定条件とし
ている。＃５で合格判定がされた場合は＃６に移り、検
出信号の電圧レベルの検出による合格判定を実施する。
ここでは＃５同様に半田付の良否と隣接配線パターンと
の状態を判定する為に検出信号の電位レベルを検出して
いる。所定レベル以上の値が検出パルス３個得られた場
合に合格と判定する。ここで受信回路、判定回路４によ
り検出信号受信という＃７のステータスに入り、＃８の
合格信号出力へと移る。合格信号は表示回路６の表示装
置を駆動し、検査結果を表示する為の表示器で不図示の
ＬＥＤやランプその他視認や、音による判定確認手段を
備える。

【００３１】＃５，＃６の検出信号の検出時に接続に不
都合があった場合は＃９のステータスに移り、受信回
路、判定回路４から警告信号が出力される。＃１０では
＃８及び＃９で指定された各信号に対応した識別信号を
表示回路６により表示する。識別表示は合格と不合格で
点灯や発振周波数を変えており、判定の識別を簡略化し
ている。

【００３２】ここで、万が一不合格と判定された場合
は、本検査工程から再度実装再加熱又は圧着工程に戻し
て、再加熱や圧着を行う。実装後の半田付又は圧着不良
時は、再加熱又は圧着による再生が可能であることは、
従来の格子状電極を持つＩＣパッケージの例で実績が得
られている。特に量産初期の実装工程や実装条件の再設
定などを行った場合には有効である。ここでは、格子状
電極をデージーチェーンの接続点に使用することで半田
付又は圧着接続の具合を判定する手段に用いているが、
半田付を含む接続に影響の大きい所定の箇所と個数を設
定している。本実施例では、格子状電極の最外側の角の
電極を複数個使用している。

【００３３】（第２の実施例）第２の実施例を表すのが
図６である。実施例１はマザーボード２の半田ボール等
接続の第一層基板面に設けた配線パターンにデージーチ
ェーン用のパターンを設定しているが、第２の実施例で
はマザーボード２の第２層配線への接続を含めた接続の
不具合をも検査するようにデージーチェーンを設けたも
のである。

【００３４】図６において、３１，３２は半田接続用の
半田ボール、３３，３４は半田ボールに直接接続される
マザーボード２の第一層の半田付ランド、３９，４０は
マザーボード２の内層の配線パターン又はランド、４
１，４２は、外部接続用ランドで電源供給や出力信号接
続用に用いる。マザーボード側のデージーチェーンパタ
ーンは、内層配線で行うことも前述スルーホールを最終
的に介して行うことも可能としている。

【００３５】３５，３６は検査用に接続される一連のデ
ージーパターンの為のスルーホールで、ランド３３と配
線パターン又はランドの３９、更に外部接続ランド４１
を接続する。３７，３８は同様に、ランド３４，ランド
４０，４１の接続を行っている。この様に、半田付を含
む接続によるＩＣパッケージとマザーボード間の接続不
具合の検出をマザーボード側のスルーホールを含めた形
態の中で行うものである。

【００３６】（第３の実施例）更に第３の実施例とし
て、不図示であるが、ＩＣパッケージ内のＩＣチップと
中間基板（インターポーザ）の接続についてもデージー
チェーンを用いて接続検査する方法は考えられている。
これら個々の接続を検査することのみならず全体として
の接続検査を行う設定も充分考えられている。

【００３７】これらの実施例からＩＣパッケージの半田
付を含む電気的接続をマザーボードに行う場合に、デー
ジーチェーンを所定の箇所に設けることで検出信号を連
結する閉ループを形成する。その閉ループ内の接続状態
を検出することで、良否の判断を行う。半田付又は圧着
接続等電気的接続に対して、最も代表的で特性を把握で
きる部分を選択することで全体の状況が確認出来、効率
が良い。また、このように簡易検査で不具合が発見でき
る。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
格子電極を持つＩＣパッケージの半田付を含む電気的接
続の検査では、その電気的接続が所定の箇所を複数個用
いてそれぞれＩＣパッケージ側と、マザーボード基板側
の配線パターンで１つの閉回路を形成し、検査用信号の
伝送路とする。その伝送路経由後の検査信号の出力波形
を検出し、所定値以上であれば接続良好と判断する。

【００３９】これにより、従来の接続点毎に実施してい
た接続検査を代表的な接続点のみで可能とするので、検
査効率が改善できる。

【００４０】また、従来の接続検査は動作確認時に実施
され、その際に不具合を発見した場合、まず再加熱など
実装工程に戻して再実装してから再度接続検査を行って
いた。工程の出入りはあるものの、実装後に接続検査を
実施し、接続確認後に動作確認（本来は組立や最終に近
い工程）を行う方が工程全体の効率が上がる。

【００４１】これは、接続良否含め動作確認の方が単に
動作確認するよりも検査項目の増加にともない、装置の
規模拡大，タクトタイムの増大につながっている為であ
る。

【００４２】これら、電気的接続の接続検査と、回路系
の仕様に関係する動作確認を分離することで個々の検査
の効率化と工程全体の効率化、それにつながるコストダ
ウンに効果が得られる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を示す概念図

【図２】 本発明の第１の実施例を示す配線概略図

【図３】 本発明の第１の実施例のＩＣパッケージとマ
ザーボードの断面図

【図４】 本発明のシーケンス説明図

【図５】 本発明の信号波形図

【図６】 本発明の第２の実施例のＩＣパッケージとマ
ザーボードの断面図

【図７】 従来の説明図

【符号の説明】

１ ＩＣパッケージ ２ マザーボード基板 ３ 検査用信号発生回路 ４ 検査用信号受信回路及び判定回路 ５ 検査用回路系の電源供給回路 ６ 判定結果の表示回路 ７，９，１１ マザーボード基板上のコンダクトランド ８，１０，１２ 入力系の接続用格子電極 １３ａ〜１３ｅ 検出信号ライン用の格子電極 １４，２１，２２ マザーボード基板上の入力系パター
ン配線 １５，１６ マザーボード基板上の検出信号ラインの配
線パターン １７，１８，１９，２０ ＩＣパッケージ内（中間基
板）の検出信号ラインの配線パターン

Claims (8)

【特許請求の範囲】
1. 【請求項１】 格子状電極を多数もつ集積回路パッケー
   ジのマザーボード基板への電気的接続を行なう実装完了
   後の接続状態を検査する方式であり、集積回路内に検査
   手段の一部を構成し、外部から与えられた電源により検
   査手段を駆動するもので前記検査手段は集積回路内に検
   査専用として設けられており、他の回路とは分離されて
   いることを特徴とする集積回路の基板接続検査方式。
2. 【請求項２】 集積回路パッケージとマザーボード基板
   の電気的接続手段は半田ボールによる半田付接続や異方
   性導電膜による熱圧着接続を用いることを特徴とする請
   求項１記載の集積回路の基板接続検査方式。
3. 【請求項３】 検査手段では、検出用信号波形の各接続
   点を経由した後の検出信号の立上げ時間、電圧値を所定
   値との比較により良否の判定を行うことを特徴とする請
   求項１記載の集積回路の基板接続検査方式。
4. 【請求項４】 格子状電極をもつ集積回路パッケージの
   マザーボード基板への電気的接続を行う実装形態の接続
   検査方式で、検査手段は格子状電極を接続点として１つ
   の閉ループを形成し、その閉ループが判定のインピーダ
   ンス以内の回路系を保持することを検査することにより
   良否を判定することを特徴とする集積回路の基板接続検
   査方式。
5. 【請求項５】 形成される閉ループは、集積回路パッケ
   ージ側およびマザーボード基板側で形成される配線パタ
   ーンを複数の格子状電極の接続により形成することを特
   徴とする請求項４記載の集積回路の基板接続検査方式。
6. 【請求項６】 配線パターン同士を接続する為の格子状
   電極は格子状に配置された電極のパッケージ最外側の角
   部を複数個使用することを特徴とする請求項５記載の集
   積回路の基板接続検査方式。
7. 【請求項７】 集積回路パッケージ側及びマザーボード
   基板側に形成される配線パターンは、半田付用ボール又
   は接続用部材により直接接続される各々の基板側の第１
   の表面に形成されることを特徴とする請求項５記載の集
   積回路の基板接続検査方式。
8. 【請求項８】 検査対象となる配線パターンは基板側の
   第１の表面に限らず、集積回路パッケージのインターポ
   ーザあるいは、マザーボード基板のスルーホールを介し
   た配線であっても良いことを特徴とする請求項７記載の
   集積回路の基板接続検査方式。