KR102334993B1 - 이차전지 보호 회로 - Google Patents

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노리히토 카와구치
요시히로 사타케
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미쓰미덴기가부시기가이샤
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Abstract

(과제)
기준 전압의 온도 특성의 불균일의 저감.
(해결 수단)
이차전지의 상태를 감시하고, 이상 상태의 검출시에 상기 이차전지를 보호하는 이차전지 보호 회로로서, 디프레션형의 제1 트랜지스터와, 상기 제1 트랜지스터에 직렬로 접속되는 인핸스먼트형의 제2 트랜지스터를 사용하여, 기준 전압을 생성하는 기준 전압 회로와, 상기 이차전지의 전원 전압을 분압하여 얻어지는 검출 전압을 출력하는 분압 회로와, 상기 기준 전압과 상기 검출 전압에 기초하여 상기 이상 상태를 검출하는 검출 회로와, 상기 제1 트랜지스터의 역치 전압과 상기 제2 트랜지스터의 역치 전압에 기초하여 상기 제1 트랜지스터와 상기 제2 트랜지스터의 사이즈비를 조정하는 제1 조정 회로와, 상기 제1 조정 회로에 의해 상기 사이즈비가 조정된 후의 상기 기준 전압에 기초하여 상기 검출 전압을 소망하는 전압으로 조정하는 제2 조정 회로를 구비하는 이차전지 보호 회로.

Description

이차전지 보호 회로{SECONDARY BATTERY PROTECTION CIRCUIT}
본 발명은 이차전지 보호 회로에 관한 것이다.
종래, 직렬로 접속된 디프레션형의 트랜지스터와 인핸스먼트형의 트랜지스터를 사용하여 일정한 기준 전압을 생성하는 기준 전압 회로가 알려져 있다(예를 들면, 특허문헌 1 참조).
일본 특개 2016-143227호 공보
그러나 회로의 제조 불균일에 의해, 기준 전압의 온도 특성에 불균일이 발생할 가능성이 있다.
그래서 본 개시는 기준 전압의 온도 특성의 불균일을 저감할 수 있는 이차전지 보호 회로를 제공한다.
본 개시는
이차전지의 상태를 감시하고, 이상 상태의 검출시에 상기 이차전지를 보호하는 이차전지 보호 회로로서,
디프레션형의 제1 트랜지스터와, 상기 제1 트랜지스터에 직렬로 접속되는 인핸스먼트형의 제2 트랜지스터를 사용하여, 기준 전압을 생성하는 기준 전압 회로와,
상기 이차전지의 전원 전압을 분압하여 얻어지는 검출 전압을 출력하는 분압 회로와,
상기 기준 전압과 상기 검출 전압에 기초하여 상기 이상 상태를 검출하는 검출 회로와,
상기 제1 트랜지스터의 역치 전압과 상기 제2 트랜지스터의 역치 전압에 기초하여 상기 제1 트랜지스터와 상기 제2 트랜지스터의 사이즈비를 조정하는 제1 조정 회로와,
상기 제1 조정 회로에 의해 상기 사이즈비가 조정된 후의 상기 기준 전압에 기초하여 상기 검출 전압을 소망하는 전압으로 조정하는 제2 조정 회로를 구비하는 이차전지 보호 회로를 제공한다.
본 개시의 기술에 의하면, 기준 전압의 온도 특성의 불균일을 저감할 수 있다.
도 1은 기본적인 기준 전압 회로의 구성예를 나타내는 도면이다.
도 2는 기준 전압의 온도 특성의 일례를 나타내는 개략도이다.
도 3은 과충전 검출 전압의 온도 특성의 일례를 나타내는 도면이다.
도 4는 본 실시형태에 있어서의 이차전지 보호 회로를 구비하는 전지 팩의 구성예를 나타내는 도면이다.
도 5는 본 실시형태에 있어서의 기준 전압 회로의 제1 구성예를 나타내는 도면이다.
도 6은 본 실시형태에 있어서의 기준 전압 회로의 제2 구성예를 나타내는 도면이다.
도 7은 기준 전압의 온도 특성의 조정 후의 과충전 검출 전압의 온도 특성을 예시하는 도면이다.
도 8은 기준 전압의 온도 특성의 불균일에 의한 과충전 검출 전압의 불균일을 저감하는 구성을 예시하는 도면이다.
이하, 본 발명의 실시형태를 도면에 따라 설명한다. 우선, 회로의 제조 불균일에 의해 발생하는 기준 전압의 온도 특성의 불균일에 대해서 설명한다.
도 1은 기본적인 기준 전압 회로의 구성예를 나타내는 도면이다. 도 1에 나타내는 기준 전압원(1000)은 고전원전위부(VDD)와 저전원전위부(GND)와의 사이의 전원 전압의 전압값의 변화에 의존하지 않고, 일정한 기준 전압(VREF)을 출력 가능한 기준 전압 회로이다. 기준 전압원(1000)은 고전원전위부(VDD)와 저전원전위부(GND)와의 사이에 직렬로 접속되는 디프레션형의 NMOS(N-Channel Metal Oxide Semiconductor) 트랜지스터(101)와 인핸스먼트형의 NMOS 트랜지스터(102)를 사용하여 일정한 기준 전압(VREF)을 생성한다. 이하, 간단히 디프레션형의 NMOS 트랜지스터(101)를 트랜지스터(101)라고 하고, 인핸스먼트형의 NMOS 트랜지스터(102)를 트랜지스터(102)라고 하는 경우가 있다. 트랜지스터(101)의 드레인 전류(ID1)는 식 1로 표시되고, 트랜지스터(102)의 드레인 전류(ID2)는 식 2로 표시된다.
[수 1]
Figure 112019074193367-pat00001
식 1에 있어서, μND는 트랜지스터(101)에 있어서의 전자의 이동도, COX는 트랜지스터(101)에 있어서의 단위면적당의 게이트 용량, WND는 트랜지스터(101)의 채널 폭, LND는 트랜지스터(101)의 채널 길이, Vthnd는 트랜지스터(101)의 역치 전압을 나타낸다. 식 2에 있어서, μNE는 트랜지스터(102)에 있어서의 전자의 이동도, COX는 트랜지스터(102)에 있어서의 단위면적당의 게이트 용량, WNE는 트랜지스터(102)의 채널 폭, LNE는 트랜지스터(102)의 채널 길이, Vthne은 트랜지스터(102)의 역치 전압, VGS는 트랜지스터(102)의 게이트-소스 사이의 전압을 나타낸다.
여기서, 채널 길이와 채널 폭의 비(W/L)에 관하여,
[수 2]
Figure 112019074193367-pat00002
으로 정의한다. WND/LND는 디프레션형의 트랜지스터의 비(W/L), WNE/LNE는 인핸스먼트형의 트랜지스터의 비(W/L), X는 디프레션형의 트랜지스터와 인핸스먼트형의 트랜지스터의 사이즈비를 나타낸다. 즉, WND/LND는 WNE/LNE의 X배로 한다. 이 때, ID1과 ID2가 동일하면, 식 1~3에 기초하여 트랜지스터(102)의 게이트-소스 사이의 전압(VGS)은 식 4로 나타낼 수 있다.
[수 3]
Figure 112019074193367-pat00003
트랜지스터(102)의 게이트-소스 사이의 전압(VGS)은 기준 전압(VREF)에 상당하므로, 기준 전압(VREF)은 식 5로 나타낼 수 있다.
[수 4]
Figure 112019074193367-pat00004
식 5는 기준 전압원(1000)이 전원 전압에 상관없이 일정한 기준 전압(VREF)을 출력 가능한 것을 나타내고 있다.
도 2는 식 5로 표시되는 기준 전압(VREF)의 온도 특성의 일례를 나타내는 개략도이다. Ta는 기준 온도(예를 들면, 25℃)를 나타낸다. ΔVREF는 기준 온도(Ta)에 있어서의 기준 전압(VREF)과의 차(기준 전압(VREF)의 변동량), Δ│Vthnd│는 기준 온도(Ta)에 있어서의 역치 전압(│Vthnd│)(즉, 역치 전압(Vthnd)의 절대값)과의 차(역치 전압(Vthnd)의 변동량), ΔVthne는 기준 온도(Ta)에 있어서의 역치 전압(Vthne)과의 차(역치 전압(Vthne)의 변동량)를 나타낸다. √A는 식 5에 있어서의 √(X×(μND/μNE))를 나타낸다.
역치 전압(Vthnd, Vthne) 및 이동도(μNE, μND)는 각각 그 값이 온도에 따라 변화하는 온도 의존성을 가진다. ΔVthne는 그 값이 온도의 상승에 따라 감소하는 부의 온도 특성을 가지고, Δ│Vthnd│는 그 값이 온도의 상승에 따라 증가하는 정의 온도 특성을 가진다. Δ√A·│Vthnd│의 만곡은 이동도(μNE, μND)의 온도 특성에 의해 발생한다.
이와 같이, 식 5의 우변에 있어서, 제1항 중의 │Vthnd│는 정의 온도 특성을 가지고, 제2항의 역치 전압(Vthne)은 부의 온도 특성을 가진다(역치 전압(Vthnd)은 부의 온도 특성을 가진다). 따라서 식 5에 있어서의 √A(보다 구체적으로는 사이즈비(X))를 최적인 값으로 설계함으로써, 기준 전압(VREF)의 온도 특성을 가장 온도 의존성이 작은 상태로 설정할 수 있다.
그러나 기준 전압원을 구비하는 반도체 회로를 실제로 제조하면, 소자 등의 제조 불균일에 의해 트랜지스터의 역치 전압이 불균일하게 되고, 사이즈비(X)의 최적인 설계값이 반도체 회로(제품)마다 상이할 가능성이 있다.
예를 들면, 도 3은 디프레션형의 NMOS 트랜지스터(101)의 역치 전압(Vthnd)의 불균일에 의해 발생하는 과충전 검출 전압의 온도 특성의 불균일의 일례를 나타낸다. 도 3은 이차전지를 보호하는 전지 보호 회로에 있어서의 과충전 검출 전압의 온도 특성 데이터를 나타낸다. 과충전 검출 전압은 이차전지의 과충전의 검출에 사용되는 역치이다.
예를 들면 도 4에 표시되는 전지 보호 회로(10)에 있어서, 이차전지(70)에 각각 접속되는 VDD 단자와 VSS 단자와의 사이의 전원 전압(Vd)이 상승하면, 전원 전압(Vd)을 저항(21, 22)에 의해 분압하여 얻어지는 검출 전압(VIN+)도 상승한다. 검출 전압(VIN+)이 기준 전압 회로(24)에 의해 생성되는 기준 전압(VREF)을 넘으면, 검출 회로(20)에 있어서의 컴퍼레이터(23)의 출력이 반전한다. 이 반전시의 전원 전압(Vd)을 과충전 검출 전압으로 한다. 즉, 과충전 검출 전압은 기준 전압(VREF)에 비례하는 특성을 가지고, 과충전 검출 전압의 온도 특성은 기준 전압(VREF)과 마찬가지의 온도 특성을 가진다.
도 3에 있어서, 「Vth=Typ.」는 역치 전압(Vthnd)이 티피컬값의 트랜지스터(101)를 기준 전압원(1000)에 사용하여 기준 전압(VREF)을 생성한 경우의 데이터를 나타낸다. 「Vth고」는 역치 전압(Vthnd)이 티피컬값에 비해 높은 트랜지스터(101)를 기준 전압원(1000)에 사용하여 기준 전압(VREF)을 생성한 경우의 데이터를 나타낸다. 「Vth저」는 역치 전압(Vthnd)이 티피컬값에 비해 낮은 트랜지스터(101)를 기준 전압원(1000)에 사용하여 기준 전압(VREF)을 생성한 경우의 데이터를 나타낸다.
도 3에 의하면, 디프레션형의 NMOS 트랜지스터(101)의 역치 전압(Vthnd)의 제조 불균일에 의해, 기준 전압(VREF)의 온도 특성에 개체차 불균일이 발생하고, 그 결과, 과충전 검출 전압의 온도 특성에 개체차 불균일이 발생하는 것을 알 수 있다.
본 실시형태에 있어서의 기준 전압 회로는 제조 불균일에 의한 기준 전압(VREF)의 온도 특성의 개체차 불균일을 저감 가능한 구성을 가지는 것이다. 이어서 본 실시형태의 구성에 대해서 설명한다.
도 5는 본 실시형태에 있어서의 기준 전압 회로의 제1 구성예를 나타내는 도면이다. 기준 전압 회로(24A)는 고전원전위부(VDD)와 저전원전위부(GND)와의 사이의 전원 전압의 전압값의 변화에 의존하지 않고, 일정한 기준 전압(VREF)을 출력 가능한 회로이다. 저전원전위부(GND)는 고전원전위부(VDD)보다 전위가 낮다.
기준 전압 회로(24A)는 디프레션형의 제1 트랜지스터(DN)와, 제1 트랜지스터(DN)에 직렬로 접속되는 인핸스먼트형의 제2 트랜지스터(EN)를 사용하여, 일정한 기준 전압(VREF)을 생성한다. 제1 트랜지스터(DN)는 디프레션형의 NMOS 트랜지스터이며, 제2 트랜지스터(EN)는 인핸스먼트형의 NMOS 트랜지스터이다. 제1 트랜지스터(DN)와 제2 트랜지스터(EN)는 고전원전위부(VDD)와 저전원전위부(GND)와의 사이에 직렬로 접속되어 있다. 제2 트랜지스터(EN)는 직렬로 접속되는 복수의 트랜지스터를 포함하고 있다. 도 5에는 5개의 트랜지스터(N1~N5)를 포함하는 경우가 예시되어 있는데, 직렬로 접속되는 트랜지스터의 수는 이 경우에 한정되지 않는다.
도 5에 나타내는 실시형태에서는 제1 트랜지스터(DN)는 드레인이 고전원전위부(VDD)에 접속되고, 소스가 제2 트랜지스터(EN)에 접속되며, 게이트가 노드(24a)에 접속되어 있다. 제1 트랜지스터(DN)는 게이트와 소스와 백게이트가 서로 접속되어 있다.
제2 트랜지스터(EN)는 제1 트랜지스터(DN)에 직렬로 접속되는 메인트랜지스터와, 당해 메인트랜지스터에 직렬로 접속되는 복수의 서브트랜지스터를 포함한다. 기준 전압 회로(24A)는 제1 트랜지스터(DN)와, 제1 트랜지스터(DN)에 직렬로 접속되는 메인트랜지스터를 적어도 사용하여, 노드(24a)로부터 출력되는 일정한 기준 전압(VREF)을 생성한다.
본 실시형태에서는 제2 트랜지스터(EN)는 메인트랜지스터(N1)와, 메인트랜지스터(N1)에 직렬로 접속되는 4개의 서브트랜지스터(N2~N5)를 포함한다. 메인트랜지스터(N1)와 서브트랜지스터(N2~N5)의 각각의 게이트는 노드(24a)에 공통으로 접속되어 있다. 메인트랜지스터(N1)와 서브트랜지스터(N2~N5)의 각각의 백게이트는 저전원전위부(GND)에 공통으로 접속되어 있다. 제2 트랜지스터(EN)에 포함되는 복수의 트랜지스터 중 가장 고전위측의 메인트랜지스터(N1)의 드레인은 제1 트랜지스터(DN)의 소스에 접속되어 있다. 제2 트랜지스터(EN)에 포함되는 복수의 트랜지스터 중 가장 저전위측의 서브트랜지스터(N5)의 소스는 저전원전위부(GND)에 접속되어 있다.
기준 전압 회로(24A)는 복수의 서브트랜지스터(N2~N5)의 각각에 대하여 설치되고, 대응하는 서브트랜지스터에 직렬로 접속되는 복수의 스위치 회로(A1~A4)를 가진다. 복수의 스위치 회로(A1~A4)는 각각 스위치 소자와, 스위치 소자에 직렬로 접속되는 퓨즈 소자를 가진다. 예를 들면, 스위치 소자는 공급되는 신호에 의해 온 또는 오프가 되는 MOS 트랜지스터이며, 퓨즈 소자는 반도체 회로의 외부로부터 조사되는 레이저에 의해 커트 가능한 도체이다.
도 5의 경우, 직렬로 접속되는 스위치 소자(S1)와 퓨즈 소자(F1)를 가지는 스위치 회로(A1)가 서브트랜지스터(N2)의 드레인-소스 사이에 병렬로 접속되어 있다. 직렬로 접속되는 스위치 소자(S2)와 퓨즈 소자(F2)를 가지는 스위치 회로(A2)가 서브트랜지스터(N3)의 드레인-소스 사이에 병렬로 접속되어 있다. 직렬로 접속되는 스위치 소자(S3)와 퓨즈 소자(F3)를 가지는 스위치 회로(A3)가 서브트랜지스터(N4)의 드레인-소스 사이에 병렬로 접속되어 있다. 직렬로 접속되는 스위치 소자(S4)와 퓨즈 소자(F4)를 가지는 스위치 회로(A4)가 서브트랜지스터(N5)의 드레인-소스 사이에 병렬로 접속되어 있다.
즉, 기준 전압 회로(24A)는 제2 트랜지스터(EN)의 채널 길이(L)를 스위치 소자 또는 퓨즈 소자에 의해 조정 가능한 조정 회로(27A)를 구비한다. 조정 회로(27A)는 복수의 서브트랜지스터(N2~N5)의 각각에 병렬로 접속되는 스위치 회로의 어느 하나를 스위치 소자 또는 퓨즈 소자에 의해 차단함으로써, 제2 트랜지스터(EN)의 채널 길이(L)를 변경한다. 조정 회로(27A)는 스위치 회로(A1~A4) 중 차단하는 스위치 회로의 수를 늘릴수록, 제2 트랜지스터(EN)의 채널 길이(L)를 길게 한다.
또한 스위치 소자(S1)는 서브트랜지스터(N2)에 병렬로 접속되어 있는 퓨즈 소자(F1)의 커트 전에 제2 트랜지스터(EN)의 채널 길이(L)를 변경 가능하도록 설치되어 있다. 그러나 퓨즈 소자(F1)의 커트 후에는 제2 트랜지스터(EN)의 채널 길이(L)는 스위치 소자(S1)에 의해서는 변경되지 않는다. 스위치 소자(S2~S4)에 대해서도 마찬가지이다.
조정 회로(27A)는 제2 트랜지스터(EN)의 채널 길이(L)를 이와 같이 변경함으로써, 제1 트랜지스터(DN)의 (W/L)과 제2 트랜지스터(EN)의 (W/L)의 사이즈비(X)(상기 식 3 참조)를 조정한다. 조정 회로(27A)는 사이즈비(X)를 조정 가능한 구성을 가지므로, 제1 트랜지스터(DN)와 제2 트랜지스터(EN)의 각각의 역치 전압의 제조 불균일에 대하여 기준 전압(VREF)의 온도 특성의 개체차 불균일을 저감 가능한 최적인 사이즈비(X)를 선택할 수 있다.
선택하는 사이즈비(X)가 정해지면, 그 사이즈비(X)가 되도록 복수의 퓨즈 소자(F1~F4) 중 하나 또는 복수의 퓨즈 소자가 제품 출하 전에 레이저 커트된다. 이것에 의해 제품 출하 후에도 기준 전압 회로(24A)는 온도 특성의 개체차 불균일이 저감된 기준 전압(VREF)을 생성할 수 있다.
도 6은 본 실시형태에 있어서의 기준 전압 회로의 제2 구성예를 나타내는 도면이다. 기준 전압 회로(24B)는 고전원전위부(VDD)와 저전원전위부(GND)와의 사이의 전원 전압의 전압값의 변화에 의존하지 않고, 일정한 기준 전압(VREF)을 출력 가능한 회로이다. 저전원전위부(GND)는 고전원전위부(VDD)보다 전위가 낮다.
기준 전압 회로(24B)는 디프레션형의 제1 트랜지스터(DN)와, 제1 트랜지스터(DN)에 직렬로 접속되는 인핸스먼트형의 제2 트랜지스터(EN)를 사용하여, 일정한 기준 전압(VREF)을 생성한다. 제1 트랜지스터(DN)는 디프레션형의 NMOS 트랜지스터이며, 제2 트랜지스터(EN)는 인핸스먼트형의 NMOS 트랜지스터이다. 제1 트랜지스터(DN)와 제2 트랜지스터(EN)는 고전원전위부(VDD)와 저전원전위부(GND)와의 사이에 직렬로 접속되어 있다. 제2 트랜지스터(EN)는 병렬로 접속되는 복수의 트랜지스터를 포함하고 있다. 도 6에는 5개의 트랜지스터(N1~N5)를 포함하는 경우가 예시되어 있지만, 병렬로 접속되는 트랜지스터의 수는 이 경우에 한정되지 않는다.
도 6에 나타내는 실시형태에서는 제1 트랜지스터(DN)는 드레인이 고전원전위부(VDD)에 접속되고, 소스가 제2 트랜지스터(EN)에 접속되며, 게이트가 노드(24b)에 접속되어 있다. 제1 트랜지스터(DN)는 게이트와 소스와 백게이트가 서로 접속되어 있다.
제2 트랜지스터(EN)는 제1 트랜지스터(DN)에 직렬로 접속되는 메인트랜지스터와, 당해 메인트랜지스터에 병렬로 접속되는 복수의 서브트랜지스터를 포함한다. 기준 전압 회로(24B)는 제1 트랜지스터(DN)와, 제1 트랜지스터(DN)에 직렬로 접속되는 메인트랜지스터를 적어도 사용하여, 노드(24b)로부터 출력되는 일정한 기준 전압(VREF)을 생성한다.
본 실시형태에서는 제2 트랜지스터(EN)는 메인트랜지스터(N1)와, 메인트랜지스터(N1)에 병렬로 접속되는 4개의 서브트랜지스터(N2~N5)를 포함한다. 메인트랜지스터(N1)와 서브트랜지스터(N2~N5)의 각각의 게이트는 노드(24b)에 공통으로 접속되어 있다. 메인트랜지스터(N1)와 서브트랜지스터(N2~N5)의 각각의 백게이트 및 소스는 저전원전위부(GND)에 공통으로 접속되어 있다. 메인트랜지스터(N1)의 드레인은 스위치 회로를 통하지 않고 제1 트랜지스터(DN)의 소스에 접속되어 있다. 서브트랜지스터(N2~N5)의 각각의 드레인은 각각에 대응하는 스위치 회로를 통하여 제1 트랜지스터(DN)의 소스에 접속되어 있다.
기준 전압 회로(24B)는 복수의 서브트랜지스터(N2~N5)의 각각에 대하여 설치되고, 대응하는 서브트랜지스터에 직렬로 접속되는 복수의 스위치 회로(A1~A4)를 가진다. 복수의 스위치 회로(A1~A4)는 각각 스위치 소자와, 스위치 소자에 직렬로 접속되는 퓨즈 소자를 가진다. 예를 들면, 스위치 소자는 공급되는 신호에 의해 온 또는 오프가 되는 MOS 트랜지스터이며, 퓨즈 소자는 반도체 회로의 외부로부터 조사되는 레이저에 의해 커트 가능한 도체이다.
도 6의 경우, 직렬로 접속되는 스위치 소자(S1)와 퓨즈 소자(F1)를 가지는 스위치 회로(A1)가 서브트랜지스터(N2)의 드레인과 제1 트랜지스터(DN)의 소스와의 사이에 직렬로 접속되어 있다. 직렬로 접속되는 스위치 소자(S2)와 퓨즈 소자(F2)를 가지는 스위치 회로(A2)가 서브트랜지스터(N3)의 드레인과 제1 트랜지스터(DN)의 소스와의 사이에 직렬로 접속되어 있다. 직렬로 접속되는 스위치 소자(S3)와 퓨즈 소자(F3)를 가지는 스위치 회로(A3)가 서브트랜지스터(N4)의 드레인과 제1 트랜지스터(DN)의 소스와의 사이에 직렬로 접속되어 있다. 직렬로 접속되는 스위치 소자(S4)와 퓨즈 소자(F4)를 가지는 스위치 회로(A4)가 서브트랜지스터(N5)의 드레인과 트랜지스터(DN)의 소스와의 사이에 직렬로 접속되어 있다.
즉, 기준 전압 회로(24B)는 제2 트랜지스터(EN)의 채널 폭(W)을 스위치 소자 또는 퓨즈 소자에 의해 조정 가능한 조정 회로(27B)를 구비한다. 조정 회로(27B)는 복수의 서브트랜지스터(N2~N5)의 각각에 직렬로 접속되는 스위치 회로의 어느 하나를 스위치 소자 또는 퓨즈 소자에 의해 차단함으로써 제2 트랜지스터(EN)의 채널 폭(W)을 변경한다. 조정 회로(27B)는 스위치 회로(A1~A4) 중 차단하는 스위치 회로의 수를 늘릴수록 제2 트랜지스터(EN)의 채널 폭(W)을 짧게 한다.
또한 스위치 소자(S1)는 서브트랜지스터(N2)에 직렬로 접속되어 있는 퓨즈 소자(F1)의 커트 전에 제2 트랜지스터(EN)의 채널 폭(W)을 변경 가능하도록 설치되어 있다. 그러나 퓨즈 소자(F1)의 커트 후에는 제2 트랜지스터(EN)의 채널 폭(W)은 스위치 소자(S1)에 의해서는 변경되지 않는다. 스위치 소자(S2~S4)에 대해서도 마찬가지이다.
조정 회로(27B)는 제2 트랜지스터(EN)의 채널 폭(W)을 이와 같이 변경함으로써, 제1 트랜지스터(DN)의 (W/L)과 제2 트랜지스터(EN)의 (W/L)의 사이즈비(X)(상기 식 3 참조)를 조정한다. 조정 회로(27B)는 사이즈비(X)를 조정 가능한 구성을 가지므로, 제1 트랜지스터(DN)와 제2 트랜지스터(EN)의 각각의 역치 전압의 제조 불균일에 대하여 기준 전압(VREF)의 온도 특성의 개체차 불균일을 저감 가능한 최적인 사이즈비(X)를 선택할 수 있다.
선택하는 사이즈비(X)가 정해지면, 그 사이즈비(X)가 되도록 복수의 퓨즈 소자(F1~F4) 중 하나 또는 복수의 퓨즈 소자가 제품 출하 전에 레이저 커트된다. 이것에 의해 제품 출하 후에도 기준 전압 회로(24B)는 온도 특성의 개체차 불균일이 저감된 기준 전압(VREF)을 생성할 수 있다.
도 7은 기준 전압(VREF)의 온도 특성의 개체차 불균일을 조정 회로(27A)에 의해 저감한 후의 과충전 검출 전압의 온도 특성을 예시하는 도면이다. 도 6에 의하면, 도 3과 비교하여, 과충전 검출 전압의 온도 특성의 개체차 불균일이 저감되어 있는 것을 알 수 있다.
이어서 충전 검출 전압을 사용하여 이차전지를 보호하는 이차전지 보호 회로의 구성, 및 그 이차전지 보호 회로를 구비하는 전지 팩의 구성에 대해서 설명한다.
도 4는 본 실시형태에 있어서의 이차전지 보호 회로를 구비하는 전지 팩의 구성예를 나타내는 도면이다. 도 4에 표시되는 전지 팩(100)은 이차전지(70)와 전지 보호 장치(80)를 내장하여 구비한다.
이차전지(70)는 충방전 가능한 전지의 일례이다. 이차전지(70)는 플러스 단자(5)(P+ 단자)와 마이너스 단자(6)(P- 단자)에 접속되는 부하(90)에 전력을 공급한다. 이차전지(70)는 플러스 단자(5)와 마이너스 단자(6)에 접속되는 충전기(91)에 의해 충전되는 것이 가능하다. 이차전지(70)의 구체예로서 리튬 이온 전지나 리튬 폴리머 전지 등을 들 수 있다. 전지 팩(100)은 부하(90)에 내장되어도 되고, 외부 부착되어도 된다.
부하(90)는 전지 팩(100)의 이차전지(70)를 전원으로 하는 부하의 일례이다. 부하(90)의 구체예로서 전동 공구 등의 전동 기기나, 휴대 가능한 휴대 단말 장치 등의 전자 기기를 들 수 있다. 전자 기기의 구체예로서 휴대전화, 스마트폰, 컴퓨터, 게임기, 텔레비전, 카메라 등을 들 수 있다. 부하(90)는 이들 기기에 한정되지 않는다.
전지 보호 장치(80)는 이차전지(70)를 전원으로 하여 동작하는 이차전지 보호 장치의 일례이며, 이차전지(70)의 충방전을 제어함으로써 이차전지(70)를 과충전이나 과방전 등으로부터 보호한다. 전지 보호 장치(80)는 플러스 단자(5)와, 마이너스 단자(6)와, 스위치 회로(3)와, 전지 보호 회로(10)를 구비한다.
플러스 단자(5)는 부하(90) 또는 충전기(91)의 전원 단자가 접속될 수 있는 단자의 일례이다. 마이너스 단자(6)는 부하(90) 또는 충전기(91)의 그라운드가 접속될 수 있는 단자의 일례이다.
이차전지(70)의 정극과 플러스 단자(5)는 플러스측 전류 경로(9a)에 의해 접속되고, 이차전지(70)의 부극과 마이너스 단자(6)는 마이너스측 전류 경로(9b)에 의해 접속된다. 플러스측 전류 경로(9a)는 이차전지(70)의 정극과 플러스 단자(5)와의 사이의 충방전 전류 경로의 일례이며, 마이너스측 전류 경로(9b)는 이차전지(70)의 부극과 마이너스 단자(6)와의 사이의 충방전 전류 경로의 일례이다.
스위치 회로(3)는 이차전지(70)의 부극과, 부하(90) 또는 충전기(91)의 그라운드에 접속될 수 있는 마이너스 단자(6)와의 사이의 전류 경로(9b)에 직렬로 삽입된다.
스위치 회로(3)는 예를 들면 충전 제어 트랜지스터(1)와 방전 제어 트랜지스터(2)를 구비한다. 충전 제어 트랜지스터(1)는 이차전지(70)의 충전 경로를 차단하는 충전 경로 차단부의 일례이며, 방전 제어 트랜지스터(2)는 이차전지(70)의 방전 경로를 차단하는 방전 경로 차단부의 일례이다. 도 4의 경우, 충전 제어 트랜지스터(1)는 이차전지(70)의 충전 전류가 흐르는 전류 경로(9b)를 차단하고, 방전 제어 트랜지스터(2)는 이차전지(70)의 방전 전류가 흐르는 전류 경로(9b)를 차단한다. 트랜지스터(1, 2)는 전류 경로(9b)의 도통/차단을 전환하는 스위칭 소자이며, 전류 경로(9b)에 직렬로 삽입되어 있다. 트랜지스터(1, 2)는 예를 들면 N채널형의 MOS(Metal Oxide Semiconductor) 트랜지스터이다.
전지 보호 회로(10)는 이차전지 보호 회로의 일례이다. 전지 보호 회로(10)는 스위치 회로(3)를 오프로 함으로써 이차전지(70)의 보호 동작을 행한다. 전지 보호 회로(10)는 이차전지(70)의 정극과 부극과의 사이의 전지 전압("셀 전압"이라고도 한다)으로 동작하는 집적 회로(IC)이다. 전지 보호 회로(10)는 예를 들면 충전 제어 단자(11)(COUT 단자), 방전 제어 단자(12)(DOUT 단자), 감시 단자(18)(V- 단자), 전원 단자(15)(VDD 단자) 및 그라운드 단자(13)(VSS 단자)를 구비한다.
COUT 단자는 충전 제어 트랜지스터(1)의 게이트에 접속되어, 충전 제어 트랜지스터(1)를 온 또는 오프로 하는 신호를 출력한다. DOUT 단자는 방전 제어 트랜지스터(2)의 게이트에 접속되어, 방전 제어 트랜지스터(2)를 온 또는 오프로 하는 신호를 출력한다.
V- 단자는 마이너스 단자(6)의 전위의 감시에 사용되며, 마이너스 단자(6)에 접속되어 있다. V- 단자는 예를 들면 제어 회로(32)가 부하(90) 또는 충전기(91)의 접속의 유무를 감시하는 것에 사용되며, 트랜지스터(1, 2)와 마이너스 단자(6)와의 사이에서 마이너스측 전류 경로(9b)에 저항(14)을 통하여 접속되어 있다.
VDD 단자는 전지 보호 회로(10)의 전원 단자이며, 이차전지(70)의 정극 및 플러스측 전류 경로(9a)에 접속되어 있다. VSS 단자는 전지 보호 회로(10)의 그라운드 단자이며, 이차전지(70)의 부극 및 마이너스측 전류 경로(9b)에 접속되어 있다.
전지 보호 회로(10)는 이차전지(70)의 상태를 감시하고, 이차전지(70)의 과충전이나 과방전 등의 이상 상태의 검출시에 이차전지(70)를 보호하는 집적 회로이다. 전지 보호 회로(10)는 충전 제어 트랜지스터(1)를 오프로 함으로써, 이차전지(70)를 과충전 등의 충전 이상으로부터 보호하고, 방전 제어 트랜지스터(2)를 오프로 함으로써, 이차전지(70)를 과방전 등의 방전 이상이나 단락 이상으로부터 보호한다. 전지 보호 회로(10)는 예를 들면 제어 회로(32), 출력 회로(33), 타이머(31) 및 검출 회로(20)를 구비한다.
제어 회로(32)는 예를 들면 이차전지(70)의 과충전 또는 충전 과전류가 소정의 지연 시간이 경과할 때까지 계속적으로 검출된 경우, 충전 제어 트랜지스터(1)를 온으로부터 오프로 하는 신호(예를 들면, 로우 레벨의 게이트 제어 신호)를 출력 회로(33)를 통하여 COUT 단자로부터 출력한다. 제어 회로(32)는 충전 제어 트랜지스터(1)를 오프로 함으로써, 이차전지(70)를 충전하는 방향의 전류가 전류 경로(9b)에 흐르는 것을 금지한다. 이것에 의해 이차전지(70)의 충전이 정지되고, 이차전지(70)를 과충전 또는 충전 과전류로부터 보호할 수 있다.
제어 회로(32)는 예를 들면 이차전지(70)의 과방전 또는 방전 과전류가 소정의 지연 시간이 경과할 때까지 계속적으로 검출된 경우, 방전 제어 트랜지스터(2)를 온으로부터 오프로 하는 신호(예를 들면, 로우 레벨의 게이트 제어 신호)를 출력 회로(33)를 통하여 DOUT 단자로부터 출력한다. 제어 회로(32)는 방전 제어 트랜지스터(2)를 오프로 함으로써, 이차전지(70)를 방전시키는 방향의 전류가 전류 경로(9b)에 흐르는 것을 금지한다. 이것에 의해 이차전지(70)의 방전이 정지되고, 이차전지(70)를 과방전 또는 방전 과전류로부터 보호할 수 있다.
제어 회로(32)는 예를 들면 CPU(Central Processing Unit)를 사용하지 않고 아날로그의 복수의 논리 회로를 사용하여 형성된다.
출력 회로(33)는 스위치 회로(3)를 구동하는 회로이며, 보다 구체적으로는 충전 제어 트랜지스터(1)를 구동하는 구동 회로부와, 방전 제어 트랜지스터(2)를 구동하는 구동 회로부를 가진다.
타이머(31)는 지연 시간의 계측에 사용되며, 예를 들면 입력되는 소정의 펄스 신호를 카운트하는 카운터 회로를 포함한다.
검출 회로(20)는 VDD 단자와 VSS 단자와의 사이의 전압인 전원 전압(Vd)을 모니터한다. VDD 단자는 이차전지(70)의 정극에 접속되고, VSS 단자는 이차전지(70)의 부극에 접속되어 있기 때문에, 전원 전압(Vd)은 이차전지(70)의 셀 전압과 대략 동일하다. 따라서, 검출 회로(20)는 전원 전압(Vd)을 모니터함으로써, 이차전지(70)의 셀 전압을 검출할 수 있다.
검출 회로(20)는 V- 단자의 전위를 모니터하고, 그 모니터 결과를 제어 회로(32)에 출력하는 모니터 회로(34)를 가져도 된다. 모니터 회로(34)는 예를 들면 CMOS(Complementary MOS) 인버터이다. 모니터 회로(34)는 V- 단자의 전위를 컴퍼레이터를 사용하여 모니터하는 회로여도 된다. 검출 회로(20)는 VSS 단자를 기준 전위로 하는 V- 단자의 전압인 감시 전압(V-)을 모니터한다.
검출 회로(20)는 기준 전압(VREF)과 검출 전압(VIN+)에 기초하여 이차전지(70)의 과충전 등의 이상 상태를 검출한다.
검출 회로(20)는 이차전지(70)의 과충전을 검출하기 위해서, 예를 들면 분압 회로(25)와, 기준 전압 회로(24)와, 컴퍼레이터(23)를 구비한다. 분압 회로(25)는 VDD 단자와 VSS 단자와의 사이에 직렬로 접속되는 저항(21)과 저항(22)을 포함한다. 기준 전압 회로(24)는 일정한 기준 전압(VREF)을 생성하는 회로이다. 상기 서술한 기준 전압 회로(24A)(도 5) 또는 기준 전압 회로(24B)(도 6)는 기준 전압 회로(24)의 일례이다.
분압 회로(25)는 VDD 단자와 VSS 단자와의 사이의 전압인 전원 전압(Vd)을 저항(21, 22)에 의해 분압하고, 전원 전압(Vd)을 분압함으로써 얻어지는 검출 전압(VIN+)을 출력한다. 컴퍼레이터(23)는 분압 회로(25)에 의해 생성되는 검출 전압(VIN+)과 기준 전압 회로(24)에 의해 생성되는 기준 전압(VREF)을 비교하여, 그 비교 결과를 제어 회로(32)에 출력한다.
컴퍼레이터(23)의 출력 신호의 레벨은 검출 전압(VIN+)이 기준 전압(VREF)을 넘으면, 비액티브 레벨(예를 들면, 로우 레벨)로부터 액티브 레벨(예를 들면, 하이 레벨)로 반전한다. 이 반전시의 전원 전압(Vd)을 과충전 검출 전압(Vdet1)으로 한다. 한편, 컴퍼레이터(23)에는 히스테리시스가 마련되어 있다. 이 경우, 컴퍼레이터(23)의 출력 신호의 레벨은 검출 전압(VIN+)이 기준 전압(VREF)보다 저하되면, 액티브 레벨(예를 들면, 하이 레벨)로부터 비액티브 레벨(예를 들면, 로우 레벨)로 반전한다. 이 반전시의 전원 전압(Vd)을 과충전 복귀 전압(Vrel1)으로 한다. 과충전 복귀 전압(Vrel1)은 과충전 검출 전압(Vdet1)보다 낮다.
검출 회로(20)는 과충전 검출 전압(Vdet1)보다 높은 전원 전압(Vd)이 컴퍼레이터(23)에 의해 검출된 경우, 이차전지(70)의 과충전이 검출되고 있는 상태를 나타내는 액티브 레벨의 신호를 제어 회로(32)에 출력한다. 한편, 검출 회로(20)는 과충전 복귀 전압(Vrel1)보다 낮은 전원 전압(Vd)이 컴퍼레이터(23)에 의해 검출된 경우, 이차전지(70)의 과충전이 검출되고 있지 않은 상태를 나타내는 비액티브 레벨의 신호를 출력한다.
도 8은 기준 전압(VREF)의 불균일에 의한 과충전 검출 전압(Vdet1)의 불균일을 저감하는 구성을 예시하는 도면이다. 기준 전압(VREF)의 온도 특성은 제1 트랜지스터(DN)의 역치 전압(Vthnd)과, 제2 트랜지스터(EN)의 역치 전압(Vthne)과, 제1 트랜지스터(DN)의 (W/L)과 제2 트랜지스터(EN)의 (W/L)의 사이즈비(X)에 따라 주로 변화한다.
그래서 양 트랜지스터의 근방에 배치된 더미 소자를 사용하여, 역치 전압(Vthnd)과 역치 전압(Vthne)의 각각의 불균일를 모니터하고, 그 모니터 결과에 따라 사이즈비(X)를 조정함으로써, 기준 전압(VREF)의 온도 특성의 조정이 가능하게 된다.
구체적으로는 전지 보호 회로(10)는 기준 전압 회로(24)의 근방에 배치되는 모니터 회로(26)를 구비한다. 모니터 회로(26)는 제1 트랜지스터(DN)의 근방에 배치되는 제1 더미 소자(DNx)와, 제2 트랜지스터(EN) 내의 메인트랜지스터(N1)의 근방에 배치되는 제2 더미 소자(Nx)를 가진다.
제1 더미 소자(DNx)는 제1 트랜지스터(DN)의 역치 전압(Vthnd)의 제조 불균일을 모니터하기 위해서, 제1 트랜지스터(DN)와 동일한 형상(예를 들면, 동일한 (W/L))으로 형성된 디프레션형의 NMOS 트랜지스터이다. 제2 더미 소자(Nx)는 제2 트랜지스터(EN) 내의 메인트랜지스터(N1)의 역치 전압(Vthne)의 제조 불균일을 모니터하기 위해서, 메인트랜지스터(N1)와 동일한 형상(예를 들면, 동일한 (W/L))으로 형성된 인핸스먼트형의 NMOS 트랜지스터이다.
또한 전지 보호 회로(10)는 제1 조정 회로(27)와 제2 조정 회로(28)를 구비한다.
제1 조정 회로(27)는 제1 트랜지스터(DN)의 역치 전압(Vthnd)과 제2 트랜지스터(EN)의 역치 전압(Vthne)에 기초하여 제1 트랜지스터(DN)와 제2 트랜지스터(EN)의 사이즈비(X)를 조정한다. 상기 서술한 조정 회로(27A)(도 5) 또는 조정 회로(27B)는 제1 조정 회로(27)의 일례이다.
제1 조정 회로(27)는 복수의 서브트랜지스터(N2~N5)의 각각에 접속되는 스위치 회로의 어느 하나를 차단함으로써 사이즈비(X)를 조정한다. 스위치 회로는 각각 제2 조정 회로(28)에 의한 검출 전압(VIN+)의 조정 후에 커트 가능하게 설치되는 퓨즈 소자와, 그 퓨즈 소자의 커트 전에 사이즈비(X)를 변경 가능하게 설치되는 스위치 소자를 가진다.
제1 조정 회로(27)는 상기 서술한 스위치 회로(도 5의 경우, 스위치 회로(A1~A4)) 외에 당해 스위치 회로 내의 각 스위치 소자(도 5의 경우, 스위치 소자(S1~S4))를 온오프시키는 스위치 소자 제어 회로를 구비한다. 스위치 제어 회로는 예를 들면 카운터 회로, 데이터 유지 회로 등을 가진다.
제2 조정 회로(28)는 제1 조정 회로(27)에 의해 사이즈비(X)가 조정된 후의 기준 전압(VREF)에 기초하여 검출 전압(VIN+)을 소망하는 전압(예를 들면, 과충전 검출 전압(Vdet1))으로 조정한다. 제2 조정 회로(28)는 전원 전압(Vd)의 분압비를 변경함으로써 검출 전압(VIN+)을 조정한다. 제2 조정 회로(28)는 예를 들면 저항(21)의 저항값을 변화시킴으로써 전원 전압(Vd)의 분압비를 변경한다.
여기서 제1 트랜지스터(DN)의 역치 전압(Vthnd)과 제2 트랜지스터(EN)의 역치 전압(Vthne)의 적어도 일방이 변화하면, 기준 전압(VREF)의 온도 특성은 변화한다. 또 제1 트랜지스터(DN)의 (W/L)과 제2 트랜지스터(EN)의 (W/L)의 사이즈비(X)가 변화하면, 기준 전압(VREF)의 온도 특성은 변화한다.
그래서 역치 전압(Vthnd)과, 역치 전압(Vthne)과, 각각의 역치 전압(Vthnd, Vthne)에 대하여 기준 전압(VREF)의 온도 특성을 저감하는 최적인 사이즈비(X)(채널 길이(L) 또는 채널 폭(W)이어도 된다)의 삼자의 대응 관계를 미리 도출해둔다. 그리고 그 대응 관계를 정한 테이블 데이터를 미리 메모리에 기억시켜둔다. 사이즈비(X)의 조정 전의 역치 전압(Vthnd)은 모니터 회로(26)에 의해 측정된 제1 더미 소자(DNx)의 역치 전압으로 간주할 수 있다. 사이즈비(X)의 조정 전의 역치 전압(Vthne)은 모니터 회로(26)에 의해 측정된 제2 더미 소자(Nx)의 역치 전압으로 간주할 수 있다.
이어서 기준 전압(VREF)의 온도 특성의 저감과, 과충전 검출 전압(Vdet1)의 불균일의 저감을 행하는 동작에 대해서 설명한다.
우선, 모니터 회로(26)는 이차전지 보호 회로(10)의 외부로부터의 제어 신호에 기초하여 사이즈비(X)의 조정 전의 역치 전압(Vthnd, Vthne)을 각각 측정한다. 제1 조정 회로(27)는 모니터 회로(26)에 의해 측정된 역치 전압(Vthnd, Vthne)과 상기한 테이블 데이터에 기초하여 스위치 소자(S1~S4) 중 어느 하나를 오프로 함으로써, 채널 길이(L) 또는 채널 폭(W)을 최적값으로 조정한다. 이것에 의해 기준 전압(VREF)의 온도 특성을 저감하는 최적값으로 사이즈비(X)가 조정된다.
이어서 제2 조정 회로(28)는 사이즈비(X)를 최적값으로 조정할 때의 스위치 소자(S1~S4) 각각의 온 상태 또는 오프 상태를 유지한 상태에서, 검출 전압(VIN+)이 소망하는 전압(예를 들면, 과충전 검출 전압(Vdet1))에 일치하도록 저항(21)의 저항값을 조정한다.
그리고 사이즈비(X)를 최적값으로 조정할 때의 스위치 소자(S1~S4) 각각의 오프 상태와 동일한 상태가 되도록, 퓨즈 소자(F1~F4)의 어느 하나를 레이저 커트한다. 마찬가지로 검출 전압(VIN+)이 소망하는 전압(예를 들면, 과충전 검출 전압(Vdet1))에 일치할 때의 저항(21)의 저항값을 퓨즈 소자 등의 레이저 커트에 의해 고정한다.
이것에 의해 기준 전압(VREF)의 온도 특성의 저감과, 과충전 검출 전압(Vdet1)의 불균일 저감을 행할 수 있다.
이상, 이차전지 보호 회로를 실시형태에 의해 설명했는데, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 다른 실시형태의 일부 또는 전부와의 조합이나 치환 등의 각종 변형 및 개량이 본 발명의 범위 내에서 가능하다.
예를 들면, 상기 서술한 실시형태에서는 제2 조정 회로(28)가 조정하는 대상을 과충전 검출 전압(Vdet1)으로 하고 있지만, 과방전 검출 전압(Vdet2)이어도 된다. 검출 회로(20)는 이차전지(70)의 과방전을 검출하기 위해서, 예를 들면 도 4와 마찬가지의 회로 구성(분압 회로 및 컴퍼레이터)을 구비한다. 당해 컴퍼레이터의 출력 신호의 레벨은 전원 전압(Vd)을 분압 회로에 의해 분압하여 얻어지는 검출 전압(VIN-)이 기준 전압(VREF)보다 저하하면, 비액티브 레벨(예를 들면, 로우 레벨)로부터 액티브 레벨(예를 들면, 하이 레벨)로 반전한다. 이 반전시의 전원 전압(Vd)을 과방전 검출 전압(Vdet2)으로 한다. 검출 회로(20)는 과방전 검출 전압(Vdet2)보다 낮은 전원 전압(Vd)이 컴퍼레이터에 의해 검출된 경우, 이차전지(70)의 과방전이 검출되고 있는 상태를 나타내는 액티브 레벨의 신호를 제어 회로(32)에 출력한다.
또 메인트랜지스터(N1)는 하나의 트랜지스터에 의해 구성되는 형태에 한정되지 않고, 복수의 트랜지스터에 의해 구성되는 형태여도 된다.
또 예를 들면 충전 제어 트랜지스터(1)와 방전 제어 트랜지스터(2)의 배치 위치는 도시하는 위치에 대하여 서로 치환되어도 된다.
또 충전 제어 트랜지스터(1) 및 방전 제어 트랜지스터(2)가 마이너스측 전류 경로(9b)에 삽입된 형태에 한정되지 않고, 충전 제어 트랜지스터(1) 및 방전 제어 트랜지스터(2)가 플러스측 전류 경로(9a)에 삽입되어도 된다.
2…방전 제어 트랜지스터
3…스위치 회로
6…마이너스 단자
10…전지 보호 회로
13…그라운드 단자
15…전원 단자
18…감시 단자
20…검출 회로
24…기준 전압 회로
25…분압 회로
26…모니터 회로
27…제1 조정 회로
28…제2 조정 회로
32…제어 회로
33…출력 회로
70…이차전지
80…전지 보호 장치
100…전지 팩
1000…기준 전압원
DN…제1 트랜지스터
EN…제2 트랜지스터
N1…메인트랜지스터
N2~N5…서브트랜지스터

Claims (11)

  1. 이차전지의 상태를 감시하고, 이상 상태의 검출시에 상기 이차전지를 보호하는 이차전지 보호 회로로서,
    디프레션형의 제1 트랜지스터와, 상기 제1 트랜지스터에 직렬로 접속되는 인핸스먼트형의 제2 트랜지스터를 사용하여, 기준 전압을 생성하는 기준 전압 회로와,
    상기 이차전지의 전원 전압을 분압하여 얻어지는 검출 전압을 출력하는 분압 회로와,
    상기 기준 전압과 상기 검출 전압에 기초하여 상기 이상 상태를 검출하는 검출 회로와,
    상기 제1 트랜지스터의 역치 전압과 상기 제2 트랜지스터의 역치 전압에 기초하여, 상기 제2 트랜지스터의 W/L를 조정하는 것으로, 온도 특성의 개체차 불균일을 저감하도록 상기 제1 트랜지스터와 상기 제2 트랜지스터의 사이즈비를 조정하는 제1 조정 회로와,
    상기 제1 조정 회로에 의해 상기 사이즈비가 조정된 후의 상기 기준 전압에 기초하여 상기 검출 전압을 소망하는 전압으로 조정하는 제2 조정 회로를 구비하는 것을 특징으로 하는 이차전지 보호 회로.
  2. 제 1 항에 있어서, 상기 제1 조정 회로는 상기 제2 트랜지스터의 채널 길이를 변경함으로써 상기 사이즈비를 조정하는 것을 특징으로 하는 이차전지 보호 회로.
  3. 제 2 항에 있어서, 상기 제2 트랜지스터는 메인트랜지스터와, 상기 메인트랜지스터에 직렬로 접속되는 복수의 서브트랜지스터를 포함하고,
    상기 제1 조정 회로는 상기 복수의 서브트랜지스터의 각각에 병렬로 접속되는 스위치 회로의 어느 하나를 차단함으로써 상기 채널 길이를 변경하는 것을 특징으로 하는 이차전지 보호 회로.
  4. 제 3 항에 있어서, 상기 스위치 회로는 상기 제2 조정 회로에 의한 상기 검출 전압의 조정 후에 커트 가능하게 설치되는 퓨즈 소자와, 상기 퓨즈 소자의 커트 전에 상기 채널 길이를 변경 가능하게 설치되는 스위치 소자를 가지는 것을 특징으로 하는 이차전지 보호 회로.
  5. 제 1 항에 있어서, 상기 제1 조정 회로는 상기 제2 트랜지스터의 채널 폭을 변경함으로써 상기 사이즈비를 조정하는 것을 특징으로 하는 이차전지 보호 회로.
  6. 제 5 항에 있어서, 상기 제2 트랜지스터는 메인트랜지스터와, 상기 메인트랜지스터에 병렬로 접속되는 복수의 서브트랜지스터를 포함하고,
    상기 제1 조정 회로는 상기 복수의 서브트랜지스터의 각각에 직렬로 접속되는 스위치 회로의 어느 하나를 차단함으로써 상기 채널 폭을 변경하는 것을 특징으로 하는 이차전지 보호 회로.
  7. 제 6 항에 있어서, 상기 스위치 회로는 상기 제2 조정 회로에 의한 상기 검출 전압의 조정 후에 커트 가능하게 설치되는 퓨즈 소자와, 상기 퓨즈 소자의 커트 전에 상기 채널 폭을 변경 가능하게 설치되는 스위치 소자를 가지는 것을 특징으로 하는 이차전지 보호 회로.
  8. 제 1 항에 있어서, 상기 제2 트랜지스터는 메인트랜지스터와, 상기 메인트랜지스터에 접속되는 복수의 서브트랜지스터를 포함하고,
    상기 제1 조정 회로는 상기 복수의 서브트랜지스터의 각각에 접속되는 스위치 회로의 어느 하나를 차단함으로써 상기 사이즈비를 조정하는 것을 특징으로 하는 이차전지 보호 회로.
  9. 제 8 항에 있어서, 상기 스위치 회로는 상기 제2 조정 회로에 의한 상기 검출 전압의 조정 후에 커트 가능하게 설치되는 퓨즈 소자와, 상기 퓨즈 소자의 커트 전에 상기 사이즈비를 변경 가능하게 설치되는 스위치 소자를 가지는 것을 특징으로 하는 이차전지 보호 회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 제2 조정 회로는 상기 전원 전압의 분압비를 변경함으로써 상기 검출 전압을 조정하는 것을 특징으로 하는 이차전지 보호 회로.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 소망하는 전압은 상기 이차전지의 과충전 검출 전압 또는 과방전 검출 전압인 것을 특징으로 하는 이차전지 보호 회로.
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