JP2005293759A5 - - Google Patents

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  1. 複数のワード線と、複数のデータ線と、その交点に配置される複数のメモリセルを具備するメモリアレーと、
    前記複数のデータ線と接続された複数のセンスアンプ回路とを有し、
    前記複数のセンスアンプ回路は、一方のゲートと他方のドレインが互いに接続された第１導電型の第１MISFET対と、一方のゲートと他方のドレインが互いに接続された第１導電型の第２MISFET対と、一方のゲートと他方のドレインが互いに接続された第２導電型の第３MISFET対とを各々具備し、
    前記第１MISFET対は前記第２MISFET対より駆動力の大きい素子である半導体装置。
  2. 請求項１において、
    前記第１導電型はN型であり、
    前記第１MISFET対のソースは第１ソース線と接続され、
    前記第２MISFET対のソースは第２ソース線と接続され、
    前記第３MISFET対のソースは第３ソース線と接続され、
    前記第１ソース線は前記第２ソース線より先に駆動される半導体装置。
  3. 請求項２において、
    前記第２ソース線と前記第３ソース線は同じ信号に応じて、それぞれ第１電圧から第２電圧、前記第１電圧から第３電圧に変化する半導体装置。
  4. 請求項２において、
    前記第１MISFET対と前記第３MISFET対との間に前記第２MISFET対に配置され、前記第２MISFET対と前記第３MISFET対との間に、前記第２ソース線を第１電圧から第２電圧に駆動する第１回路と、前記第３ソース線を前記第１電圧から第３電圧に駆動する第２回路を配置
    する半導体装置。
  5. 請求項４において、
    前記第２MISFET対と前記第３MISFET対との間に、前記第１ソース線を前記第１電圧から前記第２電圧に駆動する第３回路をさらに配置し、前記第１回路内のMISFETの駆動力は前記第３回路のMISFETの駆動力より小さい半導体装置。
  6. 請求項２において、
    前記第１MISFET対はゲートの形状がリング状のトランジスタで構成され、前記第２MISFET対はゲートの形状が矩形のトランジスタで構成される半導体装置。
  7. 請求項２において、
    前記複数のセンスアンプ回路はメモリアレーの対抗する２辺に沿って配置され、その一方に配置された複数の前記第１MISFET対のソースは前記第１ソース線に共通接続されている半導体装置。
  8. 請求項３において、
    前記複数のワード線のうち、非選択状態のワード線には前記第２電圧よりも低い電圧が供給される半導体装置。
  9. 複数のワード線と、複数のデータ線と、その交点に配置される複数のメモリセルを具備するメモリアレーと、
    前記複数のデータ線と接続された複数のセンスアンプ回路とを有し、
    前記複数のセンスアンプ回路は、第１プルアップ回路と第１プルダウン回路とをそれぞれ具備し、
    前記メモリセル内の情報を前記データ線において増幅する際に、前記第１プルダウン回路は、第１プルアップ回路より先に駆動する半導体装置。
  10. 請求項８において、
    前記複数のセンスアンプ回路は、更に第２プルダウン回路とをそれぞれ具備し、 前記第２プルダウン回路は、第１プルダウン回路よりも小さい駆動力を持つトランジスタで構成される半導体装置。
  11. 請求項９において、
    前記第１プルダウン回路は、ゲートがリング状でN型チャネルの第１と第２MISFETを具備し、前記第１と第２MISFETの入出力は互いにクロスカップルされ、
    前記第２プルダウン回路は、ゲートがリング状になっていないN型チャネルの第３と第４MISFETを具備し、前記第３と第４MISFETの入出力は互いにクロスカップルされ、
    前記第１プルダウン回路は、ゲートがリング状になっていないP型チャネルの第５と第６MISFETを具備し、前記第５と第６MISFETの入出力は互いにクロスカップルされる半導体装置。
  12. 請求項１１において、
    前記第２プルダウン回路は、前記第１プルダウン回路と前記第１プルアップ回路との間に配置される半導体装置。
  13. 請求項１２の半導体装置は、前記メモリアレーに対し、前記第１プルダウン回路を駆動する第１回路と、前記第２プルダウン回路を駆動する第２回路と、前記第１プルアップ回路を駆動する第３回路とを複数具備し、前記複数の第２プルダウン回路と複数の前記第１プルアップ回路との間に分散して配置される半導体装置。
  14. 請求項１１において、
    前記複数のメモリセルは、MISFETとキャパシタをそれぞれ具備し、前記複数のメモリセル内のMISFETの拡散層は前記第１乃至第４MISFETの拡散層と同じウエルに形成されている半導体装置。
  15. 請求項１４において、
    前記複数のワード線を駆動する第４回路を具備し、
    前記第１と第２プルダウン回路は第１電圧から第２電圧に変化することで駆動され、
    前記第４回路は前記第２電圧よりも低い電圧を前記複数のワード線のうち、選択されていないワード線に対し、印加する半導体装置。
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