JP2005293759A5 - - Google Patents
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- 複数のワード線と、複数のデータ線と、その交点に配置される複数のメモリセルを具備するメモリアレーと、
前記複数のデータ線と接続された複数のセンスアンプ回路とを有し、
前記複数のセンスアンプ回路は、一方のゲートと他方のドレインが互いに接続された第1導電型の第1MISFET対と、一方のゲートと他方のドレインが互いに接続された第1導電型の第2MISFET対と、一方のゲートと他方のドレインが互いに接続された第2導電型の第3MISFET対とを各々具備し、
前記第1MISFET対は前記第2MISFET対より駆動力の大きい素子である半導体装置。 - 請求項1において、
前記第1導電型はN型であり、
前記第1MISFET対のソースは第1ソース線と接続され、
前記第2MISFET対のソースは第2ソース線と接続され、
前記第3MISFET対のソースは第3ソース線と接続され、
前記第1ソース線は前記第2ソース線より先に駆動される半導体装置。 - 請求項2において、
前記第2ソース線と前記第3ソース線は同じ信号に応じて、それぞれ第1電圧から第2電圧、前記第1電圧から第3電圧に変化する半導体装置。 - 請求項2において、
前記第1MISFET対と前記第3MISFET対との間に前記第2MISFET対に配置され、前記第2MISFET対と前記第3MISFET対との間に、前記第2ソース線を第1電圧から第2電圧に駆動する第1回路と、前記第3ソース線を前記第1電圧から第3電圧に駆動する第2回路を配置
する半導体装置。 - 請求項4において、
前記第2MISFET対と前記第3MISFET対との間に、前記第1ソース線を前記第1電圧から前記第2電圧に駆動する第3回路をさらに配置し、前記第1回路内のMISFETの駆動力は前記第3回路のMISFETの駆動力より小さい半導体装置。 - 請求項2において、
前記第1MISFET対はゲートの形状がリング状のトランジスタで構成され、前記第2MISFET対はゲートの形状が矩形のトランジスタで構成される半導体装置。 - 請求項2において、
前記複数のセンスアンプ回路はメモリアレーの対抗する2辺に沿って配置され、その一方に配置された複数の前記第1MISFET対のソースは前記第1ソース線に共通接続されている半導体装置。 - 請求項3において、
前記複数のワード線のうち、非選択状態のワード線には前記第2電圧よりも低い電圧が供給される半導体装置。 - 複数のワード線と、複数のデータ線と、その交点に配置される複数のメモリセルを具備するメモリアレーと、
前記複数のデータ線と接続された複数のセンスアンプ回路とを有し、
前記複数のセンスアンプ回路は、第1プルアップ回路と第1プルダウン回路とをそれぞれ具備し、
前記メモリセル内の情報を前記データ線において増幅する際に、前記第1プルダウン回路は、第1プルアップ回路より先に駆動する半導体装置。 - 請求項8において、
前記複数のセンスアンプ回路は、更に第2プルダウン回路とをそれぞれ具備し、 前記第2プルダウン回路は、第1プルダウン回路よりも小さい駆動力を持つトランジスタで構成される半導体装置。 - 請求項9において、
前記第1プルダウン回路は、ゲートがリング状でN型チャネルの第1と第2MISFETを具備し、前記第1と第2MISFETの入出力は互いにクロスカップルされ、
前記第2プルダウン回路は、ゲートがリング状になっていないN型チャネルの第3と第4MISFETを具備し、前記第3と第4MISFETの入出力は互いにクロスカップルされ、
前記第1プルダウン回路は、ゲートがリング状になっていないP型チャネルの第5と第6MISFETを具備し、前記第5と第6MISFETの入出力は互いにクロスカップルされる半導体装置。 - 請求項11において、
前記第2プルダウン回路は、前記第1プルダウン回路と前記第1プルアップ回路との間に配置される半導体装置。 - 請求項12の半導体装置は、前記メモリアレーに対し、前記第1プルダウン回路を駆動する第1回路と、前記第2プルダウン回路を駆動する第2回路と、前記第1プルアップ回路を駆動する第3回路とを複数具備し、前記複数の第2プルダウン回路と複数の前記第1プルアップ回路との間に分散して配置される半導体装置。
- 請求項11において、
前記複数のメモリセルは、MISFETとキャパシタをそれぞれ具備し、前記複数のメモリセル内のMISFETの拡散層は前記第1乃至第4MISFETの拡散層と同じウエルに形成されている半導体装置。 - 請求項14において、
前記複数のワード線を駆動する第4回路を具備し、
前記第1と第2プルダウン回路は第1電圧から第2電圧に変化することで駆動され、
前記第4回路は前記第2電圧よりも低い電圧を前記複数のワード線のうち、選択されていないワード線に対し、印加する半導体装置。
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