JP2004047529A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2004047529A JP2004047529A JP2002199619A JP2002199619A JP2004047529A JP 2004047529 A JP2004047529 A JP 2004047529A JP 2002199619 A JP2002199619 A JP 2002199619A JP 2002199619 A JP2002199619 A JP 2002199619A JP 2004047529 A JP2004047529 A JP 2004047529A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- well
- gate
- contact
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 135
- 239000012535 impurity Substances 0.000 claims abstract description 172
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 description 29
- 238000010586 diagram Methods 0.000 description 26
- 239000010410 layer Substances 0.000 description 16
- 230000000694 effects Effects 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 4
- 230000005260 alpha ray Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
【課題】半導体記憶装置におけるソフトエラー耐性を改善する。
【解決手段】メモリセル10はいわゆるCMOS型セルである。半導体基板5の主面5S内にはP型のウェルW1P,W2P,W3P及びN型のウェルW4N,W5Nが形成されており、ウェルW2P,W4N,W1P,W5N,W3Pがこの順序で並んでいる。ドライバトランジスタ11DN,12DNはウェルW2P,W3Pにそれぞれ形成されており、負荷トランジスタ11LP,12LPはウェルW4N,W5Nにそれぞれ形成されている。2つのアクセストランジスタ11AN,12ANは単一のウェルW1Pに形成されている。一方の記憶ノードを成すN+型不純物領域FN30,FN10は異なるウェルに分かれており、他方の記憶ノードを成すN+型不純物領域FN31,FN11も異なるウェルに分かれている。
【選択図】 図3
【解決手段】メモリセル10はいわゆるCMOS型セルである。半導体基板5の主面5S内にはP型のウェルW1P,W2P,W3P及びN型のウェルW4N,W5Nが形成されており、ウェルW2P,W4N,W1P,W5N,W3Pがこの順序で並んでいる。ドライバトランジスタ11DN,12DNはウェルW2P,W3Pにそれぞれ形成されており、負荷トランジスタ11LP,12LPはウェルW4N,W5Nにそれぞれ形成されている。2つのアクセストランジスタ11AN,12ANは単一のウェルW1Pに形成されている。一方の記憶ノードを成すN+型不純物領域FN30,FN10は異なるウェルに分かれており、他方の記憶ノードを成すN+型不純物領域FN31,FN11も異なるウェルに分かれている。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にソフトエラー耐性の改善に関する。
【0002】
【従来の技術】
図16に従来の半導体記憶装置1Rを説明するための回路図を示す。なお、図16には1つのメモリセル10Rとこれに付随する2本の(1対の)ビット線BL1R,BL2R及び1本のワード線WLRを示している。なお、メモリセル10RはいわゆるシングルポートSRAM(Static Random Access Memory)のメモリセルである。
【0003】
図16に示すように、メモリセル10Rは2つのドライバトランジスタ11DNR,12DNRと、2つの負荷トランジスタ11LPR,12LPRと、2つのアクセストランジスタ11ANR,12ANRで構成されている。なお、アクセストランジスタはトランスファトランジスタ又はトランスファゲートとも呼ばれる。従来の半導体記憶装置1Rにおいて、ドライバトランジスタ11DNR,12DNR及びアクセストランジスタ11ANR,12ANRがN型(Nチャネル型)のMOSFET(Metal−Oxide−Semiconductor Field Effect Transistor)から成り、負荷トランジスタ11LPR,12LPRがP型(Pチャネル型)のMOSFETから成る。
【0004】
ドライバトランジスタ11DNRと負荷トランジスタ11LPRとは直列接続されてCMOS型のインバータ11Rを構成している。同様に、ドライバトランジスタ12DNRと負荷トランジスタ12LPRとは直列接続されてCMOS型のインバータ12Rを構成している。2つのインバータ11R,12Rは電源電位VDDと接地電位GNDとの間に並列に接続される。
【0005】
ドライバトランジスタ11DNRと負荷トランジスタ11LPRとの接続部分11bR、すなわちインバータ11Rの出力端子11bRはアクセストランジスタ11ANRを介してビット線BL1Rに接続されている。更に、インバータ11Rの出力端子11bRはインバータ12Rの入力端子12aRに接続されている、すなわち2つのトランジスタ12DNR,12LPRのゲートに共通に接続されている。同様に、ドライバトランジスタ12DNRと負荷トランジスタ12LPRとの接続部分12bR、すなわちインバータ12Rの出力端子12bRはアクセストランジスタ12ANRを介してビット線BL2Rに接続されている。更に、インバータ12Rの出力端子12bRはインバータ11Rの入力端子11aRに接続されている、すなわち2つのトランジスタ11DNR,11LPRのゲートに共通に接続されている。そして、アクセストランジスタ11ANR,12ANRのゲートは共にワード線WLRに接続されている。
【0006】
インバータ11R,12Rの出力端子11bR,12bRはメモリセル10Rのいわゆる記憶ノードにあたるので、便宜上、これらの記憶ノードを出力端子11bR,12bRと同じ符号を用いて記憶ノード11bR,12bRと呼ぶことにする。
【0007】
次に、従来の半導体記憶装置1Rの具体的構造を図17〜図21のレイアウト図(平面図)を参照して説明する。なお、説明のために図17中から従来の半導体記憶装置1Rの一部の要素を抜き出して図18〜図21に図示している。また、説明の便宜上、半導体基板5Rの主面5SRに平行を成し且つ互いに直交する第1及び第2方向D1,D2を規定している。
【0008】
図17〜図21に示すように、半導体基板5Rの主面5SR内には3つのウェルWP1R,WNR,WP2Rが形成されており、この順序で第1方向D1に並んでいる。
【0009】
図18に示すように、P型のウェルWP1RにN型のドライバトランジスタ11DNR及びN型のアクセストランジスタ11ANRが形成されている。また、N型のウェルWNRにP型の負荷トランジスタ11LPR,12LPRが形成されている。また、P型のウェルWP2RにN型のドライバトランジスタ12DNR及びN型のアクセストランジスタ12ANRが形成されている。
【0010】
詳細には、P型のウェルWP1Rの主面5SR内にN型MOSFETのソース/ドレイン領域を成すN+型の不純物領域FN32R,FN10R,FN20Rが形成されている。不純物領域FN32R,FN10Rはドライバトランジスタ11DNRのチャネル領域を介して第2方向D2に並んでおり、不純物領域FN10R,FN20Rはアクセストランジスタ11ANRのチャネル領域を介して第2方向D2に並んでいる。このとき、2つのトランジスタ11DNR,11ANRで不純物領域FN10Rを共有している。
【0011】
同様に、P型のウェルWP2Rの主面5SR内にN+型の不純物領域FN33R,FN11R,FN21Rが形成されている。不純物領域FN33R,FN11Rはドライバトランジスタ12DNRのチャネル領域を介して第2方向D2に並んでおり、不純物領域FN11R,FN21Rはアクセストランジスタ12ANRのチャネル領域を介して第2方向D2に並んでいる。このとき、2つのトランジスタ12DNR,12ANRで不純物領域FN11Rを共有している。
【0012】
他方、N型のウェルWNRの主面5SR内にP型MOSFETのソース/ドレイン領域を成すP+型の不純物領域FP12R,FP10R,FP13R,FP11Rが形成されている。不純物領域FP12R,FP10Rは負荷トランジスタ11LPRのチャネル領域を介して第2方向D2に並んでおり、不純物領域FP13R,FP11Rは負荷トランジスタ12LPRのチャネル領域を介して第2方向D2に並んでいる。
【0013】
なお、トランジスタ11DNR,11LPR,12ANRのチャネル領域が第1方向D1に並んでおり、トランジスタ12DNR,12LPR,11ANRのチャネル領域が第1方向D1に並んでいる。
【0014】
そして、ゲート配線PL11Rがトランジスタ11DNR,11LPRのチャネル領域にゲート酸化膜(図示せず)を介して対面するように配置されており、更に当該ゲート配線PL11Rは不純物領域FP11Rに接している。同様に、ゲート配線PL12Rがトランジスタ12DNR,12LPRのチャネル領域にゲート酸化膜(図示せず)を介して対面するように配置されており、更に当該ゲート配線PL12Rは不純物領域FP10Rに接している。また、ゲート配線PL11AR,PL12ARがアクセストランジスタ11ANR,12ANRのチャネル領域にゲート酸化膜(図示せず)を介して対面するようにそれぞれ配置されている。なお、ゲート配線PL11R,PL12R,PL11AR,PL12ARは例えば低抵抗のポリシリコンから成る。
【0015】
不純物領域FN32R等及びゲート配線PL11R,PL12R,PL11AR,PL12ARを覆って層間絶縁膜(図示せず)が配置されている。この層間絶縁膜には不純物領域FN32R,FN10R,FN20R,FN33R,FN11R,FN21R,FP12R,FP13Rに至るコンタクトホールCRが形成されている。更に、当該層間絶縁膜には、ゲート配線PL11R及び不純物領域FN11Rがその内部に同時に露出するコンタクトホール(シェアードコンタクトホールとも呼ぶ)SCRが形成されており、同様にゲート配線PL12R及び不純物領域FN10Rがその内部に同時に露出するシェアードコンタクトホールSCRが形成されている。更に、当該層間絶縁膜には、ゲート配線PL11AR,PL12ARに至るコンタクトホール(ゲートコンタクトホールとも呼ぶ)GCRがそれぞれ形成されている。
【0016】
次に、図18及び図19を参照すれば分かるように、上記層間絶縁膜上には例えばアルミニウムから成る第1層目の配線1WR,1GR,1DR,1B1R,1B2R,1L1R,1L2Rが配置されている。
【0017】
そして、2つの配線1WRはゲートコンタクトホールGCRを介してゲート配線PL11AR,PL12ARにそれぞれ接しており、2つの配線1GRはコンタクトホールCRを介して不純物領域FN32R,FN33Rにそれぞれ接している。また、2つの配線1DRはコンタクトホールCRを介して不純物領域FP12R,FP13Rにそれぞれ接している。また、配線1B1R,1B2RはコンタクトホールCRを介して不純物領域FN20R,FN21Rにそれぞれ接している。
【0018】
配線1L1RはコンタクトホールCR及びシェアードコンタクトホールSCRを介して不純物領域FN10R,FP10R及びゲート配線PL12Rに接している。同様に、配線1L2RはコンタクトホールCR及びシェアードコンタクトホールSCRを介して不純物領域FN11R,FP11R及びゲート配線PL11Rに接している。
【0019】
そして、これらの配線1WR,1GR,1DR,1B1R,1B2R,1L1R,1L2Rを覆って層間絶縁膜(図示せず)が配置されている。当該層間絶縁膜にはビアホール1TRが形成されており、配線1WR,1GR,1DR,1B1R,1B2R上にビアホール1TRが設けられている。
【0020】
次に、図19及び図20を参照すれば分かるように、第1層目の配線1WR,1GR,1DR,1B1R,1B2R,1L1R,1L2Rを覆う上記層間絶縁膜(図示せず)上に例えばアルミニウムから成る第2層目の配線2WR,2GR,2DR,2B1R,2B2Rが配置されている。配線2WR,2GR,2B1R,2B2Rはビアホール1TRを介して配線1WR,1GR,1B1R,1B2Rにそれぞれに接しており、配線2DRはビアホール1TRを介して2つの配線1DRに接している。
【0021】
そして、これらの配線2WR,2GR,2DR,2B1R,2B2Rを覆って層間絶縁膜(図示せず)が配置されており、当該層間絶縁膜には2つの配線2WR上にそれぞれビアホール2TRが形成されている。
【0022】
更に、図20及び図21を参照すれば分かるように、第2層目の配線2WR,2GR,2DR,2B1R,2B2Rを覆う上記層間絶縁膜(図示せず)上に例えばアルミニウムから成る第3層目の配線3WRが配置されており、当該配線3WRはビアホール2TRを介して2つの配線2WRに接している。
【0023】
なお、配線2B1R,2B2Rはビット線BL1R,BL2Rにそれぞれ対応し、配線3WRはワード線WLRに対応する。また、配線2GRは接地電位GNDに接続され、配線2DRは電源電位VDDに接続される。
【0024】
【発明が解決しようとする課題】
上述のような構造を有する従来の半導体記憶装置1Rでは、記憶ノード11bRは不純物領域FN10R,FP10Rを含んで構成され、記憶ノード12bRは不純物領域FN11R,FP11Rを含んで構成される。このため、これらの不純物領域FN10R,FP10R,FN11R,FP11Rにα線や中性子線が入射するとソフトエラーが発生する。特に、同じウェルWP1R,WP2Rに形成されたドライバトランジスタ11DNR,12DNR及びアクセストランジスタ11ANR,12ANRに属するN+型の不純物領域FN10R,FN11Rはソフトエラーの発生に大きく関わっている。なお、従来の半導体記憶装置1Rのソフトエラーに対する耐性は記憶ノード11bR,12bRの容量のみで決まるので、微細化に伴って記憶ノード11bR,12bRの容量が減少するとソフトエラー耐性も低下してしまう。
【0025】
本発明はかかる点に鑑みてなされたものであり、従来の半導体記憶装置1Rよりもソフトエラー耐性が向上した半導体記憶装置を提供することを目的とする。
【0026】
【課題を解決するための手段】
請求項1に記載の半導体記憶装置は、半導体基板と、前記半導体基板に形成されたメモリセルと、を備え、前記メモリセルは、第1入力端子及び第1出力端子を含むと共に、前記第1出力端子に接続された主端子を有する第1導電型の少なくとも1つのMISFETを第1ドライバトランジスタとして更に含む第1インバータと、前記第1出力端子に接続された第2入力端子及び前記第1入力端子に接続された第2出力端子を含むと共に、前記第2出力端子に接続された主端子を有する前記第1導電型の少なくとも1つのMISFETを第2ドライバトランジスタとして更に含む第2インバータと、前記第1出力端子に接続された主端子を有する前記第1導電型のMISFETから成る第1アクセストランジスタと、前記第2出力端子に接続された主端子を有する前記第1導電型のMISFETから成る第2アクセストランジスタと、を含み、前記半導体基板は、互いには接しないように形成された前記第1導電型とは反対の第2導電型の第1乃至第3ウェルを含んでおり、前記第1ウェルに前記第1及び第2アクセストランジスタの双方が形成されており、前記第2ウェルに前記第1ドライバトランジスタが形成されており、前記第3ウェルに前記第2ドライバトランジスタが形成されている。
【0027】
請求項2に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置であって、前記メモリセルと前記第2又は第3ウェルの側において隣接する隣のメモリセルを更に備え、前記メモリセルの前記第2又は第3ウェルは前記隣のメモリセルの前記第2及び第3ウェルのいずれかを兼ねている。
【0028】
請求項3に記載の半導体記憶装置は、請求項1又は請求項2に記載の半導体記憶装置であって、前記半導体基板は、前記第1ウェルと前記第2ウェルとの間に形成された前記第1導電型の第4ウェルと、前記第1ウェルと前記第3ウェルとの間に形成された前記第1導電型の第5ウェルと、を更に含む。
【0029】
請求項4に記載の半導体記憶装置は、請求項1乃至請求項3のいずれかに記載の半導体記憶装置であって、前記第1及び第2ドライバトランジスタそれぞれの前記少なくとも1つのMISFETは、並列接続された複数のMISFETを含み、前記第2、第1及び第3ウェルが定方向にこの順序で並んでおり、前記複数のMISFETの主端子にあたる不純物領域が前記定方向に直交する方向に並んでいる。
【0030】
請求項5に記載の半導体記憶装置は、請求項3に記載の半導体記憶装置であって、前記第1インバータは、前記第4ウェルに形成されており、前記第1出力端子に接続された主端子を有する前記第2導電型のMISFETを第1負荷トランジスタとして更に含み、前記第2インバータは、前記第5ウェルに形成されており、前記第2出力端子に接続された主端子を有する前記第2導電型のMISFETを第2負荷トランジスタとして更に含み、前記第2、第4、第1、第5及び第3ウェルが定方向にこの順序で並んでおり、前記第1及び第2負荷トランジスタを成す前記MISFETのゲートは前記定方向には並んでおらず、前記第1及び第2ドライバトランジスタ並びに前記第1及び第2アクセストランジスタを成すMISFETのゲートは、前記第1及び第2負荷トランジスタのいずれかの前記ゲートと前記定方向において並んでいる。
【0031】
請求項6に記載の半導体記憶装置は、請求項3に記載の半導体記憶装置であって、前記第1インバータは、前記第4ウェルに形成されており、前記第1出力端子に接続された主端子を有する前記第2導電型のMISFETを第1負荷トランジスタとして更に含み、前記第2インバータは、前記第5ウェルに形成されており、前記第2出力端子に接続された主端子を有する前記第2導電型のMISFETを第2負荷トランジスタとして更に含み、前記半導体記憶装置は、前記第1ドライバトランジスタ及び前記第1負荷トランジスタのゲートを形成する第1ゲート配線と、前記第2ドライバトランジスタ及び前記第2負荷トランジスタのゲートを形成する第2ゲート配線と、前記第1ドライバトランジスタ、第1負荷トランジスタ及び第1アクセストランジスタが有する前記第1出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第2ゲート配線、に第1コンタクトホールを介して接する第1配線と、前記第2ドライバトランジスタ、第2負荷トランジスタ及び第2アクセストランジスタが有する前記第2出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第1ゲート配線、に第2コンタクトホールを介して接する第2配線と、を更に備え、前記第2ゲート配線は前記第1アクセストランジスタの前記不純物領域に接しており、前記第1コンタクトホールは前記第2ゲート配線と前記第1アクセストランジスタの前記不純物領域とがその内部において同時に露出する第1シェアードコンタクトホールを含み、前記第1ゲート配線は前記第2アクセストランジスタの前記不純物領域に接しており、前記第2コンタクトホールは前記第1ゲート配線と前記第2アクセストランジスタの前記不純物領域とがその内部において同時に露出する第2シェアードコンタクトホールを含む。
【0032】
請求項7に記載の半導体記憶装置は、請求項3に記載の半導体記憶装置であって、前記第1インバータは、前記第4ウェルに形成されており、前記第1出力端子に接続された主端子を有する前記第2導電型のMISFETを第1負荷トランジスタとして更に含み、前記第2インバータは、前記第5ウェルに形成されており、前記第2出力端子に接続された主端子を有する前記第2導電型のMISFETを第2負荷トランジスタとして更に含み、前記半導体記憶装置は、前記第1ドライバトランジスタ及び前記第1負荷トランジスタのゲートを形成する第1ゲート配線と、前記第2ドライバトランジスタ及び前記第2負荷トランジスタのゲートを形成する第2ゲート配線と、前記第1ドライバトランジスタ、第1負荷トランジスタ及び第1アクセストランジスタが有する前記第1出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第2ゲート配線、に第1コンタクトホールを介して接する第1配線と、前記第2ドライバトランジスタ、第2負荷トランジスタ及び第2アクセストランジスタが有する前記第2出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第1ゲート配線、に第2コンタクトホールを介して接する第2配線と、を更に備え、前記第1及び第2ゲート配線は前記第2及び第1アクセストランジスタの前記不純物領域に接しておらず、前記第1及び第2コンタクトホールは前記不純物領域及び前記第1及び第2ゲート配線にそれぞれ設けられている。
【0033】
【発明の実施の形態】
<実施の形態1>
図1に実施の形態1に係る半導体記憶装置1を説明するための回路図を示す。なお、図1には1つのメモリセル10とこれに付随する2本の(1対の)ビット線BL1,BL2及び1本のワード線WLを示しているが、半導体記憶装置1は複数のメモリセル10、複数のビット線BL1,BL2、及び、複数のワード線WLを含んでいる。ここではメモリセル10としていわゆるシングルポートSRAM(Static Random Access Memory)のメモリセルを例に挙げて説明する。
【0034】
図1に示すように、メモリセル10は第1及び第2ドライバトランジスタ11DN,12DNと、第1及び第2負荷トランジスタ11LP,12LPと、第1及び第2アクセストランジスタ11AN,12ANとで構成されている。なお、アクセストランジスタはトランスファトランジスタ又はトランスファゲートとも呼ばれる。半導体記憶装置1では、これら6つのトランジスタ11DN,12DN,11LP,12LP,11AN,12ANがそれぞれ単一の電界効果トランジスタ(Field Effect Transistor;FET)から成る場合、より具体的にはドライバトランジスタ11DN,12DN及びアクセストランジスタ11AN,12ANがN型(Nチャネル型)のMOSFET(Metal−Oxide−Semiconductor FET)から成り、負荷トランジスタ11LP,12LPがP型(Pチャネル型)のMOSFETから成る場合を説明する。なお、MOS型に変えて一般的なMIS(Metal−Insulator−Semiconductor)型のFETも適用可能である。
【0035】
第1ドライバトランジスタ11DNと第1負荷トランジスタ11LPとは直列接続されてCMOS型の第1インバータ11を構成している。同様に、第2ドライバトランジスタ12DNと第2負荷トランジスタ12LPとは直列接続されてCMOS型の第2インバータ12を構成している。2つのインバータ11,12は電源電位VDDと接地電位GNDとの間に並列に接続される。
【0036】
より具体的には、電源電位VDDに負荷トランジスタ11LP,12LPのソースが接続されており、負荷トランジスタ11LP,12LPのドレインはドライバトランジスタ11DN,12DNのドレインにそれぞれ接続されており、ドライバトランジスタ11DN,12DNのソースは接地電位GNDに接続されている。また、ドライバトランジスタ11DN,12DNのゲートは負荷トランジスタ11LP,12LPのゲートに接続されている。
【0037】
なお、トランジスタ(MISFET)において、ソースとドレインとの間の電流経路、具体的には後述のチャネル領域(又はチャネル形成領域)CH(図7参照)が主経路を成し、ソース及びドレインをそれぞれ主端子と呼ぶことができる。なお、ゲートは制御端子とも呼ばれる。
【0038】
第1ドライバトランジスタ11DNと第1負荷トランジスタ11LPとの接続部分11bは、すなわち第1インバータ11の出力端子(ないしは第1出力端子)11bはアクセストランジスタ11ANの一方の主端子に接続されており、アクセストランジスタ11ANの他方の主端子は第1ビット線BL1に接続されている。更に、第1インバータ11の出力端子11bは第2インバータ12の入力端子(ないしは第2入力端子)12aに接続されている、すなわち2つのトランジスタ12DN,12LPのゲートに共通に接続されている。
【0039】
同様に、第2ドライバトランジスタ12DNと第2負荷トランジスタ12LPとの接続部分12b、すなわち第2インバータ12の出力端子(ないしは第2出力端子)12bはアクセストランジスタ12ANを介して第2ビット線BL2に接続されている。更に、第2インバータ12の出力端子12bは第1インバータ11の入力端子(ないしは第1入力端子)11aに接続されている。
【0040】
そして、第1及び第2アクセストランジスタ11AN,12ANのゲートは共にワード線WLに接続されている。
【0041】
インバータ11,12の出力端子11b,12bはメモリセル10のいわゆる記憶ノードにあたるので、便宜上、これらの記憶ノードを出力端子11b,12bと同じ符号を用いて記憶ノード11b,12bと呼ぶことにする。なお、記憶ノード11b,12bについては後に詳述する。
【0042】
次に半導体記憶装置1の具体的構造を図2〜図7のレイアウト図(平面図)及び図8の断面図を参照して説明する。なお、説明のために図2中から半導体記憶装置1の一部の要素を抜き出して図3〜図7に図示しており、図3及び図4中の8−8線における断面図を図8に図示している。また、説明の便宜上、半導体基板5の主面5Sに平行を成し且つ互いに直交する第1及び第2方向D1,D2を規定している。
【0043】
図2〜図6に示すように、例えばシリコンから成る半導体基板5の主面5S内には5つのウェルW2P,W4N,W1P,W5N,W3Pが形成されており、この順序で第1方向D1に並んでいる。なお、第1乃至第3ウェルW1P,W2P,W3PはP型であり、第4及び第5ウェルW4N,W5NはN型である。このとき、P型の第1及び第2ウェルW1P,W2P間にN型の第4ウェルW4Nが配置されており、P型の第1及び第3ウェルW1P,W3P間にN型の第5ウェルW5Nが配置されている。このように、同じ導電型のウェル同士が互いに接しないように形成されており、しかも異なる導電型のウェルが交互に配置されるので、各ウェルW1P,W2P,W3P,W4N,W5N間の電気的分離を確実にすることができる。
【0044】
そして、図3に示すように、P型の第1ウェルW1PにN型の第1及び第2アクセストランジスタ11AN,12ANの双方が形成されている。また、P型の第2ウェルW2PにN型の第1ドライバトランジスタ11DNが形成されており、P型の第3ウェルW3PにN型の第2ドライバトランジスタ12DNが形成されている。また、N型の第4ウェルW4NにP型の第1負荷トランジスタ11LPが形成されており、N型の第5ウェルW5NにP型の第2負荷トランジスタ12LPが形成されている。なお、各トランジスタ11DN,11LP,11AN,12DN,12LP,12ANは素子分離6(図8参照)、例えばLOCOSやトレンチ型素子分離によって分離されている。
【0045】
詳細には、P型の第1ウェルW1Pの主面5S内にN型MOSFETの主端子を成すN+型の不純物領域FN10,FN20,FN11,FN21が形成されている。なお、以下の説明において”FN”で始まる符号を付した不純物領域はN+型とする。
【0046】
より具体的には、第1アクセストランジスタ11ANの2つの不純物領域FN10,FN20は当該トランジスタ11ANのチャネル領域CHを介して第2方向D2に並んでおり、同様に第2アクセストランジスタ12ANの2つの不純物領域FN11,FN21は当該トランジスタ12ANのチャネル領域CHを介して第2方向D2に並んでいる。
【0047】
なお、第1アクセストランジスタ11ANの不純物領域FN10,FN20は第2アクセストランジスタ12ANの不純物領域FN11,FN21に比して第5ウェルW5Nの側に配置されている。また、不純物領域FN10,FN11は第1方向D1に並んでいる一方で、不純物領域FN20,FN21は第1方向D1に並んでいない。
【0048】
P型の第2ウェルW2Pの主面5S内には第1ドライバトランジスタ11DNの2つの不純物領域FN30,FN32が形成されており、これらの不純物領域FN30,FN32は当該トランジスタ11DNのチャネル領域CHを介して第2方向D2に並んでいる。
【0049】
同様に、P型の第3ウェルW3Pの主面5S内には第2ドライバトランジスタ12DNの2つの不純物領域FN31,FN33が形成されており、これらの不純物領域FN31,FN33は当該トランジスタ12DNのチャネル領域CHを介して第2方向D2に並んでいる。
【0050】
また、N型の第4ウェルW4Nの主面5S内にはP型の第1負荷トランジスタ11LPの主端子を成す2つのP+型不純物領域FP10,FP12が形成されており、これらの不純物領域FP10,12は当該トランジスタ11LPのチャネル領域CHを介して第2方向D2に並んで形成されている。なお、以下の説明において”FP”で始まる符号を付した不純物領域はP+型とする。
【0051】
同様に、N型の第5ウェルW5Nの主面5S内にはP型の第2負荷トランジスタ12LPの不純物領域FP11,FP13が形成されており、これらの不純物領域FP11,13は当該トランジスタ12LPのチャネル領域CHを介して第2方向D2に並んで形成されている。
【0052】
このとき、第1ドライバトランジスタ11DN、第1負荷トランジスタ11LP及び第1アクセストランジスタ11ANのチャネル領域CHが第1方向D1に並ぶように不純物領域FN32,FN30,FP12,FP10,FN20,FN10が配置されている。また、第2ドライバトランジスタ12DN、第2負荷トランジスタ12LP及び第2アクセストランジスタ12ANのチャネル領域CHが第1方向D1に並ぶように、不純物領域FN31,FN33,FP11,FP13,FN11,FN21が配置されている。
【0053】
なお、不純物領域FN32,FP12,FN20が第1方向D1に並んでおり、不純物領域FN33,FP13,FN21が第1方向D1に並んでいる。また、不純物領域FN30,FP10,FN11,FN10,FP11,FN31が第1方向D1に並んでいる。
【0054】
そして、図3に示すように、平面視においてゲート配線(ないしは第1ゲート配線)PL11がウェルW2P,W4N,W1P上を第1方向D1に延在している。このとき、ゲート配線PL11は第1ドライバトランジスタ11DN及び第1負荷トランジスタ11LPの両チャネル領域CHにゲート酸化膜(図示せず)を介して対面するように配置されており、ゲート配線PL11のうちでチャネル領域CHに対面する部分がトランジスタ11DN,11LPのゲートG(図7参照)にあたる。
【0055】
ここで、図7に例示する第1ドライバトランジスタ11DNにおいてゲートGの第1方向D1の寸法がゲート幅WGであり、チャネル幅に対応する。他のトランジスタ11LP,11AN,12DN,12LP,12ANにおいても同様である。
【0056】
図3に戻り、ゲート配線PL11は第1ウェルW1P上で第2方向D2に曲がっており、第2アクセストランジスタ12ANの不純物領域FN11に接している(図8参照)。なお、ゲート配線PL11は上述の部分以外では素子分離6上に配置されている。このようなゲート配線PL11によって第1ドライバトランジスタ11DN及び第1負荷トランジスタ11LPの両ゲートGが共通に接続されると共に、当該両ゲートGが第2アクセストランジスタ12ANの主端子に接続される(図1参照)。
【0057】
同様に、平面視においてゲート配線(ないしは第2ゲート配線)PL12がウェルW3P,W5N,W1P上を第1方向D1に延在しており、ゲート配線PL12は第2ドライバトランジスタ12DN及び第2負荷トランジスタ12LPの両チャネル領域CHにゲート酸化膜(図示せず)を介して対面している。更に、ゲート配線PL12は第1アクセストランジスタ11ANの不純物領域FN10に接している。このようなゲート配線PL12によって第2ドライバトランジスタ12DN及び第2負荷トランジスタ12LPの両ゲートGが共通に接続されると共に、当該両ゲートGが第1アクセストランジスタ11ANの主端子に接続される(図1参照)。
【0058】
また、ゲート配線PL11Aが平面視においてウェルW1P,W5N,W3P上を第1方向D1に延在しており、当該ゲート配線PL11Aは第1アクセストランジスタ11ANのチャネル領域CHにゲート酸化膜(図示せず)を介して対面するように配置されている。同様に、ゲート配線PL12Aが平面視においてウェルW1P,W4N,W2P上を第1方向D1に延在しており、当該ゲート配線PL12Aは第2アクセストランジスタ12ANのチャネル領域CHにゲート酸化膜(図示せず)を介して対面するように配置されている。
【0059】
このとき、2つのゲート配線PL11,PL11Aが全体として直線的に並んでおり、同様に2つのゲート配線PL12,PL12Aが全体として直線的に並んでいる。換言すれば、トランジスタ11DN,11LP,11ANのゲートGが第1方向D1に並んでおり、又、トランジスタ12DN,12LP,12ANのゲートGが第1方向D1に並んでいる。なお、2つの負荷トランジスタ11LP,12LPのゲートGは第1方向D1には並んでいない。
【0060】
なお、ゲート配線PL11,PL12,PL11A,PL12Aは例えば低抵抗のポリシリコンから成る。
【0061】
不純物領域FN32等及びゲート配線PL11,PL12,PL11A,PL12Aを覆って半導体基板5の主面5S上に層間絶縁膜7(図8参照)が配置されている。この層間絶縁膜7にはコンタクトホールC,SC,GCが形成されており、コンタクトホールCは不純物領域FN30,FN32,FP10,FP12,FN21,FN20,FP11,FP13,FN31,FN33上に設けられている。
【0062】
そして、ゲート配線PL11と不純物領域FN11とが接している部分付近上にコンタクトホール(シェアードコンタクトホールとも呼ぶ)SCが設けられており(図8参照)、当該シェアードコンタクトホールSC内にはゲート配線PL11及び不純物領域FN11が同時に露出している。同様に、ゲート配線PL12及び不純物領域FN10がその内部において同時に露出するようにシェアードコンタクトホールSCが形成されている。
【0063】
また、ゲート配線PL11A,PL12A上にはコンタクトホール(ゲートコンタクトホールとも呼ぶ)GCが設けられている。なお、ゲートコンタクトホールGCは平面視においてウェルW2P,W3P上に形成されている。
【0064】
図3、図4及び図8を参照すれば分かるように、層間絶縁膜7上には例えばアルミニウムから成る第1層目の配線1G,1W,1D,1B1,1B2,1L1,1L2が配置されている。そして、これらの配線1G,1W,1D,1B1,1B2,1L1,1L2を覆って層間絶縁膜(図示せず)が配置されており、当該層間絶縁膜にはビアホール1Tが形成されている。
【0065】
詳細には、2つの配線1Gはそれぞれ平面視においてウェルW2P,W3P上を第1方向D1に延在している。一方の配線1GはコンタクトホールCを介して不純物領域FN32に接しており、他方の配線1GはコンタクトホールCを介して不純物領域FN33に接している。そして、各配線1G上にビアホール1Tが設けられている。
【0066】
2つの配線1Wはそれぞれ平面視においてウェルW2P,W3P上を第1方向D1に延在している。一方の配線1WはゲートコンタクトホールGCを介してゲート配線PL11Aに接しており、他方の配線1WはゲートコンタクトホールGCを介してゲート配線PL12Aに接している。そして、各配線1W上にビアホール1Tが設けられている。なお、配線1W上のビアホール1Tは配線1G上のそれよりも第1ウェルW1P寄りに配置されている。
【0067】
2つの配線1Dはそれぞれ平面視においてウェルW1P,W4N上及びウェルW1P,W5N上を第1方向D1に延在している。一方の配線1DはコンタクトホールCを介して不純物領域FP12に接しており、他方の配線1DはコンタクトホールCを介して不純物領域FP13に接している。そして、各配線1G上にビアホール1Tが形成されており、これらのビアホール1Tは平面視においてウェルW1P上に設けられている。
【0068】
配線1B1は平面視においてウェルW1P,W5N上を第1方向D1に延在しており、コンタクトホールCを介して不純物領域FN20に接している。同様に、配線1B2は平面視においてウェルW1P,W4N上を第1方向D1に延在しており、コンタクトホールCを介して不純物領域FN21に接している。そして、配線1B1,1B2上にビアホール1Tが形成されており、これらのビアホール1Tは平面視においてウェルW5N,W4N上にそれぞれ設けられている。
【0069】
配線(ないしは第1配線)1L1は平面視において、不純物領域FN30上から不純物領域FP10上まで第1方向D1に延在し、不純物領域FP10上からゲート配線PL12Aの側に向けて第2方向D2に延在し、ゲート配線PL12Aの手前で再び第1方向D1に延在してゲート配線PL12及び不純物領域FN10上のシェアードコンタクトホールSCへ至る。そして、配線1L1はコンタクトホール(ないしは第1コンタクトホール)C,SCを介して不純物領域FN30,FP10,FN10及びゲート配線PL12に接している。このとき、シェアードコンタクトホール(ないしは第1シェアードコンタクトホール)SCによって配線1L1はゲート配線PL12及び不純物領域FN10に同時に接する(図8参照)。なお、不純物領域FN30,FP10,FN10は第1ドライバトランジスタ11DN、第1負荷トランジスタ11LP及び第1アクセストランジスタ11ANにおいて第1インバータ11の出力端子11bに接続された主端子にあたる(図1参照)。
【0070】
同様に、配線(ないしは第2配線)1L2は平面視において、不純物領域FN31上から不純物領域FP11上まで第1方向D1に延在し、不純物領域FP11上からゲート配線PL11Aの側に向けて第2方向D2に延在し、ゲート配線PL11Aの手前で再び第1方向D1に延在してゲート配線PL11及び不純物領域FN11上のシェアードコンタクトホールSCへ至る。そして、配線1L2はコンタクトホール(ないしは第2コンタクトホール)C,SCを介して不純物領域FN31,FP11,FN11及びゲート配線PL11に接している。このとき、シェアードコンタクトホール(ないしは第2シェアードコンタクトホール)SCによって配線1L2はゲート配線PL11及び不純物領域FN11に同時に接する(図8参照)。なお、不純物領域FN31,FP11,FN11は第2ドライバトランジスタ12DN、第2負荷トランジスタ12LP及び第2アクセストランジスタ12ANにおいて第2インバータ12の出力端子12bに接続された主端子にあたる(図1参照)。
【0071】
このようなシェアードコンタクトホールSCによればメモリセル10を小さくすることができる。
【0072】
次に、図4及び図5を参照すれば分かるように、第1層目の配線1G,1W,1D,1B1,1B2,1L1,1L2を覆う上記層間絶縁膜(図示せず)上に例えばアルミニウムから成る第2層目の配線2G,2W,2D,2B1,2B2が配置されている。そして、これらの配線2G,2W,2D,2B1,2B2を覆って層間絶縁膜(図示せず)が配置されており、当該層間絶縁膜にはビアホール2Tが形成されている。
【0073】
詳細には、配線2Gは平面視において各ウェルW2P,W3P上をそれぞれ第2方向D2に延在しており、各配線2Gはそれぞれビアホール1Tを介して直下の配線1Gに接している。同様に、配線2Wは平面視において各ウェルW2P,W3P上をそれぞれ第2方向D2に延在しており、各配線2Wはそれぞれビアホール1Tを介して直下の配線1Wに接している。各配線2W上にはビアホール2Tが設けられており、これらのビアホール2Tは第1方向D1に並んでいる。また、配線2Dは平面視において第1ウェルW1P上を第2方向D2に延在しており、当該配線2Dはビアホール1Tを介して2つの配線1Dに接している。
【0074】
配線2B1,2B2は平面視においてウェルW5N,W4N上を第2方向D2にそれぞれ延在しており、ビアホール1Tを介して直下の配線1B1,1B2にそれぞれ接している。
【0075】
そして、図5及び図6を参照すれば分かるように、第2層目の配線2G,2W,2D,2B1,2B2を覆う上記層間絶縁膜(図示せず)上に例えばアルミニウムから成る第3層目の配線3Wが第1方向D1に延在している。配線3Wは平面視において2つのビアホール2T上を通り各ビアホール2Tを介して直下の両配線2Wに接している。
【0076】
なお、2つ以上のコンタクトホールCで例えば不純物領域FN32と配線1Gとを接続しても構わず、ビアホール1T,2Tについても同様である。
【0077】
このような構造の半導体記憶装置1において、配線2B1,2B2は第1及び第2ビット線BL1,BL2にそれぞれ対応し、配線3Wはワード線WLに対応する。また、配線2Gは接地電位GNDに接続され、配線2Dは電源電位VDDに接続される。
【0078】
さて、既述のようにインバータ11,12の出力端子11b,12bはメモリセル10のいわゆる記憶ノードにあたる。ここで、記憶ノード11b,12bとは、上記出力端子11b,12bと等電位の部分、及び、当該等電位の部分と低インピーダンスで接続されており出力端子11b,12bと略等電位の部分とする。
【0079】
具体的には、半導体記憶装置1において、記憶ノード11bは、配線1L1、不純物領域FN30,FP10,FN10(トランジスタ11DN,11LP,11ANにおいて出力端子11bに接続された主端子にあたる)、及び、ゲート配線PL12を含む。同様に、記憶ノード12bは、配線1L2、不純物領域FN31,FP11,FN11(トランジスタ12DN,12LP,12ANにおいて出力端子12bに接続された主端子にあたる)、及び、ゲート配線PL11を含む。
【0080】
半導体記憶装置1によれば以下のような効果が得られる。まず、第1ウェルW1Pに第1及び第2アクセストランジスタ11AN,12ANの双方が形成されているので、第1及び第2アクセストランジスタ11AN,12ANの不純物領域FN10,FN11(記憶ノード11b,12bを構成する)はいずれも単一のウェルW1P内に形成されている。このため、コモンモードノイズの効果により、ソフトエラー耐性を向上させることができる。換言すれば、一方の不純物領域FN10,FN11に入射したα線等による影響を2つのトランジスタ11AN,12ANに分散させることができ、これにより各トランジスタ11AN,12ANが受ける影響を小さくすることができる。
【0081】
しかも、記憶ノード11bを構成する不純物領域FN30,FP10,FN10は互いに電気的に分離されたウェルW2P,W4N,W1Pに分散して形成されているので、いずれかの不純物領域FN30,FP10,FN10にα線が入射しても該α線は残りの不純物領域FN30,FP10,FN10には不具合を発生させることがない。
【0082】
ところで、従来の半導体記憶装置1R(図16及び図18参照)ではドライバトランジスタ11DNR,12DNRとアクセストランジスタ11ANR,12ANRとは単一のウェルWP1R,WP2Rに形成されており、既述のようにこれらのトランジスタを成すN+型の不純物領域FN10R,FN11Rはソフトエラーの発生に大きく関わっている。
【0083】
これに対して半導体記憶装置1ではドライバトランジスタ11DNとアクセストランジスタ11ANとは、互いに接しない(しかもウェルW4Nが介在する)別個のウェルW2P,W1Pに形成されている。このとき、半導体記憶装置1によれば、従来のN+型不純物領域FN10Rが、別個のウェルW2P,W1Pに形成されたN+型の不純物領域FN30,FN10に分割されていると捉えられる。このように、従来の半導体記憶装置1Rにおいてソフトエラーの発生に大きく関与する部分が半導体記憶装置2では分割されているので、入射したα線等に対する記憶ノード11bの感度を従来の半導体記憶装置1Rに比して下げることができる。かかる点は記憶ノード12bについても同様である。つまり、ソフトエラー耐性を向上させることができる。
【0084】
ここで上述のコモンモードノイズの効果に鑑みれば、図9に示すように第1方向D1に隣接するメモリセル10,9でウェルを共有することにより、ソフトエラー耐性をいっそう高めることができる。なお、ここでは説明のために隣のメモリセルの符号に”9”を用いるが、当該メモリセル9の構造は既述のメモリセル10と同様とする。
【0085】
具体的には、図9に示す構造では、隣のメモリセル9はメモリセル10の第2ウェルW2P側に形成されており、メモリセル10の第2ウェルW2Pに当該メモリセル10の第1ドライバトランジスタ11DNが形成されていると共に隣のメモリセル9の第2ドライバトランジスタ12DNが形成されている。すなわち、メモリセル10の第2ウェルW2Pは隣のメモリセル9の第3ウェルW3Pを兼ねている。
【0086】
同様に、メモリセル10の第3ウェルW3Pを当該第3ウェルW3P側において隣接する隣のメモリセル9の第2ウェルW2Pを兼ねるように構成しても良い。
【0087】
また、メモリセル10と隣のメモリセル9とが互いに線対称にレイアウトされる場合には、メモリセル10の第2ウェルW2Pを隣のメモリセル9の第2ウェルW2Pを兼ねるように構成することも可能であるし、又、両メモリセル10,9で第3ウェルW3Pを兼ねるように構成することも可能である。
【0088】
また、既述のように(図3参照)、トランジスタ11DN,11LP,11ANのゲートGが第1方向D1に並んでおり、又、トランジスタ12DN,12LP,12ANのゲートGが第1方向D1に並んでいる。また、2つの負荷トランジスタ11LP,12LPのゲートGは第1方向D1には並んでいない。すなわち、トランジスタ11DN,11LP,11AN,12DN,12LP,12ANのゲートGは2列に並んでいる。このため、半導体記憶装置1によれば高速動作及び低消費電力が可能である。これは以下の理由に依る。
【0089】
例えば全てのトランジスタ11DN,11LP,11AN,12DN,12LP,12ANのゲートGが第1方向D1に並んでいる場合、ゲート配線PL11,PL12,PL11A,PL12Aを蛇行させる必要があり、このためメモリセル10の第1方向D1の寸法が大きくなってしまう。逆に、例えば全てのゲートGが第1方向D1に並んでいない場合、メモリセル10の第2方向D2の寸法が大きくなってしまう。つまり、半導体記憶装置1によれば、第1方向D1の寸法が大きくなるのを抑えると同時に第2方向D2の寸法が大きくなるのも抑えることができる。これにより第1方向D1に延在するワード線WL及び第2方向D2に延在するビット線BL1,BL2の双方の配線容量を同時に小さくすることができる。その結果、高速動作及び低消費電力が可能になる。
【0090】
なお、半導体記憶装置1は従来の半導体記憶装置1Rに対して製造ステップを増やすことなく製造可能である。
【0091】
<実施の形態2>
図10に実施の形態2に係る半導体記憶装置2を説明するための回路図を示す。図10と図1とを比較すれば分かるように、半導体記憶装置2は既述の半導体記憶装置1においてドライバトランジスタ11DN,12DNをドライバトランジスタ21DN,22DNに変えた構造を有している。なお、その他の構造は半導体記憶装置1,2において同様であるため同等の要素には既述の符号を用いることにする。
【0092】
詳細には、半導体記憶装置2のメモリセル20において第1ドライバトランジスタ21DNは2つのN型MOSFET21DN1,21DN2で構成され、これら2つのMOSFET21DN1,21DN2はソース同士およびドレイン同士が接続されている、すなわち並列接続されている。この第1ドライバトランジスタ21DNは第1負荷トランジスタ11LPと共にメモリセル20の第1インバータ21を構成している。なお、上記2つのMOSFET21DN1,21DN2の両ゲートは第1負荷トランジスタ11LPのゲートに接続されている。
【0093】
同様に、メモリセル20の第2ドライバトランジスタ22DNは並列接続された2つのN型MOSFET22DN1,22DN2で構成され、この第2ドライバトランジスタ22DNは第2負荷トランジスタ12LPと共にメモリセル20の第2インバータ22を構成している。
【0094】
次に半導体記憶装置2の具体的構造を図11〜図15のレイアウト図(平面図)を参照して説明する。なお、図12〜図15には図11中から半導体記憶装置2の一部を抜き出して図示している。
【0095】
図11〜図15に示すように、半導体記憶装置2においても既述の半導体記憶装置1と同様に、半導体基板5の主面5S内に5つのウェルW2P,W4N,W1P,W5N,W3Pが形成されており、この順序で第1方向D1に並んでいる。
【0096】
そして、図12に示すように、既述の半導体記憶装置1と同様に、P型の第1ウェルW1PにN型の第1及び第2アクセストランジスタ11AN,12ANの双方が形成されている。また、P型の第2ウェルW2Pに第1ドライバトランジスタ21を成す2つのN型MOSFET21DN1,21DN2が形成されており、同様にP型の第3ウェルW3Pに第2ドライバトランジスタ22を成す2つのN型MOSFET22DN1,22DN2が形成されている。また、既述の半導体記憶装置1と同様に、N型の第4及び第5ウェルW4N,W5NにP型の第1及び第2負荷トランジスタ11LP,12LPがそれぞれ形成されている。
【0097】
詳細には、P型の第1ウェルW1P内には、第1アクセストランジスタ11ANの2つの不純物領域FN10,FN20が当該トランジスタ11ANのチャネル領域CHを介して第2方向D2に並んで形成されており、同様に第2アクセストランジスタ12ANの2つの不純物領域FN11,FN21が当該トランジスタ12ANのチャネル領域CHを介して第2方向D2に並んで形成されている。このとき、半導体記憶装置2では、これら4つの不純物領域FN10,FN20,FN11,FN21は第1方向D1に並ばないように配置されている。また、半導体記憶装置2では、第1アクセストランジスタ11ANの不純物領域FN10,FN20は第2アクセストランジスタ12ANの不純物領域FN11,FN21に比して第4ウェルW4Nの側に配置されている。
【0098】
P型の第2ウェルW2Pの主面5S内には3つの不純物領域FN321,FN30,FN322が第2方向D2に並んで形成されている。より具体的には、不純物領域FN321,FN30はMOSFET21DN1のチャネル領域CHを介して配置されており、不純物領域FN30,FN322はMOSFET21DN2のチャネル領域CHを介して配置されている。このとき、不純物領域FN30は2つのMOSFET21DN1,21DN2で共有される。
【0099】
同様に、P型の第3ウェルW3Pの主面5S内には3つの不純物領域FN331,FN31,FN332が第2方向D2に並んで形成されている。より具体的には、不純物領域FN331,FN31はMOSFET22DN1のチャネル領域CHを介して配置されており、不純物領域FN31,FN332はMOSFET22DN2のチャネル領域CHを介して配置されている。このとき、不純物領域FN31は2つのMOSFET22DN1,22DN2で共有される。
【0100】
また、N型の第4ウェルW4N内には第1負荷トランジスタ11LPの2つの不純物領域FP10,FP12が当該トランジスタ11LPのチャネル領域CHを介して第2方向D2に並んで形成されており、同様にN型の第5ウェルW5N内には第2負荷トランジスタ12LPの2つの不純物領域FP11,FP13が当該トランジスタ12LPのチャネル領域CHを介して第2方向D2に並んで形成されている。
【0101】
このとき、第1ドライバトランジスタ21DNのMOSFET21DN1、第1負荷トランジスタ11LP及び第2アクセストランジスタ12ANのチャネル領域CHが第1方向D1に並ぶように、不純物領域FN321,FN30,FP12,FP10,FN21,FN11が配置されている。また、第2ドライバトランジスタ22DNのMOSFET22DN1、第2負荷トランジスタ12LP及び第1アクセストランジスタ11ANのチャネル領域CHが第1方向D1に並ぶように、不純物領域FN331,FN31,FP13,FP11,FN20,FN10が配置されている。
【0102】
なお、不純物領域FN321,FP12,FN21は第1方向D1に並んでおり、同様に不純物領域FN331,FP13,FN20が第1方向D1に並んでいる。また、不純物領域FN30,FP10,FN11は第1方向D1に並んでおり、同様に不純物領域FN31,FP11,FN10が第1方向D1に並んでいる。また、不純物領域FN322は2つの不純物領域FN10,FN20に対向するように形成されており、同様に不純物領域332は2つの不純物領域FN11,FN21に対向するように形成されている。
【0103】
更に、図12に示すように、ゲート配線PL11がMOSFET21DN1及び第1負荷トランジスタ11LPの両チャネル領域CHにゲート酸化膜(図示せず)を介して対面するように第1方向D1に延在している。なお、平面視において、ゲート配線PL11はウェルW1P上へ更に延在し、続いて不純物領域FN10へ向けて第2方向D2に延在し、再び第1方向D1に延在して不純物領域FN11付近へ至る。但し、半導体記憶装置2ではゲート配線PL11は不純物領域FN11に接していない。半導体記憶装置2においては、ゲート配線PL11は平面視上ウェルW2P,W4N間の境界付近で枝分かれして不純物領域FN30,FP10間を第2方向D2に延在し、続いて第1方向D1に延在してMOSFET21DN2のチャネル領域CHにゲート酸化膜(図示せず)を介して対面している。このようなゲート配線PL11によって3つのトランジスタ21DN1,21DN2,11LPのゲートGが共通に接続される(図10参照)。
【0104】
同様に、ゲート配線PL12がMOSFET22DN1及び第2負荷トランジスタ12LPの両チャネル領域CHにゲート酸化膜(図示せず)を介して対面するように第1方向D1に延在している。なお、平面視において、ゲート配線PL12はウェルW1P上へ更に延在し、続いて不純物領域FN11へ向けて第2方向D2に延在し、再び第1方向D1に延在して不純物領域FN10付近へ至る。但し、半導体記憶装置2ではゲート配線PL12は不純物領域FN10に接していない。半導体記憶装置2においては、ゲート配線PL12は平面視上ウェルW3P,W5N間の境界付近で枝分かれして不純物領域FN31,FP11間を第2方向D2に延在し、続いて第1方向D1に延在してMOSFET22DN2のチャネル領域CHにゲート酸化膜(図示せず)を介して対面している。このようなゲート配線PL12によって3つのトランジスタ22DN1,22DN2,12LPのゲートGが共通に接続される(図10参照)。
【0105】
また、ゲート配線PL11Aが、アクセストランジスタ11ANのチャネル領域CHにゲート酸化膜(図示せず)を介してそれぞれ対面するように、平面視においてウェルW1P,W4N上を第1方向D1に延在している。同様に、ゲート配線PL12Aが、アクセストランジスタ12ANのチャネル領域CHにゲート酸化膜(図示せず)を介してそれぞれ対面するように、平面視においてウェルW1P,W5N上を第1方向D1に延在している。なお、ゲート配線PL11A,PL12Aは平面視上ウェルW4N,W5N上で不純物領域FP10,FP11へ向けて第2方向D2に延在している。
【0106】
このとき、半導体記憶装置2では、トランジスタ21DN1,11LP,12ANのゲートGが第1方向D1に並んでおり、又、トランジスタ22DN1,12LP,11ANのゲートGが第1方向D1に並んでいる。なお、2つの負荷トランジスタ11LP,12LPのゲートGは第1方向D1には並んでいない。
【0107】
不純物領域FN321等及びゲート配線PL11,PL12,PL11A,PL12Aを覆って半導体基板5の主面5S上に層間絶縁膜7(図8参照)が配置されている。この層間絶縁膜7にはコンタクトホールC,GCが形成されており、コンタクトホールCは不純物領域FN321,FN30,FN322,FP10,FP12,FN10,FN20,FN11,FN21,FP11,FP13,FN331,FN31,FN332上に設けられている。また、平面視上ウェルW1P上においてゲート配線PL11,PL12上にゲートコンタクトホールGCが設けられており、平面視上ウェルW4N,W5N上においてゲート配線PL11A,PL12A上にそれぞれゲートコンタクトホールGCが設けられている。
【0108】
なお、半導体記憶装置2において、不純物領域FN321,FP12,FN21,FN332上のコンタクトホールCが第1方向D1に並んでおり、又、不純物領域FN30,FP10,FN11上のコンタクトホールC及びゲート配線PL11,PL12A上のゲートコンタクトホールGCが第1方向D1に並んでいる。同様に、不純物領域FN331,FP13,FN20,FN322上のコンタクトホールCが第1方向D1に並んでおり、又、不純物領域FN31,FP11,FN10上のコンタクトホールC及びゲート配線PL12,PL11A上のゲートコンタクトホールGCが第1方向D1に並んでいる。
【0109】
そして、図12及び図13を参照すれば分かるように、層間絶縁膜7上には第1層目の配線1G,1W,1D,1B1,1B2,1L1,1L2が配置されている。そして、これらの配線1G,1W,1D,1B1,1B2,1L1,1L2を覆って層間絶縁膜(図示せず)が配置されており、当該層間絶縁膜にはビアホール1Tが形成されている。
【0110】
詳細には、平面視において各不純物領域FN321,FN322,FN331,FN332上にそれぞれ配線1Gが配置されており、これら4つの配線1GはコンタクトホールCを介して下方の不純物領域FN321,FN322,FN331,FN332にそれぞれ接している。なお、配線1Gは第1方向D1に延在している。各配線1G上には第4及び第5ウェルW4N,W5Nから遠い側にビアホール1Tが設けられており、同じウェル上に配置された2つのビアホール1Tは第2方向D2に並んでいる。
【0111】
また、配線1W,1D,1B1,1B2は半導体記憶装置1と同様に配置されている。すなわち、配線1Wは平面視上ゲート配線PL11A,PL12A上にそれぞれ配置されており、ゲートコンタクトホールGCを介してゲート配線PL11A,PL12Aにそれぞれ接している。また、配線1Dは平面視上不純物領域FP12,FP13上にそれぞれ配置されており、コンタクトホールCを介して不純物領域FP12,FP13にそれぞれ接している。また、配線1B1,1B2は平面視上不純物領域FN20,FN21上にそれぞれ配置されており、コンタクトホールCを介して不純物領域FN20,FN21にそれぞれ接している。なお、配線1W,1D,1B1,1B2は第1方向D1に延在している。
【0112】
なお、配線1W上のビアホール1TはウェルW2P,W4Nの境界付近上及びウェルW3P,W5Nの境界付近上に設けられており、配線1D上のビアホール1Tは共にウェルW1P上に設けられており、配線1B1,1B2上のビアホール1TはウェルW4N,W5N上にそれぞれ設けられている。
【0113】
配線1L1,1L2が接続する不純物領域及びゲート配線は半導体記憶装置1,2で同じである。具体的には、配線1L1は平面視において、不純物領域FN30上から第1方向D1に延在し、不純物領域FP10上を通りウェルW1P上へ至る。そして、配線1L1はウェルW1P上においてゲート配線PL11Aへ向けて第2方向D2に延在し、ゲート配線PL11Aの手前で再び第1方向D1へ向きを変え、不純物領域FN10上を通り、ゲート配線PL12上のゲートコンタクトホールGC上へ至る。当該配線1L1はコンタクトホール(ないしは第1コンタクトホール)C,GCを介して不純物領域FN30,FP10,FN10及びゲート配線PL12に接している。
【0114】
同様に、配線1L2は平面視において、不純物領域FN31上から第1方向D1に延在し、不純物領域FP11上を通りウェルW1P上へ至る。そして、配線1L2はウェルW1P上においてゲート配線PL12Aへ向けて第2方向D2に延在し、ゲート配線PL12Aの手前で再び第1方向D1へ向きを変え、不純物領域FN11上を通り、ゲート配線PL11上のゲートコンタクトホールGC上へ至る。当該配線1L2はコンタクトホール(ないしは第2コンタクトホール)C,GCを介して不純物領域FN31,FP11,FN11及びゲート配線PL11に接している。
【0115】
なお、半導体記憶装置2のようにゲート配線PL11,PL12が不純物領域FN11,FN10に接していない場合にはシェアードコンタクト構造(図3,図8参照)を適用できないが、不純物領域FN11,FN10とゲート配線PL11,PL12との間の電気的接続は配線1L1,1L2によって可能である。
【0116】
次に、図13及び図14を参照すれば分かるように、第1層目の配線1G,1W,1D,1B1,1B2,1L1,1L2を覆う上記層間絶縁膜(図示せず)上に第2層目の配線2G,2W,2D,2B1,2B2が半導体記憶装置1(図5参照)と同様に配置されている。配線2G,2W,2D,2B1,2B2はビアホール1Tを介して下方の配線1G,1W,1D,1B1,1B2にそれぞれ接している。なお、半導体記憶装置2では各配線2Gの下方に2つの配線1Gが在り、各配線1Gはこれら2つの配線1Gの双方に接している。
【0117】
そして、これらの配線2G,2W,2D,2B1,2B2を覆って層間絶縁膜(図示せず)が配置されており、当該層間絶縁膜には配線2W上にビアホール2Tが形成されている。
【0118】
図14及び図15を参照すれば分かるように、第2層目の配線2G,2W,2B1,2B2,2Dを覆う上記層間絶縁膜(図示せず)上に第3層目の配線3Wが既述の半導体記憶装置1(図6参照)と同様に配置されており、各ビアホール2Tを介して下方の各配線2Wに接している。
【0119】
半導体記憶装置2によれば、半導体記憶装置1と同様の効果と共に、以下の効果が得られる。
【0120】
第1ドライバトランジスタ21DNを並列接続された2つのMOSFET21DN1,21DN2で構成するので、第1ドライバトランジスタ21DNのチャネル幅(ゲート幅WG(図7参照)に対応する)を第1アクセストランジスタ11ANのそれよりも大きくすることができる。これは第2ドライバトランジスタ22DNについても同様である。ここで、(ドライバトランジスタの主電流(ソース−ドレイン間電流))/(アクセストランジスタの主電流)で与えられる値はメモリセル10の安定性を示す一つの指標となり、該値が大きいほどメモリセル10の安定性は高い。上記主電流は(チャネル幅)/(チャネル長)に比例する点に鑑みれば(ドライバトランジスタのチャネル幅)/(アクセストランジスタのチャネル幅)で与えられる値が大きいほどメモリセル10の安定性が高いので、メモリセル20は既述のメモリセル10よりも安定動作が可能である。
【0121】
しかも、2つのMOSFET21DN1,21DN2の不純物領域FN321,FN30,FN322は第2方向D2に並んでいるので、メモリセルの第1方向D1の寸法を抑えることができ、2つのMOSFET21DN1,21DN2を含んでいても小型化することができる。これは第2ドライバトランジスタ22DNについても同様である。
【0122】
このように半導体記憶装置2によれば安定性向上と小型化とを同時に図ることができる。また、小型化により、ビット線BL1,BL2及びワード線WLが短くてすむので、換言すればビット線BL1,BL2及びワード線WLの容量を小さくすることができるので、高速動作及び低消費電力が可能である。
【0123】
なお、第1及び第2ドライバトランジスタ21DN,22DNを並列接続された3つ以上のMOSFETで構成することも可能である。
【0124】
<変形例>
なお、半導体記憶装置1,2において負荷トランジスタ11AN,12ANに変えて高抵抗素子を用いることによりインバータ11,12,21,22をいわゆる高抵抗型インバータに変形することも可能である。
【0125】
また、各MOSFETの導電型(N型,P型)を互いに入れ替えても構わない。
【0126】
【発明の効果】
請求項1に係る発明によれば、第1ウェルに第1及び第2アクセストランジスタの双方が形成されているので、第1及び第2アクセストランジスタの主端子を成す不純物領域はいずれも第1ウェル内に形成されている。このため、コモンモードノイズの効果により、ソフトエラー耐性を向上させることができる。しかも、第1及び第2アクセストランジスタの不純物領域は第1ウェルに形成される一方で第1及び第2ドライバトランジスタの不純物領域は第1ウェルとは接しない第2及び第3ウェルにそれぞれ形成されているので、アクセストランジスタとドライバトランジスタとが同じウェルに形成された構造よりソフトエラー耐性を向上させることができる。
【0127】
請求項2に係る発明によれば、2つのメモリセルで共有するウェルには2つのドライバトランジスタが形成されているので、コモンモードノイズの効果により、ソフトエラー耐性を向上させることができる。
【0128】
請求項3に係る発明によれば、第1導電型のウェルと第2導電型のウェルとが交互に配置されるので、各ウェル間の電気的分離を確実にすることができる。
【0129】
請求項4に係る発明によれば、ドライバトランジスタを並列接続された複数のMISFETで構成するので、ドライバトランジスタのチャネル幅をアクセストランジスタのそれよりも大きくすることができ、これによりメモリセルの安定性を向上させることができる。しかも、上記複数のMISFETの不純物領域は第1乃至第3ウェルの配列方向(定方向)に直交する方向に並んでいるので、メモリセルの上記配列方向の寸法を抑えることができ、小型化することができる。すなわち、安定性向上と小型化とを同時に図ることができる。また、小型化により、メモリセル上方に延在する配線を短くすることができるので、換言すれば当該配線の容量を小さくすることができるので、高速動作及び低消費電力が可能になる。
【0130】
請求項5に係る発明によれば、第1乃至第5ウェルの配列方向(定方向)の寸法が大きくなるのを抑えると同時に上記配列方向に直交する方向の寸法が大きくなるのも抑えることができる。これにより上記配列方向に延在する配線及び上記直交する方向に延在する配線の双方の配線容量を同時に小さくすることができ、その結果、高速動作及び低消費電力が可能になる。
【0131】
請求項6に係る発明によれば、シェアードコンタクトホールの採用によりメモリセルを小さくすることができる。
【0132】
請求項7に係る発明によれば、シェアードコンタクトホールを用いない構造の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】実施の形態1に係る半導体記憶装置を説明するための回路図である。
【図2】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図3】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図4】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図5】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図6】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図7】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図8】実施の形態1に係る半導体記憶装置を説明するための断面図である。
【図9】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図10】実施の形態2に係る半導体記憶装置を説明するための回路図である。
【図11】実施の形態2に係る半導体記憶装置を説明するためのレイアウト図である。
【図12】実施の形態2に係る半導体記憶装置を説明するためのレイアウト図である。
【図13】実施の形態2に係る半導体記憶装置を説明するためのレイアウト図である。
【図14】実施の形態2に係る半導体記憶装置を説明するためのレイアウト図である。
【図15】実施の形態2に係る半導体記憶装置を説明するためのレイアウト図である。
【図16】従来の半導体記憶装置を説明するための回路図である。
【図17】従来の半導体記憶装置を説明するためのレイアウト図である。
【図18】従来の半導体記憶装置を説明するためのレイアウト図である。
【図19】従来の半導体記憶装置を説明するためのレイアウト図である。
【図20】従来の半導体記憶装置を説明するためのレイアウト図である。
【図21】従来の半導体記憶装置を説明するためのレイアウト図である。
【符号の説明】
1,2 半導体記憶装置、5 半導体基板、9,10,20 メモリセル、11,21 第1インバータ、11a,12a 第1,第2入力端子、11b,12b 第1,第2出力端子、11AN,12AN 第1,第2アクセストランジスタ、11DN,21DN 第1ドライバトランジスタ、11LP,12LP 第1,第2負荷トランジスタ、12,22 第2インバータ、12DN,22DN 第2ドライバトランジスタ、21DN1,21DN2,22DN1,22DN2 MOSFET(MISFET)、D1 第1方向(定方向)、D2 第2方向、FN,FP 不純物領域、G ゲート、PL11,PL12 第1,第2ゲート配線、1L1,1L2 第1,第2配線、W1P〜W2P P型のウェル(第1〜第3ウェル)、W4N,W5N N型のウェル(第4,第5ウェル)、C コンタクトホール、GC ゲートコンタクトホール、SC シェアードコンタクトホール。
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にソフトエラー耐性の改善に関する。
【0002】
【従来の技術】
図16に従来の半導体記憶装置1Rを説明するための回路図を示す。なお、図16には1つのメモリセル10Rとこれに付随する2本の(1対の)ビット線BL1R,BL2R及び1本のワード線WLRを示している。なお、メモリセル10RはいわゆるシングルポートSRAM(Static Random Access Memory)のメモリセルである。
【0003】
図16に示すように、メモリセル10Rは2つのドライバトランジスタ11DNR,12DNRと、2つの負荷トランジスタ11LPR,12LPRと、2つのアクセストランジスタ11ANR,12ANRで構成されている。なお、アクセストランジスタはトランスファトランジスタ又はトランスファゲートとも呼ばれる。従来の半導体記憶装置1Rにおいて、ドライバトランジスタ11DNR,12DNR及びアクセストランジスタ11ANR,12ANRがN型(Nチャネル型)のMOSFET(Metal−Oxide−Semiconductor Field Effect Transistor)から成り、負荷トランジスタ11LPR,12LPRがP型(Pチャネル型)のMOSFETから成る。
【0004】
ドライバトランジスタ11DNRと負荷トランジスタ11LPRとは直列接続されてCMOS型のインバータ11Rを構成している。同様に、ドライバトランジスタ12DNRと負荷トランジスタ12LPRとは直列接続されてCMOS型のインバータ12Rを構成している。2つのインバータ11R,12Rは電源電位VDDと接地電位GNDとの間に並列に接続される。
【0005】
ドライバトランジスタ11DNRと負荷トランジスタ11LPRとの接続部分11bR、すなわちインバータ11Rの出力端子11bRはアクセストランジスタ11ANRを介してビット線BL1Rに接続されている。更に、インバータ11Rの出力端子11bRはインバータ12Rの入力端子12aRに接続されている、すなわち2つのトランジスタ12DNR,12LPRのゲートに共通に接続されている。同様に、ドライバトランジスタ12DNRと負荷トランジスタ12LPRとの接続部分12bR、すなわちインバータ12Rの出力端子12bRはアクセストランジスタ12ANRを介してビット線BL2Rに接続されている。更に、インバータ12Rの出力端子12bRはインバータ11Rの入力端子11aRに接続されている、すなわち2つのトランジスタ11DNR,11LPRのゲートに共通に接続されている。そして、アクセストランジスタ11ANR,12ANRのゲートは共にワード線WLRに接続されている。
【0006】
インバータ11R,12Rの出力端子11bR,12bRはメモリセル10Rのいわゆる記憶ノードにあたるので、便宜上、これらの記憶ノードを出力端子11bR,12bRと同じ符号を用いて記憶ノード11bR,12bRと呼ぶことにする。
【0007】
次に、従来の半導体記憶装置1Rの具体的構造を図17〜図21のレイアウト図(平面図)を参照して説明する。なお、説明のために図17中から従来の半導体記憶装置1Rの一部の要素を抜き出して図18〜図21に図示している。また、説明の便宜上、半導体基板5Rの主面5SRに平行を成し且つ互いに直交する第1及び第2方向D1,D2を規定している。
【0008】
図17〜図21に示すように、半導体基板5Rの主面5SR内には3つのウェルWP1R,WNR,WP2Rが形成されており、この順序で第1方向D1に並んでいる。
【0009】
図18に示すように、P型のウェルWP1RにN型のドライバトランジスタ11DNR及びN型のアクセストランジスタ11ANRが形成されている。また、N型のウェルWNRにP型の負荷トランジスタ11LPR,12LPRが形成されている。また、P型のウェルWP2RにN型のドライバトランジスタ12DNR及びN型のアクセストランジスタ12ANRが形成されている。
【0010】
詳細には、P型のウェルWP1Rの主面5SR内にN型MOSFETのソース/ドレイン領域を成すN+型の不純物領域FN32R,FN10R,FN20Rが形成されている。不純物領域FN32R,FN10Rはドライバトランジスタ11DNRのチャネル領域を介して第2方向D2に並んでおり、不純物領域FN10R,FN20Rはアクセストランジスタ11ANRのチャネル領域を介して第2方向D2に並んでいる。このとき、2つのトランジスタ11DNR,11ANRで不純物領域FN10Rを共有している。
【0011】
同様に、P型のウェルWP2Rの主面5SR内にN+型の不純物領域FN33R,FN11R,FN21Rが形成されている。不純物領域FN33R,FN11Rはドライバトランジスタ12DNRのチャネル領域を介して第2方向D2に並んでおり、不純物領域FN11R,FN21Rはアクセストランジスタ12ANRのチャネル領域を介して第2方向D2に並んでいる。このとき、2つのトランジスタ12DNR,12ANRで不純物領域FN11Rを共有している。
【0012】
他方、N型のウェルWNRの主面5SR内にP型MOSFETのソース/ドレイン領域を成すP+型の不純物領域FP12R,FP10R,FP13R,FP11Rが形成されている。不純物領域FP12R,FP10Rは負荷トランジスタ11LPRのチャネル領域を介して第2方向D2に並んでおり、不純物領域FP13R,FP11Rは負荷トランジスタ12LPRのチャネル領域を介して第2方向D2に並んでいる。
【0013】
なお、トランジスタ11DNR,11LPR,12ANRのチャネル領域が第1方向D1に並んでおり、トランジスタ12DNR,12LPR,11ANRのチャネル領域が第1方向D1に並んでいる。
【0014】
そして、ゲート配線PL11Rがトランジスタ11DNR,11LPRのチャネル領域にゲート酸化膜(図示せず)を介して対面するように配置されており、更に当該ゲート配線PL11Rは不純物領域FP11Rに接している。同様に、ゲート配線PL12Rがトランジスタ12DNR,12LPRのチャネル領域にゲート酸化膜(図示せず)を介して対面するように配置されており、更に当該ゲート配線PL12Rは不純物領域FP10Rに接している。また、ゲート配線PL11AR,PL12ARがアクセストランジスタ11ANR,12ANRのチャネル領域にゲート酸化膜(図示せず)を介して対面するようにそれぞれ配置されている。なお、ゲート配線PL11R,PL12R,PL11AR,PL12ARは例えば低抵抗のポリシリコンから成る。
【0015】
不純物領域FN32R等及びゲート配線PL11R,PL12R,PL11AR,PL12ARを覆って層間絶縁膜(図示せず)が配置されている。この層間絶縁膜には不純物領域FN32R,FN10R,FN20R,FN33R,FN11R,FN21R,FP12R,FP13Rに至るコンタクトホールCRが形成されている。更に、当該層間絶縁膜には、ゲート配線PL11R及び不純物領域FN11Rがその内部に同時に露出するコンタクトホール(シェアードコンタクトホールとも呼ぶ)SCRが形成されており、同様にゲート配線PL12R及び不純物領域FN10Rがその内部に同時に露出するシェアードコンタクトホールSCRが形成されている。更に、当該層間絶縁膜には、ゲート配線PL11AR,PL12ARに至るコンタクトホール(ゲートコンタクトホールとも呼ぶ)GCRがそれぞれ形成されている。
【0016】
次に、図18及び図19を参照すれば分かるように、上記層間絶縁膜上には例えばアルミニウムから成る第1層目の配線1WR,1GR,1DR,1B1R,1B2R,1L1R,1L2Rが配置されている。
【0017】
そして、2つの配線1WRはゲートコンタクトホールGCRを介してゲート配線PL11AR,PL12ARにそれぞれ接しており、2つの配線1GRはコンタクトホールCRを介して不純物領域FN32R,FN33Rにそれぞれ接している。また、2つの配線1DRはコンタクトホールCRを介して不純物領域FP12R,FP13Rにそれぞれ接している。また、配線1B1R,1B2RはコンタクトホールCRを介して不純物領域FN20R,FN21Rにそれぞれ接している。
【0018】
配線1L1RはコンタクトホールCR及びシェアードコンタクトホールSCRを介して不純物領域FN10R,FP10R及びゲート配線PL12Rに接している。同様に、配線1L2RはコンタクトホールCR及びシェアードコンタクトホールSCRを介して不純物領域FN11R,FP11R及びゲート配線PL11Rに接している。
【0019】
そして、これらの配線1WR,1GR,1DR,1B1R,1B2R,1L1R,1L2Rを覆って層間絶縁膜(図示せず)が配置されている。当該層間絶縁膜にはビアホール1TRが形成されており、配線1WR,1GR,1DR,1B1R,1B2R上にビアホール1TRが設けられている。
【0020】
次に、図19及び図20を参照すれば分かるように、第1層目の配線1WR,1GR,1DR,1B1R,1B2R,1L1R,1L2Rを覆う上記層間絶縁膜(図示せず)上に例えばアルミニウムから成る第2層目の配線2WR,2GR,2DR,2B1R,2B2Rが配置されている。配線2WR,2GR,2B1R,2B2Rはビアホール1TRを介して配線1WR,1GR,1B1R,1B2Rにそれぞれに接しており、配線2DRはビアホール1TRを介して2つの配線1DRに接している。
【0021】
そして、これらの配線2WR,2GR,2DR,2B1R,2B2Rを覆って層間絶縁膜(図示せず)が配置されており、当該層間絶縁膜には2つの配線2WR上にそれぞれビアホール2TRが形成されている。
【0022】
更に、図20及び図21を参照すれば分かるように、第2層目の配線2WR,2GR,2DR,2B1R,2B2Rを覆う上記層間絶縁膜(図示せず)上に例えばアルミニウムから成る第3層目の配線3WRが配置されており、当該配線3WRはビアホール2TRを介して2つの配線2WRに接している。
【0023】
なお、配線2B1R,2B2Rはビット線BL1R,BL2Rにそれぞれ対応し、配線3WRはワード線WLRに対応する。また、配線2GRは接地電位GNDに接続され、配線2DRは電源電位VDDに接続される。
【0024】
【発明が解決しようとする課題】
上述のような構造を有する従来の半導体記憶装置1Rでは、記憶ノード11bRは不純物領域FN10R,FP10Rを含んで構成され、記憶ノード12bRは不純物領域FN11R,FP11Rを含んで構成される。このため、これらの不純物領域FN10R,FP10R,FN11R,FP11Rにα線や中性子線が入射するとソフトエラーが発生する。特に、同じウェルWP1R,WP2Rに形成されたドライバトランジスタ11DNR,12DNR及びアクセストランジスタ11ANR,12ANRに属するN+型の不純物領域FN10R,FN11Rはソフトエラーの発生に大きく関わっている。なお、従来の半導体記憶装置1Rのソフトエラーに対する耐性は記憶ノード11bR,12bRの容量のみで決まるので、微細化に伴って記憶ノード11bR,12bRの容量が減少するとソフトエラー耐性も低下してしまう。
【0025】
本発明はかかる点に鑑みてなされたものであり、従来の半導体記憶装置1Rよりもソフトエラー耐性が向上した半導体記憶装置を提供することを目的とする。
【0026】
【課題を解決するための手段】
請求項1に記載の半導体記憶装置は、半導体基板と、前記半導体基板に形成されたメモリセルと、を備え、前記メモリセルは、第1入力端子及び第1出力端子を含むと共に、前記第1出力端子に接続された主端子を有する第1導電型の少なくとも1つのMISFETを第1ドライバトランジスタとして更に含む第1インバータと、前記第1出力端子に接続された第2入力端子及び前記第1入力端子に接続された第2出力端子を含むと共に、前記第2出力端子に接続された主端子を有する前記第1導電型の少なくとも1つのMISFETを第2ドライバトランジスタとして更に含む第2インバータと、前記第1出力端子に接続された主端子を有する前記第1導電型のMISFETから成る第1アクセストランジスタと、前記第2出力端子に接続された主端子を有する前記第1導電型のMISFETから成る第2アクセストランジスタと、を含み、前記半導体基板は、互いには接しないように形成された前記第1導電型とは反対の第2導電型の第1乃至第3ウェルを含んでおり、前記第1ウェルに前記第1及び第2アクセストランジスタの双方が形成されており、前記第2ウェルに前記第1ドライバトランジスタが形成されており、前記第3ウェルに前記第2ドライバトランジスタが形成されている。
【0027】
請求項2に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置であって、前記メモリセルと前記第2又は第3ウェルの側において隣接する隣のメモリセルを更に備え、前記メモリセルの前記第2又は第3ウェルは前記隣のメモリセルの前記第2及び第3ウェルのいずれかを兼ねている。
【0028】
請求項3に記載の半導体記憶装置は、請求項1又は請求項2に記載の半導体記憶装置であって、前記半導体基板は、前記第1ウェルと前記第2ウェルとの間に形成された前記第1導電型の第4ウェルと、前記第1ウェルと前記第3ウェルとの間に形成された前記第1導電型の第5ウェルと、を更に含む。
【0029】
請求項4に記載の半導体記憶装置は、請求項1乃至請求項3のいずれかに記載の半導体記憶装置であって、前記第1及び第2ドライバトランジスタそれぞれの前記少なくとも1つのMISFETは、並列接続された複数のMISFETを含み、前記第2、第1及び第3ウェルが定方向にこの順序で並んでおり、前記複数のMISFETの主端子にあたる不純物領域が前記定方向に直交する方向に並んでいる。
【0030】
請求項5に記載の半導体記憶装置は、請求項3に記載の半導体記憶装置であって、前記第1インバータは、前記第4ウェルに形成されており、前記第1出力端子に接続された主端子を有する前記第2導電型のMISFETを第1負荷トランジスタとして更に含み、前記第2インバータは、前記第5ウェルに形成されており、前記第2出力端子に接続された主端子を有する前記第2導電型のMISFETを第2負荷トランジスタとして更に含み、前記第2、第4、第1、第5及び第3ウェルが定方向にこの順序で並んでおり、前記第1及び第2負荷トランジスタを成す前記MISFETのゲートは前記定方向には並んでおらず、前記第1及び第2ドライバトランジスタ並びに前記第1及び第2アクセストランジスタを成すMISFETのゲートは、前記第1及び第2負荷トランジスタのいずれかの前記ゲートと前記定方向において並んでいる。
【0031】
請求項6に記載の半導体記憶装置は、請求項3に記載の半導体記憶装置であって、前記第1インバータは、前記第4ウェルに形成されており、前記第1出力端子に接続された主端子を有する前記第2導電型のMISFETを第1負荷トランジスタとして更に含み、前記第2インバータは、前記第5ウェルに形成されており、前記第2出力端子に接続された主端子を有する前記第2導電型のMISFETを第2負荷トランジスタとして更に含み、前記半導体記憶装置は、前記第1ドライバトランジスタ及び前記第1負荷トランジスタのゲートを形成する第1ゲート配線と、前記第2ドライバトランジスタ及び前記第2負荷トランジスタのゲートを形成する第2ゲート配線と、前記第1ドライバトランジスタ、第1負荷トランジスタ及び第1アクセストランジスタが有する前記第1出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第2ゲート配線、に第1コンタクトホールを介して接する第1配線と、前記第2ドライバトランジスタ、第2負荷トランジスタ及び第2アクセストランジスタが有する前記第2出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第1ゲート配線、に第2コンタクトホールを介して接する第2配線と、を更に備え、前記第2ゲート配線は前記第1アクセストランジスタの前記不純物領域に接しており、前記第1コンタクトホールは前記第2ゲート配線と前記第1アクセストランジスタの前記不純物領域とがその内部において同時に露出する第1シェアードコンタクトホールを含み、前記第1ゲート配線は前記第2アクセストランジスタの前記不純物領域に接しており、前記第2コンタクトホールは前記第1ゲート配線と前記第2アクセストランジスタの前記不純物領域とがその内部において同時に露出する第2シェアードコンタクトホールを含む。
【0032】
請求項7に記載の半導体記憶装置は、請求項3に記載の半導体記憶装置であって、前記第1インバータは、前記第4ウェルに形成されており、前記第1出力端子に接続された主端子を有する前記第2導電型のMISFETを第1負荷トランジスタとして更に含み、前記第2インバータは、前記第5ウェルに形成されており、前記第2出力端子に接続された主端子を有する前記第2導電型のMISFETを第2負荷トランジスタとして更に含み、前記半導体記憶装置は、前記第1ドライバトランジスタ及び前記第1負荷トランジスタのゲートを形成する第1ゲート配線と、前記第2ドライバトランジスタ及び前記第2負荷トランジスタのゲートを形成する第2ゲート配線と、前記第1ドライバトランジスタ、第1負荷トランジスタ及び第1アクセストランジスタが有する前記第1出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第2ゲート配線、に第1コンタクトホールを介して接する第1配線と、前記第2ドライバトランジスタ、第2負荷トランジスタ及び第2アクセストランジスタが有する前記第2出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第1ゲート配線、に第2コンタクトホールを介して接する第2配線と、を更に備え、前記第1及び第2ゲート配線は前記第2及び第1アクセストランジスタの前記不純物領域に接しておらず、前記第1及び第2コンタクトホールは前記不純物領域及び前記第1及び第2ゲート配線にそれぞれ設けられている。
【0033】
【発明の実施の形態】
<実施の形態1>
図1に実施の形態1に係る半導体記憶装置1を説明するための回路図を示す。なお、図1には1つのメモリセル10とこれに付随する2本の(1対の)ビット線BL1,BL2及び1本のワード線WLを示しているが、半導体記憶装置1は複数のメモリセル10、複数のビット線BL1,BL2、及び、複数のワード線WLを含んでいる。ここではメモリセル10としていわゆるシングルポートSRAM(Static Random Access Memory)のメモリセルを例に挙げて説明する。
【0034】
図1に示すように、メモリセル10は第1及び第2ドライバトランジスタ11DN,12DNと、第1及び第2負荷トランジスタ11LP,12LPと、第1及び第2アクセストランジスタ11AN,12ANとで構成されている。なお、アクセストランジスタはトランスファトランジスタ又はトランスファゲートとも呼ばれる。半導体記憶装置1では、これら6つのトランジスタ11DN,12DN,11LP,12LP,11AN,12ANがそれぞれ単一の電界効果トランジスタ(Field Effect Transistor;FET)から成る場合、より具体的にはドライバトランジスタ11DN,12DN及びアクセストランジスタ11AN,12ANがN型(Nチャネル型)のMOSFET(Metal−Oxide−Semiconductor FET)から成り、負荷トランジスタ11LP,12LPがP型(Pチャネル型)のMOSFETから成る場合を説明する。なお、MOS型に変えて一般的なMIS(Metal−Insulator−Semiconductor)型のFETも適用可能である。
【0035】
第1ドライバトランジスタ11DNと第1負荷トランジスタ11LPとは直列接続されてCMOS型の第1インバータ11を構成している。同様に、第2ドライバトランジスタ12DNと第2負荷トランジスタ12LPとは直列接続されてCMOS型の第2インバータ12を構成している。2つのインバータ11,12は電源電位VDDと接地電位GNDとの間に並列に接続される。
【0036】
より具体的には、電源電位VDDに負荷トランジスタ11LP,12LPのソースが接続されており、負荷トランジスタ11LP,12LPのドレインはドライバトランジスタ11DN,12DNのドレインにそれぞれ接続されており、ドライバトランジスタ11DN,12DNのソースは接地電位GNDに接続されている。また、ドライバトランジスタ11DN,12DNのゲートは負荷トランジスタ11LP,12LPのゲートに接続されている。
【0037】
なお、トランジスタ(MISFET)において、ソースとドレインとの間の電流経路、具体的には後述のチャネル領域(又はチャネル形成領域)CH(図7参照)が主経路を成し、ソース及びドレインをそれぞれ主端子と呼ぶことができる。なお、ゲートは制御端子とも呼ばれる。
【0038】
第1ドライバトランジスタ11DNと第1負荷トランジスタ11LPとの接続部分11bは、すなわち第1インバータ11の出力端子(ないしは第1出力端子)11bはアクセストランジスタ11ANの一方の主端子に接続されており、アクセストランジスタ11ANの他方の主端子は第1ビット線BL1に接続されている。更に、第1インバータ11の出力端子11bは第2インバータ12の入力端子(ないしは第2入力端子)12aに接続されている、すなわち2つのトランジスタ12DN,12LPのゲートに共通に接続されている。
【0039】
同様に、第2ドライバトランジスタ12DNと第2負荷トランジスタ12LPとの接続部分12b、すなわち第2インバータ12の出力端子(ないしは第2出力端子)12bはアクセストランジスタ12ANを介して第2ビット線BL2に接続されている。更に、第2インバータ12の出力端子12bは第1インバータ11の入力端子(ないしは第1入力端子)11aに接続されている。
【0040】
そして、第1及び第2アクセストランジスタ11AN,12ANのゲートは共にワード線WLに接続されている。
【0041】
インバータ11,12の出力端子11b,12bはメモリセル10のいわゆる記憶ノードにあたるので、便宜上、これらの記憶ノードを出力端子11b,12bと同じ符号を用いて記憶ノード11b,12bと呼ぶことにする。なお、記憶ノード11b,12bについては後に詳述する。
【0042】
次に半導体記憶装置1の具体的構造を図2〜図7のレイアウト図(平面図)及び図8の断面図を参照して説明する。なお、説明のために図2中から半導体記憶装置1の一部の要素を抜き出して図3〜図7に図示しており、図3及び図4中の8−8線における断面図を図8に図示している。また、説明の便宜上、半導体基板5の主面5Sに平行を成し且つ互いに直交する第1及び第2方向D1,D2を規定している。
【0043】
図2〜図6に示すように、例えばシリコンから成る半導体基板5の主面5S内には5つのウェルW2P,W4N,W1P,W5N,W3Pが形成されており、この順序で第1方向D1に並んでいる。なお、第1乃至第3ウェルW1P,W2P,W3PはP型であり、第4及び第5ウェルW4N,W5NはN型である。このとき、P型の第1及び第2ウェルW1P,W2P間にN型の第4ウェルW4Nが配置されており、P型の第1及び第3ウェルW1P,W3P間にN型の第5ウェルW5Nが配置されている。このように、同じ導電型のウェル同士が互いに接しないように形成されており、しかも異なる導電型のウェルが交互に配置されるので、各ウェルW1P,W2P,W3P,W4N,W5N間の電気的分離を確実にすることができる。
【0044】
そして、図3に示すように、P型の第1ウェルW1PにN型の第1及び第2アクセストランジスタ11AN,12ANの双方が形成されている。また、P型の第2ウェルW2PにN型の第1ドライバトランジスタ11DNが形成されており、P型の第3ウェルW3PにN型の第2ドライバトランジスタ12DNが形成されている。また、N型の第4ウェルW4NにP型の第1負荷トランジスタ11LPが形成されており、N型の第5ウェルW5NにP型の第2負荷トランジスタ12LPが形成されている。なお、各トランジスタ11DN,11LP,11AN,12DN,12LP,12ANは素子分離6(図8参照)、例えばLOCOSやトレンチ型素子分離によって分離されている。
【0045】
詳細には、P型の第1ウェルW1Pの主面5S内にN型MOSFETの主端子を成すN+型の不純物領域FN10,FN20,FN11,FN21が形成されている。なお、以下の説明において”FN”で始まる符号を付した不純物領域はN+型とする。
【0046】
より具体的には、第1アクセストランジスタ11ANの2つの不純物領域FN10,FN20は当該トランジスタ11ANのチャネル領域CHを介して第2方向D2に並んでおり、同様に第2アクセストランジスタ12ANの2つの不純物領域FN11,FN21は当該トランジスタ12ANのチャネル領域CHを介して第2方向D2に並んでいる。
【0047】
なお、第1アクセストランジスタ11ANの不純物領域FN10,FN20は第2アクセストランジスタ12ANの不純物領域FN11,FN21に比して第5ウェルW5Nの側に配置されている。また、不純物領域FN10,FN11は第1方向D1に並んでいる一方で、不純物領域FN20,FN21は第1方向D1に並んでいない。
【0048】
P型の第2ウェルW2Pの主面5S内には第1ドライバトランジスタ11DNの2つの不純物領域FN30,FN32が形成されており、これらの不純物領域FN30,FN32は当該トランジスタ11DNのチャネル領域CHを介して第2方向D2に並んでいる。
【0049】
同様に、P型の第3ウェルW3Pの主面5S内には第2ドライバトランジスタ12DNの2つの不純物領域FN31,FN33が形成されており、これらの不純物領域FN31,FN33は当該トランジスタ12DNのチャネル領域CHを介して第2方向D2に並んでいる。
【0050】
また、N型の第4ウェルW4Nの主面5S内にはP型の第1負荷トランジスタ11LPの主端子を成す2つのP+型不純物領域FP10,FP12が形成されており、これらの不純物領域FP10,12は当該トランジスタ11LPのチャネル領域CHを介して第2方向D2に並んで形成されている。なお、以下の説明において”FP”で始まる符号を付した不純物領域はP+型とする。
【0051】
同様に、N型の第5ウェルW5Nの主面5S内にはP型の第2負荷トランジスタ12LPの不純物領域FP11,FP13が形成されており、これらの不純物領域FP11,13は当該トランジスタ12LPのチャネル領域CHを介して第2方向D2に並んで形成されている。
【0052】
このとき、第1ドライバトランジスタ11DN、第1負荷トランジスタ11LP及び第1アクセストランジスタ11ANのチャネル領域CHが第1方向D1に並ぶように不純物領域FN32,FN30,FP12,FP10,FN20,FN10が配置されている。また、第2ドライバトランジスタ12DN、第2負荷トランジスタ12LP及び第2アクセストランジスタ12ANのチャネル領域CHが第1方向D1に並ぶように、不純物領域FN31,FN33,FP11,FP13,FN11,FN21が配置されている。
【0053】
なお、不純物領域FN32,FP12,FN20が第1方向D1に並んでおり、不純物領域FN33,FP13,FN21が第1方向D1に並んでいる。また、不純物領域FN30,FP10,FN11,FN10,FP11,FN31が第1方向D1に並んでいる。
【0054】
そして、図3に示すように、平面視においてゲート配線(ないしは第1ゲート配線)PL11がウェルW2P,W4N,W1P上を第1方向D1に延在している。このとき、ゲート配線PL11は第1ドライバトランジスタ11DN及び第1負荷トランジスタ11LPの両チャネル領域CHにゲート酸化膜(図示せず)を介して対面するように配置されており、ゲート配線PL11のうちでチャネル領域CHに対面する部分がトランジスタ11DN,11LPのゲートG(図7参照)にあたる。
【0055】
ここで、図7に例示する第1ドライバトランジスタ11DNにおいてゲートGの第1方向D1の寸法がゲート幅WGであり、チャネル幅に対応する。他のトランジスタ11LP,11AN,12DN,12LP,12ANにおいても同様である。
【0056】
図3に戻り、ゲート配線PL11は第1ウェルW1P上で第2方向D2に曲がっており、第2アクセストランジスタ12ANの不純物領域FN11に接している(図8参照)。なお、ゲート配線PL11は上述の部分以外では素子分離6上に配置されている。このようなゲート配線PL11によって第1ドライバトランジスタ11DN及び第1負荷トランジスタ11LPの両ゲートGが共通に接続されると共に、当該両ゲートGが第2アクセストランジスタ12ANの主端子に接続される(図1参照)。
【0057】
同様に、平面視においてゲート配線(ないしは第2ゲート配線)PL12がウェルW3P,W5N,W1P上を第1方向D1に延在しており、ゲート配線PL12は第2ドライバトランジスタ12DN及び第2負荷トランジスタ12LPの両チャネル領域CHにゲート酸化膜(図示せず)を介して対面している。更に、ゲート配線PL12は第1アクセストランジスタ11ANの不純物領域FN10に接している。このようなゲート配線PL12によって第2ドライバトランジスタ12DN及び第2負荷トランジスタ12LPの両ゲートGが共通に接続されると共に、当該両ゲートGが第1アクセストランジスタ11ANの主端子に接続される(図1参照)。
【0058】
また、ゲート配線PL11Aが平面視においてウェルW1P,W5N,W3P上を第1方向D1に延在しており、当該ゲート配線PL11Aは第1アクセストランジスタ11ANのチャネル領域CHにゲート酸化膜(図示せず)を介して対面するように配置されている。同様に、ゲート配線PL12Aが平面視においてウェルW1P,W4N,W2P上を第1方向D1に延在しており、当該ゲート配線PL12Aは第2アクセストランジスタ12ANのチャネル領域CHにゲート酸化膜(図示せず)を介して対面するように配置されている。
【0059】
このとき、2つのゲート配線PL11,PL11Aが全体として直線的に並んでおり、同様に2つのゲート配線PL12,PL12Aが全体として直線的に並んでいる。換言すれば、トランジスタ11DN,11LP,11ANのゲートGが第1方向D1に並んでおり、又、トランジスタ12DN,12LP,12ANのゲートGが第1方向D1に並んでいる。なお、2つの負荷トランジスタ11LP,12LPのゲートGは第1方向D1には並んでいない。
【0060】
なお、ゲート配線PL11,PL12,PL11A,PL12Aは例えば低抵抗のポリシリコンから成る。
【0061】
不純物領域FN32等及びゲート配線PL11,PL12,PL11A,PL12Aを覆って半導体基板5の主面5S上に層間絶縁膜7(図8参照)が配置されている。この層間絶縁膜7にはコンタクトホールC,SC,GCが形成されており、コンタクトホールCは不純物領域FN30,FN32,FP10,FP12,FN21,FN20,FP11,FP13,FN31,FN33上に設けられている。
【0062】
そして、ゲート配線PL11と不純物領域FN11とが接している部分付近上にコンタクトホール(シェアードコンタクトホールとも呼ぶ)SCが設けられており(図8参照)、当該シェアードコンタクトホールSC内にはゲート配線PL11及び不純物領域FN11が同時に露出している。同様に、ゲート配線PL12及び不純物領域FN10がその内部において同時に露出するようにシェアードコンタクトホールSCが形成されている。
【0063】
また、ゲート配線PL11A,PL12A上にはコンタクトホール(ゲートコンタクトホールとも呼ぶ)GCが設けられている。なお、ゲートコンタクトホールGCは平面視においてウェルW2P,W3P上に形成されている。
【0064】
図3、図4及び図8を参照すれば分かるように、層間絶縁膜7上には例えばアルミニウムから成る第1層目の配線1G,1W,1D,1B1,1B2,1L1,1L2が配置されている。そして、これらの配線1G,1W,1D,1B1,1B2,1L1,1L2を覆って層間絶縁膜(図示せず)が配置されており、当該層間絶縁膜にはビアホール1Tが形成されている。
【0065】
詳細には、2つの配線1Gはそれぞれ平面視においてウェルW2P,W3P上を第1方向D1に延在している。一方の配線1GはコンタクトホールCを介して不純物領域FN32に接しており、他方の配線1GはコンタクトホールCを介して不純物領域FN33に接している。そして、各配線1G上にビアホール1Tが設けられている。
【0066】
2つの配線1Wはそれぞれ平面視においてウェルW2P,W3P上を第1方向D1に延在している。一方の配線1WはゲートコンタクトホールGCを介してゲート配線PL11Aに接しており、他方の配線1WはゲートコンタクトホールGCを介してゲート配線PL12Aに接している。そして、各配線1W上にビアホール1Tが設けられている。なお、配線1W上のビアホール1Tは配線1G上のそれよりも第1ウェルW1P寄りに配置されている。
【0067】
2つの配線1Dはそれぞれ平面視においてウェルW1P,W4N上及びウェルW1P,W5N上を第1方向D1に延在している。一方の配線1DはコンタクトホールCを介して不純物領域FP12に接しており、他方の配線1DはコンタクトホールCを介して不純物領域FP13に接している。そして、各配線1G上にビアホール1Tが形成されており、これらのビアホール1Tは平面視においてウェルW1P上に設けられている。
【0068】
配線1B1は平面視においてウェルW1P,W5N上を第1方向D1に延在しており、コンタクトホールCを介して不純物領域FN20に接している。同様に、配線1B2は平面視においてウェルW1P,W4N上を第1方向D1に延在しており、コンタクトホールCを介して不純物領域FN21に接している。そして、配線1B1,1B2上にビアホール1Tが形成されており、これらのビアホール1Tは平面視においてウェルW5N,W4N上にそれぞれ設けられている。
【0069】
配線(ないしは第1配線)1L1は平面視において、不純物領域FN30上から不純物領域FP10上まで第1方向D1に延在し、不純物領域FP10上からゲート配線PL12Aの側に向けて第2方向D2に延在し、ゲート配線PL12Aの手前で再び第1方向D1に延在してゲート配線PL12及び不純物領域FN10上のシェアードコンタクトホールSCへ至る。そして、配線1L1はコンタクトホール(ないしは第1コンタクトホール)C,SCを介して不純物領域FN30,FP10,FN10及びゲート配線PL12に接している。このとき、シェアードコンタクトホール(ないしは第1シェアードコンタクトホール)SCによって配線1L1はゲート配線PL12及び不純物領域FN10に同時に接する(図8参照)。なお、不純物領域FN30,FP10,FN10は第1ドライバトランジスタ11DN、第1負荷トランジスタ11LP及び第1アクセストランジスタ11ANにおいて第1インバータ11の出力端子11bに接続された主端子にあたる(図1参照)。
【0070】
同様に、配線(ないしは第2配線)1L2は平面視において、不純物領域FN31上から不純物領域FP11上まで第1方向D1に延在し、不純物領域FP11上からゲート配線PL11Aの側に向けて第2方向D2に延在し、ゲート配線PL11Aの手前で再び第1方向D1に延在してゲート配線PL11及び不純物領域FN11上のシェアードコンタクトホールSCへ至る。そして、配線1L2はコンタクトホール(ないしは第2コンタクトホール)C,SCを介して不純物領域FN31,FP11,FN11及びゲート配線PL11に接している。このとき、シェアードコンタクトホール(ないしは第2シェアードコンタクトホール)SCによって配線1L2はゲート配線PL11及び不純物領域FN11に同時に接する(図8参照)。なお、不純物領域FN31,FP11,FN11は第2ドライバトランジスタ12DN、第2負荷トランジスタ12LP及び第2アクセストランジスタ12ANにおいて第2インバータ12の出力端子12bに接続された主端子にあたる(図1参照)。
【0071】
このようなシェアードコンタクトホールSCによればメモリセル10を小さくすることができる。
【0072】
次に、図4及び図5を参照すれば分かるように、第1層目の配線1G,1W,1D,1B1,1B2,1L1,1L2を覆う上記層間絶縁膜(図示せず)上に例えばアルミニウムから成る第2層目の配線2G,2W,2D,2B1,2B2が配置されている。そして、これらの配線2G,2W,2D,2B1,2B2を覆って層間絶縁膜(図示せず)が配置されており、当該層間絶縁膜にはビアホール2Tが形成されている。
【0073】
詳細には、配線2Gは平面視において各ウェルW2P,W3P上をそれぞれ第2方向D2に延在しており、各配線2Gはそれぞれビアホール1Tを介して直下の配線1Gに接している。同様に、配線2Wは平面視において各ウェルW2P,W3P上をそれぞれ第2方向D2に延在しており、各配線2Wはそれぞれビアホール1Tを介して直下の配線1Wに接している。各配線2W上にはビアホール2Tが設けられており、これらのビアホール2Tは第1方向D1に並んでいる。また、配線2Dは平面視において第1ウェルW1P上を第2方向D2に延在しており、当該配線2Dはビアホール1Tを介して2つの配線1Dに接している。
【0074】
配線2B1,2B2は平面視においてウェルW5N,W4N上を第2方向D2にそれぞれ延在しており、ビアホール1Tを介して直下の配線1B1,1B2にそれぞれ接している。
【0075】
そして、図5及び図6を参照すれば分かるように、第2層目の配線2G,2W,2D,2B1,2B2を覆う上記層間絶縁膜(図示せず)上に例えばアルミニウムから成る第3層目の配線3Wが第1方向D1に延在している。配線3Wは平面視において2つのビアホール2T上を通り各ビアホール2Tを介して直下の両配線2Wに接している。
【0076】
なお、2つ以上のコンタクトホールCで例えば不純物領域FN32と配線1Gとを接続しても構わず、ビアホール1T,2Tについても同様である。
【0077】
このような構造の半導体記憶装置1において、配線2B1,2B2は第1及び第2ビット線BL1,BL2にそれぞれ対応し、配線3Wはワード線WLに対応する。また、配線2Gは接地電位GNDに接続され、配線2Dは電源電位VDDに接続される。
【0078】
さて、既述のようにインバータ11,12の出力端子11b,12bはメモリセル10のいわゆる記憶ノードにあたる。ここで、記憶ノード11b,12bとは、上記出力端子11b,12bと等電位の部分、及び、当該等電位の部分と低インピーダンスで接続されており出力端子11b,12bと略等電位の部分とする。
【0079】
具体的には、半導体記憶装置1において、記憶ノード11bは、配線1L1、不純物領域FN30,FP10,FN10(トランジスタ11DN,11LP,11ANにおいて出力端子11bに接続された主端子にあたる)、及び、ゲート配線PL12を含む。同様に、記憶ノード12bは、配線1L2、不純物領域FN31,FP11,FN11(トランジスタ12DN,12LP,12ANにおいて出力端子12bに接続された主端子にあたる)、及び、ゲート配線PL11を含む。
【0080】
半導体記憶装置1によれば以下のような効果が得られる。まず、第1ウェルW1Pに第1及び第2アクセストランジスタ11AN,12ANの双方が形成されているので、第1及び第2アクセストランジスタ11AN,12ANの不純物領域FN10,FN11(記憶ノード11b,12bを構成する)はいずれも単一のウェルW1P内に形成されている。このため、コモンモードノイズの効果により、ソフトエラー耐性を向上させることができる。換言すれば、一方の不純物領域FN10,FN11に入射したα線等による影響を2つのトランジスタ11AN,12ANに分散させることができ、これにより各トランジスタ11AN,12ANが受ける影響を小さくすることができる。
【0081】
しかも、記憶ノード11bを構成する不純物領域FN30,FP10,FN10は互いに電気的に分離されたウェルW2P,W4N,W1Pに分散して形成されているので、いずれかの不純物領域FN30,FP10,FN10にα線が入射しても該α線は残りの不純物領域FN30,FP10,FN10には不具合を発生させることがない。
【0082】
ところで、従来の半導体記憶装置1R(図16及び図18参照)ではドライバトランジスタ11DNR,12DNRとアクセストランジスタ11ANR,12ANRとは単一のウェルWP1R,WP2Rに形成されており、既述のようにこれらのトランジスタを成すN+型の不純物領域FN10R,FN11Rはソフトエラーの発生に大きく関わっている。
【0083】
これに対して半導体記憶装置1ではドライバトランジスタ11DNとアクセストランジスタ11ANとは、互いに接しない(しかもウェルW4Nが介在する)別個のウェルW2P,W1Pに形成されている。このとき、半導体記憶装置1によれば、従来のN+型不純物領域FN10Rが、別個のウェルW2P,W1Pに形成されたN+型の不純物領域FN30,FN10に分割されていると捉えられる。このように、従来の半導体記憶装置1Rにおいてソフトエラーの発生に大きく関与する部分が半導体記憶装置2では分割されているので、入射したα線等に対する記憶ノード11bの感度を従来の半導体記憶装置1Rに比して下げることができる。かかる点は記憶ノード12bについても同様である。つまり、ソフトエラー耐性を向上させることができる。
【0084】
ここで上述のコモンモードノイズの効果に鑑みれば、図9に示すように第1方向D1に隣接するメモリセル10,9でウェルを共有することにより、ソフトエラー耐性をいっそう高めることができる。なお、ここでは説明のために隣のメモリセルの符号に”9”を用いるが、当該メモリセル9の構造は既述のメモリセル10と同様とする。
【0085】
具体的には、図9に示す構造では、隣のメモリセル9はメモリセル10の第2ウェルW2P側に形成されており、メモリセル10の第2ウェルW2Pに当該メモリセル10の第1ドライバトランジスタ11DNが形成されていると共に隣のメモリセル9の第2ドライバトランジスタ12DNが形成されている。すなわち、メモリセル10の第2ウェルW2Pは隣のメモリセル9の第3ウェルW3Pを兼ねている。
【0086】
同様に、メモリセル10の第3ウェルW3Pを当該第3ウェルW3P側において隣接する隣のメモリセル9の第2ウェルW2Pを兼ねるように構成しても良い。
【0087】
また、メモリセル10と隣のメモリセル9とが互いに線対称にレイアウトされる場合には、メモリセル10の第2ウェルW2Pを隣のメモリセル9の第2ウェルW2Pを兼ねるように構成することも可能であるし、又、両メモリセル10,9で第3ウェルW3Pを兼ねるように構成することも可能である。
【0088】
また、既述のように(図3参照)、トランジスタ11DN,11LP,11ANのゲートGが第1方向D1に並んでおり、又、トランジスタ12DN,12LP,12ANのゲートGが第1方向D1に並んでいる。また、2つの負荷トランジスタ11LP,12LPのゲートGは第1方向D1には並んでいない。すなわち、トランジスタ11DN,11LP,11AN,12DN,12LP,12ANのゲートGは2列に並んでいる。このため、半導体記憶装置1によれば高速動作及び低消費電力が可能である。これは以下の理由に依る。
【0089】
例えば全てのトランジスタ11DN,11LP,11AN,12DN,12LP,12ANのゲートGが第1方向D1に並んでいる場合、ゲート配線PL11,PL12,PL11A,PL12Aを蛇行させる必要があり、このためメモリセル10の第1方向D1の寸法が大きくなってしまう。逆に、例えば全てのゲートGが第1方向D1に並んでいない場合、メモリセル10の第2方向D2の寸法が大きくなってしまう。つまり、半導体記憶装置1によれば、第1方向D1の寸法が大きくなるのを抑えると同時に第2方向D2の寸法が大きくなるのも抑えることができる。これにより第1方向D1に延在するワード線WL及び第2方向D2に延在するビット線BL1,BL2の双方の配線容量を同時に小さくすることができる。その結果、高速動作及び低消費電力が可能になる。
【0090】
なお、半導体記憶装置1は従来の半導体記憶装置1Rに対して製造ステップを増やすことなく製造可能である。
【0091】
<実施の形態2>
図10に実施の形態2に係る半導体記憶装置2を説明するための回路図を示す。図10と図1とを比較すれば分かるように、半導体記憶装置2は既述の半導体記憶装置1においてドライバトランジスタ11DN,12DNをドライバトランジスタ21DN,22DNに変えた構造を有している。なお、その他の構造は半導体記憶装置1,2において同様であるため同等の要素には既述の符号を用いることにする。
【0092】
詳細には、半導体記憶装置2のメモリセル20において第1ドライバトランジスタ21DNは2つのN型MOSFET21DN1,21DN2で構成され、これら2つのMOSFET21DN1,21DN2はソース同士およびドレイン同士が接続されている、すなわち並列接続されている。この第1ドライバトランジスタ21DNは第1負荷トランジスタ11LPと共にメモリセル20の第1インバータ21を構成している。なお、上記2つのMOSFET21DN1,21DN2の両ゲートは第1負荷トランジスタ11LPのゲートに接続されている。
【0093】
同様に、メモリセル20の第2ドライバトランジスタ22DNは並列接続された2つのN型MOSFET22DN1,22DN2で構成され、この第2ドライバトランジスタ22DNは第2負荷トランジスタ12LPと共にメモリセル20の第2インバータ22を構成している。
【0094】
次に半導体記憶装置2の具体的構造を図11〜図15のレイアウト図(平面図)を参照して説明する。なお、図12〜図15には図11中から半導体記憶装置2の一部を抜き出して図示している。
【0095】
図11〜図15に示すように、半導体記憶装置2においても既述の半導体記憶装置1と同様に、半導体基板5の主面5S内に5つのウェルW2P,W4N,W1P,W5N,W3Pが形成されており、この順序で第1方向D1に並んでいる。
【0096】
そして、図12に示すように、既述の半導体記憶装置1と同様に、P型の第1ウェルW1PにN型の第1及び第2アクセストランジスタ11AN,12ANの双方が形成されている。また、P型の第2ウェルW2Pに第1ドライバトランジスタ21を成す2つのN型MOSFET21DN1,21DN2が形成されており、同様にP型の第3ウェルW3Pに第2ドライバトランジスタ22を成す2つのN型MOSFET22DN1,22DN2が形成されている。また、既述の半導体記憶装置1と同様に、N型の第4及び第5ウェルW4N,W5NにP型の第1及び第2負荷トランジスタ11LP,12LPがそれぞれ形成されている。
【0097】
詳細には、P型の第1ウェルW1P内には、第1アクセストランジスタ11ANの2つの不純物領域FN10,FN20が当該トランジスタ11ANのチャネル領域CHを介して第2方向D2に並んで形成されており、同様に第2アクセストランジスタ12ANの2つの不純物領域FN11,FN21が当該トランジスタ12ANのチャネル領域CHを介して第2方向D2に並んで形成されている。このとき、半導体記憶装置2では、これら4つの不純物領域FN10,FN20,FN11,FN21は第1方向D1に並ばないように配置されている。また、半導体記憶装置2では、第1アクセストランジスタ11ANの不純物領域FN10,FN20は第2アクセストランジスタ12ANの不純物領域FN11,FN21に比して第4ウェルW4Nの側に配置されている。
【0098】
P型の第2ウェルW2Pの主面5S内には3つの不純物領域FN321,FN30,FN322が第2方向D2に並んで形成されている。より具体的には、不純物領域FN321,FN30はMOSFET21DN1のチャネル領域CHを介して配置されており、不純物領域FN30,FN322はMOSFET21DN2のチャネル領域CHを介して配置されている。このとき、不純物領域FN30は2つのMOSFET21DN1,21DN2で共有される。
【0099】
同様に、P型の第3ウェルW3Pの主面5S内には3つの不純物領域FN331,FN31,FN332が第2方向D2に並んで形成されている。より具体的には、不純物領域FN331,FN31はMOSFET22DN1のチャネル領域CHを介して配置されており、不純物領域FN31,FN332はMOSFET22DN2のチャネル領域CHを介して配置されている。このとき、不純物領域FN31は2つのMOSFET22DN1,22DN2で共有される。
【0100】
また、N型の第4ウェルW4N内には第1負荷トランジスタ11LPの2つの不純物領域FP10,FP12が当該トランジスタ11LPのチャネル領域CHを介して第2方向D2に並んで形成されており、同様にN型の第5ウェルW5N内には第2負荷トランジスタ12LPの2つの不純物領域FP11,FP13が当該トランジスタ12LPのチャネル領域CHを介して第2方向D2に並んで形成されている。
【0101】
このとき、第1ドライバトランジスタ21DNのMOSFET21DN1、第1負荷トランジスタ11LP及び第2アクセストランジスタ12ANのチャネル領域CHが第1方向D1に並ぶように、不純物領域FN321,FN30,FP12,FP10,FN21,FN11が配置されている。また、第2ドライバトランジスタ22DNのMOSFET22DN1、第2負荷トランジスタ12LP及び第1アクセストランジスタ11ANのチャネル領域CHが第1方向D1に並ぶように、不純物領域FN331,FN31,FP13,FP11,FN20,FN10が配置されている。
【0102】
なお、不純物領域FN321,FP12,FN21は第1方向D1に並んでおり、同様に不純物領域FN331,FP13,FN20が第1方向D1に並んでいる。また、不純物領域FN30,FP10,FN11は第1方向D1に並んでおり、同様に不純物領域FN31,FP11,FN10が第1方向D1に並んでいる。また、不純物領域FN322は2つの不純物領域FN10,FN20に対向するように形成されており、同様に不純物領域332は2つの不純物領域FN11,FN21に対向するように形成されている。
【0103】
更に、図12に示すように、ゲート配線PL11がMOSFET21DN1及び第1負荷トランジスタ11LPの両チャネル領域CHにゲート酸化膜(図示せず)を介して対面するように第1方向D1に延在している。なお、平面視において、ゲート配線PL11はウェルW1P上へ更に延在し、続いて不純物領域FN10へ向けて第2方向D2に延在し、再び第1方向D1に延在して不純物領域FN11付近へ至る。但し、半導体記憶装置2ではゲート配線PL11は不純物領域FN11に接していない。半導体記憶装置2においては、ゲート配線PL11は平面視上ウェルW2P,W4N間の境界付近で枝分かれして不純物領域FN30,FP10間を第2方向D2に延在し、続いて第1方向D1に延在してMOSFET21DN2のチャネル領域CHにゲート酸化膜(図示せず)を介して対面している。このようなゲート配線PL11によって3つのトランジスタ21DN1,21DN2,11LPのゲートGが共通に接続される(図10参照)。
【0104】
同様に、ゲート配線PL12がMOSFET22DN1及び第2負荷トランジスタ12LPの両チャネル領域CHにゲート酸化膜(図示せず)を介して対面するように第1方向D1に延在している。なお、平面視において、ゲート配線PL12はウェルW1P上へ更に延在し、続いて不純物領域FN11へ向けて第2方向D2に延在し、再び第1方向D1に延在して不純物領域FN10付近へ至る。但し、半導体記憶装置2ではゲート配線PL12は不純物領域FN10に接していない。半導体記憶装置2においては、ゲート配線PL12は平面視上ウェルW3P,W5N間の境界付近で枝分かれして不純物領域FN31,FP11間を第2方向D2に延在し、続いて第1方向D1に延在してMOSFET22DN2のチャネル領域CHにゲート酸化膜(図示せず)を介して対面している。このようなゲート配線PL12によって3つのトランジスタ22DN1,22DN2,12LPのゲートGが共通に接続される(図10参照)。
【0105】
また、ゲート配線PL11Aが、アクセストランジスタ11ANのチャネル領域CHにゲート酸化膜(図示せず)を介してそれぞれ対面するように、平面視においてウェルW1P,W4N上を第1方向D1に延在している。同様に、ゲート配線PL12Aが、アクセストランジスタ12ANのチャネル領域CHにゲート酸化膜(図示せず)を介してそれぞれ対面するように、平面視においてウェルW1P,W5N上を第1方向D1に延在している。なお、ゲート配線PL11A,PL12Aは平面視上ウェルW4N,W5N上で不純物領域FP10,FP11へ向けて第2方向D2に延在している。
【0106】
このとき、半導体記憶装置2では、トランジスタ21DN1,11LP,12ANのゲートGが第1方向D1に並んでおり、又、トランジスタ22DN1,12LP,11ANのゲートGが第1方向D1に並んでいる。なお、2つの負荷トランジスタ11LP,12LPのゲートGは第1方向D1には並んでいない。
【0107】
不純物領域FN321等及びゲート配線PL11,PL12,PL11A,PL12Aを覆って半導体基板5の主面5S上に層間絶縁膜7(図8参照)が配置されている。この層間絶縁膜7にはコンタクトホールC,GCが形成されており、コンタクトホールCは不純物領域FN321,FN30,FN322,FP10,FP12,FN10,FN20,FN11,FN21,FP11,FP13,FN331,FN31,FN332上に設けられている。また、平面視上ウェルW1P上においてゲート配線PL11,PL12上にゲートコンタクトホールGCが設けられており、平面視上ウェルW4N,W5N上においてゲート配線PL11A,PL12A上にそれぞれゲートコンタクトホールGCが設けられている。
【0108】
なお、半導体記憶装置2において、不純物領域FN321,FP12,FN21,FN332上のコンタクトホールCが第1方向D1に並んでおり、又、不純物領域FN30,FP10,FN11上のコンタクトホールC及びゲート配線PL11,PL12A上のゲートコンタクトホールGCが第1方向D1に並んでいる。同様に、不純物領域FN331,FP13,FN20,FN322上のコンタクトホールCが第1方向D1に並んでおり、又、不純物領域FN31,FP11,FN10上のコンタクトホールC及びゲート配線PL12,PL11A上のゲートコンタクトホールGCが第1方向D1に並んでいる。
【0109】
そして、図12及び図13を参照すれば分かるように、層間絶縁膜7上には第1層目の配線1G,1W,1D,1B1,1B2,1L1,1L2が配置されている。そして、これらの配線1G,1W,1D,1B1,1B2,1L1,1L2を覆って層間絶縁膜(図示せず)が配置されており、当該層間絶縁膜にはビアホール1Tが形成されている。
【0110】
詳細には、平面視において各不純物領域FN321,FN322,FN331,FN332上にそれぞれ配線1Gが配置されており、これら4つの配線1GはコンタクトホールCを介して下方の不純物領域FN321,FN322,FN331,FN332にそれぞれ接している。なお、配線1Gは第1方向D1に延在している。各配線1G上には第4及び第5ウェルW4N,W5Nから遠い側にビアホール1Tが設けられており、同じウェル上に配置された2つのビアホール1Tは第2方向D2に並んでいる。
【0111】
また、配線1W,1D,1B1,1B2は半導体記憶装置1と同様に配置されている。すなわち、配線1Wは平面視上ゲート配線PL11A,PL12A上にそれぞれ配置されており、ゲートコンタクトホールGCを介してゲート配線PL11A,PL12Aにそれぞれ接している。また、配線1Dは平面視上不純物領域FP12,FP13上にそれぞれ配置されており、コンタクトホールCを介して不純物領域FP12,FP13にそれぞれ接している。また、配線1B1,1B2は平面視上不純物領域FN20,FN21上にそれぞれ配置されており、コンタクトホールCを介して不純物領域FN20,FN21にそれぞれ接している。なお、配線1W,1D,1B1,1B2は第1方向D1に延在している。
【0112】
なお、配線1W上のビアホール1TはウェルW2P,W4Nの境界付近上及びウェルW3P,W5Nの境界付近上に設けられており、配線1D上のビアホール1Tは共にウェルW1P上に設けられており、配線1B1,1B2上のビアホール1TはウェルW4N,W5N上にそれぞれ設けられている。
【0113】
配線1L1,1L2が接続する不純物領域及びゲート配線は半導体記憶装置1,2で同じである。具体的には、配線1L1は平面視において、不純物領域FN30上から第1方向D1に延在し、不純物領域FP10上を通りウェルW1P上へ至る。そして、配線1L1はウェルW1P上においてゲート配線PL11Aへ向けて第2方向D2に延在し、ゲート配線PL11Aの手前で再び第1方向D1へ向きを変え、不純物領域FN10上を通り、ゲート配線PL12上のゲートコンタクトホールGC上へ至る。当該配線1L1はコンタクトホール(ないしは第1コンタクトホール)C,GCを介して不純物領域FN30,FP10,FN10及びゲート配線PL12に接している。
【0114】
同様に、配線1L2は平面視において、不純物領域FN31上から第1方向D1に延在し、不純物領域FP11上を通りウェルW1P上へ至る。そして、配線1L2はウェルW1P上においてゲート配線PL12Aへ向けて第2方向D2に延在し、ゲート配線PL12Aの手前で再び第1方向D1へ向きを変え、不純物領域FN11上を通り、ゲート配線PL11上のゲートコンタクトホールGC上へ至る。当該配線1L2はコンタクトホール(ないしは第2コンタクトホール)C,GCを介して不純物領域FN31,FP11,FN11及びゲート配線PL11に接している。
【0115】
なお、半導体記憶装置2のようにゲート配線PL11,PL12が不純物領域FN11,FN10に接していない場合にはシェアードコンタクト構造(図3,図8参照)を適用できないが、不純物領域FN11,FN10とゲート配線PL11,PL12との間の電気的接続は配線1L1,1L2によって可能である。
【0116】
次に、図13及び図14を参照すれば分かるように、第1層目の配線1G,1W,1D,1B1,1B2,1L1,1L2を覆う上記層間絶縁膜(図示せず)上に第2層目の配線2G,2W,2D,2B1,2B2が半導体記憶装置1(図5参照)と同様に配置されている。配線2G,2W,2D,2B1,2B2はビアホール1Tを介して下方の配線1G,1W,1D,1B1,1B2にそれぞれ接している。なお、半導体記憶装置2では各配線2Gの下方に2つの配線1Gが在り、各配線1Gはこれら2つの配線1Gの双方に接している。
【0117】
そして、これらの配線2G,2W,2D,2B1,2B2を覆って層間絶縁膜(図示せず)が配置されており、当該層間絶縁膜には配線2W上にビアホール2Tが形成されている。
【0118】
図14及び図15を参照すれば分かるように、第2層目の配線2G,2W,2B1,2B2,2Dを覆う上記層間絶縁膜(図示せず)上に第3層目の配線3Wが既述の半導体記憶装置1(図6参照)と同様に配置されており、各ビアホール2Tを介して下方の各配線2Wに接している。
【0119】
半導体記憶装置2によれば、半導体記憶装置1と同様の効果と共に、以下の効果が得られる。
【0120】
第1ドライバトランジスタ21DNを並列接続された2つのMOSFET21DN1,21DN2で構成するので、第1ドライバトランジスタ21DNのチャネル幅(ゲート幅WG(図7参照)に対応する)を第1アクセストランジスタ11ANのそれよりも大きくすることができる。これは第2ドライバトランジスタ22DNについても同様である。ここで、(ドライバトランジスタの主電流(ソース−ドレイン間電流))/(アクセストランジスタの主電流)で与えられる値はメモリセル10の安定性を示す一つの指標となり、該値が大きいほどメモリセル10の安定性は高い。上記主電流は(チャネル幅)/(チャネル長)に比例する点に鑑みれば(ドライバトランジスタのチャネル幅)/(アクセストランジスタのチャネル幅)で与えられる値が大きいほどメモリセル10の安定性が高いので、メモリセル20は既述のメモリセル10よりも安定動作が可能である。
【0121】
しかも、2つのMOSFET21DN1,21DN2の不純物領域FN321,FN30,FN322は第2方向D2に並んでいるので、メモリセルの第1方向D1の寸法を抑えることができ、2つのMOSFET21DN1,21DN2を含んでいても小型化することができる。これは第2ドライバトランジスタ22DNについても同様である。
【0122】
このように半導体記憶装置2によれば安定性向上と小型化とを同時に図ることができる。また、小型化により、ビット線BL1,BL2及びワード線WLが短くてすむので、換言すればビット線BL1,BL2及びワード線WLの容量を小さくすることができるので、高速動作及び低消費電力が可能である。
【0123】
なお、第1及び第2ドライバトランジスタ21DN,22DNを並列接続された3つ以上のMOSFETで構成することも可能である。
【0124】
<変形例>
なお、半導体記憶装置1,2において負荷トランジスタ11AN,12ANに変えて高抵抗素子を用いることによりインバータ11,12,21,22をいわゆる高抵抗型インバータに変形することも可能である。
【0125】
また、各MOSFETの導電型(N型,P型)を互いに入れ替えても構わない。
【0126】
【発明の効果】
請求項1に係る発明によれば、第1ウェルに第1及び第2アクセストランジスタの双方が形成されているので、第1及び第2アクセストランジスタの主端子を成す不純物領域はいずれも第1ウェル内に形成されている。このため、コモンモードノイズの効果により、ソフトエラー耐性を向上させることができる。しかも、第1及び第2アクセストランジスタの不純物領域は第1ウェルに形成される一方で第1及び第2ドライバトランジスタの不純物領域は第1ウェルとは接しない第2及び第3ウェルにそれぞれ形成されているので、アクセストランジスタとドライバトランジスタとが同じウェルに形成された構造よりソフトエラー耐性を向上させることができる。
【0127】
請求項2に係る発明によれば、2つのメモリセルで共有するウェルには2つのドライバトランジスタが形成されているので、コモンモードノイズの効果により、ソフトエラー耐性を向上させることができる。
【0128】
請求項3に係る発明によれば、第1導電型のウェルと第2導電型のウェルとが交互に配置されるので、各ウェル間の電気的分離を確実にすることができる。
【0129】
請求項4に係る発明によれば、ドライバトランジスタを並列接続された複数のMISFETで構成するので、ドライバトランジスタのチャネル幅をアクセストランジスタのそれよりも大きくすることができ、これによりメモリセルの安定性を向上させることができる。しかも、上記複数のMISFETの不純物領域は第1乃至第3ウェルの配列方向(定方向)に直交する方向に並んでいるので、メモリセルの上記配列方向の寸法を抑えることができ、小型化することができる。すなわち、安定性向上と小型化とを同時に図ることができる。また、小型化により、メモリセル上方に延在する配線を短くすることができるので、換言すれば当該配線の容量を小さくすることができるので、高速動作及び低消費電力が可能になる。
【0130】
請求項5に係る発明によれば、第1乃至第5ウェルの配列方向(定方向)の寸法が大きくなるのを抑えると同時に上記配列方向に直交する方向の寸法が大きくなるのも抑えることができる。これにより上記配列方向に延在する配線及び上記直交する方向に延在する配線の双方の配線容量を同時に小さくすることができ、その結果、高速動作及び低消費電力が可能になる。
【0131】
請求項6に係る発明によれば、シェアードコンタクトホールの採用によりメモリセルを小さくすることができる。
【0132】
請求項7に係る発明によれば、シェアードコンタクトホールを用いない構造の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】実施の形態1に係る半導体記憶装置を説明するための回路図である。
【図2】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図3】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図4】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図5】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図6】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図7】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図8】実施の形態1に係る半導体記憶装置を説明するための断面図である。
【図9】実施の形態1に係る半導体記憶装置を説明するためのレイアウト図である。
【図10】実施の形態2に係る半導体記憶装置を説明するための回路図である。
【図11】実施の形態2に係る半導体記憶装置を説明するためのレイアウト図である。
【図12】実施の形態2に係る半導体記憶装置を説明するためのレイアウト図である。
【図13】実施の形態2に係る半導体記憶装置を説明するためのレイアウト図である。
【図14】実施の形態2に係る半導体記憶装置を説明するためのレイアウト図である。
【図15】実施の形態2に係る半導体記憶装置を説明するためのレイアウト図である。
【図16】従来の半導体記憶装置を説明するための回路図である。
【図17】従来の半導体記憶装置を説明するためのレイアウト図である。
【図18】従来の半導体記憶装置を説明するためのレイアウト図である。
【図19】従来の半導体記憶装置を説明するためのレイアウト図である。
【図20】従来の半導体記憶装置を説明するためのレイアウト図である。
【図21】従来の半導体記憶装置を説明するためのレイアウト図である。
【符号の説明】
1,2 半導体記憶装置、5 半導体基板、9,10,20 メモリセル、11,21 第1インバータ、11a,12a 第1,第2入力端子、11b,12b 第1,第2出力端子、11AN,12AN 第1,第2アクセストランジスタ、11DN,21DN 第1ドライバトランジスタ、11LP,12LP 第1,第2負荷トランジスタ、12,22 第2インバータ、12DN,22DN 第2ドライバトランジスタ、21DN1,21DN2,22DN1,22DN2 MOSFET(MISFET)、D1 第1方向(定方向)、D2 第2方向、FN,FP 不純物領域、G ゲート、PL11,PL12 第1,第2ゲート配線、1L1,1L2 第1,第2配線、W1P〜W2P P型のウェル(第1〜第3ウェル)、W4N,W5N N型のウェル(第4,第5ウェル)、C コンタクトホール、GC ゲートコンタクトホール、SC シェアードコンタクトホール。
Claims (7)
- 半導体基板と、
前記半導体基板に形成されたメモリセルと、を備え、
前記メモリセルは、
第1入力端子及び第1出力端子を含むと共に、前記第1出力端子に接続された主端子を有する第1導電型の少なくとも1つのMISFETを第1ドライバトランジスタとして更に含む第1インバータと、
前記第1出力端子に接続された第2入力端子及び前記第1入力端子に接続された第2出力端子を含むと共に、前記第2出力端子に接続された主端子を有する前記第1導電型の少なくとも1つのMISFETを第2ドライバトランジスタとして更に含む第2インバータと、
前記第1出力端子に接続された主端子を有する前記第1導電型のMISFETから成る第1アクセストランジスタと、
前記第2出力端子に接続された主端子を有する前記第1導電型のMISFETから成る第2アクセストランジスタと、を含み、
前記半導体基板は、互いには接しないように形成された前記第1導電型とは反対の第2導電型の第1乃至第3ウェルを含んでおり、
前記第1ウェルに前記第1及び第2アクセストランジスタの双方が形成されており、
前記第2ウェルに前記第1ドライバトランジスタが形成されており、
前記第3ウェルに前記第2ドライバトランジスタが形成されている、
半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記メモリセルと前記第2又は第3ウェルの側において隣接する隣のメモリセルを更に備え、
前記メモリセルの前記第2又は第3ウェルは前記隣のメモリセルの前記第2及び第3ウェルのいずれかを兼ねている、
半導体記憶装置。 - 請求項1又は請求項2に記載の半導体記憶装置であって、
前記半導体基板は、
前記第1ウェルと前記第2ウェルとの間に形成された前記第1導電型の第4ウェルと、
前記第1ウェルと前記第3ウェルとの間に形成された前記第1導電型の第5ウェルと、を更に含む、
半導体記憶装置。 - 請求項1乃至請求項3のいずれかに記載の半導体記憶装置であって、
前記第1及び第2ドライバトランジスタそれぞれの前記少なくとも1つのMISFETは、並列接続された複数のMISFETを含み、
前記第2、第1及び第3ウェルが定方向にこの順序で並んでおり、
前記複数のMISFETの主端子にあたる不純物領域が前記定方向に直交する方向に並んでいる、
半導体記憶装置。 - 請求項3に記載の半導体記憶装置であって、
前記第1インバータは、前記第4ウェルに形成されており、前記第1出力端子に接続された主端子を有する前記第2導電型のMISFETを第1負荷トランジスタとして更に含み、
前記第2インバータは、前記第5ウェルに形成されており、前記第2出力端子に接続された主端子を有する前記第2導電型のMISFETを第2負荷トランジスタとして更に含み、
前記第2、第4、第1、第5及び第3ウェルが定方向にこの順序で並んでおり、
前記第1及び第2負荷トランジスタを成す前記MISFETのゲートは前記定方向には並んでおらず、
前記第1及び第2ドライバトランジスタ並びに前記第1及び第2アクセストランジスタを成すMISFETのゲートは、前記第1及び第2負荷トランジスタのいずれかの前記ゲートと前記定方向において並んでいる、
半導体記憶装置。 - 請求項3に記載の半導体記憶装置であって、
前記第1インバータは、前記第4ウェルに形成されており、前記第1出力端子に接続された主端子を有する前記第2導電型のMISFETを第1負荷トランジスタとして更に含み、
前記第2インバータは、前記第5ウェルに形成されており、前記第2出力端子に接続された主端子を有する前記第2導電型のMISFETを第2負荷トランジスタとして更に含み、
前記半導体記憶装置は、
前記第1ドライバトランジスタ及び前記第1負荷トランジスタのゲートを形成する第1ゲート配線と、
前記第2ドライバトランジスタ及び前記第2負荷トランジスタのゲートを形成する第2ゲート配線と、
前記第1ドライバトランジスタ、第1負荷トランジスタ及び第1アクセストランジスタが有する前記第1出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第2ゲート配線、に第1コンタクトホールを介して接する第1配線と、
前記第2ドライバトランジスタ、第2負荷トランジスタ及び第2アクセストランジスタが有する前記第2出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第1ゲート配線、に第2コンタクトホールを介して接する第2配線と、を更に備え、
前記第2ゲート配線は前記第1アクセストランジスタの前記不純物領域に接しており、前記第1コンタクトホールは前記第2ゲート配線と前記第1アクセストランジスタの前記不純物領域とがその内部において同時に露出する第1シェアードコンタクトホールを含み、
前記第1ゲート配線は前記第2アクセストランジスタの前記不純物領域に接しており、前記第2コンタクトホールは前記第1ゲート配線と前記第2アクセストランジスタの前記不純物領域とがその内部において同時に露出する第2シェアードコンタクトホールを含む、
半導体記憶装置。 - 請求項3に記載の半導体記憶装置であって、
前記第1インバータは、前記第4ウェルに形成されており、前記第1出力端子に接続された主端子を有する前記第2導電型のMISFETを第1負荷トランジスタとして更に含み、
前記第2インバータは、前記第5ウェルに形成されており、前記第2出力端子に接続された主端子を有する前記第2導電型のMISFETを第2負荷トランジスタとして更に含み、
前記半導体記憶装置は、
前記第1ドライバトランジスタ及び前記第1負荷トランジスタのゲートを形成する第1ゲート配線と、
前記第2ドライバトランジスタ及び前記第2負荷トランジスタのゲートを形成する第2ゲート配線と、
前記第1ドライバトランジスタ、第1負荷トランジスタ及び第1アクセストランジスタが有する前記第1出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第2ゲート配線、に第1コンタクトホールを介して接する第1配線と、
前記第2ドライバトランジスタ、第2負荷トランジスタ及び第2アクセストランジスタが有する前記第2出力端子に接続された前記主端子にあたる不純物領域、並びに、前記第1ゲート配線、に第2コンタクトホールを介して接する第2配線と、を更に備え、
前記第1及び第2ゲート配線は前記第2及び第1アクセストランジスタの前記不純物領域に接しておらず、
前記第1及び第2コンタクトホールは前記不純物領域及び前記第1及び第2ゲート配線にそれぞれ設けられている、
半導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002199619A JP2004047529A (ja) | 2002-07-09 | 2002-07-09 | 半導体記憶装置 |
TW091134058A TW567587B (en) | 2002-07-09 | 2002-11-22 | Semiconductor memory |
US10/308,060 US6734573B2 (en) | 2002-07-09 | 2002-12-03 | Semiconductor memory having access transistors formed in a single well and driver transistors formed in wells different from the single well |
KR10-2003-0015666A KR100479278B1 (ko) | 2002-07-09 | 2003-03-13 | 반도체 기억 장치 |
DE10311085A DE10311085A1 (de) | 2002-07-09 | 2003-03-13 | Halbleiterspeicher |
CNB031199674A CN100343993C (zh) | 2002-07-09 | 2003-03-14 | 半导体存储器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002199619A JP2004047529A (ja) | 2002-07-09 | 2002-07-09 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004047529A true JP2004047529A (ja) | 2004-02-12 |
JP2004047529A5 JP2004047529A5 (ja) | 2005-10-27 |
Family
ID=29997126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002199619A Withdrawn JP2004047529A (ja) | 2002-07-09 | 2002-07-09 | 半導体記憶装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6734573B2 (ja) |
JP (1) | JP2004047529A (ja) |
KR (1) | KR100479278B1 (ja) |
CN (1) | CN100343993C (ja) |
DE (1) | DE10311085A1 (ja) |
TW (1) | TW567587B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006016403A1 (ja) * | 2004-08-10 | 2006-02-16 | Fujitsu Limited | 半導体記憶装置 |
WO2007063988A1 (ja) * | 2005-12-02 | 2007-06-07 | Nec Corporation | 半導体装置およびその製造方法 |
JP2011077556A (ja) * | 2011-01-12 | 2011-04-14 | Renesas Electronics Corp | 半導体装置 |
JP2011134839A (ja) * | 2009-12-24 | 2011-07-07 | Renesas Electronics Corp | 半導体装置 |
JP2011176174A (ja) * | 2010-02-25 | 2011-09-08 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4729861B2 (ja) * | 2004-04-02 | 2011-07-20 | 株式会社日立製作所 | 半導体記憶装置 |
JP2006269902A (ja) * | 2005-03-25 | 2006-10-05 | Oki Electric Ind Co Ltd | 半導体集積回路 |
CN1893084A (zh) * | 2005-07-07 | 2007-01-10 | 松下电器产业株式会社 | 半导体装置 |
US7196923B1 (en) | 2005-09-30 | 2007-03-27 | Intel Corporation | Bitcell layout |
JP2009534783A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | スタティック・ランダムアクセスメモリ・セル |
IT1397216B1 (it) * | 2009-12-29 | 2013-01-04 | St Microelectronics Srl | Dispositivo di memoria sram |
JP5588298B2 (ja) * | 2010-10-14 | 2014-09-10 | 株式会社東芝 | 半導体装置 |
US9029956B2 (en) * | 2011-10-26 | 2015-05-12 | Global Foundries, Inc. | SRAM cell with individual electrical device threshold control |
US9048136B2 (en) * | 2011-10-26 | 2015-06-02 | GlobalFoundries, Inc. | SRAM cell with individual electrical device threshold control |
KR102083388B1 (ko) * | 2013-09-24 | 2020-03-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5135882A (en) * | 1989-07-31 | 1992-08-04 | Micron Technology, Inc. | Technique for forming high-value inter-nodal coupling resistance for rad-hard applications in a double-poly, salicide process using local interconnect |
US5338963A (en) * | 1993-04-05 | 1994-08-16 | International Business Machines Corporation | Soft error immune CMOS static RAM cell |
JP3523762B2 (ja) * | 1996-12-19 | 2004-04-26 | 株式会社東芝 | 半導体記憶装置 |
US5774408A (en) * | 1997-01-28 | 1998-06-30 | Micron Technology, Inc. | DRAM architecture with combined sense amplifier pitch |
JP3807836B2 (ja) * | 1997-11-28 | 2006-08-09 | 株式会社ルネサステクノロジ | 半導体装置および半導体装置の製造方法 |
JP4565700B2 (ja) * | 1999-05-12 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6147899A (en) * | 1999-11-30 | 2000-11-14 | Stmicroelectronics, Inc. | Radiation hardened SRAM device having cross-coupled data cells |
-
2002
- 2002-07-09 JP JP2002199619A patent/JP2004047529A/ja not_active Withdrawn
- 2002-11-22 TW TW091134058A patent/TW567587B/zh not_active IP Right Cessation
- 2002-12-03 US US10/308,060 patent/US6734573B2/en not_active Expired - Fee Related
-
2003
- 2003-03-13 DE DE10311085A patent/DE10311085A1/de not_active Ceased
- 2003-03-13 KR KR10-2003-0015666A patent/KR100479278B1/ko not_active IP Right Cessation
- 2003-03-14 CN CNB031199674A patent/CN100343993C/zh not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006016403A1 (ja) * | 2004-08-10 | 2006-02-16 | Fujitsu Limited | 半導体記憶装置 |
WO2007063988A1 (ja) * | 2005-12-02 | 2007-06-07 | Nec Corporation | 半導体装置およびその製造方法 |
JP2011134839A (ja) * | 2009-12-24 | 2011-07-07 | Renesas Electronics Corp | 半導体装置 |
US8363456B2 (en) | 2009-12-24 | 2013-01-29 | Renesas Electronics Corporation | Semiconductor device |
JP2011176174A (ja) * | 2010-02-25 | 2011-09-08 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
JP2011077556A (ja) * | 2011-01-12 | 2011-04-14 | Renesas Electronics Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
KR20040005574A (ko) | 2004-01-16 |
TW567587B (en) | 2003-12-21 |
TW200401409A (en) | 2004-01-16 |
CN100343993C (zh) | 2007-10-17 |
US6734573B2 (en) | 2004-05-11 |
US20040007785A1 (en) | 2004-01-15 |
CN1467849A (zh) | 2004-01-14 |
DE10311085A1 (de) | 2004-01-29 |
KR100479278B1 (ko) | 2005-03-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2927463B2 (ja) | 半導体記憶装置 | |
US6924560B2 (en) | Compact SRAM cell with FinFET | |
US6606276B2 (en) | SRAM device using MIS transistors | |
JP2001352077A (ja) | Soi電界効果トランジスタ | |
US10153264B2 (en) | Static random access memory (SRAM) cell including fin-type transistor | |
JP2004047529A (ja) | 半導体記憶装置 | |
US7990756B2 (en) | Semiconductor memory device and method for manufacturing same | |
EP0426174B1 (en) | Semiconductor integrated circuit | |
US4771327A (en) | Master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings | |
JPH1032263A (ja) | Cmos型スタティックメモリ | |
JP2004071903A (ja) | 半導体装置 | |
JP4609907B2 (ja) | 半導体集積回路 | |
JP2001358232A (ja) | 半導体記憶装置 | |
US6407463B2 (en) | Semiconductor memory device having gate electrode, drain-drain contact, and drain-gate contact layers | |
US6455899B2 (en) | Semiconductor memory device having improved pattern of layers and compact dimensions | |
US6347048B2 (en) | Semiconductor memory device | |
JPS6386559A (ja) | 半導体記憶装置 | |
JP3363750B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2000036542A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2004006868A (ja) | 半導体集積回路装置 | |
JP3059607B2 (ja) | 半導体記憶装置およびその製造方法 | |
JPH0476950A (ja) | 半導体装置 | |
JPH0778984A (ja) | 半導体装置及びその製造方法 | |
JPS616855A (ja) | 相補型mos半導体装置 | |
JPS63129659A (ja) | メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050704 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050704 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20071128 |