JP5715716B2 - 半導体記憶装置 - Google Patents
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Description
以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。この実施の形態1は、本発明をDRAM回路に適用したものである。図1に本実施の形態1にかかる半導体記憶装置のDRAM回路100のチップの平面構成図の一例を示す。なお、図1は、DRAM回路100のチップのセンスアンプ領域の周辺、つまり、図10のセンスアンプ領域3周辺の平面模式図を示している。なお、図に示された符号のうち、図10と同じ符号を付した構成は、図10と同じか又は類似の構成を示している。また、図1のセンスアンプ領域3に形成される複数のセンスアンプとセンスアンプを駆動するドライバトランジスタの接続構成は図12と同様である。よって、以下の説明においても図12と同じ符号を用いた場合は、同じものを指すものとする。
以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。この実施の形態2は、実施の形態1と同様、本発明の半導体記憶装置をDRAM回路に適用したものである。図3に本実施の形態2にかかる半導体記憶装置のDRAM回路200の構成の一例を示す。また、図3のセンスアンプ領域3に形成される複数のセンスアンプとセンスアンプを駆動するドライバトランジスタの接続構成を図4に示す。なお、図に示された符号のうち、図1、図12と同じ符号を付した構成は、図1、図12と同じか又は類似の構成を示している。
以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。この実施の形態3は、実施の形態1、2と同様、本発明の半導体記憶装置をDRAM回路に適用したものである。図6に本実施の形態3にかかる半導体記憶装置のDRAM回路300の構成の一例を示す。なお、図に示された符号のうち、図1、図3と同じ符号を付した構成は、図1、図3と同じか又は類似の構成を示している。本実施の形態3と実施の形態2の異なる点は、PMOSトランジスタQP4が形成されるPMOSトランジスタ領域23の配置場所である。よって、本実施の形態3では、その部分を重点的に説明し、その他の実施の形態2と同様の部分は説明を省力する。
以下、本発明を適用した具体的な実施の形態4について、図面を参照しながら詳細に説明する。この実施の形態4は、実施の形態1、2、3と同様、本発明の半導体記憶装置をDRAM回路に適用したものである。図7に本実施の形態4にかかる半導体記憶装置のDRAM回路400の構成の一例を示す。なお、図に示された符号のうち、図1、図3、図6と同じ符号を付した構成は、図1、図3、図6と同じか又は類似の構成を示している。本実施の形態4と実施の形態2、3の異なる点は、PMOSトランジスタQP3、QP4のドレインを互いに共用する構成とした点である。よって、本実施の形態4では、その部分を重点的に説明し、その他の実施の形態2、3と同様の部分は説明を省力する。
2 メモリセルアレイ領域
3 センスアンプ領域
4 ワード線ドライバ領域
20 Nウェル領域
21、22、23、24 PMOSトランジスタ領域
30 Pウェル領域
31、32、33 NMOSトランジスタ領域
50 境界線(素子分離領域)
51 P型センスアンプ配列
52 N型センスアンプ配列
53、54、55、56 ドライバトランジスタ配列領域
61、62 ゲート電極
63 ドレイン拡散領域
64、65 ソース拡散領域
QP1〜QP4 PMOSトランジスタ
QN1〜QN3 NMOSトランジスタ
SA1、SA2、・・・ センスアンプ
Claims (1)
- ワード線の延伸方向である第1の方向に配列されるセンスアンプ列と、
前記第1の方向に並行して配列され、センスアンプに電圧を供給する第1導電型の第1ドライバトランジスタと第2導電型の第2ドライバトランジスタを含むドライバトランジスタ列と、
前記第1の方向から前記第1の方向に交差する方向に前記第1ドライバトランジスタと前記第2ドライバトランジスタの間を通って連続する素子分離領域と、
を備え、
前記センスアンプ列を構成する複数のセンスアンプの各々は、
第1導電型の第1および第2トランジスタとからなる第1センスアンプと、
第2導電型の第3および第4トランジスタとからなる第2センスアンプと、を有し、
前記ドライバトランジスタ列は、複数の前記第1センスアンプが前記第1の方向に配列された第1センスアンプ列と、複数の前記第2センスアンプが前記第1の方向に配列された第2センスアンプ列との間に配置され、
前記複数のセンスアンプの各々において、
前記第1トランジスタが形成されている領域と前記素子分離領域までの距離と、前記第2トランジスタが形成されている領域と前記素子分離領域までの距離はほぼ等しく、
前記第3トランジスタが形成されている領域と前記素子分離領域までの距離と、前記第4トランジスタが形成されている領域と前記素子分離領域までの距離はほぼ等しい半導体記憶装置。
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