CN1677564B

CN1677564B - 半导体存储器件

Info

Publication number: CN1677564B
Application number: CN2005100530691A
Authority: CN
Inventors: 秋山悟; 竹村理一郎; 河原尊之; 关口知纪
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2004-04-02
Filing date: 2005-03-07
Publication date: 2012-02-08
Anticipated expiration: 2025-03-07
Also published as: US7492655B2; US7843751B2; JP4729861B2; US20070187736A1; US20090180343A1; US7224629B2; US20110103136A1; US8199596B2; CN1677564A; JP2005293759A; US20050232044A1; KR101070552B1; KR20060043391A

Abstract

本发明提供一种半导体存储器件。在进行细微化时，读出放大器的偏置增加、读出时产生误动作，芯片的成品率降低。具有由多个下拉电路和一个上拉电路构成的读出放大电路。此外，在多个下拉电路中的一个下拉电路中，构成下拉电路的晶体管与构成另一个下拉电路的晶体管相比，沟道长度和沟道宽度这样的常数更大。另外，多个下拉电路中，晶体管常数大的下拉电路先被激活，之后再激活另一个下拉电路和上拉电路，从而进行读出。

Description

半导体存储器件

技术领域

本发明涉及半导体存储器件。尤其涉及低功率、高速、高集成的半导体存储器件和集成了逻辑电路与半导体存储器件的半导体器件的差动放大动作的部分。

背景技术

作为半导体存储器件之一的动态随机存取存储器(DynamicRandom Access Memory，下面记作DRAM)很多搭载在大型计算机、个人计算机的主存储器、像便携电话、数字相机这样的数字家电的工作存储器等我们日常使用的种种电子设备中。此外，随着近年来对设备低功耗化、高性能的需求，也强烈要求搭载的DRAM有低功率化、高速化、大容量化这样的高性能。

为实现高性能的DRAM，作为最有效的方式举出的是细微化在DRAM的存储器单元中使用的单元晶体管、单元电容器。通过细微化，可减小存储器单元。因此，数据线长度缩短，可降低数据线的寄生电容，从而可以低电压动作，实现低功率化。此外，由于可降低数据线的寄生电容，可进行高速的读出放大动作。另外，通过存储器的大容量化可实现设备的高性能化等、利用细微化受到的好处非常大。因此，不仅目前产品，今后开发的产品一般也会考虑通过细微化推进高性能化。

但是，像目前产品，在0.1mm节点或者其以下的0.065mm，0.045mm节点中，不仅是上述高性能化的效果，随着细微化的进行，还有各种副作用。所谓的副作用是由于利用细微化增加的元件特性偏差，在读出存储器单元的信号时产生的误动作。这里，元件特性的偏差是例如单元晶体管的阈值电压、从单元晶体管流出的漏电流的大小的分散值(与平均值的偏差)。这样，元件特性偏差大时，引起DRAM的数据保持特性恶化、芯片的成品率降低的问题。尤其，担心读出放大电路的阈值电压偏差在今后会明显增加。其理由是在近年来的DRAM中，存储器单元的数据线间距非常窄，因此需要将连接数据线的读出放大电路很小地布局并配置。因此，构成读出放大器的晶体管的加工误差增大，使得其成对晶体管的阈值电压的偏差增大了。一般地，该问题叫做读出放大器的偏置，是对于DRAM的性能产生非常大影响的事项之一。此外，读出放大器的偏置问题详细记载在非专利文献1中众所周知，降低偏置大大有利于提高DRAM的成品率。因此，为了通过细微化实现高性能，不仅通过工艺改善来降低加工误差很重要，构筑抑制读出放大偏置的电路对策也成为今后非常重要的技术。

作为近年来尝试解决这种问题的例子，在非专利文献2中公开了抵消读出放大器偏置的技术。该方法通过使用电流镜动作放大校正数据线的预充电电压，可实质上减小读出放大器的偏置。然而，该方法在读出放大器中追加的元件数非常多，使读出放大器的面积增大，导致芯片的大小增加。此外，还担心因驱动的控制信号也增多，定时裕度增加，从而速度也降低。还有，非专利文献3中公开了电荷输送型的读出放大器。该方法是经连接于数据线的开关晶体管，将读出放大器等周边电路中存储的电荷输送到存储器单元侧的数据线上，在读出放大器产生大的电位差的方法。因此，即便是读出放大器的偏置增大的情况下，可向读出放大器施加偏置以上的电位差，因此本质上在抗偏差能力强的低电压动作中是有利的。然而，该方法仍保留有追加的预充电电路和再写入用的开关晶体管等元件数多、导致芯片大小增加的问题。

【专利文献1】特开平7-226081号公报

【专利文献2】特开平2-146177号公报

【非专利文献1】Kiyoo Itoh，“VLSI Memory Chip Design”，pp.195-247，Springer，2001

【非专利文献2】Sang Hoon Hong et al.，ISSCC2002 Dig.Tech.Papers，pp.154-155

【非专利文献3】Jae-Yoon Simm et al.，2003Symposium on VLSICircuits Dig.Tech.Papers，pp.289-292

发明内容

根据这种状况，本发明要解决问题是实现追加元件数少、可高速动作并且可降低读出放大器的偏置的读出放大电路。

为解决上述问题，本发明的发明者们在本申请之前就读出放大器的偏置对读出动作产生的影响和通过最小限度的晶体管追加可实现的、能降低偏置的读出放大器的构成进行了研讨。

图18是表示代表性的DRAM的电路结构的图。图18中，存储器单元MC由漏极与数据线DBL连接的访问晶体管TN0和电极的片侧与访问晶体管TN0的源极连接的单元电容器CS0构成。另外，这里，在存储器单元MC上保持L电位并在后面进行说明。连接多个存储器单元的数据线对DLT、DLB经开关晶体管SHR连接于读出放大电路SA0。读出放大电路SA0由列开关YSW、预充电电路PCH、下拉电路NDRV、上拉电路PDRV构成。图19是使用图18的已有读出放大电路SA0读出存储器单元MC的信号时的定时波形，表示引起误动作的情况。首先，驱动预充电电路PCH，对数据线进行预充电。之后，使预充电电路PCH无效(ネケ-ト)，选择子阵列SARY侧的开关晶体管SHRL维持驱动为高电位的状态，另一开关晶体管SHRR被无效为低电位。在确证(アサ-ト)子字线WL0接地时，从存储器单元MC向数据线DLB输出对应L的微小信号，数据线对中表现出信号差dVsig。

之后，通过将下拉电路NDRV的公共源线CSN和上拉电路PDRV的公共源线CSP分别驱动为接地电压VSS、数据线电压VDL，在通常情况下，如虚线所示，微小电位差dVsig被放大到高电平的VDL和低电平的VSS，经列开关YSW和本地数据线LI0T、LI0B输送到后级的电路。但是，如前面所述，进行细微化时，读出放大器的偏置增大。例如，图18中，出现下拉电路NDRV的NMOS晶体管TN1的阈值电压VTN1和NMOS晶体管TN2的阈值电压VTN2之差VTN1-VTN2大于微小信号差dVsig，同时上拉电路PDRV的PMOS晶体管TP1的阈值电压VTP1和PMOS晶体管TP2的阈值电压VTP2之差VTPN1-VTP2大于微小信号差dVsig的情况。此时，由于数据线DLT比数据线DLB更强地被驱动到L侧，从而如图19的实线所示，产生读出的误动作。

为防止这种误动作，可增大构成下拉电路NDRV和上拉电路PDRV的晶体管的常数来降低偏置，或者追加用于使微小信号差dVsig增大到至少大于或等于偏置的电压差的预放大功能。作为前者的具体方式，可举出简单增大构成下拉电路NDRV和上拉电路PDRV的晶体管TN1，TN2，TP1，TP2的沟道长度和沟道宽度来降低偏置的方法。但是，如果利用这种方法，通过加长沟道长度，有时读出放大电路SA0的驱动电流会降低，有可能使得存储器的访问速度下降。另一方面，作为追加预放大功能的方法，例如也可以再追加一个下拉电路NDRV。若先驱动所追加的下拉电路，再将数据线从初始值预放大到大于或等于某个下拉电路及上拉电路的偏置的电压差，则可防止读出误动作。

此外，追加晶体管也少至2个。可将面积增加抑制到最小限度。作为这种电路结构的公知例子，在专利文献1、专利文献2中公开了使用多个下拉电路的读出放大电路。该公开的方法中追加电路少、面积开销也小。但是，这些方法研讨了读出放大电路的高速化，但未考虑降低偏置、防止读出误动作的方式。即，在公开的方法中，由于不具有预放大功能，从原理上不能解决偏置问题。

根据上述情况，本发明的目的之一是降低将来变得显著的读出放大偏置，防止读出误动作。此外，本发明的另一目的是降低偏置，并且实现读出放大电路SA0的布置面积。

如下简单说明本申请公开的发明中代表性发明的概要。

在由多个存储器单元和多个读出放大电路构成的半导体存储器件中，上述读出放大电路至少具有2个或多于2个的下拉电路。此外，在先驱动上述下拉电路之一，将数据线放大到大于或等于后级的下拉电路和上拉电路的偏置之后，再驱动上述后级的下拉电路和上述后级的上拉电路。此时，在上述先驱动的下拉电路中，可预先增大晶体管的沟道长度和沟道宽度以便减小晶体管的偏置。另外，上述读出放大器可由多个上拉电路构成。

本发明中，在包含多个存储器单元和多个读出放大电路的半导体集成电路中，可降低上述读出放大器的偏置。其结果，可进行低电压动作、高速读出动作。此外，由于可降低偏置，从而可以加长数据线长度，提高存储器单元占有率。即，可实现高集成的半导体存储器件。

附图说明

图1是表示本发明的半导体存储器件的读出放大电路部分的基本结构的第一实施例；

图2是使用图1实施例中的读出放大电路构成的存储单元(bank)的一例；

图3是表示图1的读出放大器的动作波形的一个例子的图；

图4是表示图2的读出放大器阵列的平面布置的一部分的图；

图5是表示图2的读出放大器阵列的平面布置的一部分的图；

图6是表示图1中的存储器单元的平面布置的一个例子的图；

图7是图2中的存储单元的一部分的截面结构图；

图8是使用图1的读出放大器构成的半导体存储器件的方框图的一例；

图9是表示图2的读出放大器阵列的平面布置的变形例的一个例子的图；

图10是在实施图9的读出放大器的布置的情况下的读出放大器的动作波形的一个例子；

图11是表示负子字驱动器的电路结构的图；

图12是表示将图11的负子字驱动器实施于本方案的读出放大器中时的动作波形的一个例子的第二实施例；

图13是表示本发明的半导体存储器件的读出放大电路部分的基本构成的第三实施例；

图14是表示图13的读出放大器的动作波形的一个例子的图；

图15是表示使用多个图13的读出放大器构成的读出放大器阵列的平面布置的一个例子的图；

图16是表示本发明的半导体存储器件的读出放大电路部分的基本构成的第四实施例；

图17是表示图16的读出放大器的动作波形的一个例子的图；

图18是表示现有的读出放大电路的一个例子的图；

图19是表示现有的读出放大电路的动作波形的一个例子的图。

具体实施方式

下面使用附图说明本发明的实施例。不特别限定构成实施例的各块的晶体管，但通过公知的CMOS(互补型MOS晶体管)等的集成电路技术形成在单晶硅这样的1个半导体衬底上。即，通过在形成阱、元件分离区域以及氧化膜的工序后，包含形成用于形成栅电极与源漏区域的第一和第二半导体区域的工序的工序来形成。MOSFET(MetalOxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)的电路记号，在栅极上不附加圆圈标记的表示N型MOSFET(NMOS)，与在栅极上附加圆圈标记的P型MOSFET(PMOS)相区别。下面将MOSFET简称为MOS或MOS晶体管。但是，本发明不限定于包括设置在金属栅极和半导体层之间的氧化膜的场效应晶体管，可适用于使用了中间包含绝缘膜的MISFET(Metal InsulatorSemiconductor Field Effect Transistor：金属绝缘场效应晶体管)等的一般的FET的电路。

图1是表示作为本发明的第一实施例的读出放大电路SA0和与之连接的多个存储器单元MC的图。图2是表示由以作为本申请的第一实施例的读出放大电路SA0构成的读出放大电路阵列SAA-R，SAA-L、由多个存储器单元MC构成的子阵列SARY0、由多个子字驱动器SWD构成的子字阵列SWDA-U，SWDA-D构成的存储单元BANK的图。图3是表示图1中读出放大电路SA0的定时波形的图。图4、图5是表示图1所示的读出放大电路SA0的布置图。图6是图1所示的多个存储器单元MC的平面布置。图7是表示图6所示的多个存储器单元MC和读出放大电路SA0的截面图的一部分的图。图8表示使用多个图2所示的存储单元BANK构成的DRAM的方框图。

图9是表示图1所示的读出放大电路SA0的布置的变形例子的图。图10是表示图9所示的读出放大电路SA0的定时波形的图。图11是用于向字线施加负电压的子字驱动器电路的具体例子。图12是在本实施例的读出放大电路中适用负子字驱动器的第二实施例的动作波形。图13是本发明的第三实施例，是使用多个上拉电路构成的读出放大电路的一个例子。图14是表示图13的读出放大电路的动作波形的图。图15是使用多个图14的读出放大电路构成的读出放大器阵列的平面布置图。图16是本发明的第四实施例，是逐一使用下拉电路和上拉电路构成的读出放大电路的一个例子。图17是表示图16的读出放大电路的动作波形的图。图18是表示现有的读出放大电路的图。图19是说明图18中现有的读出放大电路的动作波形及其误动作的图。

【实施例1】

下面首先说明图1～图10。图1的实施例中，记载了由多个下拉电路NDRV0，NDRV1、一个上拉电路PDRV、开关晶体管SHR、列开关YSW、预充电电路PCH构成的读出放大电路SA0、和由多个存储器单元MC构成的子阵列SARY0。此外，各个标号分别表示驱动下拉电路NDRV0，NDRV1的公共源线CSN0，CSN1、驱动上拉电路PDRV的公共源线CSP、开关晶体管驱动线SHRR、列开关驱动线YS、本地数据线LI0T，LI0B、预充电驱动线DLEQ、预充电电压VDLR、子字线WL0-WL3、数据线DLT，DLB、访问晶体管TN0、单元电容器CS0、板电极PLT。

多个存储器单元MC分别是具备N沟道MOS晶体管TN0和电容器CS0的DRAM存储器单元。上拉电路PDRV由P沟道MOS晶体管对构成，其中一个的栅极与另一个的漏极彼此连接，下拉电路NDRV0，NDRV1分别由N沟道MOS晶体管对构成，其中一个晶体管的栅极与另一个的漏极彼此连接。

如图1所示，本实施例的多个下拉电路中，构成下拉电路NDRV0的晶体管与构成下拉电路NDRV1的晶体管相比，其晶体管的驱动力(常数)更大以使例如沟道长度更长、沟道宽度更宽。晶体管的常数增大的理由是为了增大下拉电路NDRV0的驱动电流，进而降低偏置。此时，希望构成另一下拉电路NDRV1的NMOS晶体管的沟道长度短，或者沟道宽度宽。其原因是由于构成下拉电路NDRV0的晶体管的沟道长度长，有时下拉电路NDRV0的驱动电流降低。因此，若为了取入更大的驱动电流而缩短构成下拉电路NDRV1的晶体管的沟道长度或者加宽沟道宽度，则能够更高速地放大数据线。这样，只要追加充分降低了偏置的下拉电路NDRV0，驱动公共源线CSN0，将数据线对预放大到大于后级的下拉电路NDRV1、上拉电路PDRV的偏置的电压差，就可防止读出的误动作。动作的细节在后面说明。

图2是由使用了多个作为本发明的实施例的读出放大电路SA0的读出放大器阵列SAA-R，SAA-L、子阵列SARY0、子字驱动器SDWA-U，SDWA-D构成的存储单元BANK的具体例子。图2的例子中，公共源控制线φCSN0，φCSN1，φCSP相对于多个读出放大电路SA0-SA5逐一配置。驱动由公共源控制线φCSN0，φCSN1，φCSP控制的公共源线的电路VSS_DRV0，VSS_DRV1，VDL_DRV按每个子阵列SARY0设置一组，读出放大器阵列SAA-R，SAA-L使用所谓分散驱动方式。子字驱动器SWDA-U，SWDA-D按每个子阵列SARY0设置，通过地址选择来驱动子阵列SARY0内的子字线WL0，WL1，WL2，WL3，Wl4，WL5。VSS-U，VSS-D是接地电压。

图1的读出放大电路SA0与图18的结构相比，追加晶体管仅为一对NMOS晶体管，从而面积增加非常小。因此，可在如图2所示的狭窄的数据线间距中进行布置，可抑制芯片大小的增加。此外，读出放大电路SA0除追加下拉电路NDRV0外，与现有的读出放大电路相同。因此，使用本实施例的读出放大电路SA0，布置和配线构成等的变更也抑制到最小程度。此外，图2中对于子字线，表示出数据线对交叉的折叠数据线型的阵列结构，但当然本方案不限定于此。例如，也可以采用所谓开放数据线型的阵列结构，在不背离本发明的主旨范围内当然可进行种种变更。

图3是说明图1中实施的读出放大电路SA0的动作的动作波形。首先，对预充电驱动线DLEQ进行确证(アサ-ト)，将数据线对预充电到预充电电位VDLR。预充电驱动线DLEQ的驱动方法多种多样，但可利用例如低地址信号、子阵列选择信号。同样，利用低地址等将开关晶体管SHRR置负(ネゲ-ト)。这样一来，选择子阵列SARY0的数据线对和读出放大器阵列SAA-R电连接。接着，若子字线WL1被确证，则从多个存储器单元向数据线输出所保持的信号。例如，对应于图2的存储器单元MC的L的微小信号被输出到数据线DLT0。之后，若将公共源线CSN0驱动为接地电压VSS，则数据线DLT0与数据线DLB0相比被更强地驱动到VSS侧。

为增大下拉电路NDRV0的晶体管的沟道长度和沟道宽度、充分降低偏置，可进一步选择性地将数据线DLT0驱动到L电平的VSS。使用下拉电路NDRV0将数据线DLT0放大到下拉电路NDRV1、上拉电路PDRV的偏置以上的电压差后，分别驱动公共源线CSN1、CSP，将数据线对DLT0，DLB0分别放大到低电平的VSS和高电平的VDL。成对的公共源线CSN1，CSP根据相同的控制信号被驱动，其结果是在大致相同的定时分别从VDLR变化为VSS，VDL电位。在存储器单元MC中进行再写入动作后，将子字线WL0置负。随后，将公共源线CSN0，CSN1，CSP预充电到预充电电压VDLR，确证预充电驱动线DLEQ，将数据线对预充电到所希望的预充电电位VDLR。以上是本发明的实施例的读出放大电路SA0的动作。

这样，通过追加充分降低偏置的下拉电路NDRV0，可防止读出误动作。此外可抑制DRAM的信号量设计中的所谓读出放大偏置裕度。因此，即便在降低数据线电压VDL、信号量变小的情况下，上述的读出放大偏置裕度几乎为不需要的，从而可进行稳定的读出动作。即，可进行低电压动作，实现了低功耗化。即便加长数据线长度也可进行稳定的读出动作。其理由在下面简单说明。一般地，加长数据线长度时，数据线寄生电容增大，从而输出到数据线的信号量减小。其结果，施加到读出放大电路的电压差减小，读出放大动作变得不稳定。但是，若使用本实施例的读出放大电路SA0，即便在施加到读出放大电路SA0的电压差减小的情况下，由于下拉电路NDRV0的偏置充分小，也能预放大数据线。即，使用下拉电路NDRV0，可将数据线预放大到大于或等于下拉电路NDRV1、上拉电路PDRV的偏置，从而即便加长数据线长度，也可进行稳定的读出动作。换言之，可实现存储器占有率高、高集成的半导体存储器件。

图4，图5是使用多个作为图1的实施例的读出放大电路SA0构成的读出放大器阵列SAA-R的平面布置。表示虚线包围的部分的标号的一部分分别对应于构成图1的读出放大电路SA0的各电路。此外YS0-YS2表示列开关驱动线、LI00T，LI00B，LI01T，LI01B表示本地数据线。此外，图5表示触点V2和第二层的布线层M2的布线布置的一个例子。图4，图5中的标号的含义是连接栅电极与第一层的布线层M1(数据线)的栅极触点FGCNT、扩散层LN，LP、栅电极FG、连接扩散层LN，LP和布线层M1的扩散层触点LCNT、连接第二层的布线层M2和第三层的布线层M3的触点V2。连接第一层的布线层MI和第二层的布线层M2的触点V1未在图中示出。此外，图4中，公共源驱动器VSS_DRV0，VSS_DRV1，VDL_DRV用于驱动公共源线CSN0，CSN1，CSP，表示出例如在多个读出放大电路SA0-SA5中分别配置一个的所谓分散驱动方式的布置的一个例子。

即，对于一个子阵列SARY0，在多个下拉电路NDRV0及作为一对动作的多个下拉电路NDRV1与多个上拉电路PDRV之间分散配置多个驱动公共源线的电路VDL_DRV，VSS_DRV0，VSS_DRV1。控制这些驱动电路VDL_DRV，VSS_DRV0，VSS_DRV1的控制线φCSN0，φCSN1，φCSP与供给预充电电压VDLR的电源线、本地数据线LI0T，LI00T，LI01T，LI0B，LI00B，LI01B、公共源线CSN0，CSN1，CSP，CSP以及供给数据线电压VDL、接地电压VSS的电源线在相同方向上延伸，形成在相同布线层。这些布线形成在与字线相同的方向上。列开关驱动线YS0-YS2经触点V2与列开关YSW连接，形成在比第二层的布线层M2更上层的第三层的布线层M3中，与数据线在相同方向上延伸。

如上所述，通过在每个对应于子阵列SARY0的读出放大器阵列SAA-R中分散配置驱动电路，可高速驱动公共源线，通过配置在下拉电路NDRV1和上拉电路PDRV之间，可进行高效地布置。为了附图不变得复杂，省略布线层的一部分。

如图4，图5所示，图1中实施的读出放大电路SA0的追加电路仅仅是下拉电路NDRV0。因此，从图4可知，读出放大电路SA0的面积增加少。此外，由于在布置的对称性方面有优越性，具有数据线噪声也小的优点。此外，可以是与现有的下拉电路NDRV1相同的布置，伴随追加电路的追加布线仅是公共源线CSN0，从而容易实现。下拉电路NDRV0，NDRV1和上拉电路PDRV内的晶体管的栅极由环形的晶体管形成。这样，通过将栅电极设为环形，能够进一步降低读出放大电路的偏置。

此外，图4中，表示出下拉电路NDRV0等的栅电极FG的形状为环形，当然本方案不限定于此。可进行コ字型和矩形的栅电极FG等各种变形。也可以采用使公共源驱动器VSS_DRV0的沟道宽度比图4所示的沟道宽度窄或慢慢驱动公共源控制线φCSN0的方法，进一步延迟图3所示的公共源线CSN0的驱动速度，使读出放大电路SA0动作。这样，即便在下拉电路NDRV0的偏置增大的情况下，也具有可正确预放大数据线DLT0的优点。此外，虽然图中未示出，但也可组合利用将公共源线CSP升压到大于或等于数据线的高电平VD的、所谓过驱动方式。此时，也能得到低电压动作、高速动作的效果。如上所述，在不背离本发明主旨的范围内当然可进行种种变形。

图6是表示图1所示的存储器单元MC的平面布置和与之连接的读出放大器阵列SAA-L，SAA-R的图。访问晶体管TN0由子字线WL、扩散层ACT构成，单元电容器CS0由存储节点SN和板电极PLT构成。其他标号是用于将扩散层ACT连接于其上部的布线和触点的单元触点CCNT、连接数据线DLT，DLB和单元触点CCNT的数据线触点DLCNT、连接降落(landing)盘LPAD和单元触点CCNT的存储节点触点SNCNT。这里，降落盘LPAD是连接存储节点SN和存储节点触点SNCNT的触点，能够最佳化单元电容器CS0的位置，因此可增大单元电容器CS0的表面积。当然，如果可充分确保单元电容器CS0的容量，也可不利用降落盘LPAD。此时，可减少处理工序，从而降低成本。

此外，如图6所示，存储器单元MC的布置可有种种变形。图6(a)是所谓的折叠型数据线结构，扩散层ACT是简单的矩形，因此具有容易细微化的优点。图6(b)是近似折叠型数据线的结构。与(a)的不同之处是扩散层ACT相对于子字线WL倾斜地布置。因此，可有效地采用更大的沟道宽度，具有增大访问晶体管TN0的接通电流的优点。因此，通过与本实施例的读出放大电路SA0组合，可实现更高速动作的半导体存储器件。图6(c)，(d)是开放型数据线结构。与折叠型数据线结构相比，具有可降低单元面积的优点。图6(c)由于数据线间距宽，可降低数据线寄生电容。因此，与本实施例的读出放大电路SA0组合，可实现更高集成的、低电压动作的半导体存储器件。图6(d)与(c)相比，可进一步减小单元面积，与本实施例的读出放大电路SA0组合，可实现更高集成的半导体存储器件。

当然，可在本方案的读出放大器中使用的布置不限定于此。例如，在(d)的开放型数据线结构中，相对于子字线WL倾斜布置的扩散层ACT也可如(a)那样正交布置。此时，形状为矩形，因此具有容易细微化的优点。此外，共用子字线SWLA的左右相邻单元的扩散层ACT，通过一直向子字线SWLA施加低电平的VSS，也可进行元件分离等应用。此时，在与数据线平行的方向上不需要形成由绝缘体构成的元件分离区域，因此可减少处理工序，降低成本。

图7是表示图6所示的多个存储器单元MC和读出放大电路SA0的截面图的一部分的图。图中的标号是第二层的布线层M2、第三层的布线层3、P阱衬底PW、N阱衬底NW、深N阱衬底DNWELL和P型衬底PSUB。另外，这些的形成方法与一般的半导体存储器件，特被是所谓通用DRAM相同，这里省略说明。另外，单元电容器CS0的结构不限定于此。例如以冠状的电容器为首，可进行种种变更。

这样，本实施例的读出放大电路SA0仅通过追加2个NMOS晶体管和公共源线CSN0即可，容易实现。下拉电路NDRV0的NMOS晶体管的扩散层可与存储器单元内的晶体管以及下拉电路NDRV1的NMOS晶体管的扩散层同样构成在P型阱PW内。此外，在子阵列SARY0的上部不需要配置追加布线，因此不产生布线噪声。从而不会对存储器动作产生坏影响。

图8表示使用多个图2所示的存储单元BANK构成的DRAM的框图的一个例子。图示的记号是地址缓冲器ADDRESS BUFFER、列地址缓冲器COLUMN ADDRESS BUFFER、行地址缓冲器ROWADDRESS BUFFER、刷新计数器REFRESH COUNTER、存储单元选择BANK SELECT、模式寄存器MODE RESISTER、行解码器ROWDEC、列解码器COLUMN DEC、主读出放大器SENSE AMP、存储器单元阵列MEMORY CELL ARRAY、数据输入缓冲器DinBUFFER、数据输出缓冲器Dout BUFFER、数据缓冲器DQSBUFFER、延迟锁定环路DLL、控制逻辑电路CONTROL LOGIC、时钟CLK，/CLK、时钟启动信号CKE、片选信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写入启动信号/WE、数据写入信号DW、数据选通信号DQS、数据DQ。这些电路和信号的控制方法与公知的SDRAM等同样，这里说明从略。使用本实施例的读出放大电路SA0，如图8所示，构成存储单元BANK，则可实现同步动态存储器SDRAM等的半导体存储器件。当然不言而喻，使用本实施例的读出放大电路SA0，如上所述具有可进行低电压动作等效果。块的构成不限定于图8所示。可增加存储器单元阵列MEMORY CELL ARRAY的数目，在不背离本发明的主旨的范围内可进行种种变更。

图9是使用多个图1所示的读出放大电路SA0构成的读出放大器阵列SAA-R的平面布置的变形例。与图4不同的是下拉电路NDRV2的栅电极形状并非环形，而是矩形。如图4、5所示，利用环形栅电极的情况下，下拉电路NDRV1的驱动电流有时变小。此时，如图9所示，通过使栅电极为矩形，可增大驱动电流，可进行更稳定的读出动作。此外，触点V1、第二层的布线层M2和触点V2的布置与图5基本相同，因此这里省略了附图的说明。

图10表示适用图9所示的读出放大器的布置的情况下的动作波形。基本动作与图3相同，省略说明。与图3不同的是驱动下拉电路NDRV2和上拉电路PDRV时，下拉电路NDRV2的驱动电流比图4中环形的下拉电路NDRV1的大，从而可更高速地放大经预放大后的数据线对。因此，可实现高速动作的半导体存储器件。此外，图9中，表示出使用矩形的栅电极FG构成下拉电路NDRV2的情况，但当然也可适用于上拉电路PDRV。此时，上拉电路PDRV的驱动电流更大地取入，与上述同样，可进行高速动作。以上是实施例1的说明。

【实施例2】

实施例1中，说明了在非选择时向存储器单元MC的子字线WL上施加接地电压VSS的情况，但也可施加负电压。图11，图12表示在本实施例的读出放大电路SA0上施加负字驱动器NSWD的情况。图11是构成图2中的子字阵列SWDA-U，SWDA-D的子字驱动器SWD的变形例。图中的标号是字线电压VPP、负字线电压VKK、主字线MWL、子字线控制信号FX，FXB、反相器INV0，INV1。各信号的控制方法与一般的子字驱动器相同，这里说明从略。

图12是在本实施例的读出放大电路SA0中适用图11的负子字驱动器NSWD时的动作波形。与图3的动作波形不同的是非选择时的字线电压是比驱动下拉电路时的电位低的负电压。这样，通过在字线的非选择时施加负电压，可有效地升高访问晶体管的阈值电压。换言之，即便将访问晶体管TN0的阈值电压设定得很低，也不用担心导致DRAM的所谓保持特性恶化。即，由于可降低沟道区域的杂质浓度，可降低扩散层ACT和P阱衬底PW的结合电场。其结果是可降低流过扩散层ACT的漏电流，从而可实现功耗更少的半导体存储器件。由于可降低杂质浓度，也可降低访问晶体管TN0的阈值电压的偏差。其结果是在写入动作中可不用将字线电压VPP设定到高至必要值以上。即，可将访问晶体管TN0的栅绝缘膜厚度薄膜化，从而更容易地进行细微化，可实现高集成的半导体存储器件。

此外，通过组合本实施例的读出放大电路SA0，当然可得到更好的效果。即，本实施例的读出放大电路SA0在低电压化时，即便读出信号量降低，也可如上所述实现充分稳定的读出动作。此外，若与如图9所示的采用矩形栅电极形状的布置组合来利用，则当然可实现高速动作。如果使用负子字驱动器NSWD，则可细微化访问晶体管TN0，即可进一步细微化存储器单元MC，从而可降低数据线寄生电容。其结果是当然可实现进一步的低电压动作和高集成的半导体存储器件。

【实施例3】

实施例1、实施例2中，表示了适用多个下拉电路的情况。此时，通过下拉电路的偏置大小可决定是进行稳定的读出动作还是产生误动作。因此，上拉电路的偏置可不降低到必要值以上，从而利用所谓的埋入沟道型PMOS晶体管，可减少PMOS晶体管形成所需要的掩膜数。本方案不限定于上述实施例，当然可使用多个上拉电路构成读出放大电路SA0。此时，构成上拉电路的PMOS晶体管可以不是所谓的埋入沟道型晶体管，而是所谓的双栅型晶体管。这样，形成PMOS晶体管所需要的掩膜数增加，但晶体管结构简单，从而可抑制PMOS晶体管的阈值电压的偏差。

图13到图15表示采用多个上拉电路的读出放大电路SA0的电路图和动作波形以及平面布置。如图13所示，本实施例的读出放大电路SA0由多个上拉电路PDRV0，PDRV1构成。其他标号与上述实施例相同，省略说明。此外，与上述实施例同样，构成图13所示的上拉电路PDRV0的PMOS晶体管与构成上拉电路PDRV1的PMOS晶体管相比，象沟道长度和沟道宽度这样的晶体管驱动力(常数)更大。其理由是为了充分降低上拉电路PDRV0的偏置，将数据线对充分预放大到大于在后级中驱动的上拉电路PDRV1、下拉电路NDRV的偏置的电压差。这样可防止读出的误动作。

图14是说明图13中实施的读出放大电路SA0的动作。基本的动作与图3相同，说明从略。与图3不同的是将微小信号差dVsig输出到数据线对后，确证公共源驱动器VDL_DRV，将公共源线CSP0驱动到数据线电压VDL，激活上拉电路PDRV0，预放大数据线对。这样，数据线DLB0与数据线DLT0相比，被更强地驱动到VDL侧。接着，驱动上拉电路PDRV1和下拉电路NDRV，将数据线对放大到高电平的VDL和低电平的VSS。以上是实施例3的读出放大电路SA0的动作。

图15是采用多个实施例3的读出放大电路SA0构成的读出放大器阵列SAA-R的平面布置的一个例子。与图4不同的是具有多个上拉电路PDRV0，PDRV1和驱动它们的公共源驱动器VDL_DRV0，VDL_DRV1。除这些之外的图中的标号与上述实施例相同，说明从略。触点V1、第二层的布线层M2以及触点V2的布置与图4相同，这里省略图示。如图15所示，在利用多个上拉电路的情况下，在布置对称性方面优越，从而数据线噪声小追加晶体管也为2个，追加布线少，从而容易实现。

以上使用图13到图15说明了实施例3，但本方案当然不限定于此。例如，可采用图9所示的矩形的栅电极形状的上拉电路，也可像实施例2那样采用负子字驱动器NSWD。此外，在图15的例子中，与图4同样，表示出所谓分散驱动方式的布置的例子，但当然不限定于此。可与使公共源线CSP0升压到数据线的高电平VDL以上的所谓过驱动方式组合利用。此时，当然得到如上所述的效果。如上所述，在不背离本发明的主旨的范围内可进行种种变更。

【实施例4】

在实施例1到实施例3中，使用多个下拉电路或多个上拉电路构成读出放大电路，但在不要求高速动作时，可分别使用1个下拉电路或和1个上拉电路构成读出放大电路。此时，例如加长构成下拉电路和上拉电路的晶体管的沟道长度或加宽沟道宽度，可降低偏置。此外，例如通过在上拉电路之前驱动下拉电路可将数据线对预放大到上拉电路的偏置以上。

图16是表示本实施例的读出放大电路SA0的图。与上述实施例不同的是下拉电路和上拉电路分别为1个。图中的标号与上述实施例相同，这里说明从略。这样，在本实施例中，不对现有的读出放大电路追加电路，与上述实施例相比，可降低读出放大电路SA0的面积。此外，也没有追加驱动信号，控制信号用的布线追加也不再需要，从而可降低工艺成本。即，可实现兼顾稳定读出动作和读出放大器面积减少的半导体存储器件。

图17是表示图16所示实施例的动作波形的图。基本动作与图3相同，说明从略。与图3不同的是在将微小信号差dVsig输出到数据线对后，确证公共源驱动器VSS_DRV，将公共源线CSN驱动到VSS，首先激活下拉电路NDRV。将数据线DLT0充分放大到上拉电路PDRV的偏置以上后，确证公共源驱动器VDL_DRV，将公共源线CSP驱动为高电平的VDL，激活上拉电路PDRV。利用先激活的下拉电路NDRV充分放大数据线DLT0，从而上拉电路PDRV可没有误动作地将数据线DLB0放大到高电平的VDL。以上是实施例4的读出放大电路SA0的动作。

此外，本实施例中先激活下拉电路NDRV，但先驱动上拉电路PDRV当然也可得到同样的效果。通过与上述实施例组合，当然可得到能够低电压动作的可高集成化的效果。这样，本实施例中，在不背离本发明的主旨的范围内当然也可进行种种变更。实施例1到4中说明的存储器单元MC是按1个晶体管型DRAM单元来说明，但当然可以是2晶体管型的所谓双重单元。此外，可以是利用2个存储器单元、取其逻辑或的所谓OR单元。也可以不是DRAM单元，而是6晶体管型的静态随机存取存储器，可组合利用各种存储器单元和本方案的读出放大电路。

作为降低偏置的方式，说明了加长晶体管的沟道长度、加宽沟道宽度的具体例子，但本方案不限定于此。可利用降低构成读出放大器的晶体管衬底的杂质浓度，由杂质的摇动抑制阈值电压的偏差的方法。也可以在降低构成读出放大电路的NMOS晶体管型和PMOS晶体管型的阈值电压后构成读出放大器。此时，施加到读出放大电路的电压有效地增大，从而可进一步高速动作。此外，在降低阈值电压时，由于杂质浓度降低，可抑制阈值电压的偏差。从而，由于可降低偏置，可不把下拉电路和上拉电路的晶体管的沟道长度、沟道宽度这样的晶体管驱动力(常数)增大到必要值以上。即，可降低读出放大电路的面积。或者，在读出动作时动态变化构成上述读出放大电路的晶体管的衬底电压。此时，也可有效增大施加在读出放大电路上的电压差，从而可进行进一步的高速动作。

为了动态改变晶体管的衬底电压，需要追加电路，但可通过一般的电路变更而容易地实现，因此这里省略图示。此时，需要存储器单元部分和读出放大部分中施加不同衬底电压，但通过简单电路变更就能实现，因此这里说明从略。如上所述，本方案的读出放大电路可依据低电压动作、高速动作、高集成化的目的而进行种种变更。

Claims

1.一种半导体器件，具有：

存储器阵列，包括多条字线、多条数据线和配置在其交点上的多个存储器单元；以及

与上述多条数据线相连接的多个读出放大电路，

其中上述多个读出放大电路分别包括：第一导电型的第一MISFET对，其中一个第一MISFET的栅极与另一个第一MISFET的漏极彼此连接；第一导电型的第二MISFET对，其中一个第二MISFET的栅极与另一个第二MISFET的漏极彼此连接；和第二导电型的第三MISFET对，其中一个第三MISFET的栅极与另一个第三MISFET的漏极彼此连接，

上述第一MISFET对是驱动力大于上述第二MISFET对的驱动力的元件。

2.如权利要求1所述的半导体器件，其中，上述第一导电型是N型，上述第一MISFET对的源极与第一源线连接，上述第二MISFET对的源极与第二源线连接，上述第三MISFET对的源极与第三源线连接，上述第一源线在上述第二源线之前被驱动。

3.如权利要求2所述的半导体器件，其中，上述第二源线和上述第三源线响应相同的信号分别从第一电压变化为第二电压、从上述第一电压变化为第三电压。

4.如权利要求2所述的半导体器件，其中，上述第二MISFET对配置在上述第一MISFET对和上述第三MISFET对之间，在上述第二MISFET对和上述第三MISFET对之间配置有将上述第二源线从第一电压驱动为第二电压的第一电路和将上述第三源线从上述第一电压驱动为第三电压的第二电路。

5.如权利要求4所述的半导体器件，其中，在上述第二MISFET对和上述第三MISFET对之间还配置有将上述第一源线从上述第一电压驱动为上述第二电压的第三电路，上述第一电路内的MISFET的驱动力小于上述第三电路内的MISFET的驱动力。

6.如权利要求2所述的半导体器件，其中，上述第一MISFET对由栅极形状为环形的晶体管构成，上述第二MISFET对由栅极形状为矩形的晶体管构成。

7.如权利要求2所述的半导体器件，其中，上述多个读出放大电路沿着存储器阵列的对立两边配置，其中一边上配置的上述多个读出放大电路的第一MISFET对的源极共通连接于上述第一源线。

8.如权利要求3所述的半导体器件，其中，向上述多条字线中的非选择状态的字线提供低于上述第二电压的电压。

9.一种半导体器件，具有：

存储器阵列，包括多条字线、多条数据线、和配置在上述多条字线与上述多条数据线的交点上的多个存储器单元；以及

与上述多条数据线相连接的多个读出放大电路，

其中上述多个读出放大电路分别包括第一上拉电路和第一下拉电路，

在读出操作中，上述第一下拉电路在驱动第一上拉电路之前被驱动，

上述多个读出放大电路还分别包括第二下拉电路，上述第二下拉电路由驱动力小于上述第一下拉电路的晶体管的驱动力的晶体管构成。

10.如权利要求9所述的半导体器件，其中：

上述第一下拉电路包括栅极为环形的N型沟道的第一和第二MISFET，上述第一和第二MISFET的输入输出相互交叉耦合，

上述第二下拉电路包括栅极不为环形的N型沟道的第三和第四MISFET，上述第三和第四MISFET的输入输出相互交叉耦合，

上述第一上拉电路包括栅极不为环形的P型沟道的第五和第六MISFET，上述第五和第六MISFET的输入输出相互交叉耦合。

11.如权利要求10所述的半导体器件，其中，上述第二下拉电路配置在上述第一下拉电路和上述第一上拉电路之间。

12.如权利要求11所述的半导体器件，其中，还包括：

多个第一电路，被提供用于驱动上述多个读出放大电路的第一下拉电路；

多个第二电路，被提供用于驱动上述多个读出放大电路的第二下拉电路；

多个第三电路，被提供用于驱动上述多个读出放大电路的第一上拉电路，

其中所述第一到第三电路被分散配置在上述多个第二下拉电路和多个上述第一上拉电路之间。

13.如权利要求10所述的半导体器件，其中，上述多个存储器单元分别包括MISFET和电容器，上述MISFET的扩散层形成在与相应读出放大电路的上述第一到第四MISFET的扩散层相同的阱中。

14.如权利要求13所述的半导体器件，其中，还包括用于驱动上述多条字线的第四电路，

上述第一和第二下拉电路通过从第一电压变化为第二电压而被驱动，

上述第四电路向上述多条字线中的未选择的字线施加低于上述第二电压的电压。

15.如权利要求9所述的半导体器件，其中，在读出操作中，上述第一下拉电路在驱动上述第二下拉电路之前被驱动。