JP2003347431A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003347431A JP2003347431A JP2002156144A JP2002156144A JP2003347431A JP 2003347431 A JP2003347431 A JP 2003347431A JP 2002156144 A JP2002156144 A JP 2002156144A JP 2002156144 A JP2002156144 A JP 2002156144A JP 2003347431 A JP2003347431 A JP 2003347431A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- mos transistor
- driver mos
- driver
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/065—Sense amplifier drivers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
能力を確保しながら、非活性化時においてリーク電流を
低減することができる電源供給用のドライバトランジス
タを備える半導体記憶装置を提供すること 【解決手段】 ゲート幅方向がビット線方向に直交して
2ビット線対ピッチごとに備えられ、電源電圧VDDお
よび基準電圧VSSをPMOSトランジスタSP0、S
P0_乃至SP3、SP3_、およびNMOSトランジ
スタSN0、SN0_乃至SN3、SN3_に供給す
る、ドライバ用PMOSトランジスタP1、P2、およ
びNMOSトランジスタN1、N2は、ゲート幅がビッ
ト線対の2ピッチ分の長さを最大値として調整され、ゲ
ート長が調整領域ΔLを有して調整されて、電流供給能
力の確保とテーリング電流の低減という相反する特性に
ついて適宜に調整されたドライバ用MOSトランジスタ
P1、P2,N1、N2を得ることができる。
Description
関するものであり、特に、高速アクセスと非活性時の低
消費電流化とを共に図る技術に関するものである。
半導体記憶装置において、データ記憶容量の大容量化と
共にデータアクセスの高速化が求められている。
読み出されたメモリセルデータを増幅するセンスアンプ
の高速化が必要となる。このため、センスアンプへの電
源供給を行なうドライバの駆動能力を強化する必要があ
る。ここで、センスアンプは、増幅動作の際に電源が供
給されて活性化される構成であり、非活性化時には電源
供給が遮断されている。ドライバは、センスアンプと電
源とを接続するドライバ用MOSトランジスタを備えて
構成されており、増幅動作の際に導通してセンスアンプ
に電源を供給する。センスアンプへの電源供給を充分に
行なうための駆動能力の強化とは、導通時のオン抵抗を
低減することであり、充分なゲート幅Wを有して充分な
電流駆動能力を有するドライバ用MOSトランジスタを
備える必要がある。ドライバ用MOSトランジスタのた
めに充分な配置領域を確保する必要がある。
アンプ数は増大する。1つのドライバ用MOSトランジ
スタから電源が供給されるセンスアンプ群の配置領域は
大きく広がることとなり、ドライバ用MOSトランジス
タとセンスアンプとの間の位置関係はセンスアンプごと
に大きく異なってしまう。最遠点にあるセンスアンプの
高速性能を確保するためには、大きなゲート幅Wを有し
たドライバ用MOSトランジスタを備える必要がある。
定数のセンスアンプごとにドライバ用MOSトランジス
タを分散してセンスアンプの配置領域に埋め込ませる、
いわゆるドライバ用MOSトランジスタの分散配置方式
が提案されている。この方式を採用することにより、ド
ライバ用MOSトランジスタの配置面積の増大を必要最
小限に抑制しながら、充分な電流駆動能力を有するゲー
ト幅Wを確保して、アクセスの高速化を図っている。
タルシステムを実現する携帯機器が普及してきている。
携帯機器においてはバッテリー駆動時の連続使用時間特
性を向上させるために、スタンバイ状態での消費電流を
低減することが必須である。スタンバイ時において、M
OSトランジスタ等のリーク電流を低減することが必須
である。
としては、いわゆるサブスレッショルド特性(テーリン
グ特性)として知られるドレイン電流が考えられる。ゲ
ート・ソース間の電圧バイアスが閾値電圧以下において
流れるドレイン電流である。このサブシュレッショルド
特性(テーリング特性)は閾値電圧の低下に伴い顕著と
なり、閾値電圧以下の所定電圧バイアスで比較すると、
低閾値電圧であるほど多くのドレイン電流が流れること
となり、閾値電圧が絶対値で0.4V程度以下に低下す
ると、ゲート・ソース間に電圧バイアスが印加されてい
ない状態(VGS=0V)においてもドレイン電流を完
全に遮断することができなくなる。このときのドレイン
電流を、特にテーリング電流という。
式によりドライバ用MOSトランジスタについて、配置
面積の増大を必要最小限に抑制しながら充分な電流駆動
能力を確保してアクセスの高速化を図ることを目的とし
ているため、ドライバ用MOSトランジスタの総和のゲ
ート幅Wは大きなものとなる。加えて、ソース端子が電
源に接続されておりドレイン・ソース間に多大な電圧が
印加されている。これらと相俟って低閾値電圧において
は多大なテーリング電流が流れてしまい、スタンバイ時
の低消費電流化を図ることができず問題である。
要なドライバ用MOSトランジスタの電流供給能力の確
保とスタンバイ時の低消費電流化のために必要なドライ
バ用MOSトランジスタの低テーリング電流化とは、ト
レードオフの関係にある。従って、高機能なディジタル
システムを登載する携帯機器分野においては、両特性の
調整を図ることが重要である。しかしながら、従来技術
においては、トランジスタサイズの調整、電圧バイアス
条件の調整、または閾値電圧の調整等といった、ドライ
バ用MOSトランジスタの電流駆動能力の確保とテーリ
ング電流の低減とを同時に実現するための調整は行なう
ことができず、高機能なディジタルシステムを携帯機器
に搭載する際に問題である。
ためになされたものであり、活性化時においてセンスア
ンプへの電源供給能力を確保しながら、非活性化時にお
いてリーク電流を低減することができる、電源供給用の
ドライバトランジスタを備える半導体記憶装置を提供す
ることを目的とする。
に、請求項1に係る半導体記憶装置は、ビット線の配線
ピッチに対応してセンスアンプ配置領域に配置されるセ
ンスアンプと、センスアンプ配置領域において、ゲート
幅の配置方向がビット線の配線方向に直交して配置さ
れ、センスアンプに電源を供給するドライバ用MOSト
ランジスタとを備え、センスアンプの電源端子とドライ
バ用MOSトランジスタのドレイン端子とは、低抵抗配
線層により結線されることを特徴とする。
用MOSトランジスタは、ビット線の配線方向に対して
ゲート幅方向が直交するように、センスアンプが配置さ
れているセンスアンプ配置領域内に配置されており、低
抵抗配線層で結線されてドライバ用MOSトランジスタ
のドレイン端子からセンスアンプの電源端子へ電源が供
給される。
プへ電源を供給するためには、ドライバ用MOSトラン
ジスタは、短ゲート長、長ゲート幅を備えることが一般
的である。長ゲート幅については、センスアンプ配置領
域のビット線の配線方向に直交する方向に、ビット線の
配線ピッチによる制約を受けることなく自由にゲート幅
の調整を行なうことができ、充分なゲート幅を配置する
ことが可能となる。また、ゲート長については、標準的
なゲート長サイズ自体が微小な長さであるため微小な長
さの調整領域で充分な調整を行なうことができ、センス
アンプ配置領域において隣接する素子等の配置制約から
調整領域が制限されるビット線の配線方向に並行する方
向に対しても、充分な調整領域が確保されたゲート長を
配置することが可能となる。ゲート幅およびゲート長を
共に充分な自由度で調整することができ、長ゲート幅に
おける、電流供給能力の確保とテーリング電流の低減と
いう相反する特性について適宜に調整されたサイズのド
ライバ用MOSトランジスタを提供することが可能とな
る。
センスアンプへの電源供給経路である、ドライバ用MO
Sトランジスタのドレイン端子とセンスアンプの電源端
子との間は、メタル配線層等の低抵抗配線層で結線され
ているため、配線経路中の電圧降下は僅かとなる。ま
た、1つのドライバ用MOSトランジスタが多数のセン
スアンプに接続される場合にも、センスアンプ間の電源
供給経路上の電圧降下は均等となり、各センスアンプへ
の電源供給能力はバランスされる。
ビット線の配線ピッチに対応してセンスアンプ配置領域
に配置されるセンスアンプと、センスアンプ配置領域に
おいて、ゲート幅の配置方向がビット線の配線方向に直
交して配置され、センスアンプに電源を供給するドライ
バ用MOSトランジスタとを備え、センスアンプの電源
端子とドライバ用MOSトランジスタのドレイン端子と
は両端子の構成層により直接に接続されると共に、少な
くとも一部の領域には低抵抗配線層による補助経路が形
成されることを特徴とする。
用MOSトランジスタは、ビット線の配線方向に対して
ゲート幅方向が直交するように、センスアンプが配置さ
れているセンスアンプ配置領域内に配置されており、ド
ライバ用MOSトランジスタのドレイン端子からセンス
アンプの電源端子へは、両端子の構成層で形成される配
線経路と、少なくとも一部の領域に低抵抗配線層により
並行して形成される補助経路とにより、電源が供給され
る。
用MOSトランジスタのゲート幅およびゲート長を共に
充分な自由度で調整することができ、電流供給能力の確
保とテーリング電流の低減という相反する特性について
適宜に調整されたサイズのドライバ用MOSトランジス
タを提供することが可能となる。
レイン端子とセンスアンプの電源端子との間を短距離で
接続することができ配置領域の圧縮が可能であると共
に、短距離配線であるためにドライバ用MOSトランジ
スタからセンスアンプへの電源供給経路中の電圧降下を
抑制することができる。並行してメタル配線層等の低抵
抗配線層により補助経路が形成されるので、電源供給経
路中の負荷は更に低減され、センスアンプ間の動作のば
らつきは低減される。
ビット線の配線ピッチに対応してセンスアンプ配置領域
に配置されるセンスアンプと、センスアンプ配置領域に
おいて、ゲート幅の配置方向がビット線の配線方向に直
交して配置され、センスアンプに電源を供給するドライ
バ用MOSトランジスタとを備え、ドライバ用MOSト
ランジスタは、ソース端子とドレイン端子との間に、最
短値より長いゲート長を有するゲート層を配置可能なゲ
ート長調整領域を備えることを特徴とする。
用MOSトランジスタは、ビット線の配線方向に対して
ゲート幅方向が直交するように、センスアンプが配置さ
れているセンスアンプ配置領域内に配置されており、ド
ライバ用MOSトランジスタは、ゲート長の調整が可能
なゲート長調整領域を確保して、ソース端子とドレイン
端子とが配置されている。
用MOSトランジスタのゲート幅およびゲート長を共に
充分な自由度で調整することができ、電流供給能力の確
保とテーリング電流の低減という相反する特性について
適宜に調整されたサイズのドライバ用MOSトランジス
タを提供することが可能となる。
タにはゲート長調整領域が備えられているため、ゲート
長はゲート層の調整のみで増減することができる。半導
体記憶装置の製造において、ゲート層のフォトマスクの
みの修正により、ドライバ用MOSトランジスタの電流
供給能力とテーリング電流との調整を図ることができ、
調整時間およびコストの低減を図ることができる。
請求項1乃至3の少なくとも何れか1項に記載の半導体
記憶装置において、ドライバ用MOSトランジスタは、
所定数のセンスアンプごとに備えられることを特徴とす
る。
センスアンプに対して、1つのドライバ用MOSトラン
ジスタが電源を供給する。
ドライブ用MOSトランジスタが配置されるので、各セ
ンスアンプへの電源供給経路上の配線負荷を分散して低
減することができると共に、各センスアンプへの電源供
給能力も均等となり、センスアンプ間の増幅動作におけ
る時間遅延のばらつきを抑制することができる。従っ
て、多数のセンスアンプを備える半導体記憶装置におい
て、集中配置されたドライバ用MOSトランジスタに対
しては、配線負荷が最大となる最遠点のセンスアンプに
対しても所定の動作速度を確保する必要から、大きなゲ
ート幅を備えることにより大きな電流駆動能力が必要で
あった場合に比して、総和の電流駆動能力としてより小
さな電流駆動能力のドライバ用MOSトランジスタであ
っても、全てのセンスアンプを均等に高速化することが
できる。総和として限定されたゲート幅であっても高速
アクセスを維持できると共に、テーリング電流の低減を
図ることができる。
ート幅方向の配置領域として、所定数のセンスアンプに
対応するビット線のピッチ幅が確保されることとなり、
充分なゲート幅の調整領域を確保することができる。
請求項1乃至4の少なくとも何れか1項に記載の半導体
記憶装置において、ドライバ用MOSトランジスタに加
え、ドライバ用MOSトランジスタを補助する補助ドラ
イバ用MOSトランジスタを備えることを特徴とする。
用MOSトランジスタに加えて、補助ドライバ用MOS
トランジスタが備えられており、ドライバ用MOSトラ
ンジスタと補助ドライバ用MOSトランジスタとによ
り、センスアンプへの電源の供給が行なわれる。
ジスタからも電源が供給されるので、ドライバ用MOS
トランジスタのゲート幅を制限して電流駆動能力を小さ
くすることができ、センスアンプ配置領域において、所
定数のセンスアンプごとに配置されるドライバ用MOS
トランジスタの配置自由度を向上させることができる。
ンスアンプ配置領域とセンスアンプ配置領域に対して直
行して配置されるワード線駆動回路配置領域とに隣接す
る交差領域に配置されることが好ましい。これにより、
センスアンプ配置領域に補助ドライバ用MOSトランジ
スタが配置される配置領域を確保する必要がなくなり、
センスアンプ配置領域に配置されるドライバ用MOSト
ランジスタのゲート幅およびゲート長の調整領域を充分
に確保することができ、調整の自由度を向上させること
ができる。また、補助ドライバ用MOSトランジスタを
配置しない分、センスアンプ配置領域を圧縮することが
できる。
所定数のセンスアンプごとに電源を供給するドライバ用
MOSトランジスタを所定数のセンスアンプと同一領域
に備えて構成されるセンスアンプブロックを多数備え、
所定数のセンスアンプの電源端子またはドライバ用MO
Sトランジスタの電源出力端子を、センスアンプブロッ
ク間で接続する低抵抗配線層を備えることを特徴とす
る。
請求項6に記載の半導体記憶装置において、ドライバ用
MOSトランジスタのソース端子またはドレイン端子の
少なくとも何れか一方は、コンタクト層を介してドライ
バ用MOSトランジスタごとに個別に配線される低抵抗
配線層に接続されており、ドライバ用MOSトランジス
タごとに、コンタクト層または低抵抗配線層の配置・非
配置を選択することにより、ドライバ用MOSトランジ
スタごとの接続・非接続の選択を行なうことを特徴とす
る。
センスアンプごとにドライバ用MOSトランジスタを同
一領域に備えてセンスアンプブロックが構成されてお
り、所定数のセンスアンプの電源端子、またはドライバ
用MOSトランジスタの電源出力端子が、センスアンプ
ブロック間で低抵抗配線層により接続されている。
ライバ用MOSトランジスタの接続・非接続を、コンタ
クト層またはドライバ用MOSトランジスタごとに個別
に配線される低抵抗配線層の配置・非配置により行な
う。
ライバ用MOSトランジスタをセンスアンプブロック内
の所定数のセンスアンプから切り離しても、センスアン
プブロック間の低抵抗配線層を介して隣接するセンスア
ンプブロック内のドライバ用MOSトランジスタから電
源が供給されるので、個々のドライバ用MOSトランジ
スタの接続・非接続を調整して、電流供給能力の確保と
テーリング電流の低減という相反する特性について適宜
に調整することが可能となる。
タの接続・非接続を、コンタクト層または低抵抗配線層
の配置・非配置により行なうことができるので、コンタ
クト層または低抵抗配線層の何れか一方のフォトマスク
のみの修正により、ドライバ用MOSトランジスタの電
流供給能力とテーリング電流との調整を図ることがで
き、調整時間およびコストを低減することができる。
センスアンプに電源を供給するドライバ用MOSトラン
ジスタを備え、アクセス動作を行なわない非活性状態に
おいて、ドライバ用MOSトランジスタのソース端子に
対するゲート端子の印加電圧差を、導通状態の電圧差に
対して逆バイアスにすることを特徴とする。
タを、より深く逆バイアスすることができ、テーリング
電流を抑制することができる。大きなゲート幅を有して
大きな電流駆動能力を有しながらテーリング電流を抑制
することができる。ドライバ用MOSトランジスタのゲ
ート幅およびゲート長の調整が充分に行なえない場合に
も、電流駆動能力の確保とテーリング電流の低減との調
整を行なうことができる。
センスアンプに電源を供給するドライバ用MOSトラン
ジスタを備え、センスアンプの活性状態において、ドラ
イバ用MOSトランジスタのソース端子に対するゲート
端子の印加電圧差を、導通状態の電圧差から更に深い順
バイアスにすることを特徴とする。
タを、より深く順バイアスすることができ、より小さな
ゲート幅でより大きな電流駆動能力を得ることができ
る。テーリング電流を抑制しながら大きな電流駆動能力
を得ることができる。ドライバ用MOSトランジスタの
ゲート幅およびゲート長の調整が充分に行なえない場合
にも、電流駆動能力の確保とテーリング電流の低減との
調整を行なうことができる。
は、センスアンプに電源を供給するドライバ用MOSト
ランジスタを備え、ドライバ用MOSトランジスタは、
センスアンプを構成するセンスアンプ用MOSトランジ
スタに比して、閾値電圧が深いことを特徴とする。
タのテーリング電流を抑制することができる。ドライバ
用MOSトランジスタのゲート幅およびゲート長の調整
が充分に行なえない場合にも、電流駆動能力の確保とテ
ーリング電流の低減との調整を行なうことができる。
ついて具体化した実施形態を図1乃至図13に基づき図
面を参照しつつ詳細に説明する。
実施形態における半導体記憶装置のメモリセルアレイ構
造の一部を模式的に拡大したものである。メモリセルア
レイは所定ビット数毎にメモリセルアレイ領域MCとし
て纏められており、このメモリセルアレイ領域MCを活
性単位としてデータアクセスの単位が構成されている。
メモリセルアレイ領域MCにはメモリセルがマトリクス
状に配置されており(図2、参照)、センスアンプ領域
SAに配置されているセンスアンプによりビット線対ご
とに差動増幅される。メモリセルとビット線との接続制
御はワード線ドライバ領域WDに配置されているワード
線駆動回路より択一的に選択される複数のワード線によ
り行なわれる。複数のワード線の各々は、複数のビット
線対のうちの何れか一方のビット線に接続されているメ
モリセルが共通に選択されるように接続制御されてい
る。1ワード線による複数のメモリセルの選択により、
各ビット線対の何れか一方のビット線とメモリセルとが
導通しセンスアンプが同時に活性化されて、差動増幅動
作が行なわれる。
ト線と接続制御を行なうワード線とは、メモリセルアレ
イ領域MC内で直交して配線されているので、ビット線
対の差動増幅を行なうセンスアンプが配置されているセ
ンスアンプ領域SAと、ワード線を駆動するワード線駆
動回路が配置されているワード線ドライバ領域WDと
は、メモリセルアレイ領域MCの各々の辺に直交して配
置されている。
に位置する、センスアンプ領域SAとワード線ドライバ
領域WDとの交差領域Cには、センスアンプへの電源供
給を行なうドライバ用MOSトランジスタが補助的に配
置されている。
を示す。センスアンプ領域SAには複数のセンスアンプ
SA11乃至SAnmが配置されており、各センスアン
プSA11乃至SAnmには差動増幅されるビット線対
BL11と/BL11乃至BLnmと/BLnmが各々
接続されている。ビット線対BL11と/BL11乃至
BLnmと/BLnmは、センスアンプ領域SAの各セ
ンスアンプSA11乃至SAnmからメモリセルアレイ
領域MCに向けて配線されており、ワード線ドライバ領
域WDのワード線駆動回路から配線されているワード線
WL0乃至WLkにより交互に導通制御されてメモリセ
ルが接続される。図2では、各ビット線BL11乃至/
BLnmと各ワード線WL0乃至WLkとの交点を囲む
小円部分がメモリセルを示している。
ンスアンプSAn1において例示するように、CMOS
インバータゲートの入出力間を相互に接続し、その各々
をビット線BLn1、/BLn1に接続した構成を有し
ており、メモリセルから読み出されたビット線間の微小
電圧差を差動増幅する。センスアンプSA11乃至SA
nmの高電源電圧線PSAおよび低電源電圧線NSA
は、各センスアンプSA11乃至SAnmに共通に接続
されており、所定数のセンスアンプSA11乃至SA1
m、・・・、SAn1乃至SAnmごとに、ドライバ用
MOSトランジスタであるPMOSトランジスタP1乃
至PnおよびNMOSトランジスタN1乃至Nnによ
り、電源電圧VDDおよび基準電圧VSSに接続されて
いる。ドライバ用MOSトランジスタとして構成される
PMOSトランジスタP1乃至PnおよびNMOSトラ
ンジスタN1乃至Nnはセンスアンプ領域SAに配置さ
れている。また所定数のセンスアンプSA11乃至SA
1m、・・・、SAn1乃至SAnmごとにセンスアン
プブロックが構成されている。
として、PMOSトランジスタP0およびNMOSトラ
ンジスタN0が交差領域Cに配置されており、各々、電
源電圧VDDと高電源電圧線PSA、および基準電圧V
SSと低電源電圧線NSAとを接続する。
ート端子が共通に接続され、ゲート制御信号SLExに
より導通制御される。高電源電圧線PSAに電源電圧V
DDを接続し各センスアンプSA11乃至SAnmに電
源電圧VDDを供給する。同様に、NMOSトランジス
タN0乃至Nnは各ゲート端子が共通に接続され、ゲー
ト制御信号SLEzにより導通制御される。低電源電圧
線NSAに基準電圧VSSを接続し各センスアンプSA
11乃至SAnmに基準電圧VSSを供給する。
4組のセンスアンプを備えて構成される場合のセンスア
ンプ領域のレイアウト例(1)を示す。センスアンプブ
ロックBの中央部にはN型ウェルへのバイアス供給用と
してN型拡散層Dnにより形成されるNウェル端部NW
Eと、P型ウェルへのバイアス供給用としてP型拡散層
Dpにより形成されるPウェル端部PWEとが対抗して
配置されており、Nウェル端部NWEから左側がN型ウ
ェル領域を、Pウェル端部PWEから右側がP型ウェル
領域を構成している。
にソース端子を共通にしてP型拡散層Dpが形成され
て、センスアンプ用PMOSトランジスタ対SP0とS
P0_乃至SP3とSP3_が配置されると共に、トラ
ンジスタごとにP型拡散層Dpが形成されて、ドライバ
用PMOSトランジスタP1、P2が配置されている。
また、P型ウェル領域には8トランジスタでソース端子
を共通にしてN型拡散層Dnが形成されて、センスアン
プ用NMOSトランジスタ対SN0とSN0_乃至SN
3とSN3_が配置されると共に、トランジスタごとに
N型拡散層Dnが形成されてドライバ用NMOSトラン
ジスタN1、N2が配置されている。
至BL3と/BL3は、例えば第1メタル層で、ドライ
バ用MOSトランジスタP1、P2、N1、N2のゲー
ト幅方向に直交して配線されて、PMOSトランジスタ
対SP0とSP0_乃至SP3とSP3_、およびNM
OSトランジスタ対SN0とSN0_乃至SN3とSN
3_の各々に接続されている。
Cp0によりPMOSトランジスタSP0のゲート端子
に接続され、コンタクトCd0によりPMOSトランジ
スタSP0_のドレイン端子に接続され、コンタクトC
p0によりNMOSトランジスタSN0のゲート端子に
接続され、そしてコンタクトCd0によりNMOSトラ
ンジスタSN0_のドレイン端子に接続されている。ビ
ット線/BL0は、コンタクトCp0_とコンタクトC
d0_とにより、PMOSトランジスタSP0_および
NMOSトランジスタSN0_のゲート端子と、PMO
SトランジスタSP0およびNMOSトランジスタSN
0のドレイン端子とに接続されている。
を最小幅に抑えるため、PMOSトランジスタ対SP0
とSP0_およびNMOSトランジスタ対SN0とSN
0_は、ビット線対BL0と/BL0の配線方向に並べ
て配置されている。これにより、ビット線対BL0と/
BL0の配線ピッチの最小幅を、センスアンプ用MOS
トランジスタSP0乃至SN0_の1つ分の幅に収める
ことができる。
いては、ビット線対BL0と/BL0での配置をビット
線の配線方向に対して折りかえした配置となっている。
従って、ビット線BL1、/BL1に接続されるセンス
アンプ用MOSトランジスタSP1、SP1_、SN
1、SN1_の配置位置は、ビット線対BL0、/BL
0の場合とは逆の位置となる。ビット線BL1は、コン
タクトCp1とコンタクトCd1とにより、PMOSト
ランジスタSP1およびNMOSトランジスタSN1の
ゲート端子と、PMOSトランジスタSP1_およびN
MOSトランジスタSN1_のドレイン端子とに接続さ
れ、ビット線/BL1は、コンタクトCp1_とコンタ
クトCd1_とにより、PMOSトランジスタSP1_
およびNMOSトランジスタSN1_のゲート端子と、
PMOSトランジスタSP1およびNMOSトランジス
タSN1のドレイン端子とに接続されている。
BL3についての配置は、ビット線対BL0と/BL
0、BL1と/BL1での配置を1つのユニットとし
て、繰り返されており、同様な配線、配置関係となって
いる。
NMOSトランジスタN1、N2は、センスアンプを構
成するPMOSトランジスタSP0、SP0_乃至SP
3、SP3_とNウェル端部NWEとの間、およびNM
OSトランジスタSN0、SN0_乃至SN3、SN3
_とPウェル端部PWEとの間に、ゲート幅方向をビッ
ト線の配線方向に直交させて備えられており、電源電圧
VDD、および基準電圧VSSを、PMOSトランジス
タSP0、SP0_乃至SP3、SP3_、およびNM
OSトランジスタSN0、SN0_乃至SN3、SN3
_に供給するドライブ用MOSトランジスタである。
SトランジスタN1、N2は、2つのビット線対ピッチ
ごとに配置されている。ビット線対ピッチBL0と/B
L0、BL1と/BL1に対しては、PMOSトランジ
スタP1およびNMOSトランジスタN1が配置され、
ビット線対ピッチBL2と/BL2、BL3と/BL3
に対しては、PMOSトランジスタP2およびNMOS
トランジスタN2が配置されている。従って、ゲート幅
Wとしてビット線対の2ピッチ分の長さを最大値として
調整が可能である。
NMOSトランジスタN1、N2は、ソース・ドレイン
端子間のゲート配置領域として、プロセス上許される短
ゲート長に比して長い調整距離ΔLを有して構成されて
いる。従って、ポリシリコン層の修正のみによりゲート
長Lの調整が可能であり、テーリング電流の調整が可能
である。ここで、PMOSトランジスタP1、P2、N
MOSトランジスタN1、N2は、ドライバ用のトラン
ジスタであり充分な電流駆動能力を有していることが必
要である。このため、ゲート長Lについては短ゲート長
を基準としてテーリング電流を低減する必要に応じて太
くする調整が一般的である。ゲート長L自身が短く形成
されるため、僅少なゲート長調整領域ΔLでも充分なテ
ーリング電流値の調整効果を得ることができる。図3で
は、ゲート長調整領域ΔLとして基本となる短ゲート長
と同等な長さの調整領域を確保する場合を示している。
例えば、短ゲート長として0.3ミクロンの場合、0.
3ミクロン程度のゲート長調整領域ΔLを備えていれば
よいこととなる。テーリング電流値はゲート長Lに大き
く依存する。
NMOSトランジスタN1、N2のソース端子と、Nウ
ェル端部NWE、およびPウェル端部PWEとは、対向
して配置されており、拡散層コンタクトCdとビアコン
タクトCvとにより第1メタル層M1を介して、Nウェ
ル端部NWE、およびPウェル端部PWEと並走する第
2メタル層M2で配線されている電源電圧VDD、およ
び基準電圧VSSに接続されている。
ドレイン端子は、拡散層コンタクトCdを介して第1メ
タル層M1により構成されている電源電圧供給線PD
1、およびPD2に接続され、拡散層コンタクトCdを
介してPMOSトランジスタSP0_とSP1、および
SP2_とSP3の共通ソース端子に接続されて電源電
圧VDDを供給する。更にビアコンタクトCvを介して
第2メタル層M2により構成されている高電源電圧線P
SAに接続される。高電源電圧線PSAからは、ビアコ
ンタクトCv、第1メタル層M1、および拡散層コンタ
クトCdを介して他の共通ソース端子に接続されて、P
MOSトランジスタSP0、SP1_、およびSP2、
SP3_に電源電圧VDDを供給する。
ドレイン端子は、拡散層コンタクトCdを介して第1メ
タル層M1により構成されている基準電圧供給線ND
1、およびND2に接続され、拡散層コンタクトCdを
介して共通ソース端子のうち、NMOSトランジスタS
N0、SN0_、SN1、およびSN1_で囲まれる領
域、およびNMOSトランジスタSN2、SN2_、S
N3、およびSN3_で囲まれる領域に接続される。ま
た、ビアコンタクトCvを介して第2メタル層M2によ
り構成されている低電源電圧線NSAに接続される。低
電源電圧線NSAからは、ビアコンタクトCv、第1メ
タル層M1、および拡散層コンタクトCdを介して、基
準電圧供給線ND1、およびND2により直接に接続さ
れていない共通ソース端子に接続される。具体的には、
NMOSトランジスタSN0、SN0_とセンスアンプ
ブロックBの端部で囲まれる領域、NMOSトランジス
タSN1、SN1_、SN2、およびSN2_で囲まれ
る領域、およびNMOSトランジスタSN3、SN3_
とセンスアンプブロックBの端部で囲まれる領域に接続
される。これらの接続により、共通ソース端子には均等
に基準電圧VSSが供給される。
源電圧線NSAを構成する第2メタル層M2の配線方向
はビット線対の配線方向に直交しており、センスアンプ
ブロックB内のPMOSトランジスタSP0、SP0_
乃至SP3、SP3_、およびNMOSトランジスタS
N0、SN0_乃至SN3、SN3_の各ソース端子に
共通に接続されている。
(1)によれば、充分な供給能力でセンスアンプSP
0、SP0_およびSN0、SN0_乃至SP3、SP
3_およびSN3、SN3_へ電源電圧VDDおよび基
準電圧VSSを供給するためには、ドライバ用MOSト
ランジスタP1およびN1、P2およびN2は、短いゲ
ート長Lに対して長いゲート幅Wを備えることが一般的
である。長いゲート幅Wについては、センスアンプ領域
SAのビット線対BL0と/BL0乃至BL3と/BL
3の配線方向に直交する方向に、配線ピッチによる制約
を受けることなく自由にゲート幅Wの調整を行なうこと
ができ、充分なゲート幅Wを配置することができる。ま
た、ゲート長Lについては、標準的なゲート長サイズ自
体が微小な長さであるため微小な長さの調整領域で充分
な調整を行なうことができ、センスアンプ領域SAにお
いて隣接する素子等の配置制約から調整領域が制限され
るビット線対の配線方向に並行する方向に対しても、充
分な調整領域が確保されたゲート長Lを配置することが
できる。ゲート幅Wおよびゲート長Lを共に充分な自由
度で調整することができ、長ゲート幅Wにおける、電流
供給能力の確保とテーリング電流の低減という相反する
特性について適宜に調整されたサイズのドライバ用MO
Sトランジスタを提供することが可能となる。尚、ゲー
ト長調整領域ΔLは、図3ではソース側に配置する場合
を示したが、ドレイン側に配置することもできる。この
場合、ドライバ用MOSトランジスタの駆動能力が更に
向上する。
1、P2およびN1、N2のドレイン端子から、センス
アンプトランジスタSP0、SP0_乃至SP3、SP
3_、およびSN0、SN0_乃至SN3、SN3_の
電源端子であるソース端子への電源供給経路は、第1メ
タル層M1で構成される電源電圧供給線PD1、PD
2、および基準電圧供給線ND1、ND2、更に第2メ
タル層M2で構成される高電源電圧線PSA、および低
電源電圧線NSAといった低抵抗配線層で結線されてい
る。このため、配線経路中の電圧降下は僅かとなり、各
センスアンプトランジスタへは、電源電圧VDD、基準
電圧VSSを確実に供給することができる。また、1つ
のドライバ用MOSトランジスタP1、P2、N1、N
2に対して、4つのセンスアンプトランジスタが配置さ
れているが、センスアンプトランジスタ間の電源供給経
路上の電圧降下は均等となり、各センスアンプトランジ
スタへの電源供給能力はバランスされる。
タP1、P2、N1、N2にはゲート長Lのゲート長調
整領域ΔLが備えられているので、ゲート長Lはゲート
層であるポリシリコン層の調整のみで行なうことができ
る。半導体記憶装置の製造において、ポリシリコン層の
フォトマスクのみの修正により、ドライバ用MOSトラ
ンジスタP1、P2、N1、N2の電流供給能力とテー
リング電流との調整を図ることができ、調整時間および
コストを低減することができる。
イアウト例(1)を、図2の回路構成に適用してやれ
ば、2組のセンスアンプである2組のビット線対BL0
と/BL0およびBL1と/BL1、BL2と/BL2
およびBL3と/BL3ごとに、センスアンプ領域SA
内にドライブ用MOSトランジスタP1およびN1、P
2およびN2が分散して配置されるので、ドライバ用M
OSトランジスタを集中配置させる場合に比して各セン
スアンプへの電源供給経路上の配線負荷を低減すること
ができる。加えて、図3に示すように電源供給経路は第
1および第2メタル層M1、M2であるので、配線負荷
を更に大幅に低減することができる。各センスアンプへ
の電源供給能力は均等となると共に経路上の電圧降下も
僅かなものとなるので、ゲート幅Wが小さなドライブ用
MOSトランジスタP1およびN1、P2およびN2に
よっても有効に電源電圧VDDおよび基準電圧VSSを
供給することができる。
させた場合には、配線負荷が最大となる最遠点のセンス
アンプに対しても所定の動作速度を確保する必要から、
多大なゲート幅Wを備えて大きな電流駆動能力を有する
ドライバ用MOSトランジスタが必要であることに対し
て、図2の回路構成を図3のレイアウトで実現する場合
には、総和のゲート幅Wが抑制されて電流駆動能力とし
てはより小さな電流駆動能力のドライバ用MOSトラン
ジスタであっても、分散配置による配線負荷の低減に、
配線経路を低抵抗配線層である第1および第2メタル層
M1、M2で配線することによる負荷の低減も加わり、
全てのセンスアンプを均等に高速化することができる。
分散配置に加えてレイアウト構成を工夫することによ
り、より短いゲート幅Wで、センスアンプ間の増幅動作
における時間遅延のばらつきが抑制された高速動作を実
現することができ、同時にテーリング電流の低減も図る
ことができる。
P0、N0からも電源が供給されるので、ドライバ用M
OSトランジスタP1、P2、N1、N2の総電流駆動
能力をその分小さくすることができ、総ゲート幅Wを短
縮することができる。センスアンプ領域SAにおけるド
ライバ用MOSトランジスタP1、P2、N1、N2の
配置領域を小さくすることができ、各ビット線対BL0
と/BL0乃至BL3と/BL3のピッチ方向への配置
自由度を向上させることができると共に、テーリング電
流を低減することができる。
P0、N0を交差領域Cに配置するので、センスアンプ
領域SAに補助ドライバ用MOSトランジスタP0、N
0を配置する配置領域を確保する必要がなくなり、セン
スアンプ領域SAに配置されるドライバ用MOSトラン
ジスタのゲート幅Wおよびゲート長Lの調整領域を充分
に確保することができ、調整の自由度を向上させること
ができる。また、補助ドライバ用MOSトランジスタP
0、N0をセンスアンプ領域SAに配置しない分、セン
スアンプ領域SAのレイアウト領域を圧縮することがで
きる。
4組のセンスアンプを備えて構成される場合のセンスア
ンプ領域のレイアウト例(2)を示す。図3のレイアウ
ト例(1)における基準電圧供給線ND1、ND2に代
えて、NMOSドライバ用トランジスタN1、N2のド
レイン端子を構成する拡散層Dnと、センスアンプ用N
MOSトランジスタSN0、SN0_乃至SN3、SN
3_の共通ソース端子を構成する拡散層Dnとを、拡散
層Dnにより直接に接続している。
スタN1、N2のドレイン端子を第1メタル層M1に接
続するための拡散層コンタクトCdの配置は不要とな
り、この分、NMOSドライバ用トランジスタN1、N
2とセンスアンプ用NMOSトランジスタSN0、SN
0_乃至SN3、SN3_とを更に近接させて配置する
ことができる。短距離で接続することができることによ
り、配置領域の圧縮が可能であると共にドライバ用MO
SトランジスタN1、N2からセンスアンプ用NMOS
トランジスタSN0、SN0_乃至SN3、SN3_の
共通ソース端子への電源供給経路中の電圧降下を抑制す
ることができる。
第2メタル層M2が、ビット線対の配線方向に直交して
センスアンプブロックB内のセンスアンプ用NMOSト
ランジスタSN0、SN0_乃至SN3、SN3_の共
通ソース端子に、ビット線対ピッチごとに接続されてい
る。このため、NMOSドライバ用トランジスタN1、
N2から拡散層Dnを介して供給される基準電圧VSS
は、センスアンプ用NMOSトランジスタSN0、SN
0_乃至SN3、SN3_の共通ソース端子において、
第2メタル層M2による補助経路により低抵抗配線層で
接続されることとなり、各NMOSトランジスタSN
0、SN0_乃至SN3、SN3_への基準電圧VSS
の供給経路上の負荷はバランスされる。
ンジスタN1、N2とセンスアンプ用NMOSトランジ
スタSN0、SN0_乃至SN3、SN3_とのゲート
端子間の間隔により、両トランジスタの間隔が規定され
る例を示している。センスアンプ用NMOSトランジス
タSN0、SN0_乃至SN3、SN3_のゲート端子
形状の変更等により両トランジスタの間隔は更に短縮す
ることが可能であり、センスアンプ領域SAの圧縮が可
能である。
トランジスタP1、P2とセンスアンプ用PMOSトラ
ンジスタSP0、SP0_乃至SP3、SP3_につい
ては、拡散層Dpによる直結はなされていないが、レイ
アウト配置の工夫等により直結することができることは
言うまでもない。
(2)によれば、図3の場合と同様に、ドライバ用MO
SトランジスタP1、P2、およびN1、N2のゲート
幅Wおよびゲート長Lを共に充分な自由度で調整するこ
とができ、電流供給能力の確保とテーリング電流の低減
という相反する特性について適宜に調整されたサイズの
ドライバ用MOSトランジスタを提供することができ
る。
N1、N2のソース端子とセンスアンプ用NMOSトラ
ンジスタSN0、SN0_乃至SN3、SN3_の電源
端子である共通ソース端子との間を短距離で接続するこ
とができ、センスアンプ領域SAを圧縮することができ
ると共に、ドライバ用MOSトランジスタN1、N2か
らセンスアンプ用NMOSトランジスタへの電源供給経
路中の電圧降下を抑制することができる。並行して低抵
抗配線層である第2メタル層M2により補助経路として
低電源電圧線NSAが形成されているので、基準電圧V
SSの供給はバランスされ、各センスアンプ用NMOS
トランジスタSP0、SP0_乃至SP3、SP3_の
動作のばらつきは低減される。
アウト例(2)を、図2の回路構成に適用した場合の作
用・効果については、図3の場合と同様であるので、こ
こでの説明は省略する。
を連続させて配置した場合のセンスアンプ領域のレイア
ウト例を示す。センスアンプブロックB間の接続部分に
おいて、高電源電圧線PSA、および低電源電圧線NS
Aは、第2メタル層M2により接続される(高電源電圧
線PSAにおける連結部JP、および低電源電圧線NS
Aにおける連結部JN)。このため、センスアンプブロ
ックB間の、センスアンプ用PMOSトランジスタの各
ソース端子、およびNMOSトランジスタの各ソース端
子は、低抵抗の第2メタル層M2で各々共通に接続され
ることとなり、高電源電圧線PSA、低電源電圧線NS
Aから各ソース端子までの負荷は、センスアンプブロッ
クB間で同等となる。
置され、ドライブ用PMOSトランジスタP1乃至P
4、およびNMOSトランジスタN1乃至N4から高電
源電圧線PSA、および低電源電圧線NSAに接続され
る、電源電圧供給線PD1乃至PD4、および基準電圧
供給線ND1乃至ND4を適宜に間引くことができる。
これにより、ドライバ用MOSトランジスタの総ゲート
幅Wを調整して電流供給能力を調整することができ、総
ゲート幅Wに大きく依存する総テーリング電流値を調整
することができる。例えば、電源電圧供給線PD2、P
D4、および基準電圧供給線ND2、ND4を切り離す
ことにより、電流供給能力を半分にすることができる。
この場合、切り離されたセンスアンプブロックB内のセ
ンスアンプ用トランジスタへの電源電圧VDD、基準電
圧VSSの供給は、高電源電圧線PSA、および低電源
電圧線NSAを介して他のセンスアンプブロックBに配
置されているドライバ用トランジスタP1、P3、N
1、N3、またはドライバ用トランジスタP1、P3、
N1、N3に加えて補助ドライバ用トランジスタにより
行なわれる。
NSAは、低抵抗の第2メタル層M2で配線されている
ので、センスアンプブロックB間の電源供給経路の違い
は無視することができる。個々のドライバ用MOSトラ
ンジスタの接続・非接続を調整して、電流供給能力の確
保とテーリング電流の低減という相反する特性について
適宜に調整することができる。尚、ドライバ用MOSト
ランジスタP1乃至P4、およびN1乃至N4の各ドレ
イン端子間を低抵抗配線層である第2メタル層PD、お
よびNDで接続することもできる。この場合もセンスア
ンプブロックB間の接続部分において、第2メタル層P
Dに対しては連結部JP1で接続し、第2メタル層ND
に対しては連結部JN1で接続する。これにより、ドラ
イバ用MOSトランジスタP1乃至P4、およびN1乃
至N4の各ドレイン端子間は各々共通に接続されること
となり、センスアンプ用トランジスタへの電源電圧VD
D、基準電圧VSSの供給経路の負荷は、センスアンプ
ブロックB間で同等となる。
4、およびN1乃至N4の間引きは、電源電圧供給線P
D1乃至PD4、および基準電圧供給線ND1乃至ND
4の接続・非接続は、これらの供給線を構成する第1メ
タル層M1の配置・非配置で行なうことができる他、ド
ライバ用MOSトランジスタP1乃至P4、およびN1
乃至N4のソース・ドレイン端子の拡散層コンタクトC
dの配置・非配置によっても行なうことができる。ま
た、第2メタル層PD、およびNDを配線する場合に
は、ドライバ用MOSトランジスタP1乃至P4、およ
びN1乃至N4のドレイン端子の拡散層コンタクトCd
の配置・非配置により行なうことができる。更に、電源
電圧供給線PD1乃至PD4、および基準電圧供給線N
D1乃至ND4の接続・非接続に代えて、ソース端子と
電源線VDD又はVSSとの接続・非接続により行なう
こともできる。また、これらの方法については、図4の
場合にも同様に適用することができる。更に、図4で
は、直接接続された拡散層Dnの接続部分の配置・非配
置により行なうこともできる。
乃至P4、N1乃至N4の接続・切り離しを、拡散層コ
ンタクトCdまたは第2低抵抗配線層である第1メタル
層M1の何れか一方のフォトマスクのみの修正により行
なうことができる。ドライバ用MOSトランジスタP1
乃至P4、N1乃至N4の電流供給能力とテーリング電
流との調整をする際の調整時間およびコストの低減を図
ることができる。
アウト例を、図2の回路構成に適用した場合の作用・効
果については、図3の場合と同様であるので、ここでの
説明は省略する。
トランジスタP0乃至Pn、N0乃至Nnのゲート制御
信号SLEx、SLEzを出力する制御回路を示す。テ
ーリング電流を抑制するために、ドライバ用MOSトラ
ンジスタのオフ時のゲートバイアスを深く逆バイアスす
る機能を有する制御回路である。
振幅電圧を有する正論理のセンスアンプ活性化信号SA
Eは、電源電圧VDDを昇圧電圧VPPまで昇圧するレ
ベルシフタ(H)13と基準電圧VSSを負電圧VNま
で降圧するレベルシフタ(L)16とに入力される。レ
ベルシフタ(H)13およびレベルシフタ(L)16に
よりレベルシフトされたセンスアンプ活性化信号SAE
は、各々、インバータゲートI3およびI5に入力さ
れ、インバータゲートI3およびI5から、ドライバ用
PMOSトランジスタP0乃至Pnのゲート制御信号S
LExおよびドライバ用NMOSトランジスタN0乃至
Nnのゲート制御信号SLEzが出力される。
は、センスアンプの活性化状態において、各々、基準電
圧VSSレベルおよび電源電圧VDDレベルとなる。こ
の場合には、インバータゲートI3およびI5のNMO
SトランジスタおよびPMOSトランジスタが導通す
る。
レベルが逆転し、インバータゲートI3およびI5のP
MOSトランジスタおよびNMOSトランジスタが導通
する。このときの論理レベル電圧を設定するトランジス
タが、電源電圧VDDに接続されているPMOSトラン
ジスタ11と昇圧電圧VPPに接続されているPMOS
トランジスタ12、および基準電圧VSSに接続されて
いるNMOSトランジスタ14と負電圧VNに接続され
ているNMOSトランジスタ15である。
は、昇圧電圧VPPと基準電圧VSSとの間の振幅電圧
を有する正論理のPMOSテーリング電流削減信号SW
Hが、インバータゲートI1とインバータゲートI2と
を介して接続されており、PMOSトランジスタ12の
ゲート端子には、PMOSテーリング電流削減信号SW
Hが、インバータゲートI1を介して接続されている。
ここで、インバータゲートI1の電源電圧は昇圧電圧V
PPである。
は、電源電圧VDDと負電圧VNとの間の振幅電圧を有
する正論理のNMOSテーリング電流削減信号SWL
が、インバータゲートI4を介して接続されており、N
MOSトランジスタ15のゲート端子には、NMOSテ
ーリング電流削減信号SWLが直接に接続されている。
常動作モード時における、通常のスタンバイ状態等のよ
うにセンスアンプの活性動作への移行が直ちに行なわれ
る動作状態や、テーリング電流の低減の必要がない場合
には、PMOSテーリング電流削減信号SWHの電圧レ
ベルを基準電圧VSSとし、NMOSテーリング電流削
減信号SWLの電圧レベルを負電圧VNとする。PMO
Sトランジスタ12およびNMOSトランジスタ15を
オフ状態とすると共に、PMOSトランジスタ11およ
びNMOSトランジスタ14をオン状態とする。ゲート
制御信号SLEx、およびSLEzの非活性状態を示す
信号レベルは、各々、電源電圧VDDのハイレベル、お
よび基準電圧VSSのローレベルとなり、通常の論理回
路と同様にソース端子に対するゲート端子の電圧差が0
Vの状態で、ドライバ用MOSトランジスタP0乃至P
n、N0乃至Nnはオフ状態となる。
いはその他の省電力モード、またはセルフリフレッシュ
モード等に代表されるような、センスアンプの活性動作
自身が一定時間行なわれないことがわかっている場合
や、センスアンプの活性動作への移行が直ちに行なわれ
ない場合、または活性動作への移行タイミングが事前に
わかる場合などにおいて、テーリング電流の低減を図る
必要がある場合には、PMOSテーリング電流削減信号
SWHの電圧レベルを昇圧電圧VPPとし、NMOSテ
ーリング電流削減信号SWLの電圧レベルを電源電圧V
DDとする。ここで、ナップモードとは、例えばDRA
M等において、内部電源が活性状態を保ちながらリフレ
ッシュ動作が行なわれない動作モードであり、保持デー
タが保証されないながら外部命令の受け付けが可能な状
態であり、外部命令に対して直ちにアクセス動作を実行
できる動作モードを言う。PMOSトランジスタ11お
よびNMOSトランジスタ14をオフ状態とすると共
に、PMOSトランジスタ12およびNMOSトランジ
スタ15をオン状態とする。ゲート制御信号SLEx、
およびSLEzの非活性状態を示す信号レベルは、各
々、昇圧電圧VPPのハイレベル、および負電圧VNの
ローレベルとなる。通常の論理回路におけるオフ状態の
バイアスから更に逆バイアスが印加され、ソース端子に
対するゲート端子の電圧差が、ドライブ用PMOSトラ
ンジスタP0乃至Pnにおいては正電圧(=VPP−V
DD)にバイアスされ、ドライブ用NMOSトランジス
タN0乃至Nnにおいては負電圧(=−VN)にバイア
スされ、両トランジスタを確実にオフすると共に、オフ
状態でのテーリング電流も低減される。
例を示す。電源電圧VDDと基準電圧VSSとの間の電
圧振幅を有するセンスアンプ活性化信号SAEを、昇圧
電圧VPPと基準電圧VSSとの間の電圧振幅を有する
信号OUTにレベルシフトする回路例である。
源電圧VDDの電圧レベルを有するハイレベル信号が入
力されるとする。センスアンプ活性化信号SAEは、N
MOSトランジスタ18のゲート端子に入力されると共
にインバータゲートI6に入力される。ハイレベルのセ
ンスアンプ活性化信号SAEの入力により、NMOSト
ランジスタ18が導通しPMOSトランジスタ19のゲ
ート端子に基準電圧VSSを印加することにより、PM
OSトランジスタ19が導通する。また、インバータゲ
ートI6により論理反転されたローレベル信号がNMO
Sトランジスタ20のゲート端子に入力されてNMOS
トランジスタ20は非導通となる。従って、信号OUT
にはPMOSトランジスタ19を介して昇圧電圧VPP
が印加され、電圧レベルが電源電圧VDDから昇圧電圧
VPPにレベルシフトされる。ここで、信号OUTはP
MOSトランジスタ17のゲート端子に入力されてお
り、PMOSトランジスタ17は非導通となるので、昇
圧電圧VPPからPMOSトランジスタ19のゲート端
子への経路は遮断される。
準電圧VSSのローレベル信号が入力されるとする。こ
の場合には、NMOSトランジスタ18が非導通とな
り、PMOSトランジスタ19のゲート端子への基準電
圧VSSの印加経路は遮断される。一方、インバータゲ
ートI6により論理反転されたハイレベル信号がNMO
Sトランジスタ20のゲート端子に入力されるので、N
MOSトランジスタ20は導通する。信号OUTにはN
MOSトランジスタ20を介して基準電圧VSSが印加
される。信号OUTは、PMOSトランジスタ17のゲ
ート端子に入力されているので、PMOSトランジスタ
17が導通してPMOSトランジスタ19のゲート端子
に昇圧電圧VPPが印加され、PMOSトランジスタ1
9は非導通状態に維持される。尚、図6におけるPMO
Sトランジスタ11、12、NMOSトランジスタ1
4、15は、インバータI3、I5と共に図1中の交差
領域Cに配置し、レベルシフタ13、16は、メモリセ
ルアレイ領域MCやそれに隣接する領域以外の通常の領
域であって、センスアンプ活性化信号SAEの生成回路
(不図示)等の通常の論理回路が多く配置される周辺領
域に配置されることが好ましい。交差領域Cに配置され
る場合に比して、交差領域Cの占有面積を抑制すること
ができ、ダイサイズの増大を抑制するのに効果的であ
る。
圧電圧VPPを、ワード線WLの活性化時の昇圧電圧V
PPと同様とする場合を示している。ワード線ドライバ
回路22に昇圧電圧VPPを供給するVPPジェネレー
タ21からの昇圧電圧VPPを、図6の制御回路等で共
用することができる。また、図9には、図6の制御回路
等に使用する負電圧VNを、ワード線WLの非活性化時
の負電圧VNと同様とする場合、またはP型ウェル層2
5へのバックゲートバイアスVNと同様とする場合、更
にこの両者と同様とする場合を示している。負電圧VN
を供給するVNジェネレータ23からの負電圧VNを、
図6の制御回路等で共用することができる。
0乃至Pn、N0乃至Nnへのオフ時のゲート電圧の制
御によれば、ドライバ用MOSトランジスタを、より深
く逆バイアスすることができ、テーリング電流を抑制す
ることができる。オフ時の逆バイアス条件を適宜に選択
してやることにより、大きなゲート幅Wを有してオン時
の電流駆動能力を充分維持しながら、オフ時のテーリン
グ電流を自由に低減することができる。ドライバ用MO
Sトランジスタのゲート幅Wおよびゲート長Lの調整に
おいて電流駆動能力の確保とテーリング電流の低減との
トレードオフ関係の調整を越えて、自由にテーリング電
流を低減する調整を行なうことができる。
WLを昇圧するVPPジェネレータ21や、ワード線W
Lの非活性化時にワード線WLを負電圧にするVNジェ
ネレータ23、またはP型ウェル層25にバックゲート
バイアスを印加するVNジェネレータ23等の出力電圧
を利用してやれば、ドライバ用MOSトランジスタをオ
フする昇圧電圧VPPや負電圧VNの発生回路を新たに
備える必要がなく好都合である。
ら出力される昇圧電圧VPPやVNジェネレータ23か
ら出力される負電圧VNをそのまま使用して、ドライバ
用MOSトランジスタのオフ時のゲートバイアスとする
場合について説明したが、本発明はこれに限定されるも
のではなく、VPPジェネレータ21やVNジェネレー
タ23から出力される電圧を適宜に分圧し、あるいは更
に昇圧、降圧して使用することができることは言うまで
もない。
源電圧を内部回路に供給する内部降圧電圧発生回路を備
える場合には、VPPジェネレータに代えて、外部電源
電圧を使用することや、または内部電源電圧に比して高
電圧の範囲内で、外部電源電圧を適宜に分圧し、あるい
は更に昇圧して使用することもできる。
Sトランジスタのオフ時のバイアス制御を、図2の回路
構成に適用した場合には、図3の場合と同様の作用・効
果が得られると共に、ドライバ用MOSトランジスタの
ゲート幅Wおよびゲート長Lを更に自由に変更すること
ができるため、分散配置されるドライバ用MOSトラン
ジスタの配置領域や、交差領域Cに配置される補助ドラ
イバ用MOSトランジスタの配置領域を更に圧縮するこ
とができる。図2の回路構成による作用・効果を更に大
きなものにすることができる。
OSトランジスタP0乃至Pn、N0乃至Nnのオン時
のゲートバイアスを更に深い順バイアスとすることも有
効である。これにより、小さなゲート幅Wにより十分な
電流駆動能力を確保することができる。ゲート幅Wが小
さいことによりオフ時のテーリング電流が抑制されなが
ら、オン時の電流駆動能力を充分に確保することがで
き、電流駆動能力とテーリング電流との調整をすること
ができる。
1、12を、インバータゲートI3に代えてインバータ
ゲートI5を構成するPMOSトランジスタのソース端
子に接続し、NMOSトランジスタ14、15を、イン
バータゲートI5に代えてインバータゲートI3を構成
するNMOSトランジスタのソース端子に接続する。更
に、PMOSテーリング電流削減信号SWHおよびNM
OSテーリング電流削減信号SWLに代えて、正論理の
PMOS駆動強化信号SWHおよびNMOS駆動強化信
号SWLとして入力する。
およびNMOS駆動強化信号SWLがハイレベルとな
り、ドライバ用MOSトランジスタにおいて駆動強化状
態が設定される場合には、PMOSトランジスタ11お
よびNMOSトランジスタ14がオフされると共に、P
MOSトランジスタ12およびNMOSトランジスタ1
5がオンされる。ドライバ用PMOSトランジスタP0
乃至Pnのゲート端子には負電圧VNが印加され、ドラ
イバ用NMOSトランジスタN0乃至Nnのゲート端子
には昇圧電圧VPPが印加されて、各トランジスタの電
流駆動能力が強化される。
給に関しては、図6に示したオフ時の逆バイアス強化の
場合と同様に様々なバリェーションが適用可能であるこ
とは言うまでもない。また、オフ時の逆バイアスの強化
とオン時の順バイアスの強化との両者を適用することも
できる。ドライバ用MOSトランジスタのゲート幅Wに
関わらず、充分な電流駆動能力を得ることができると共
に、充分なテーリング電流の低減を行なうことができ
る。
ング特性を示す。MOSトランジスタではサブスレッシ
ョルド領域において、図10中の(式)に示すように
ゲート・ソース間電圧VGSと閾値電圧VTに対して、
10(VGS-VT)に比例してドレイン電流IDSが流れる。
ここで、通常のオフ状態であるVGS=0Vを(式)
に代入した場合が(式)である。サブスレッショルド
特性によりVGS=0Vのオフバイアス状態において
も、10-VTに比例した電流が流れる。いわゆるテーリ
ング電流ILである。
グ電流ILを低減するためには、MOSトランジスタの
閾値電圧VTを深くすることが有効である。この様子を
図10に示す。閾値電圧VTがVT=VT0からVT=
VT1まで深くなることにより、テーリング電流ILが
IL=IL0からIL=IL1に低減することがわか
る。
タに適用する場合、ドライバ用MOSトランジスタの閾
値電圧を深くしながら、センスアンプ用MOSトランジ
スタの閾値電圧は浅く設定することが要請される。セン
スアンプによる差動増幅の初期段階において、ビット線
電圧が中間電圧でありセンスアンプ用MOSトランジス
タのゲート・ソース間電圧が不十分な場合にも充分な電
流駆動能力を確保する必要があるためである。図11乃
至図13において各種の方法を示す。尚、図11乃至図
13においてはNMOSトランジスタの場合について示
しているが、PMOSトランジスタについても同様に適
用できることは言うまでもない。
トランジスタとドライバ用MOSトランジスタとを、同
一のP型ウェル層31に配置すると共に、ドライバ用M
OSトランジスタのチャネル領域32に対して選択的に
異なる濃度の不純物を注入してドライバ用MOSトラン
ジスタの閾値電圧を深くする。一般的に、MOSトラン
ジスタの閾値電圧は、チャネル領域32の不純物濃度に
依存するので、この領域32における不純物濃度を選択
的に濃くしてやれば閾値電圧を選択的に深く設定するこ
とができる。
トランジスタとドライバ用MOSトランジスタとを、各
々不純物濃度の異なるP型ウェル層31、33に配置す
る。この際、P型ウェル層33の不純物濃度をP型ウェ
ル層31の不純物濃度に比して濃く設定する。図11の
場合と同様に、ドライバ用MOSトランジスタのチャネ
ル領域における不純物濃度がセンスアンプ用MOSトラ
ンジスタの場合に比して濃くなるので、ドライバ用MO
Sトランジスタの閾値電圧を選択的に深くすることがで
きる。
トランジスタとドライバ用MOSトランジスタとを、同
一濃度であって異なる領域に配置されるP型ウェル層3
1、31に配置する。この際、ドライバ用MOSトラン
ジスタが配置されているP型ウェル層31のウェルバイ
アスを負電圧VNとし、センスアンプ用MOSトランジ
スタが配置されているP型ウェル層31のウェルバイア
スである基準電圧VSSに比して深い逆バイアスとす
る。一般的に、MOSトランジスタの閾値電圧はウェル
バイアスであるバックゲートバイアスに依存して変化
し、バックゲートバイアスが逆バイアスで深くなるほど
閾値電圧は深くなる。ドライバ用MOSトランジスタが
配置されているP型ウェル層31のウェルバイアスを負
電圧VNとすることにより、選択的に深い閾値電圧とす
ることができる。
OSトランジスタのテーリング電流を抑制することがで
きる。ドライバ用MOSトランジスタのゲート幅Wおよ
びゲート長Lの調整において、電流駆動能力の確保とテ
ーリング電流の低減との調整が不十分な場合においても
有効に調整を行なうことができる。
MOSトランジスタの閾値電圧の設定を、図2の回路構
成に適用した場合には、図3の場合と同様の作用・効果
が得られると共に、ドライバ用MOSトランジスタのテ
ーリング電流を自由に低減することができるため、ドラ
イバ用MOSトランジスタのゲート幅Wおよびゲート長
Lを更に自由に変更することができる。図2の回路構成
による作用・効果を更に大きなものにすることができ
る。
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、本実施形態の図3乃至図5においては、センスアン
プ用NMOSトランジスタ対SN0とSN0_乃至SN
3とSN3_についてはゲート形状がリング形状である
場合を例示して説明したが、本発明はゲート形状に依存
するものではない。また、本発明では、センスアンプへ
のドライバ用MOSトランジスタについて説明をした
が、これに限定されるものではなく、その他の回路部分
に対しても同様に適用することができる。また、本発明
では、相補ビット線でのメモリセルアレイ構造で説明し
たが、これに限定されるものではない。また、本発明に
言う半導体記憶装置とは、単独のLSIである半導体メ
モリの他、システムLSI等にメモリマクロとして搭載
される場合にも同様に適用できることは言うまでもな
い。
してセンスアンプ配置領域に配置されるセンスアンプ
と、前記センスアンプ配置領域において、ゲート幅の配
置方向が前記ビット線の配線方向に直交して配置され、
前記センスアンプに電源を供給するドライバ用MOSト
ランジスタとを備え、前記センスアンプの電源端子と前
記ドライバ用MOSトランジスタのドレイン端子とは、
低抵抗配線層により結線されることを特徴とする半導体
記憶装置。 (付記2) ビット線の配線ピッチに対応してセンスア
ンプ配置領域に配置されるセンスアンプと、前記センス
アンプ配置領域において、ゲート幅の配置方向が前記ビ
ット線の配線方向に直交して配置され、前記センスアン
プに電源を供給するドライバ用MOSトランジスタとを
備え、前記センスアンプの電源端子と前記ドライバ用M
OSトランジスタのドレイン端子とは該両端子の構成層
により直接に接続されると共に、少なくとも一部の領域
には低抵抗配線層による補助経路が形成されることを特
徴とする半導体記憶装置。 (付記3) ビット線の配線ピッチに対応してセンスア
ンプ配置領域に配置されるセンスアンプと、前記センス
アンプ配置領域において、ゲート幅の配置方向が前記ビ
ット線の配線方向に直交して配置され、前記センスアン
プに電源を供給するドライバ用MOSトランジスタとを
備え、前記ドライバ用MOSトランジスタは、ソース端
子とドレイン端子との間に、最短値より長いゲート長を
有するゲート層を配置可能なゲート長調整領域を備える
ことを特徴とする半導体記憶装置。 (付記4) 前記ドライバ用MOSトランジスタは、所
定数の前記センスアンプごとに備えられることを特徴と
する付記1乃至3の少なくとも何れか1項に記載の半導
体記憶装置。 (付記5) 前記ドライバ用MOSトランジスタに加
え、該ドライバ用MOSトランジスタを補助する補助ド
ライバ用MOSトランジスタを備えることを特徴とする
付記1乃至4の少なくとも何れか1項に記載の半導体記
憶装置。 (付記6) 前記センスアンプ配置領域と、前記センス
アンプ配置領域に対して直行して配置され、前記ビット
線とメモリセルとの接続制御を行なうワード線駆動回路
が配置されるワード線駆動回路配置領域とは、共にメモ
リセルアレイ領域に隣接して配置され、前記補助ドライ
バ用MOSトランジスタは、前記センスアンプ配置領域
と前記ワード線駆動回路配置領域とに隣接する交差領域
に配置されることを特徴とする付記5に記載の半導体記
憶装置。 (付記7) 所定数のセンスアンプごとに電源を供給す
るドライバ用MOSトランジスタを前記所定数のセンス
アンプと同一領域に備えて構成されるセンスアンプブロ
ックを多数備え、前記所定数のセンスアンプの電源端子
または前記ドライバ用MOSトランジスタの電源出力端
子を、前記センスアンプブロック間で接続する低抵抗配
線層を備えることを特徴とする半導体記憶装置。 (付記8) 前記ドライバ用MOSトランジスタのソー
ス端子またはドレイン端子の少なくとも何れか一方は、
コンタクト層を介して前記ドライバ用MOSトランジス
タごとに個別に配線される低抵抗配線層に接続されてお
り、前記ドライバ用MOSトランジスタごとに、前記コ
ンタクト層または前記低抵抗配線層の配置・非配置を選
択することにより、前記ドライバ用MOSトランジスタ
ごとの接続・非接続の選択を行なうことを特徴とする付
記7に記載の半導体記憶装置。 (付記9) センスアンプに電源を供給するドライバ用
MOSトランジスタを備え、アクセス動作が行なわれな
い非活性状態において、前記ドライバ用MOSトランジ
スタのソース端子に対するゲート端子の印加電圧差を、
導通状態に対して逆バイアスにすることを特徴とする半
導体記憶装置。 (付記10) 前記ドライバ用MOSトランジスタがN
MOSトランジスタの場合には、前記逆バイアスは負の
電圧差であり、前記ドライバ用MOSトランジスタがP
MOSトランジスタの場合には、前記逆バイアスは正の
電圧差であることを特徴とする付記9に記載の半導体記
憶装置。 (付記11) P型ウェルあるいはP型基板のバイアス
電圧、またはワード線非活性電圧を供給する負電圧発生
回路を備え、前記逆バイアスが前記負の電圧差である場
合、前記ゲート端子に印加される電圧は、前記バイアス
電圧あるいは前記ワード線非活性電圧、または前記バイ
アス電圧あるいは前記ワード線非活性電圧に基づき生成
される負電圧であることを特徴とする付記10に記載の
半導体記憶装置。 (付記12) ワード線活性電圧を供給する昇圧電圧発
生回路を備え、前記逆バイアスが前記正の電圧差である
場合、前記ゲート端子に印加される電圧は、前記ワード
線活性電圧、または前記ワード線活性電圧に基づき生成
される昇圧電圧であることを特徴とする付記10に記載
の半導体記憶装置。 (付記13) 外部電源電圧から降圧された内部電源電
圧を内部回路に供給する内部降圧電圧発生回路を備え、
前記逆バイアスが前記正の電圧差である場合、前記ゲー
ト端子に印加される電圧は、前記外部電源電圧、または
前記外部電源電圧に基づき生成される前記内部電源電圧
に比して高電圧であることを特徴とする付記10に記載
の半導体記憶装置。 (付記14) センスアンプに電源を供給するドライバ
用MOSトランジスタを備え、前記センスアンプの活性
状態において、前記ドライバ用MOSトランジスタのソ
ース端子に対するゲート端子の印加電圧差を、導通状態
の電圧差から更に深い順バイアスにすることを特徴とす
る半導体記憶装置。 (付記15) 前記ドライバ用MOSトランジスタがN
MOSトランジスタの場合には、前記順バイアスは、電
源電圧差より大きな正の電圧差であり、前記ドライバ用
MOSトランジスタがPMOSトランジスタの場合に
は、前記順バイアスは、前記電源電圧差より大きな負の
電圧差であることを特徴とする付記14に記載の半導体
記憶装置。 (付記16) P型ウェルあるいはP型基板のバイアス
電圧、またはワード線非活性電圧を供給する負電圧発生
回路を備え、前記順バイアスが前記負の電圧差である場
合、前記ゲート端子に印加される電圧は、前記バイアス
電圧あるいは前記ワード線非活性電圧、または前記バイ
アス電圧あるいは前記ワード線非活性電圧に基づき生成
される負電圧であることを特徴とする付記15に記載の
半導体記憶装置。 (付記17) ワード線活性電圧を供給する昇圧電圧発
生回路を備え、前記順バイアスが前記正の電圧差である
場合、前記ゲート端子に印加される電圧は、前記ワード
線活性電圧、または前記ワード線活性電圧に基づき生成
される昇圧電圧であることを特徴とする付記15に記載
の半導体記憶装置。 (付記18) 外部電源電圧から降圧された内部電源電
圧を内部回路に供給する内部降圧電圧発生回路を備え、
前記順バイアスが前記正の電圧差である場合、前記ゲー
ト端子に印加される電圧は、前記外部電源電圧、または
前記外部電源電圧に基づき生成される前記内部電源電圧
に比して高電圧であることを特徴とする付記15に記載
の半導体記憶装置。 (付記19) 前記ゲート端子に印加される電圧とし
て、基準電圧と、前記バイアス電圧あるいは前記ワード
線非活性電圧とを切り替える第1切り替え部と、前記ゲ
ート端子に印加される電圧として、電源電圧と前記ワー
ド線活性電圧、あるいは前記内部電源電圧と前記外部電
源電圧とを切り替える第2切り替え部との少なくとも何
れか一方を備え、備えられている前記第1または第2切
り替え部は、前記センスアンプが配置されるセンスアン
プ配置領域と、ワード線駆動回路が配置されるワード線
駆動回路配置領域との交差領域に配置されることを特徴
とする付記11乃至13、および16乃至18の少なく
とも何れか1項に記載の半導体記憶装置。 (付記20) 前記バイアス電圧あるいは前記ワード線
非活性電圧、または前記ワード線活性電圧あるいは前記
外部電源電圧の、前記ゲート端子への供給制御を行なう
制御信号を、基準電圧、または電源電圧あるいは内部電
源電圧から電圧レベルのシフトを行なうレベルシフト回
路を備え、前記レベルシフト回路は、前記センスアンプ
が配置されるセンスアンプ配置領域と、ワード線駆動回
路が配置されるワード線駆動回路配置領域との交差領域
には配置されないことを特徴とする付記11乃至13、
および16乃至18の少なくとも何れか1項に記載の半
導体記憶装置。 (付記21) 前記ドライバ用MOSトランジスタは、
所定数の前記センスアンプごとに備えられることを特徴
とする付記9乃至20の少なくとも何れか1項に記載の
半導体記憶装置。 (付記22) 前記ドライバ用MOSトランジスタに加
え、該ドライバ用MOSトランジスタを補助する補助ド
ライバ用MOSトランジスタを備えることを特徴とする
付記9乃至21の少なくとも何れか1項に記載の半導体
記憶装置。 (付記23) 前記センスアンプが配置されるセンスア
ンプ配置領域と、前記センスアンプ配置領域に対して直
行して配置され、ビット線とメモリセルとの接続制御を
行なうワード線駆動回路が配置されるワード線駆動回路
配置領域とは、共にメモリセルアレイ領域に隣接して配
置され、前記補助ドライバ用MOSトランジスタは、前
記センスアンプ配置領域と前記ワード線駆動回路配置領
域とに隣接する交差領域に配置されることを特徴とする
付記22に記載の半導体記憶装置。 (付記24) センスアンプに電源を供給するドライバ
用MOSトランジスタを備え、前記ドライバ用MOSト
ランジスタは、前記センスアンプを構成するセンスアン
プ用MOSトランジスタに比して、閾値電圧が深いこと
を特徴とする半導体記憶装置。 (付記25) 前記ドライバ用MOSトランジスタと前
記センスアンプ用MOSトランジスタとは、同一ウェル
内に配置されており、チャネル領域に注入されている不
純物濃度が異なることを特徴とする付記24に記載の半
導体記憶装置。 (付記26) 前記ドライバ用MOSトランジスタと前
記センスアンプ用MOSトランジスタとは、異なるウェ
ル内に配置されており、前記ドライバ用MOSトランジ
スタが配置されるウェルの不純物濃度は、前記センスア
ンプ用MOSトランジスタが配置されるウェルの不純物
濃度に比して、高濃度であることを特徴とする付記24
に記載の半導体記憶装置。 (付記27) 前記ドライバ用MOSトランジスタと前
記センスアンプ用MOSトランジスタとは、異なるウェ
ル内に配置されており、前記ドライバ用MOSトランジ
スタが配置されるウェルへの第1バックゲートバイアス
は、前記センスアンプ用MOSトランジスタが配置され
るウェルへの第2バックゲートバイアスに比して、深い
逆バイアスであることを特徴とする付記24に記載の半
導体記憶装置。 (付記28) ワード線非活性電圧を供給する負電圧発
生回路を備え、前記ドライバ用MOSトランジスタがN
MOSトランジスタでありP型ウェルに配置される場
合、前記第1バックゲートバイアスは、前記ワード線非
活性電圧、または前記ワード線非活性電圧に基づき生成
され前記第2バックゲートバイアスに比して低電圧の負
電圧であることを特徴とする付記27に記載の半導体記
憶装置。 (付記29) ワード線活性電圧を供給する昇圧電圧発
生回路を備え、前記ドライバ用MOSトランジスタがP
MOSトランジスタでありN型ウェルに配置される場
合、前記第1バックゲートバイアスは、前記ワード線活
性電圧、または前記ワード線活性電圧に基づき生成され
前記第2バックゲートバイアスに比して高電圧の正電圧
であることを特徴とする付記27に記載の半導体記憶装
置。 (付記30) 外部電源電圧から降圧された内部電源電
圧を内部回路に供給する内部降圧電圧発生回路を備え、
前記ドライバ用MOSトランジスタがPMOSトランジ
スタでありN型ウェルに配置される場合、前記第1バッ
クゲートバイアスは、前記外部電源電圧、または前記外
部電源電圧に基づき生成され前記第2バックゲートバイ
アスに比して高電圧の正電圧であることを特徴とする付
記27に記載の半導体記憶装置。 (付記31) 前記ドライバ用MOSトランジスタは、
所定数の前記センスアンプごとに備えられることを特徴
とする付記24乃至30の少なくとも何れか1項に記載
の半導体記憶装置。 (付記32) 前記ドライバ用MOSトランジスタに加
え、該ドライバ用MOSトランジスタを補助する補助ド
ライバ用MOSトランジスタを備えることを特徴とする
付記24乃至31の少なくとも何れか1項に記載の半導
体記憶装置。 (付記33) 前記センスアンプが配置されるセンスア
ンプ配置領域と、前記センスアンプ配置領域に対して直
行して配置され、ビット線とメモリセルとの接続制御を
行なうワード線駆動回路が配置されるワード線駆動回路
配置領域とは、共にメモリセルアレイ領域に隣接して配
置され、前記補助ドライバ用MOSトランジスタは、前
記センスアンプ配置領域と前記ワード線駆動回路配置領
域とに隣接する交差領域に配置されることを特徴とする
付記32に記載の半導体記憶装置。 (付記34) 前記補助ドライバ用MOSトランジスタ
は、前記センスアンプ用MOSトランジスタに比して、
閾値電圧が深いことを特徴とする付記32または33に
記載の半導体記憶装置。 (付記35) 前記補助ドライバ用MOSトランジスタ
と前記センスアンプ用MOSトランジスタとは、同一ウ
ェル内に配置されており、チャネル領域に注入されてい
る不純物濃度が異なることを特徴とする付記34に記載
の半導体記憶装置。 (付記36) 前記補助ドライバ用MOSトランジスタ
と前記センスアンプ用MOSトランジスタとは、異なる
ウェル内に配置されており、前記補助ドライバ用MOS
トランジスタが配置されるウェルの不純物濃度は、前記
センスアンプ用MOSトランジスタが配置されるウェル
の不純物濃度に比して、高濃度であることを特徴とする
付記34に記載の半導体記憶装置。 (付記37) 前記補助ドライバ用MOSトランジスタ
と前記センスアンプ用MOSトランジスタとは、異なる
ウェル内に配置されており、前記補助ドライバ用MOS
トランジスタが配置されるウェルへの第1バックゲート
バイアスは、前記センスアンプ用MOSトランジスタが
配置されるウェルへの第2バックゲートバイアスに比し
て、深い逆バイアスであることを特徴とする付記34に
記載の半導体記憶装置。
供給用のドライバトランジスタに関して、活性化時の電
流駆動能力を確保しながらセンスアンプに電源を供給す
ることができると共に、非活性化時のドライバトランジ
スタにおけるリーク電流を低減することができる半導体
記憶装置を提供することが可能となる。
造を示すレイアウト模式図である。
ク内のセンスアンプ領域についてのレイアウト例(1)
である。
ク内のセンスアンプ領域についてのレイアウト例(2)
である。
プブロックのセンスアンプ領域についてのレイアウト例
である。
ランジスタの制御回路を示す回路図である。
図である。
回路ブロック図である。
ブロック図である。
電流との関係を示す図である。
プ用MOSトランジスタとの構造を示す第1具体例であ
る。
プ用MOSトランジスタとの構造を示す第2具体例であ
る。
プ用MOSトランジスタとの構造を示す第3具体例であ
る。
(H) 16 レベルシフタ
(L) 21 VPPジェネ
レータ 22 ワード線ドラ
イバ 23 VNジェネレ
ータ 25、31、33 P型ウェル層 32 チャネル領域 C 交差領域 JN 低電源電圧線
NSAにおける連結部 JP 高電源電圧線
PSAにおける連結部 MC メモリセルア
レイ領域 N0〜Nn ドライバ用N
MOSトランジスタ ND1〜ND4 基準電圧供給
線 NSA 低電源電圧線 P0〜Pn ドライバ用P
MOSトランジスタ PD1〜PD4 電源電圧供給
線 PSA 高電源電圧線 SA センスアンプ
領域 SA11〜SAnm センスアンプ SN0、SN0_〜SN3、SN3_ センスアンプ
用NMOSトランジスタ SP0、SP0_〜SP3、SP3_ センスアンプ
用PMOSトランジスタ WD ワード線ドラ
イバ領域
Claims (10)
- 【請求項1】 ビット線の配線ピッチに対応してセンス
アンプ配置領域に配置されるセンスアンプと、 前記センスアンプ配置領域において、ゲート幅の配置方
向が前記ビット線の配線方向に直交して配置され、前記
センスアンプに電源を供給するドライバ用MOSトラン
ジスタとを備え、 前記センスアンプの電源端子と前記ドライバ用MOSト
ランジスタのドレイン端子とは、低抵抗配線層により結
線されることを特徴とする半導体記憶装置。 - 【請求項2】 ビット線の配線ピッチに対応してセンス
アンプ配置領域に配置されるセンスアンプと、 前記センスアンプ配置領域において、ゲート幅の配置方
向が前記ビット線の配線方向に直交して配置され、前記
センスアンプに電源を供給するドライバ用MOSトラン
ジスタとを備え、 前記センスアンプの電源端子と前記ドライバ用MOSト
ランジスタのドレイン端子とは該両端子の構成層により
直接に接続されると共に、少なくとも一部の領域には低
抵抗配線層による補助経路が形成されることを特徴とす
る半導体記憶装置。 - 【請求項3】 ビット線の配線ピッチに対応してセンス
アンプ配置領域に配置されるセンスアンプと、 前記センスアンプ配置領域において、ゲート幅の配置方
向が前記ビット線の配線方向に直交して配置され、前記
センスアンプに電源を供給するドライバ用MOSトラン
ジスタとを備え、 前記ドライバ用MOSトランジスタは、ソース端子とド
レイン端子との間に、最短値より長いゲート長を有する
ゲート層を配置可能なゲート長調整領域を備えることを
特徴とする半導体記憶装置。 - 【請求項4】 前記ドライバ用MOSトランジスタは、
所定数の前記センスアンプごとに備えられることを特徴
とする請求項1乃至3の少なくとも何れか1項に記載の
半導体記憶装置。 - 【請求項5】 前記ドライバ用MOSトランジスタに加
え、該ドライバ用MOSトランジスタを補助する補助ド
ライバ用MOSトランジスタを備えることを特徴とする
請求項1乃至4の少なくとも何れか1項に記載の半導体
記憶装置。 - 【請求項6】 所定数のセンスアンプごとに電源を供給
するドライバ用MOSトランジスタを前記所定数のセン
スアンプと同一領域に備えて構成されるセンスアンプブ
ロックを多数備え、 前記所定数のセンスアンプの電源端子または前記ドライ
バ用MOSトランジスタの電源出力端子を、前記センス
アンプブロック間で接続する低抵抗配線層を備えること
を特徴とする半導体記憶装置。 - 【請求項7】 前記ドライバ用MOSトランジスタのソ
ース端子またはドレイン端子の少なくとも何れか一方
は、コンタクト層を介して前記ドライバ用MOSトラン
ジスタごとに個別に配線される第2低抵抗配線層に接続
されており、前記ドライバ用MOSトランジスタごと
に、前記コンタクト層または前記第2低抵抗配線層の配
置・非配置を選択することにより、前記ドライバ用MO
Sトランジスタごとの接続・非接続の選択を行なうこと
を特徴とする請求項6に記載の半導体記憶装置。 - 【請求項8】 センスアンプに電源を供給するドライバ
用MOSトランジスタを備え、 アクセス動作を行なわない非活性状態において、前記ド
ライバ用MOSトランジスタのソース端子に対するゲー
ト端子の印加電圧差を、導通状態の電圧差に対して逆バ
イアスにすることを特徴とする半導体記憶装置。 - 【請求項9】 センスアンプに電源を供給するドライバ
用MOSトランジスタを備え、 前記センスアンプの活性状態において、前記ドライバ用
MOSトランジスタのソース端子に対するゲート端子の
印加電圧差を、導通状態の電圧差から更に深い順バイア
スにすることを特徴とする半導体記憶装置。 - 【請求項10】 センスアンプに電源を供給するドライ
バ用MOSトランジスタを備え、 前記ドライバ用MOSトランジスタは、前記センスアン
プを構成するセンスアンプ用MOSトランジスタに比し
て、閾値電圧が深いことを特徴とする半導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002156144A JP2003347431A (ja) | 2002-05-29 | 2002-05-29 | 半導体記憶装置 |
US10/355,079 US6795328B2 (en) | 2002-05-29 | 2003-01-31 | Semiconductor memory device |
TW092102436A TW580770B (en) | 2002-05-29 | 2003-02-06 | Semiconductor memory device |
KR1020030011323A KR100892914B1 (ko) | 2002-05-29 | 2003-02-24 | 반도체 기억 장치 |
CNB031200842A CN1265462C (zh) | 2002-05-29 | 2003-03-12 | 半导体存储器件 |
CNA2006100088696A CN1822213A (zh) | 2002-05-29 | 2003-03-12 | 半导体存储器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002156144A JP2003347431A (ja) | 2002-05-29 | 2002-05-29 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003347431A true JP2003347431A (ja) | 2003-12-05 |
Family
ID=29561454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002156144A Pending JP2003347431A (ja) | 2002-05-29 | 2002-05-29 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6795328B2 (ja) |
JP (1) | JP2003347431A (ja) |
KR (1) | KR100892914B1 (ja) |
CN (2) | CN1265462C (ja) |
TW (1) | TW580770B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005293759A (ja) * | 2004-04-02 | 2005-10-20 | Hitachi Ltd | 半導体記憶装置 |
US7248522B2 (en) | 2003-09-04 | 2007-07-24 | United Memories, Inc. | Sense amplifier power-gating technique for integrated circuit memory devices and those devices incorporating embedded dynamic random access memory (DRAM) |
US7372765B2 (en) | 2003-09-04 | 2008-05-13 | United Memories, Inc. | Power-gating system and method for integrated circuit devices |
JP2012114257A (ja) * | 2010-11-25 | 2012-06-14 | Elpida Memory Inc | 半導体装置 |
JP2013258316A (ja) * | 2012-06-13 | 2013-12-26 | Renesas Electronics Corp | Dram装置 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7359277B2 (en) * | 2003-09-04 | 2008-04-15 | United Memories, Inc. | High speed power-gating technique for integrated circuit devices incorporating a sleep mode of operation |
KR100713907B1 (ko) | 2005-06-10 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 장치의 라인 구동 회로 |
US7274618B2 (en) * | 2005-06-24 | 2007-09-25 | Monolithic System Technology, Inc. | Word line driver for DRAM embedded in a logic process |
US7499307B2 (en) * | 2005-06-24 | 2009-03-03 | Mosys, Inc. | Scalable embedded DRAM array |
JP2008176910A (ja) * | 2006-12-21 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US7605633B2 (en) * | 2007-03-20 | 2009-10-20 | Kabushiki Kaisha Toshiba | Level shift circuit which improved the blake down voltage |
KR100866144B1 (ko) * | 2007-09-12 | 2008-10-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 레이아웃 방법 |
JP2009123272A (ja) * | 2007-11-14 | 2009-06-04 | Nec Electronics Corp | 半導体記憶装置及び制御方法 |
US7551508B2 (en) | 2007-11-16 | 2009-06-23 | International Business Machines Corporation | Energy efficient storage device using per-element selectable power supply voltages |
JP2011248971A (ja) * | 2010-05-28 | 2011-12-08 | Elpida Memory Inc | 半導体装置 |
US9484973B1 (en) * | 2010-08-09 | 2016-11-01 | Qorvo Us, Inc. | Voltage equalization for stacked FETs in RF switches |
US8675433B2 (en) * | 2011-03-22 | 2014-03-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sense amplifier |
JP5917858B2 (ja) * | 2011-08-29 | 2016-05-18 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US8884679B2 (en) * | 2012-05-10 | 2014-11-11 | Sandisk Technologies Inc. | Apparatus and method for high voltage switches |
US9207750B2 (en) * | 2012-12-14 | 2015-12-08 | Intel Corporation | Apparatus and method for reducing leakage power of a circuit |
US9117547B2 (en) * | 2013-05-06 | 2015-08-25 | International Business Machines Corporation | Reduced stress high voltage word line driver |
CN105825893B (zh) * | 2015-01-08 | 2019-10-25 | 中芯国际集成电路制造(上海)有限公司 | 用于快闪存储器的负电压开关电路 |
US9978435B1 (en) * | 2017-01-25 | 2018-05-22 | Winbond Electronics Corporation | Memory device and operation methods thereof |
US10790307B2 (en) | 2018-11-27 | 2020-09-29 | Qorvo Us, Inc. | Switch branch structure |
CN111835331B (zh) * | 2019-04-16 | 2024-02-09 | 中芯国际集成电路制造(上海)有限公司 | 参考电压驱动器 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3105512B2 (ja) | 1989-08-25 | 2000-11-06 | 日本電気株式会社 | Mos型半導体集積回路 |
JP2759689B2 (ja) | 1989-11-24 | 1998-05-28 | 松下電器産業株式会社 | Ramの読み出し回路 |
JPH0786916A (ja) | 1993-09-17 | 1995-03-31 | Hitachi Ltd | 半導体集積回路 |
JP3362729B2 (ja) | 1993-01-07 | 2003-01-07 | 株式会社日立製作所 | 半導体集積回路 |
JPH0785659A (ja) | 1993-09-14 | 1995-03-31 | Fujitsu Ltd | 半導体記憶装置 |
JPH09214321A (ja) | 1996-01-30 | 1997-08-15 | Texas Instr Inc <Ti> | トランジスタとその閾値電圧を調節する方法 |
US5822262A (en) * | 1996-05-25 | 1998-10-13 | Texas Instruments Incorporated | Apparatus and method for a dynamic random access memory data sensing architecture |
US5831912A (en) | 1997-09-26 | 1998-11-03 | Siemens Aktiengesellschaft | Semiconductor memory having space-efficient layout |
JPH11345488A (ja) | 1998-06-01 | 1999-12-14 | Hitachi Ltd | 半導体記憶装置 |
JP2000124415A (ja) | 1998-10-13 | 2000-04-28 | Hitachi Ltd | 半導体記憶装置 |
JP3425891B2 (ja) * | 1999-04-20 | 2003-07-14 | Necエレクトロニクス株式会社 | 半導体記憶装置及びメモリセルに記憶されているデータの読み出し方法 |
JP3609003B2 (ja) | 2000-05-02 | 2005-01-12 | シャープ株式会社 | Cmos半導体集積回路 |
JP4439082B2 (ja) * | 2000-06-05 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
KR20020015819A (ko) * | 2000-08-23 | 2002-03-02 | 박종섭 | 비트라인 프리차지 회로 |
-
2002
- 2002-05-29 JP JP2002156144A patent/JP2003347431A/ja active Pending
-
2003
- 2003-01-31 US US10/355,079 patent/US6795328B2/en not_active Expired - Fee Related
- 2003-02-06 TW TW092102436A patent/TW580770B/zh not_active IP Right Cessation
- 2003-02-24 KR KR1020030011323A patent/KR100892914B1/ko not_active IP Right Cessation
- 2003-03-12 CN CNB031200842A patent/CN1265462C/zh not_active Expired - Fee Related
- 2003-03-12 CN CNA2006100088696A patent/CN1822213A/zh active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7248522B2 (en) | 2003-09-04 | 2007-07-24 | United Memories, Inc. | Sense amplifier power-gating technique for integrated circuit memory devices and those devices incorporating embedded dynamic random access memory (DRAM) |
US7372765B2 (en) | 2003-09-04 | 2008-05-13 | United Memories, Inc. | Power-gating system and method for integrated circuit devices |
JP2005293759A (ja) * | 2004-04-02 | 2005-10-20 | Hitachi Ltd | 半導体記憶装置 |
US7843751B2 (en) | 2004-04-02 | 2010-11-30 | Hitachi, Ltd | Semiconductor memory device comprising sense amplifier having P-type sense amplifier and N-type sense amplifiers with different threshold voltages |
US8199596B2 (en) | 2004-04-02 | 2012-06-12 | Hitachi, Ltd. | Semiconductor memory device having a plurality of sense amplifier circuits |
JP2012114257A (ja) * | 2010-11-25 | 2012-06-14 | Elpida Memory Inc | 半導体装置 |
JP2013258316A (ja) * | 2012-06-13 | 2013-12-26 | Renesas Electronics Corp | Dram装置 |
Also Published As
Publication number | Publication date |
---|---|
US20030223261A1 (en) | 2003-12-04 |
US6795328B2 (en) | 2004-09-21 |
CN1822213A (zh) | 2006-08-23 |
CN1462074A (zh) | 2003-12-17 |
CN1265462C (zh) | 2006-07-19 |
TW580770B (en) | 2004-03-21 |
KR20030093089A (ko) | 2003-12-06 |
TW200307366A (en) | 2003-12-01 |
KR100892914B1 (ko) | 2009-04-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2003347431A (ja) | 半導体記憶装置 | |
TWI686800B (zh) | 半導體積體電路裝置 | |
JP4822791B2 (ja) | 半導体記憶装置 | |
US7498637B2 (en) | Semiconductor memory | |
US7843751B2 (en) | Semiconductor memory device comprising sense amplifier having P-type sense amplifier and N-type sense amplifiers with different threshold voltages | |
JP4290457B2 (ja) | 半導体記憶装置 | |
JP4056107B2 (ja) | 半導体集積回路 | |
JP2002368135A (ja) | 半導体記憶装置 | |
JP2001338993A (ja) | 半導体装置 | |
KR101311084B1 (ko) | 반도체 장치 | |
US20050002224A1 (en) | Semiconductor integrated circuit device | |
US8953402B2 (en) | Semiconductor memory with sense amplifier | |
KR100525526B1 (ko) | 반도체 기억 장치 | |
US5995432A (en) | Semiconductor memory device having N-channel MOS transistor for pulling up PMOS sources of sense amplifiers | |
JP5306125B2 (ja) | 半導体記憶装置 | |
JP2004140344A (ja) | 半導体集積回路 | |
US5657278A (en) | Restore circuit for semiconductor memory device and structure thereof | |
KR20040015682A (ko) | 반도체 메모리 | |
JP4075090B2 (ja) | 半導体装置 | |
JP5011352B2 (ja) | 半導体集積回路装置 | |
JP2011090782A (ja) | 半導体記憶装置 | |
JP2009016039A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050506 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071015 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090410 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090519 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090924 |