JP2003347431A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- H10B12/50—Peripheral circuit region structures
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 活性化時においてセンスアンプへの電源供給
能力を確保しながら、非活性化時においてリーク電流を
低減することができる電源供給用のドライバトランジス
タを備える半導体記憶装置を提供すること 【解決手段】 ゲート幅方向がビット線方向に直交して
２ビット線対ピッチごとに備えられ、電源電圧ＶＤＤお
よび基準電圧ＶＳＳをＰＭＯＳトランジスタＳＰ０、Ｓ
Ｐ０＿乃至ＳＰ３、ＳＰ３＿、およびＮＭＯＳトランジ
スタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿に供給す
る、ドライバ用ＰＭＯＳトランジスタＰ１、Ｐ２、およ
びＮＭＯＳトランジスタＮ１、Ｎ２は、ゲート幅がビッ
ト線対の２ピッチ分の長さを最大値として調整され、ゲ
ート長が調整領域ΔＬを有して調整されて、電流供給能
力の確保とテーリング電流の低減という相反する特性に
ついて適宜に調整されたドライバ用ＭＯＳトランジスタ
Ｐ１、Ｐ２，Ｎ１、Ｎ２を得ることができる。
能力を確保しながら、非活性化時においてリーク電流を
低減することができる電源供給用のドライバトランジス
タを備える半導体記憶装置を提供すること 【解決手段】 ゲート幅方向がビット線方向に直交して
２ビット線対ピッチごとに備えられ、電源電圧ＶＤＤお
よび基準電圧ＶＳＳをＰＭＯＳトランジスタＳＰ０、Ｓ
Ｐ０＿乃至ＳＰ３、ＳＰ３＿、およびＮＭＯＳトランジ
スタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿に供給す
る、ドライバ用ＰＭＯＳトランジスタＰ１、Ｐ２、およ
びＮＭＯＳトランジスタＮ１、Ｎ２は、ゲート幅がビッ
ト線対の２ピッチ分の長さを最大値として調整され、ゲ
ート長が調整領域ΔＬを有して調整されて、電流供給能
力の確保とテーリング電流の低減という相反する特性に
ついて適宜に調整されたドライバ用ＭＯＳトランジスタ
Ｐ１、Ｐ２，Ｎ１、Ｎ２を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するものであり、特に、高速アクセスと非活性時の低
消費電流化とを共に図る技術に関するものである。
関するものであり、特に、高速アクセスと非活性時の低
消費電流化とを共に図る技術に関するものである。
【０００２】
【従来の技術】ディジタルシステムの高機能化に伴い、
半導体記憶装置において、データ記憶容量の大容量化と
共にデータアクセスの高速化が求められている。
半導体記憶装置において、データ記憶容量の大容量化と
共にデータアクセスの高速化が求められている。
【０００３】データアクセスの高速化を図るためには、
読み出されたメモリセルデータを増幅するセンスアンプ
の高速化が必要となる。このため、センスアンプへの電
源供給を行なうドライバの駆動能力を強化する必要があ
る。ここで、センスアンプは、増幅動作の際に電源が供
給されて活性化される構成であり、非活性化時には電源
供給が遮断されている。ドライバは、センスアンプと電
源とを接続するドライバ用ＭＯＳトランジスタを備えて
構成されており、増幅動作の際に導通してセンスアンプ
に電源を供給する。センスアンプへの電源供給を充分に
行なうための駆動能力の強化とは、導通時のオン抵抗を
低減することであり、充分なゲート幅Ｗを有して充分な
電流駆動能力を有するドライバ用ＭＯＳトランジスタを
備える必要がある。ドライバ用ＭＯＳトランジスタのた
めに充分な配置領域を確保する必要がある。
読み出されたメモリセルデータを増幅するセンスアンプ
の高速化が必要となる。このため、センスアンプへの電
源供給を行なうドライバの駆動能力を強化する必要があ
る。ここで、センスアンプは、増幅動作の際に電源が供
給されて活性化される構成であり、非活性化時には電源
供給が遮断されている。ドライバは、センスアンプと電
源とを接続するドライバ用ＭＯＳトランジスタを備えて
構成されており、増幅動作の際に導通してセンスアンプ
に電源を供給する。センスアンプへの電源供給を充分に
行なうための駆動能力の強化とは、導通時のオン抵抗を
低減することであり、充分なゲート幅Ｗを有して充分な
電流駆動能力を有するドライバ用ＭＯＳトランジスタを
備える必要がある。ドライバ用ＭＯＳトランジスタのた
めに充分な配置領域を確保する必要がある。
【０００４】また、大容量化に伴い、搭載されるセンス
アンプ数は増大する。１つのドライバ用ＭＯＳトランジ
スタから電源が供給されるセンスアンプ群の配置領域は
大きく広がることとなり、ドライバ用ＭＯＳトランジス
タとセンスアンプとの間の位置関係はセンスアンプごと
に大きく異なってしまう。最遠点にあるセンスアンプの
高速性能を確保するためには、大きなゲート幅Ｗを有し
たドライバ用ＭＯＳトランジスタを備える必要がある。
アンプ数は増大する。１つのドライバ用ＭＯＳトランジ
スタから電源が供給されるセンスアンプ群の配置領域は
大きく広がることとなり、ドライバ用ＭＯＳトランジス
タとセンスアンプとの間の位置関係はセンスアンプごと
に大きく異なってしまう。最遠点にあるセンスアンプの
高速性能を確保するためには、大きなゲート幅Ｗを有し
たドライバ用ＭＯＳトランジスタを備える必要がある。
【０００５】以上に説明した状況に鑑み、従来より、所
定数のセンスアンプごとにドライバ用ＭＯＳトランジス
タを分散してセンスアンプの配置領域に埋め込ませる、
いわゆるドライバ用ＭＯＳトランジスタの分散配置方式
が提案されている。この方式を採用することにより、ド
ライバ用ＭＯＳトランジスタの配置面積の増大を必要最
小限に抑制しながら、充分な電流駆動能力を有するゲー
ト幅Ｗを確保して、アクセスの高速化を図っている。
定数のセンスアンプごとにドライバ用ＭＯＳトランジス
タを分散してセンスアンプの配置領域に埋め込ませる、
いわゆるドライバ用ＭＯＳトランジスタの分散配置方式
が提案されている。この方式を採用することにより、ド
ライバ用ＭＯＳトランジスタの配置面積の増大を必要最
小限に抑制しながら、充分な電流駆動能力を有するゲー
ト幅Ｗを確保して、アクセスの高速化を図っている。
【０００６】
【発明が解決しようとする課題】近年、高機能なディジ
タルシステムを実現する携帯機器が普及してきている。
携帯機器においてはバッテリー駆動時の連続使用時間特
性を向上させるために、スタンバイ状態での消費電流を
低減することが必須である。スタンバイ時において、Ｍ
ＯＳトランジスタ等のリーク電流を低減することが必須
である。
タルシステムを実現する携帯機器が普及してきている。
携帯機器においてはバッテリー駆動時の連続使用時間特
性を向上させるために、スタンバイ状態での消費電流を
低減することが必須である。スタンバイ時において、Ｍ
ＯＳトランジスタ等のリーク電流を低減することが必須
である。
【０００７】代表的なＭＯＳトランジスタのリーク電流
としては、いわゆるサブスレッショルド特性（テーリン
グ特性）として知られるドレイン電流が考えられる。ゲ
ート・ソース間の電圧バイアスが閾値電圧以下において
流れるドレイン電流である。このサブシュレッショルド
特性（テーリング特性）は閾値電圧の低下に伴い顕著と
なり、閾値電圧以下の所定電圧バイアスで比較すると、
低閾値電圧であるほど多くのドレイン電流が流れること
となり、閾値電圧が絶対値で０．４Ｖ程度以下に低下す
ると、ゲート・ソース間に電圧バイアスが印加されてい
ない状態（ＶＧＳ＝０Ｖ）においてもドレイン電流を完
全に遮断することができなくなる。このときのドレイン
電流を、特にテーリング電流という。
としては、いわゆるサブスレッショルド特性（テーリン
グ特性）として知られるドレイン電流が考えられる。ゲ
ート・ソース間の電圧バイアスが閾値電圧以下において
流れるドレイン電流である。このサブシュレッショルド
特性（テーリング特性）は閾値電圧の低下に伴い顕著と
なり、閾値電圧以下の所定電圧バイアスで比較すると、
低閾値電圧であるほど多くのドレイン電流が流れること
となり、閾値電圧が絶対値で０．４Ｖ程度以下に低下す
ると、ゲート・ソース間に電圧バイアスが印加されてい
ない状態（ＶＧＳ＝０Ｖ）においてもドレイン電流を完
全に遮断することができなくなる。このときのドレイン
電流を、特にテーリング電流という。
【０００８】しかしながら、従来技術では、分散配置方
式によりドライバ用ＭＯＳトランジスタについて、配置
面積の増大を必要最小限に抑制しながら充分な電流駆動
能力を確保してアクセスの高速化を図ることを目的とし
ているため、ドライバ用ＭＯＳトランジスタの総和のゲ
ート幅Ｗは大きなものとなる。加えて、ソース端子が電
源に接続されておりドレイン・ソース間に多大な電圧が
印加されている。これらと相俟って低閾値電圧において
は多大なテーリング電流が流れてしまい、スタンバイ時
の低消費電流化を図ることができず問題である。
式によりドライバ用ＭＯＳトランジスタについて、配置
面積の増大を必要最小限に抑制しながら充分な電流駆動
能力を確保してアクセスの高速化を図ることを目的とし
ているため、ドライバ用ＭＯＳトランジスタの総和のゲ
ート幅Ｗは大きなものとなる。加えて、ソース端子が電
源に接続されておりドレイン・ソース間に多大な電圧が
印加されている。これらと相俟って低閾値電圧において
は多大なテーリング電流が流れてしまい、スタンバイ時
の低消費電流化を図ることができず問題である。
【０００９】また、データアクセスの高速化のために必
要なドライバ用ＭＯＳトランジスタの電流供給能力の確
保とスタンバイ時の低消費電流化のために必要なドライ
バ用ＭＯＳトランジスタの低テーリング電流化とは、ト
レードオフの関係にある。従って、高機能なディジタル
システムを登載する携帯機器分野においては、両特性の
調整を図ることが重要である。しかしながら、従来技術
においては、トランジスタサイズの調整、電圧バイアス
条件の調整、または閾値電圧の調整等といった、ドライ
バ用ＭＯＳトランジスタの電流駆動能力の確保とテーリ
ング電流の低減とを同時に実現するための調整は行なう
ことができず、高機能なディジタルシステムを携帯機器
に搭載する際に問題である。
要なドライバ用ＭＯＳトランジスタの電流供給能力の確
保とスタンバイ時の低消費電流化のために必要なドライ
バ用ＭＯＳトランジスタの低テーリング電流化とは、ト
レードオフの関係にある。従って、高機能なディジタル
システムを登載する携帯機器分野においては、両特性の
調整を図ることが重要である。しかしながら、従来技術
においては、トランジスタサイズの調整、電圧バイアス
条件の調整、または閾値電圧の調整等といった、ドライ
バ用ＭＯＳトランジスタの電流駆動能力の確保とテーリ
ング電流の低減とを同時に実現するための調整は行なう
ことができず、高機能なディジタルシステムを携帯機器
に搭載する際に問題である。
【００１０】本発明は前記従来技術の問題点を解消する
ためになされたものであり、活性化時においてセンスア
ンプへの電源供給能力を確保しながら、非活性化時にお
いてリーク電流を低減することができる、電源供給用の
ドライバトランジスタを備える半導体記憶装置を提供す
ることを目的とする。
ためになされたものであり、活性化時においてセンスア
ンプへの電源供給能力を確保しながら、非活性化時にお
いてリーク電流を低減することができる、電源供給用の
ドライバトランジスタを備える半導体記憶装置を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る半導体記憶装置は、ビット線の配線
ピッチに対応してセンスアンプ配置領域に配置されるセ
ンスアンプと、センスアンプ配置領域において、ゲート
幅の配置方向がビット線の配線方向に直交して配置さ
れ、センスアンプに電源を供給するドライバ用ＭＯＳト
ランジスタとを備え、センスアンプの電源端子とドライ
バ用ＭＯＳトランジスタのドレイン端子とは、低抵抗配
線層により結線されることを特徴とする。
に、請求項１に係る半導体記憶装置は、ビット線の配線
ピッチに対応してセンスアンプ配置領域に配置されるセ
ンスアンプと、センスアンプ配置領域において、ゲート
幅の配置方向がビット線の配線方向に直交して配置さ
れ、センスアンプに電源を供給するドライバ用ＭＯＳト
ランジスタとを備え、センスアンプの電源端子とドライ
バ用ＭＯＳトランジスタのドレイン端子とは、低抵抗配
線層により結線されることを特徴とする。
【００１２】請求項１の半導体記憶装置では、ドライバ
用ＭＯＳトランジスタは、ビット線の配線方向に対して
ゲート幅方向が直交するように、センスアンプが配置さ
れているセンスアンプ配置領域内に配置されており、低
抵抗配線層で結線されてドライバ用ＭＯＳトランジスタ
のドレイン端子からセンスアンプの電源端子へ電源が供
給される。
用ＭＯＳトランジスタは、ビット線の配線方向に対して
ゲート幅方向が直交するように、センスアンプが配置さ
れているセンスアンプ配置領域内に配置されており、低
抵抗配線層で結線されてドライバ用ＭＯＳトランジスタ
のドレイン端子からセンスアンプの電源端子へ電源が供
給される。
【００１３】これにより、充分な供給能力でセンスアン
プへ電源を供給するためには、ドライバ用ＭＯＳトラン
ジスタは、短ゲート長、長ゲート幅を備えることが一般
的である。長ゲート幅については、センスアンプ配置領
域のビット線の配線方向に直交する方向に、ビット線の
配線ピッチによる制約を受けることなく自由にゲート幅
の調整を行なうことができ、充分なゲート幅を配置する
ことが可能となる。また、ゲート長については、標準的
なゲート長サイズ自体が微小な長さであるため微小な長
さの調整領域で充分な調整を行なうことができ、センス
アンプ配置領域において隣接する素子等の配置制約から
調整領域が制限されるビット線の配線方向に並行する方
向に対しても、充分な調整領域が確保されたゲート長を
配置することが可能となる。ゲート幅およびゲート長を
共に充分な自由度で調整することができ、長ゲート幅に
おける、電流供給能力の確保とテーリング電流の低減と
いう相反する特性について適宜に調整されたサイズのド
ライバ用ＭＯＳトランジスタを提供することが可能とな
る。
プへ電源を供給するためには、ドライバ用ＭＯＳトラン
ジスタは、短ゲート長、長ゲート幅を備えることが一般
的である。長ゲート幅については、センスアンプ配置領
域のビット線の配線方向に直交する方向に、ビット線の
配線ピッチによる制約を受けることなく自由にゲート幅
の調整を行なうことができ、充分なゲート幅を配置する
ことが可能となる。また、ゲート長については、標準的
なゲート長サイズ自体が微小な長さであるため微小な長
さの調整領域で充分な調整を行なうことができ、センス
アンプ配置領域において隣接する素子等の配置制約から
調整領域が制限されるビット線の配線方向に並行する方
向に対しても、充分な調整領域が確保されたゲート長を
配置することが可能となる。ゲート幅およびゲート長を
共に充分な自由度で調整することができ、長ゲート幅に
おける、電流供給能力の確保とテーリング電流の低減と
いう相反する特性について適宜に調整されたサイズのド
ライバ用ＭＯＳトランジスタを提供することが可能とな
る。
【００１４】また、ドライバ用ＭＯＳトランジスタから
センスアンプへの電源供給経路である、ドライバ用ＭＯ
Ｓトランジスタのドレイン端子とセンスアンプの電源端
子との間は、メタル配線層等の低抵抗配線層で結線され
ているため、配線経路中の電圧降下は僅かとなる。ま
た、１つのドライバ用ＭＯＳトランジスタが多数のセン
スアンプに接続される場合にも、センスアンプ間の電源
供給経路上の電圧降下は均等となり、各センスアンプへ
の電源供給能力はバランスされる。
センスアンプへの電源供給経路である、ドライバ用ＭＯ
Ｓトランジスタのドレイン端子とセンスアンプの電源端
子との間は、メタル配線層等の低抵抗配線層で結線され
ているため、配線経路中の電圧降下は僅かとなる。ま
た、１つのドライバ用ＭＯＳトランジスタが多数のセン
スアンプに接続される場合にも、センスアンプ間の電源
供給経路上の電圧降下は均等となり、各センスアンプへ
の電源供給能力はバランスされる。
【００１５】また、請求項２に係る半導体記憶装置は、
ビット線の配線ピッチに対応してセンスアンプ配置領域
に配置されるセンスアンプと、センスアンプ配置領域に
おいて、ゲート幅の配置方向がビット線の配線方向に直
交して配置され、センスアンプに電源を供給するドライ
バ用ＭＯＳトランジスタとを備え、センスアンプの電源
端子とドライバ用ＭＯＳトランジスタのドレイン端子と
は両端子の構成層により直接に接続されると共に、少な
くとも一部の領域には低抵抗配線層による補助経路が形
成されることを特徴とする。
ビット線の配線ピッチに対応してセンスアンプ配置領域
に配置されるセンスアンプと、センスアンプ配置領域に
おいて、ゲート幅の配置方向がビット線の配線方向に直
交して配置され、センスアンプに電源を供給するドライ
バ用ＭＯＳトランジスタとを備え、センスアンプの電源
端子とドライバ用ＭＯＳトランジスタのドレイン端子と
は両端子の構成層により直接に接続されると共に、少な
くとも一部の領域には低抵抗配線層による補助経路が形
成されることを特徴とする。
【００１６】請求項２の半導体記憶装置では、ドライバ
用ＭＯＳトランジスタは、ビット線の配線方向に対して
ゲート幅方向が直交するように、センスアンプが配置さ
れているセンスアンプ配置領域内に配置されており、ド
ライバ用ＭＯＳトランジスタのドレイン端子からセンス
アンプの電源端子へは、両端子の構成層で形成される配
線経路と、少なくとも一部の領域に低抵抗配線層により
並行して形成される補助経路とにより、電源が供給され
る。
用ＭＯＳトランジスタは、ビット線の配線方向に対して
ゲート幅方向が直交するように、センスアンプが配置さ
れているセンスアンプ配置領域内に配置されており、ド
ライバ用ＭＯＳトランジスタのドレイン端子からセンス
アンプの電源端子へは、両端子の構成層で形成される配
線経路と、少なくとも一部の領域に低抵抗配線層により
並行して形成される補助経路とにより、電源が供給され
る。
【００１７】これにより、請求項１と同様に、ドライバ
用ＭＯＳトランジスタのゲート幅およびゲート長を共に
充分な自由度で調整することができ、電流供給能力の確
保とテーリング電流の低減という相反する特性について
適宜に調整されたサイズのドライバ用ＭＯＳトランジス
タを提供することが可能となる。
用ＭＯＳトランジスタのゲート幅およびゲート長を共に
充分な自由度で調整することができ、電流供給能力の確
保とテーリング電流の低減という相反する特性について
適宜に調整されたサイズのドライバ用ＭＯＳトランジス
タを提供することが可能となる。
【００１８】また、ドライバ用ＭＯＳトランジスタのド
レイン端子とセンスアンプの電源端子との間を短距離で
接続することができ配置領域の圧縮が可能であると共
に、短距離配線であるためにドライバ用ＭＯＳトランジ
スタからセンスアンプへの電源供給経路中の電圧降下を
抑制することができる。並行してメタル配線層等の低抵
抗配線層により補助経路が形成されるので、電源供給経
路中の負荷は更に低減され、センスアンプ間の動作のば
らつきは低減される。
レイン端子とセンスアンプの電源端子との間を短距離で
接続することができ配置領域の圧縮が可能であると共
に、短距離配線であるためにドライバ用ＭＯＳトランジ
スタからセンスアンプへの電源供給経路中の電圧降下を
抑制することができる。並行してメタル配線層等の低抵
抗配線層により補助経路が形成されるので、電源供給経
路中の負荷は更に低減され、センスアンプ間の動作のば
らつきは低減される。
【００１９】また、請求項３に係る半導体記憶装置は、
ビット線の配線ピッチに対応してセンスアンプ配置領域
に配置されるセンスアンプと、センスアンプ配置領域に
おいて、ゲート幅の配置方向がビット線の配線方向に直
交して配置され、センスアンプに電源を供給するドライ
バ用ＭＯＳトランジスタとを備え、ドライバ用ＭＯＳト
ランジスタは、ソース端子とドレイン端子との間に、最
短値より長いゲート長を有するゲート層を配置可能なゲ
ート長調整領域を備えることを特徴とする。
ビット線の配線ピッチに対応してセンスアンプ配置領域
に配置されるセンスアンプと、センスアンプ配置領域に
おいて、ゲート幅の配置方向がビット線の配線方向に直
交して配置され、センスアンプに電源を供給するドライ
バ用ＭＯＳトランジスタとを備え、ドライバ用ＭＯＳト
ランジスタは、ソース端子とドレイン端子との間に、最
短値より長いゲート長を有するゲート層を配置可能なゲ
ート長調整領域を備えることを特徴とする。
【００２０】請求項３の半導体記憶装置では、ドライバ
用ＭＯＳトランジスタは、ビット線の配線方向に対して
ゲート幅方向が直交するように、センスアンプが配置さ
れているセンスアンプ配置領域内に配置されており、ド
ライバ用ＭＯＳトランジスタは、ゲート長の調整が可能
なゲート長調整領域を確保して、ソース端子とドレイン
端子とが配置されている。
用ＭＯＳトランジスタは、ビット線の配線方向に対して
ゲート幅方向が直交するように、センスアンプが配置さ
れているセンスアンプ配置領域内に配置されており、ド
ライバ用ＭＯＳトランジスタは、ゲート長の調整が可能
なゲート長調整領域を確保して、ソース端子とドレイン
端子とが配置されている。
【００２１】これにより、請求項１と同様に、ドライバ
用ＭＯＳトランジスタのゲート幅およびゲート長を共に
充分な自由度で調整することができ、電流供給能力の確
保とテーリング電流の低減という相反する特性について
適宜に調整されたサイズのドライバ用ＭＯＳトランジス
タを提供することが可能となる。
用ＭＯＳトランジスタのゲート幅およびゲート長を共に
充分な自由度で調整することができ、電流供給能力の確
保とテーリング電流の低減という相反する特性について
適宜に調整されたサイズのドライバ用ＭＯＳトランジス
タを提供することが可能となる。
【００２２】また、予め、ドライバ用ＭＯＳトランジス
タにはゲート長調整領域が備えられているため、ゲート
長はゲート層の調整のみで増減することができる。半導
体記憶装置の製造において、ゲート層のフォトマスクの
みの修正により、ドライバ用ＭＯＳトランジスタの電流
供給能力とテーリング電流との調整を図ることができ、
調整時間およびコストの低減を図ることができる。
タにはゲート長調整領域が備えられているため、ゲート
長はゲート層の調整のみで増減することができる。半導
体記憶装置の製造において、ゲート層のフォトマスクの
みの修正により、ドライバ用ＭＯＳトランジスタの電流
供給能力とテーリング電流との調整を図ることができ、
調整時間およびコストの低減を図ることができる。
【００２３】また、請求項４に係る半導体記憶装置は、
請求項１乃至３の少なくとも何れか１項に記載の半導体
記憶装置において、ドライバ用ＭＯＳトランジスタは、
所定数のセンスアンプごとに備えられることを特徴とす
る。
請求項１乃至３の少なくとも何れか１項に記載の半導体
記憶装置において、ドライバ用ＭＯＳトランジスタは、
所定数のセンスアンプごとに備えられることを特徴とす
る。
【００２４】請求項４の半導体記憶装置では、所定数の
センスアンプに対して、１つのドライバ用ＭＯＳトラン
ジスタが電源を供給する。
センスアンプに対して、１つのドライバ用ＭＯＳトラン
ジスタが電源を供給する。
【００２５】これにより、所定数のセンスアンプごとに
ドライブ用ＭＯＳトランジスタが配置されるので、各セ
ンスアンプへの電源供給経路上の配線負荷を分散して低
減することができると共に、各センスアンプへの電源供
給能力も均等となり、センスアンプ間の増幅動作におけ
る時間遅延のばらつきを抑制することができる。従っ
て、多数のセンスアンプを備える半導体記憶装置におい
て、集中配置されたドライバ用ＭＯＳトランジスタに対
しては、配線負荷が最大となる最遠点のセンスアンプに
対しても所定の動作速度を確保する必要から、大きなゲ
ート幅を備えることにより大きな電流駆動能力が必要で
あった場合に比して、総和の電流駆動能力としてより小
さな電流駆動能力のドライバ用ＭＯＳトランジスタであ
っても、全てのセンスアンプを均等に高速化することが
できる。総和として限定されたゲート幅であっても高速
アクセスを維持できると共に、テーリング電流の低減を
図ることができる。
ドライブ用ＭＯＳトランジスタが配置されるので、各セ
ンスアンプへの電源供給経路上の配線負荷を分散して低
減することができると共に、各センスアンプへの電源供
給能力も均等となり、センスアンプ間の増幅動作におけ
る時間遅延のばらつきを抑制することができる。従っ
て、多数のセンスアンプを備える半導体記憶装置におい
て、集中配置されたドライバ用ＭＯＳトランジスタに対
しては、配線負荷が最大となる最遠点のセンスアンプに
対しても所定の動作速度を確保する必要から、大きなゲ
ート幅を備えることにより大きな電流駆動能力が必要で
あった場合に比して、総和の電流駆動能力としてより小
さな電流駆動能力のドライバ用ＭＯＳトランジスタであ
っても、全てのセンスアンプを均等に高速化することが
できる。総和として限定されたゲート幅であっても高速
アクセスを維持できると共に、テーリング電流の低減を
図ることができる。
【００２６】また、ドライバ用ＭＯＳトランジスタのゲ
ート幅方向の配置領域として、所定数のセンスアンプに
対応するビット線のピッチ幅が確保されることとなり、
充分なゲート幅の調整領域を確保することができる。
ート幅方向の配置領域として、所定数のセンスアンプに
対応するビット線のピッチ幅が確保されることとなり、
充分なゲート幅の調整領域を確保することができる。
【００２７】また、請求項５に係る半導体記憶装置は、
請求項１乃至４の少なくとも何れか１項に記載の半導体
記憶装置において、ドライバ用ＭＯＳトランジスタに加
え、ドライバ用ＭＯＳトランジスタを補助する補助ドラ
イバ用ＭＯＳトランジスタを備えることを特徴とする。
請求項１乃至４の少なくとも何れか１項に記載の半導体
記憶装置において、ドライバ用ＭＯＳトランジスタに加
え、ドライバ用ＭＯＳトランジスタを補助する補助ドラ
イバ用ＭＯＳトランジスタを備えることを特徴とする。
【００２８】請求項５の半導体記憶装置では、ドライバ
用ＭＯＳトランジスタに加えて、補助ドライバ用ＭＯＳ
トランジスタが備えられており、ドライバ用ＭＯＳトラ
ンジスタと補助ドライバ用ＭＯＳトランジスタとによ
り、センスアンプへの電源の供給が行なわれる。
用ＭＯＳトランジスタに加えて、補助ドライバ用ＭＯＳ
トランジスタが備えられており、ドライバ用ＭＯＳトラ
ンジスタと補助ドライバ用ＭＯＳトランジスタとによ
り、センスアンプへの電源の供給が行なわれる。
【００２９】これにより、補助ドライバ用ＭＯＳトラン
ジスタからも電源が供給されるので、ドライバ用ＭＯＳ
トランジスタのゲート幅を制限して電流駆動能力を小さ
くすることができ、センスアンプ配置領域において、所
定数のセンスアンプごとに配置されるドライバ用ＭＯＳ
トランジスタの配置自由度を向上させることができる。
ジスタからも電源が供給されるので、ドライバ用ＭＯＳ
トランジスタのゲート幅を制限して電流駆動能力を小さ
くすることができ、センスアンプ配置領域において、所
定数のセンスアンプごとに配置されるドライバ用ＭＯＳ
トランジスタの配置自由度を向上させることができる。
【００３０】補助ドライバ用ＭＯＳトランジスタは、セ
ンスアンプ配置領域とセンスアンプ配置領域に対して直
行して配置されるワード線駆動回路配置領域とに隣接す
る交差領域に配置されることが好ましい。これにより、
センスアンプ配置領域に補助ドライバ用ＭＯＳトランジ
スタが配置される配置領域を確保する必要がなくなり、
センスアンプ配置領域に配置されるドライバ用ＭＯＳト
ランジスタのゲート幅およびゲート長の調整領域を充分
に確保することができ、調整の自由度を向上させること
ができる。また、補助ドライバ用ＭＯＳトランジスタを
配置しない分、センスアンプ配置領域を圧縮することが
できる。
ンスアンプ配置領域とセンスアンプ配置領域に対して直
行して配置されるワード線駆動回路配置領域とに隣接す
る交差領域に配置されることが好ましい。これにより、
センスアンプ配置領域に補助ドライバ用ＭＯＳトランジ
スタが配置される配置領域を確保する必要がなくなり、
センスアンプ配置領域に配置されるドライバ用ＭＯＳト
ランジスタのゲート幅およびゲート長の調整領域を充分
に確保することができ、調整の自由度を向上させること
ができる。また、補助ドライバ用ＭＯＳトランジスタを
配置しない分、センスアンプ配置領域を圧縮することが
できる。
【００３１】また、請求項６に係る半導体記憶装置は、
所定数のセンスアンプごとに電源を供給するドライバ用
ＭＯＳトランジスタを所定数のセンスアンプと同一領域
に備えて構成されるセンスアンプブロックを多数備え、
所定数のセンスアンプの電源端子またはドライバ用ＭＯ
Ｓトランジスタの電源出力端子を、センスアンプブロッ
ク間で接続する低抵抗配線層を備えることを特徴とす
る。
所定数のセンスアンプごとに電源を供給するドライバ用
ＭＯＳトランジスタを所定数のセンスアンプと同一領域
に備えて構成されるセンスアンプブロックを多数備え、
所定数のセンスアンプの電源端子またはドライバ用ＭＯ
Ｓトランジスタの電源出力端子を、センスアンプブロッ
ク間で接続する低抵抗配線層を備えることを特徴とす
る。
【００３２】また、請求項７に係る半導体記憶装置は、
請求項６に記載の半導体記憶装置において、ドライバ用
ＭＯＳトランジスタのソース端子またはドレイン端子の
少なくとも何れか一方は、コンタクト層を介してドライ
バ用ＭＯＳトランジスタごとに個別に配線される低抵抗
配線層に接続されており、ドライバ用ＭＯＳトランジス
タごとに、コンタクト層または低抵抗配線層の配置・非
配置を選択することにより、ドライバ用ＭＯＳトランジ
スタごとの接続・非接続の選択を行なうことを特徴とす
る。
請求項６に記載の半導体記憶装置において、ドライバ用
ＭＯＳトランジスタのソース端子またはドレイン端子の
少なくとも何れか一方は、コンタクト層を介してドライ
バ用ＭＯＳトランジスタごとに個別に配線される低抵抗
配線層に接続されており、ドライバ用ＭＯＳトランジス
タごとに、コンタクト層または低抵抗配線層の配置・非
配置を選択することにより、ドライバ用ＭＯＳトランジ
スタごとの接続・非接続の選択を行なうことを特徴とす
る。
【００３３】請求項６の半導体記憶装置では、所定数の
センスアンプごとにドライバ用ＭＯＳトランジスタを同
一領域に備えてセンスアンプブロックが構成されてお
り、所定数のセンスアンプの電源端子、またはドライバ
用ＭＯＳトランジスタの電源出力端子が、センスアンプ
ブロック間で低抵抗配線層により接続されている。
センスアンプごとにドライバ用ＭＯＳトランジスタを同
一領域に備えてセンスアンプブロックが構成されてお
り、所定数のセンスアンプの電源端子、またはドライバ
用ＭＯＳトランジスタの電源出力端子が、センスアンプ
ブロック間で低抵抗配線層により接続されている。
【００３４】請求項７の半導体記憶装置では、個々のド
ライバ用ＭＯＳトランジスタの接続・非接続を、コンタ
クト層またはドライバ用ＭＯＳトランジスタごとに個別
に配線される低抵抗配線層の配置・非配置により行な
う。
ライバ用ＭＯＳトランジスタの接続・非接続を、コンタ
クト層またはドライバ用ＭＯＳトランジスタごとに個別
に配線される低抵抗配線層の配置・非配置により行な
う。
【００３５】これにより、センスアンプブロック内のド
ライバ用ＭＯＳトランジスタをセンスアンプブロック内
の所定数のセンスアンプから切り離しても、センスアン
プブロック間の低抵抗配線層を介して隣接するセンスア
ンプブロック内のドライバ用ＭＯＳトランジスタから電
源が供給されるので、個々のドライバ用ＭＯＳトランジ
スタの接続・非接続を調整して、電流供給能力の確保と
テーリング電流の低減という相反する特性について適宜
に調整することが可能となる。
ライバ用ＭＯＳトランジスタをセンスアンプブロック内
の所定数のセンスアンプから切り離しても、センスアン
プブロック間の低抵抗配線層を介して隣接するセンスア
ンプブロック内のドライバ用ＭＯＳトランジスタから電
源が供給されるので、個々のドライバ用ＭＯＳトランジ
スタの接続・非接続を調整して、電流供給能力の確保と
テーリング電流の低減という相反する特性について適宜
に調整することが可能となる。
【００３６】また、個々のドライバ用ＭＯＳトランジス
タの接続・非接続を、コンタクト層または低抵抗配線層
の配置・非配置により行なうことができるので、コンタ
クト層または低抵抗配線層の何れか一方のフォトマスク
のみの修正により、ドライバ用ＭＯＳトランジスタの電
流供給能力とテーリング電流との調整を図ることがで
き、調整時間およびコストを低減することができる。
タの接続・非接続を、コンタクト層または低抵抗配線層
の配置・非配置により行なうことができるので、コンタ
クト層または低抵抗配線層の何れか一方のフォトマスク
のみの修正により、ドライバ用ＭＯＳトランジスタの電
流供給能力とテーリング電流との調整を図ることがで
き、調整時間およびコストを低減することができる。
【００３７】また、請求項８に係る半導体記憶装置は、
センスアンプに電源を供給するドライバ用ＭＯＳトラン
ジスタを備え、アクセス動作を行なわない非活性状態に
おいて、ドライバ用ＭＯＳトランジスタのソース端子に
対するゲート端子の印加電圧差を、導通状態の電圧差に
対して逆バイアスにすることを特徴とする。
センスアンプに電源を供給するドライバ用ＭＯＳトラン
ジスタを備え、アクセス動作を行なわない非活性状態に
おいて、ドライバ用ＭＯＳトランジスタのソース端子に
対するゲート端子の印加電圧差を、導通状態の電圧差に
対して逆バイアスにすることを特徴とする。
【００３８】これにより、ドライバ用ＭＯＳトランジス
タを、より深く逆バイアスすることができ、テーリング
電流を抑制することができる。大きなゲート幅を有して
大きな電流駆動能力を有しながらテーリング電流を抑制
することができる。ドライバ用ＭＯＳトランジスタのゲ
ート幅およびゲート長の調整が充分に行なえない場合に
も、電流駆動能力の確保とテーリング電流の低減との調
整を行なうことができる。
タを、より深く逆バイアスすることができ、テーリング
電流を抑制することができる。大きなゲート幅を有して
大きな電流駆動能力を有しながらテーリング電流を抑制
することができる。ドライバ用ＭＯＳトランジスタのゲ
ート幅およびゲート長の調整が充分に行なえない場合に
も、電流駆動能力の確保とテーリング電流の低減との調
整を行なうことができる。
【００３９】また、請求項９に係る半導体記憶装置は、
センスアンプに電源を供給するドライバ用ＭＯＳトラン
ジスタを備え、センスアンプの活性状態において、ドラ
イバ用ＭＯＳトランジスタのソース端子に対するゲート
端子の印加電圧差を、導通状態の電圧差から更に深い順
バイアスにすることを特徴とする。
センスアンプに電源を供給するドライバ用ＭＯＳトラン
ジスタを備え、センスアンプの活性状態において、ドラ
イバ用ＭＯＳトランジスタのソース端子に対するゲート
端子の印加電圧差を、導通状態の電圧差から更に深い順
バイアスにすることを特徴とする。
【００４０】これにより、ドライバ用ＭＯＳトランジス
タを、より深く順バイアスすることができ、より小さな
ゲート幅でより大きな電流駆動能力を得ることができ
る。テーリング電流を抑制しながら大きな電流駆動能力
を得ることができる。ドライバ用ＭＯＳトランジスタの
ゲート幅およびゲート長の調整が充分に行なえない場合
にも、電流駆動能力の確保とテーリング電流の低減との
調整を行なうことができる。
タを、より深く順バイアスすることができ、より小さな
ゲート幅でより大きな電流駆動能力を得ることができ
る。テーリング電流を抑制しながら大きな電流駆動能力
を得ることができる。ドライバ用ＭＯＳトランジスタの
ゲート幅およびゲート長の調整が充分に行なえない場合
にも、電流駆動能力の確保とテーリング電流の低減との
調整を行なうことができる。
【００４１】また、請求項１０に係る半導体記憶装置
は、センスアンプに電源を供給するドライバ用ＭＯＳト
ランジスタを備え、ドライバ用ＭＯＳトランジスタは、
センスアンプを構成するセンスアンプ用ＭＯＳトランジ
スタに比して、閾値電圧が深いことを特徴とする。
は、センスアンプに電源を供給するドライバ用ＭＯＳト
ランジスタを備え、ドライバ用ＭＯＳトランジスタは、
センスアンプを構成するセンスアンプ用ＭＯＳトランジ
スタに比して、閾値電圧が深いことを特徴とする。
【００４２】これにより、ドライバ用ＭＯＳトランジス
タのテーリング電流を抑制することができる。ドライバ
用ＭＯＳトランジスタのゲート幅およびゲート長の調整
が充分に行なえない場合にも、電流駆動能力の確保とテ
ーリング電流の低減との調整を行なうことができる。
タのテーリング電流を抑制することができる。ドライバ
用ＭＯＳトランジスタのゲート幅およびゲート長の調整
が充分に行なえない場合にも、電流駆動能力の確保とテ
ーリング電流の低減との調整を行なうことができる。
【００４３】
【発明の実施の形態】以下、本発明の半導体記憶装置に
ついて具体化した実施形態を図１乃至図１３に基づき図
面を参照しつつ詳細に説明する。
ついて具体化した実施形態を図１乃至図１３に基づき図
面を参照しつつ詳細に説明する。
【００４４】図１に示すレイアウト模式図は、本発明の
実施形態における半導体記憶装置のメモリセルアレイ構
造の一部を模式的に拡大したものである。メモリセルア
レイは所定ビット数毎にメモリセルアレイ領域ＭＣとし
て纏められており、このメモリセルアレイ領域ＭＣを活
性単位としてデータアクセスの単位が構成されている。
メモリセルアレイ領域ＭＣにはメモリセルがマトリクス
状に配置されており（図２、参照）、センスアンプ領域
ＳＡに配置されているセンスアンプによりビット線対ご
とに差動増幅される。メモリセルとビット線との接続制
御はワード線ドライバ領域ＷＤに配置されているワード
線駆動回路より択一的に選択される複数のワード線によ
り行なわれる。複数のワード線の各々は、複数のビット
線対のうちの何れか一方のビット線に接続されているメ
モリセルが共通に選択されるように接続制御されてい
る。１ワード線による複数のメモリセルの選択により、
各ビット線対の何れか一方のビット線とメモリセルとが
導通しセンスアンプが同時に活性化されて、差動増幅動
作が行なわれる。
実施形態における半導体記憶装置のメモリセルアレイ構
造の一部を模式的に拡大したものである。メモリセルア
レイは所定ビット数毎にメモリセルアレイ領域ＭＣとし
て纏められており、このメモリセルアレイ領域ＭＣを活
性単位としてデータアクセスの単位が構成されている。
メモリセルアレイ領域ＭＣにはメモリセルがマトリクス
状に配置されており（図２、参照）、センスアンプ領域
ＳＡに配置されているセンスアンプによりビット線対ご
とに差動増幅される。メモリセルとビット線との接続制
御はワード線ドライバ領域ＷＤに配置されているワード
線駆動回路より択一的に選択される複数のワード線によ
り行なわれる。複数のワード線の各々は、複数のビット
線対のうちの何れか一方のビット線に接続されているメ
モリセルが共通に選択されるように接続制御されてい
る。１ワード線による複数のメモリセルの選択により、
各ビット線対の何れか一方のビット線とメモリセルとが
導通しセンスアンプが同時に活性化されて、差動増幅動
作が行なわれる。
【００４５】ここで、メモリセルに接続制御されるビッ
ト線と接続制御を行なうワード線とは、メモリセルアレ
イ領域ＭＣ内で直交して配線されているので、ビット線
対の差動増幅を行なうセンスアンプが配置されているセ
ンスアンプ領域ＳＡと、ワード線を駆動するワード線駆
動回路が配置されているワード線ドライバ領域ＷＤと
は、メモリセルアレイ領域ＭＣの各々の辺に直交して配
置されている。
ト線と接続制御を行なうワード線とは、メモリセルアレ
イ領域ＭＣ内で直交して配線されているので、ビット線
対の差動増幅を行なうセンスアンプが配置されているセ
ンスアンプ領域ＳＡと、ワード線を駆動するワード線駆
動回路が配置されているワード線ドライバ領域ＷＤと
は、メモリセルアレイ領域ＭＣの各々の辺に直交して配
置されている。
【００４６】メモリセルアレイ領域ＭＣのコーナー部分
に位置する、センスアンプ領域ＳＡとワード線ドライバ
領域ＷＤとの交差領域Ｃには、センスアンプへの電源供
給を行なうドライバ用ＭＯＳトランジスタが補助的に配
置されている。
に位置する、センスアンプ領域ＳＡとワード線ドライバ
領域ＷＤとの交差領域Ｃには、センスアンプへの電源供
給を行なうドライバ用ＭＯＳトランジスタが補助的に配
置されている。
【００４７】図２には、図１のＡ領域を拡大した回路図
を示す。センスアンプ領域ＳＡには複数のセンスアンプ
ＳＡ１１乃至ＳＡｎｍが配置されており、各センスアン
プＳＡ１１乃至ＳＡｎｍには差動増幅されるビット線対
ＢＬ１１と／ＢＬ１１乃至ＢＬｎｍと／ＢＬｎｍが各々
接続されている。ビット線対ＢＬ１１と／ＢＬ１１乃至
ＢＬｎｍと／ＢＬｎｍは、センスアンプ領域ＳＡの各セ
ンスアンプＳＡ１１乃至ＳＡｎｍからメモリセルアレイ
領域ＭＣに向けて配線されており、ワード線ドライバ領
域ＷＤのワード線駆動回路から配線されているワード線
ＷＬ０乃至ＷＬｋにより交互に導通制御されてメモリセ
ルが接続される。図２では、各ビット線ＢＬ１１乃至／
ＢＬｎｍと各ワード線ＷＬ０乃至ＷＬｋとの交点を囲む
小円部分がメモリセルを示している。
を示す。センスアンプ領域ＳＡには複数のセンスアンプ
ＳＡ１１乃至ＳＡｎｍが配置されており、各センスアン
プＳＡ１１乃至ＳＡｎｍには差動増幅されるビット線対
ＢＬ１１と／ＢＬ１１乃至ＢＬｎｍと／ＢＬｎｍが各々
接続されている。ビット線対ＢＬ１１と／ＢＬ１１乃至
ＢＬｎｍと／ＢＬｎｍは、センスアンプ領域ＳＡの各セ
ンスアンプＳＡ１１乃至ＳＡｎｍからメモリセルアレイ
領域ＭＣに向けて配線されており、ワード線ドライバ領
域ＷＤのワード線駆動回路から配線されているワード線
ＷＬ０乃至ＷＬｋにより交互に導通制御されてメモリセ
ルが接続される。図２では、各ビット線ＢＬ１１乃至／
ＢＬｎｍと各ワード線ＷＬ０乃至ＷＬｋとの交点を囲む
小円部分がメモリセルを示している。
【００４８】センスアンプＳＡ１１乃至ＳＡｎｍは、セ
ンスアンプＳＡｎ１において例示するように、ＣＭＯＳ
インバータゲートの入出力間を相互に接続し、その各々
をビット線ＢＬｎ１、／ＢＬｎ１に接続した構成を有し
ており、メモリセルから読み出されたビット線間の微小
電圧差を差動増幅する。センスアンプＳＡ１１乃至ＳＡ
ｎｍの高電源電圧線ＰＳＡおよび低電源電圧線ＮＳＡ
は、各センスアンプＳＡ１１乃至ＳＡｎｍに共通に接続
されており、所定数のセンスアンプＳＡ１１乃至ＳＡ１
ｍ、・・・、ＳＡｎ１乃至ＳＡｎｍごとに、ドライバ用
ＭＯＳトランジスタであるＰＭＯＳトランジスタＰ１乃
至ＰｎおよびＮＭＯＳトランジスタＮ１乃至Ｎｎによ
り、電源電圧ＶＤＤおよび基準電圧ＶＳＳに接続されて
いる。ドライバ用ＭＯＳトランジスタとして構成される
ＰＭＯＳトランジスタＰ１乃至ＰｎおよびＮＭＯＳトラ
ンジスタＮ１乃至Ｎｎはセンスアンプ領域ＳＡに配置さ
れている。また所定数のセンスアンプＳＡ１１乃至ＳＡ
１ｍ、・・・、ＳＡｎ１乃至ＳＡｎｍごとにセンスアン
プブロックが構成されている。
ンスアンプＳＡｎ１において例示するように、ＣＭＯＳ
インバータゲートの入出力間を相互に接続し、その各々
をビット線ＢＬｎ１、／ＢＬｎ１に接続した構成を有し
ており、メモリセルから読み出されたビット線間の微小
電圧差を差動増幅する。センスアンプＳＡ１１乃至ＳＡ
ｎｍの高電源電圧線ＰＳＡおよび低電源電圧線ＮＳＡ
は、各センスアンプＳＡ１１乃至ＳＡｎｍに共通に接続
されており、所定数のセンスアンプＳＡ１１乃至ＳＡ１
ｍ、・・・、ＳＡｎ１乃至ＳＡｎｍごとに、ドライバ用
ＭＯＳトランジスタであるＰＭＯＳトランジスタＰ１乃
至ＰｎおよびＮＭＯＳトランジスタＮ１乃至Ｎｎによ
り、電源電圧ＶＤＤおよび基準電圧ＶＳＳに接続されて
いる。ドライバ用ＭＯＳトランジスタとして構成される
ＰＭＯＳトランジスタＰ１乃至ＰｎおよびＮＭＯＳトラ
ンジスタＮ１乃至Ｎｎはセンスアンプ領域ＳＡに配置さ
れている。また所定数のセンスアンプＳＡ１１乃至ＳＡ
１ｍ、・・・、ＳＡｎ１乃至ＳＡｎｍごとにセンスアン
プブロックが構成されている。
【００４９】また、補助ドライバ用ＭＯＳトランジスタ
として、ＰＭＯＳトランジスタＰ０およびＮＭＯＳトラ
ンジスタＮ０が交差領域Ｃに配置されており、各々、電
源電圧ＶＤＤと高電源電圧線ＰＳＡ、および基準電圧Ｖ
ＳＳと低電源電圧線ＮＳＡとを接続する。
として、ＰＭＯＳトランジスタＰ０およびＮＭＯＳトラ
ンジスタＮ０が交差領域Ｃに配置されており、各々、電
源電圧ＶＤＤと高電源電圧線ＰＳＡ、および基準電圧Ｖ
ＳＳと低電源電圧線ＮＳＡとを接続する。
【００５０】ＰＭＯＳトランジスタＰ０乃至Ｐｎは各ゲ
ート端子が共通に接続され、ゲート制御信号ＳＬＥｘに
より導通制御される。高電源電圧線ＰＳＡに電源電圧Ｖ
ＤＤを接続し各センスアンプＳＡ１１乃至ＳＡｎｍに電
源電圧ＶＤＤを供給する。同様に、ＮＭＯＳトランジス
タＮ０乃至Ｎｎは各ゲート端子が共通に接続され、ゲー
ト制御信号ＳＬＥｚにより導通制御される。低電源電圧
線ＮＳＡに基準電圧ＶＳＳを接続し各センスアンプＳＡ
１１乃至ＳＡｎｍに基準電圧ＶＳＳを供給する。
ート端子が共通に接続され、ゲート制御信号ＳＬＥｘに
より導通制御される。高電源電圧線ＰＳＡに電源電圧Ｖ
ＤＤを接続し各センスアンプＳＡ１１乃至ＳＡｎｍに電
源電圧ＶＤＤを供給する。同様に、ＮＭＯＳトランジス
タＮ０乃至Ｎｎは各ゲート端子が共通に接続され、ゲー
ト制御信号ＳＬＥｚにより導通制御される。低電源電圧
線ＮＳＡに基準電圧ＶＳＳを接続し各センスアンプＳＡ
１１乃至ＳＡｎｍに基準電圧ＶＳＳを供給する。
【００５１】図３には、センスアンプブロックＢ内に、
４組のセンスアンプを備えて構成される場合のセンスア
ンプ領域のレイアウト例（１）を示す。センスアンプブ
ロックＢの中央部にはＮ型ウェルへのバイアス供給用と
してＮ型拡散層Ｄｎにより形成されるＮウェル端部ＮＷ
Ｅと、Ｐ型ウェルへのバイアス供給用としてＰ型拡散層
Ｄｐにより形成されるＰウェル端部ＰＷＥとが対抗して
配置されており、Ｎウェル端部ＮＷＥから左側がＮ型ウ
ェル領域を、Ｐウェル端部ＰＷＥから右側がＰ型ウェル
領域を構成している。
４組のセンスアンプを備えて構成される場合のセンスア
ンプ領域のレイアウト例（１）を示す。センスアンプブ
ロックＢの中央部にはＮ型ウェルへのバイアス供給用と
してＮ型拡散層Ｄｎにより形成されるＮウェル端部ＮＷ
Ｅと、Ｐ型ウェルへのバイアス供給用としてＰ型拡散層
Ｄｐにより形成されるＰウェル端部ＰＷＥとが対抗して
配置されており、Ｎウェル端部ＮＷＥから左側がＮ型ウ
ェル領域を、Ｐウェル端部ＰＷＥから右側がＰ型ウェル
領域を構成している。
【００５２】Ｎ型ウェル領域には、２トランジスタごと
にソース端子を共通にしてＰ型拡散層Ｄｐが形成され
て、センスアンプ用ＰＭＯＳトランジスタ対ＳＰ０とＳ
Ｐ０＿乃至ＳＰ３とＳＰ３＿が配置されると共に、トラ
ンジスタごとにＰ型拡散層Ｄｐが形成されて、ドライバ
用ＰＭＯＳトランジスタＰ１、Ｐ２が配置されている。
また、Ｐ型ウェル領域には８トランジスタでソース端子
を共通にしてＮ型拡散層Ｄｎが形成されて、センスアン
プ用ＮＭＯＳトランジスタ対ＳＮ０とＳＮ０＿乃至ＳＮ
３とＳＮ３＿が配置されると共に、トランジスタごとに
Ｎ型拡散層Ｄｎが形成されてドライバ用ＮＭＯＳトラン
ジスタＮ１、Ｎ２が配置されている。
にソース端子を共通にしてＰ型拡散層Ｄｐが形成され
て、センスアンプ用ＰＭＯＳトランジスタ対ＳＰ０とＳ
Ｐ０＿乃至ＳＰ３とＳＰ３＿が配置されると共に、トラ
ンジスタごとにＰ型拡散層Ｄｐが形成されて、ドライバ
用ＰＭＯＳトランジスタＰ１、Ｐ２が配置されている。
また、Ｐ型ウェル領域には８トランジスタでソース端子
を共通にしてＮ型拡散層Ｄｎが形成されて、センスアン
プ用ＮＭＯＳトランジスタ対ＳＮ０とＳＮ０＿乃至ＳＮ
３とＳＮ３＿が配置されると共に、トランジスタごとに
Ｎ型拡散層Ｄｎが形成されてドライバ用ＮＭＯＳトラン
ジスタＮ１、Ｎ２が配置されている。
【００５３】図示しないビット線対ＢＬ０と／ＢＬ０乃
至ＢＬ３と／ＢＬ３は、例えば第１メタル層で、ドライ
バ用ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２のゲー
ト幅方向に直交して配線されて、ＰＭＯＳトランジスタ
対ＳＰ０とＳＰ０＿乃至ＳＰ３とＳＰ３＿、およびＮＭ
ＯＳトランジスタ対ＳＮ０とＳＮ０＿乃至ＳＮ３とＳＮ
３＿の各々に接続されている。
至ＢＬ３と／ＢＬ３は、例えば第１メタル層で、ドライ
バ用ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２のゲー
ト幅方向に直交して配線されて、ＰＭＯＳトランジスタ
対ＳＰ０とＳＰ０＿乃至ＳＰ３とＳＰ３＿、およびＮＭ
ＯＳトランジスタ対ＳＮ０とＳＮ０＿乃至ＳＮ３とＳＮ
３＿の各々に接続されている。
【００５４】すなわち、ビット線ＢＬ０は、コンタクト
Ｃｐ０によりＰＭＯＳトランジスタＳＰ０のゲート端子
に接続され、コンタクトＣｄ０によりＰＭＯＳトランジ
スタＳＰ０＿のドレイン端子に接続され、コンタクトＣ
ｐ０によりＮＭＯＳトランジスタＳＮ０のゲート端子に
接続され、そしてコンタクトＣｄ０によりＮＭＯＳトラ
ンジスタＳＮ０＿のドレイン端子に接続されている。ビ
ット線／ＢＬ０は、コンタクトＣｐ０＿とコンタクトＣ
ｄ０＿とにより、ＰＭＯＳトランジスタＳＰ０＿および
ＮＭＯＳトランジスタＳＮ０＿のゲート端子と、ＰＭＯ
ＳトランジスタＳＰ０およびＮＭＯＳトランジスタＳＮ
０のドレイン端子とに接続されている。
Ｃｐ０によりＰＭＯＳトランジスタＳＰ０のゲート端子
に接続され、コンタクトＣｄ０によりＰＭＯＳトランジ
スタＳＰ０＿のドレイン端子に接続され、コンタクトＣ
ｐ０によりＮＭＯＳトランジスタＳＮ０のゲート端子に
接続され、そしてコンタクトＣｄ０によりＮＭＯＳトラ
ンジスタＳＮ０＿のドレイン端子に接続されている。ビ
ット線／ＢＬ０は、コンタクトＣｐ０＿とコンタクトＣ
ｄ０＿とにより、ＰＭＯＳトランジスタＳＰ０＿および
ＮＭＯＳトランジスタＳＮ０＿のゲート端子と、ＰＭＯ
ＳトランジスタＳＰ０およびＮＭＯＳトランジスタＳＮ
０のドレイン端子とに接続されている。
【００５５】ビット線対ＢＬ０と／ＢＬ０の配線ピッチ
を最小幅に抑えるため、ＰＭＯＳトランジスタ対ＳＰ０
とＳＰ０＿およびＮＭＯＳトランジスタ対ＳＮ０とＳＮ
０＿は、ビット線対ＢＬ０と／ＢＬ０の配線方向に並べ
て配置されている。これにより、ビット線対ＢＬ０と／
ＢＬ０の配線ピッチの最小幅を、センスアンプ用ＭＯＳ
トランジスタＳＰ０乃至ＳＮ０＿の１つ分の幅に収める
ことができる。
を最小幅に抑えるため、ＰＭＯＳトランジスタ対ＳＰ０
とＳＰ０＿およびＮＭＯＳトランジスタ対ＳＮ０とＳＮ
０＿は、ビット線対ＢＬ０と／ＢＬ０の配線方向に並べ
て配置されている。これにより、ビット線対ＢＬ０と／
ＢＬ０の配線ピッチの最小幅を、センスアンプ用ＭＯＳ
トランジスタＳＰ０乃至ＳＮ０＿の１つ分の幅に収める
ことができる。
【００５６】隣接するビット線対ＢＬ１と／ＢＬ１につ
いては、ビット線対ＢＬ０と／ＢＬ０での配置をビット
線の配線方向に対して折りかえした配置となっている。
従って、ビット線ＢＬ１、／ＢＬ１に接続されるセンス
アンプ用ＭＯＳトランジスタＳＰ１、ＳＰ１＿、ＳＮ
１、ＳＮ１＿の配置位置は、ビット線対ＢＬ０、／ＢＬ
０の場合とは逆の位置となる。ビット線ＢＬ１は、コン
タクトＣｐ１とコンタクトＣｄ１とにより、ＰＭＯＳト
ランジスタＳＰ１およびＮＭＯＳトランジスタＳＮ１の
ゲート端子と、ＰＭＯＳトランジスタＳＰ１＿およびＮ
ＭＯＳトランジスタＳＮ１＿のドレイン端子とに接続さ
れ、ビット線／ＢＬ１は、コンタクトＣｐ１＿とコンタ
クトＣｄ１＿とにより、ＰＭＯＳトランジスタＳＰ１＿
およびＮＭＯＳトランジスタＳＮ１＿のゲート端子と、
ＰＭＯＳトランジスタＳＰ１およびＮＭＯＳトランジス
タＳＮ１のドレイン端子とに接続されている。
いては、ビット線対ＢＬ０と／ＢＬ０での配置をビット
線の配線方向に対して折りかえした配置となっている。
従って、ビット線ＢＬ１、／ＢＬ１に接続されるセンス
アンプ用ＭＯＳトランジスタＳＰ１、ＳＰ１＿、ＳＮ
１、ＳＮ１＿の配置位置は、ビット線対ＢＬ０、／ＢＬ
０の場合とは逆の位置となる。ビット線ＢＬ１は、コン
タクトＣｐ１とコンタクトＣｄ１とにより、ＰＭＯＳト
ランジスタＳＰ１およびＮＭＯＳトランジスタＳＮ１の
ゲート端子と、ＰＭＯＳトランジスタＳＰ１＿およびＮ
ＭＯＳトランジスタＳＮ１＿のドレイン端子とに接続さ
れ、ビット線／ＢＬ１は、コンタクトＣｐ１＿とコンタ
クトＣｄ１＿とにより、ＰＭＯＳトランジスタＳＰ１＿
およびＮＭＯＳトランジスタＳＮ１＿のゲート端子と、
ＰＭＯＳトランジスタＳＰ１およびＮＭＯＳトランジス
タＳＮ１のドレイン端子とに接続されている。
【００５７】ビット線対ＢＬ２と／ＢＬ２、ＢＬ３と／
ＢＬ３についての配置は、ビット線対ＢＬ０と／ＢＬ
０、ＢＬ１と／ＢＬ１での配置を１つのユニットとし
て、繰り返されており、同様な配線、配置関係となって
いる。
ＢＬ３についての配置は、ビット線対ＢＬ０と／ＢＬ
０、ＢＬ１と／ＢＬ１での配置を１つのユニットとし
て、繰り返されており、同様な配線、配置関係となって
いる。
【００５８】ＰＭＯＳトランジスタＰ１、Ｐ２、および
ＮＭＯＳトランジスタＮ１、Ｎ２は、センスアンプを構
成するＰＭＯＳトランジスタＳＰ０、ＳＰ０＿乃至ＳＰ
３、ＳＰ３＿とＮウェル端部ＮＷＥとの間、およびＮＭ
ＯＳトランジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３
＿とＰウェル端部ＰＷＥとの間に、ゲート幅方向をビッ
ト線の配線方向に直交させて備えられており、電源電圧
ＶＤＤ、および基準電圧ＶＳＳを、ＰＭＯＳトランジス
タＳＰ０、ＳＰ０＿乃至ＳＰ３、ＳＰ３＿、およびＮＭ
ＯＳトランジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３
＿に供給するドライブ用ＭＯＳトランジスタである。
ＮＭＯＳトランジスタＮ１、Ｎ２は、センスアンプを構
成するＰＭＯＳトランジスタＳＰ０、ＳＰ０＿乃至ＳＰ
３、ＳＰ３＿とＮウェル端部ＮＷＥとの間、およびＮＭ
ＯＳトランジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３
＿とＰウェル端部ＰＷＥとの間に、ゲート幅方向をビッ
ト線の配線方向に直交させて備えられており、電源電圧
ＶＤＤ、および基準電圧ＶＳＳを、ＰＭＯＳトランジス
タＳＰ０、ＳＰ０＿乃至ＳＰ３、ＳＰ３＿、およびＮＭ
ＯＳトランジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３
＿に供給するドライブ用ＭＯＳトランジスタである。
【００５９】ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯ
ＳトランジスタＮ１、Ｎ２は、２つのビット線対ピッチ
ごとに配置されている。ビット線対ピッチＢＬ０と／Ｂ
Ｌ０、ＢＬ１と／ＢＬ１に対しては、ＰＭＯＳトランジ
スタＰ１およびＮＭＯＳトランジスタＮ１が配置され、
ビット線対ピッチＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３
に対しては、ＰＭＯＳトランジスタＰ２およびＮＭＯＳ
トランジスタＮ２が配置されている。従って、ゲート幅
Ｗとしてビット線対の２ピッチ分の長さを最大値として
調整が可能である。
ＳトランジスタＮ１、Ｎ２は、２つのビット線対ピッチ
ごとに配置されている。ビット線対ピッチＢＬ０と／Ｂ
Ｌ０、ＢＬ１と／ＢＬ１に対しては、ＰＭＯＳトランジ
スタＰ１およびＮＭＯＳトランジスタＮ１が配置され、
ビット線対ピッチＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３
に対しては、ＰＭＯＳトランジスタＰ２およびＮＭＯＳ
トランジスタＮ２が配置されている。従って、ゲート幅
Ｗとしてビット線対の２ピッチ分の長さを最大値として
調整が可能である。
【００６０】また、ＰＭＯＳトランジスタＰ１、Ｐ２、
ＮＭＯＳトランジスタＮ１、Ｎ２は、ソース・ドレイン
端子間のゲート配置領域として、プロセス上許される短
ゲート長に比して長い調整距離ΔＬを有して構成されて
いる。従って、ポリシリコン層の修正のみによりゲート
長Ｌの調整が可能であり、テーリング電流の調整が可能
である。ここで、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｎ
ＭＯＳトランジスタＮ１、Ｎ２は、ドライバ用のトラン
ジスタであり充分な電流駆動能力を有していることが必
要である。このため、ゲート長Ｌについては短ゲート長
を基準としてテーリング電流を低減する必要に応じて太
くする調整が一般的である。ゲート長Ｌ自身が短く形成
されるため、僅少なゲート長調整領域ΔＬでも充分なテ
ーリング電流値の調整効果を得ることができる。図３で
は、ゲート長調整領域ΔＬとして基本となる短ゲート長
と同等な長さの調整領域を確保する場合を示している。
例えば、短ゲート長として０．３ミクロンの場合、０．
３ミクロン程度のゲート長調整領域ΔＬを備えていれば
よいこととなる。テーリング電流値はゲート長Ｌに大き
く依存する。
ＮＭＯＳトランジスタＮ１、Ｎ２は、ソース・ドレイン
端子間のゲート配置領域として、プロセス上許される短
ゲート長に比して長い調整距離ΔＬを有して構成されて
いる。従って、ポリシリコン層の修正のみによりゲート
長Ｌの調整が可能であり、テーリング電流の調整が可能
である。ここで、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｎ
ＭＯＳトランジスタＮ１、Ｎ２は、ドライバ用のトラン
ジスタであり充分な電流駆動能力を有していることが必
要である。このため、ゲート長Ｌについては短ゲート長
を基準としてテーリング電流を低減する必要に応じて太
くする調整が一般的である。ゲート長Ｌ自身が短く形成
されるため、僅少なゲート長調整領域ΔＬでも充分なテ
ーリング電流値の調整効果を得ることができる。図３で
は、ゲート長調整領域ΔＬとして基本となる短ゲート長
と同等な長さの調整領域を確保する場合を示している。
例えば、短ゲート長として０．３ミクロンの場合、０．
３ミクロン程度のゲート長調整領域ΔＬを備えていれば
よいこととなる。テーリング電流値はゲート長Ｌに大き
く依存する。
【００６１】ＰＭＯＳトランジスタＰ１、Ｐ２、および
ＮＭＯＳトランジスタＮ１、Ｎ２のソース端子と、Ｎウ
ェル端部ＮＷＥ、およびＰウェル端部ＰＷＥとは、対向
して配置されており、拡散層コンタクトＣｄとビアコン
タクトＣｖとにより第１メタル層Ｍ１を介して、Ｎウェ
ル端部ＮＷＥ、およびＰウェル端部ＰＷＥと並走する第
２メタル層Ｍ２で配線されている電源電圧ＶＤＤ、およ
び基準電圧ＶＳＳに接続されている。
ＮＭＯＳトランジスタＮ１、Ｎ２のソース端子と、Ｎウ
ェル端部ＮＷＥ、およびＰウェル端部ＰＷＥとは、対向
して配置されており、拡散層コンタクトＣｄとビアコン
タクトＣｖとにより第１メタル層Ｍ１を介して、Ｎウェ
ル端部ＮＷＥ、およびＰウェル端部ＰＷＥと並走する第
２メタル層Ｍ２で配線されている電源電圧ＶＤＤ、およ
び基準電圧ＶＳＳに接続されている。
【００６２】ＰＭＯＳトランジスタＰ１、およびＰ２の
ドレイン端子は、拡散層コンタクトＣｄを介して第１メ
タル層Ｍ１により構成されている電源電圧供給線ＰＤ
１、およびＰＤ２に接続され、拡散層コンタクトＣｄを
介してＰＭＯＳトランジスタＳＰ０＿とＳＰ１、および
ＳＰ２＿とＳＰ３の共通ソース端子に接続されて電源電
圧ＶＤＤを供給する。更にビアコンタクトＣｖを介して
第２メタル層Ｍ２により構成されている高電源電圧線Ｐ
ＳＡに接続される。高電源電圧線ＰＳＡからは、ビアコ
ンタクトＣｖ、第１メタル層Ｍ１、および拡散層コンタ
クトＣｄを介して他の共通ソース端子に接続されて、Ｐ
ＭＯＳトランジスタＳＰ０、ＳＰ１＿、およびＳＰ２、
ＳＰ３＿に電源電圧ＶＤＤを供給する。
ドレイン端子は、拡散層コンタクトＣｄを介して第１メ
タル層Ｍ１により構成されている電源電圧供給線ＰＤ
１、およびＰＤ２に接続され、拡散層コンタクトＣｄを
介してＰＭＯＳトランジスタＳＰ０＿とＳＰ１、および
ＳＰ２＿とＳＰ３の共通ソース端子に接続されて電源電
圧ＶＤＤを供給する。更にビアコンタクトＣｖを介して
第２メタル層Ｍ２により構成されている高電源電圧線Ｐ
ＳＡに接続される。高電源電圧線ＰＳＡからは、ビアコ
ンタクトＣｖ、第１メタル層Ｍ１、および拡散層コンタ
クトＣｄを介して他の共通ソース端子に接続されて、Ｐ
ＭＯＳトランジスタＳＰ０、ＳＰ１＿、およびＳＰ２、
ＳＰ３＿に電源電圧ＶＤＤを供給する。
【００６３】ＮＭＯＳトランジスタＮ１、およびＮ２の
ドレイン端子は、拡散層コンタクトＣｄを介して第１メ
タル層Ｍ１により構成されている基準電圧供給線ＮＤ
１、およびＮＤ２に接続され、拡散層コンタクトＣｄを
介して共通ソース端子のうち、ＮＭＯＳトランジスタＳ
Ｎ０、ＳＮ０＿、ＳＮ１、およびＳＮ１＿で囲まれる領
域、およびＮＭＯＳトランジスタＳＮ２、ＳＮ２＿、Ｓ
Ｎ３、およびＳＮ３＿で囲まれる領域に接続される。ま
た、ビアコンタクトＣｖを介して第２メタル層Ｍ２によ
り構成されている低電源電圧線ＮＳＡに接続される。低
電源電圧線ＮＳＡからは、ビアコンタクトＣｖ、第１メ
タル層Ｍ１、および拡散層コンタクトＣｄを介して、基
準電圧供給線ＮＤ１、およびＮＤ２により直接に接続さ
れていない共通ソース端子に接続される。具体的には、
ＮＭＯＳトランジスタＳＮ０、ＳＮ０＿とセンスアンプ
ブロックＢの端部で囲まれる領域、ＮＭＯＳトランジス
タＳＮ１、ＳＮ１＿、ＳＮ２、およびＳＮ２＿で囲まれ
る領域、およびＮＭＯＳトランジスタＳＮ３、ＳＮ３＿
とセンスアンプブロックＢの端部で囲まれる領域に接続
される。これらの接続により、共通ソース端子には均等
に基準電圧ＶＳＳが供給される。
ドレイン端子は、拡散層コンタクトＣｄを介して第１メ
タル層Ｍ１により構成されている基準電圧供給線ＮＤ
１、およびＮＤ２に接続され、拡散層コンタクトＣｄを
介して共通ソース端子のうち、ＮＭＯＳトランジスタＳ
Ｎ０、ＳＮ０＿、ＳＮ１、およびＳＮ１＿で囲まれる領
域、およびＮＭＯＳトランジスタＳＮ２、ＳＮ２＿、Ｓ
Ｎ３、およびＳＮ３＿で囲まれる領域に接続される。ま
た、ビアコンタクトＣｖを介して第２メタル層Ｍ２によ
り構成されている低電源電圧線ＮＳＡに接続される。低
電源電圧線ＮＳＡからは、ビアコンタクトＣｖ、第１メ
タル層Ｍ１、および拡散層コンタクトＣｄを介して、基
準電圧供給線ＮＤ１、およびＮＤ２により直接に接続さ
れていない共通ソース端子に接続される。具体的には、
ＮＭＯＳトランジスタＳＮ０、ＳＮ０＿とセンスアンプ
ブロックＢの端部で囲まれる領域、ＮＭＯＳトランジス
タＳＮ１、ＳＮ１＿、ＳＮ２、およびＳＮ２＿で囲まれ
る領域、およびＮＭＯＳトランジスタＳＮ３、ＳＮ３＿
とセンスアンプブロックＢの端部で囲まれる領域に接続
される。これらの接続により、共通ソース端子には均等
に基準電圧ＶＳＳが供給される。
【００６４】ここで、高電源電圧線ＰＳＡ、および低電
源電圧線ＮＳＡを構成する第２メタル層Ｍ２の配線方向
はビット線対の配線方向に直交しており、センスアンプ
ブロックＢ内のＰＭＯＳトランジスタＳＰ０、ＳＰ０＿
乃至ＳＰ３、ＳＰ３＿、およびＮＭＯＳトランジスタＳ
Ｎ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿の各ソース端子に
共通に接続されている。
源電圧線ＮＳＡを構成する第２メタル層Ｍ２の配線方向
はビット線対の配線方向に直交しており、センスアンプ
ブロックＢ内のＰＭＯＳトランジスタＳＰ０、ＳＰ０＿
乃至ＳＰ３、ＳＰ３＿、およびＮＭＯＳトランジスタＳ
Ｎ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿の各ソース端子に
共通に接続されている。
【００６５】図３のセンスアンプ領域のレイアウト例
（１）によれば、充分な供給能力でセンスアンプＳＰ
０、ＳＰ０＿およびＳＮ０、ＳＮ０＿乃至ＳＰ３、ＳＰ
３＿およびＳＮ３、ＳＮ３＿へ電源電圧ＶＤＤおよび基
準電圧ＶＳＳを供給するためには、ドライバ用ＭＯＳト
ランジスタＰ１およびＮ１、Ｐ２およびＮ２は、短いゲ
ート長Ｌに対して長いゲート幅Ｗを備えることが一般的
である。長いゲート幅Ｗについては、センスアンプ領域
ＳＡのビット線対ＢＬ０と／ＢＬ０乃至ＢＬ３と／ＢＬ
３の配線方向に直交する方向に、配線ピッチによる制約
を受けることなく自由にゲート幅Ｗの調整を行なうこと
ができ、充分なゲート幅Ｗを配置することができる。ま
た、ゲート長Ｌについては、標準的なゲート長サイズ自
体が微小な長さであるため微小な長さの調整領域で充分
な調整を行なうことができ、センスアンプ領域ＳＡにお
いて隣接する素子等の配置制約から調整領域が制限され
るビット線対の配線方向に並行する方向に対しても、充
分な調整領域が確保されたゲート長Ｌを配置することが
できる。ゲート幅Ｗおよびゲート長Ｌを共に充分な自由
度で調整することができ、長ゲート幅Ｗにおける、電流
供給能力の確保とテーリング電流の低減という相反する
特性について適宜に調整されたサイズのドライバ用ＭＯ
Ｓトランジスタを提供することが可能となる。尚、ゲー
ト長調整領域ΔＬは、図３ではソース側に配置する場合
を示したが、ドレイン側に配置することもできる。この
場合、ドライバ用ＭＯＳトランジスタの駆動能力が更に
向上する。
（１）によれば、充分な供給能力でセンスアンプＳＰ
０、ＳＰ０＿およびＳＮ０、ＳＮ０＿乃至ＳＰ３、ＳＰ
３＿およびＳＮ３、ＳＮ３＿へ電源電圧ＶＤＤおよび基
準電圧ＶＳＳを供給するためには、ドライバ用ＭＯＳト
ランジスタＰ１およびＮ１、Ｐ２およびＮ２は、短いゲ
ート長Ｌに対して長いゲート幅Ｗを備えることが一般的
である。長いゲート幅Ｗについては、センスアンプ領域
ＳＡのビット線対ＢＬ０と／ＢＬ０乃至ＢＬ３と／ＢＬ
３の配線方向に直交する方向に、配線ピッチによる制約
を受けることなく自由にゲート幅Ｗの調整を行なうこと
ができ、充分なゲート幅Ｗを配置することができる。ま
た、ゲート長Ｌについては、標準的なゲート長サイズ自
体が微小な長さであるため微小な長さの調整領域で充分
な調整を行なうことができ、センスアンプ領域ＳＡにお
いて隣接する素子等の配置制約から調整領域が制限され
るビット線対の配線方向に並行する方向に対しても、充
分な調整領域が確保されたゲート長Ｌを配置することが
できる。ゲート幅Ｗおよびゲート長Ｌを共に充分な自由
度で調整することができ、長ゲート幅Ｗにおける、電流
供給能力の確保とテーリング電流の低減という相反する
特性について適宜に調整されたサイズのドライバ用ＭＯ
Ｓトランジスタを提供することが可能となる。尚、ゲー
ト長調整領域ΔＬは、図３ではソース側に配置する場合
を示したが、ドレイン側に配置することもできる。この
場合、ドライバ用ＭＯＳトランジスタの駆動能力が更に
向上する。
【００６６】また、ドライバ用ＭＯＳトランジスタＰ
１、Ｐ２およびＮ１、Ｎ２のドレイン端子から、センス
アンプトランジスタＳＰ０、ＳＰ０＿乃至ＳＰ３、ＳＰ
３＿、およびＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿の
電源端子であるソース端子への電源供給経路は、第１メ
タル層Ｍ１で構成される電源電圧供給線ＰＤ１、ＰＤ
２、および基準電圧供給線ＮＤ１、ＮＤ２、更に第２メ
タル層Ｍ２で構成される高電源電圧線ＰＳＡ、および低
電源電圧線ＮＳＡといった低抵抗配線層で結線されてい
る。このため、配線経路中の電圧降下は僅かとなり、各
センスアンプトランジスタへは、電源電圧ＶＤＤ、基準
電圧ＶＳＳを確実に供給することができる。また、１つ
のドライバ用ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ
２に対して、４つのセンスアンプトランジスタが配置さ
れているが、センスアンプトランジスタ間の電源供給経
路上の電圧降下は均等となり、各センスアンプトランジ
スタへの電源供給能力はバランスされる。
１、Ｐ２およびＮ１、Ｎ２のドレイン端子から、センス
アンプトランジスタＳＰ０、ＳＰ０＿乃至ＳＰ３、ＳＰ
３＿、およびＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿の
電源端子であるソース端子への電源供給経路は、第１メ
タル層Ｍ１で構成される電源電圧供給線ＰＤ１、ＰＤ
２、および基準電圧供給線ＮＤ１、ＮＤ２、更に第２メ
タル層Ｍ２で構成される高電源電圧線ＰＳＡ、および低
電源電圧線ＮＳＡといった低抵抗配線層で結線されてい
る。このため、配線経路中の電圧降下は僅かとなり、各
センスアンプトランジスタへは、電源電圧ＶＤＤ、基準
電圧ＶＳＳを確実に供給することができる。また、１つ
のドライバ用ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ
２に対して、４つのセンスアンプトランジスタが配置さ
れているが、センスアンプトランジスタ間の電源供給経
路上の電圧降下は均等となり、各センスアンプトランジ
スタへの電源供給能力はバランスされる。
【００６７】また、予め、ドライバ用ＭＯＳトランジス
タＰ１、Ｐ２、Ｎ１、Ｎ２にはゲート長Ｌのゲート長調
整領域ΔＬが備えられているので、ゲート長Ｌはゲート
層であるポリシリコン層の調整のみで行なうことができ
る。半導体記憶装置の製造において、ポリシリコン層の
フォトマスクのみの修正により、ドライバ用ＭＯＳトラ
ンジスタＰ１、Ｐ２、Ｎ１、Ｎ２の電流供給能力とテー
リング電流との調整を図ることができ、調整時間および
コストを低減することができる。
タＰ１、Ｐ２、Ｎ１、Ｎ２にはゲート長Ｌのゲート長調
整領域ΔＬが備えられているので、ゲート長Ｌはゲート
層であるポリシリコン層の調整のみで行なうことができ
る。半導体記憶装置の製造において、ポリシリコン層の
フォトマスクのみの修正により、ドライバ用ＭＯＳトラ
ンジスタＰ１、Ｐ２、Ｎ１、Ｎ２の電流供給能力とテー
リング電流との調整を図ることができ、調整時間および
コストを低減することができる。
【００６８】また、図３におけるセンスアンプ領域のレ
イアウト例（１）を、図２の回路構成に適用してやれ
ば、２組のセンスアンプである２組のビット線対ＢＬ０
と／ＢＬ０およびＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２
およびＢＬ３と／ＢＬ３ごとに、センスアンプ領域ＳＡ
内にドライブ用ＭＯＳトランジスタＰ１およびＮ１、Ｐ
２およびＮ２が分散して配置されるので、ドライバ用Ｍ
ＯＳトランジスタを集中配置させる場合に比して各セン
スアンプへの電源供給経路上の配線負荷を低減すること
ができる。加えて、図３に示すように電源供給経路は第
１および第２メタル層Ｍ１、Ｍ２であるので、配線負荷
を更に大幅に低減することができる。各センスアンプへ
の電源供給能力は均等となると共に経路上の電圧降下も
僅かなものとなるので、ゲート幅Ｗが小さなドライブ用
ＭＯＳトランジスタＰ１およびＮ１、Ｐ２およびＮ２に
よっても有効に電源電圧ＶＤＤおよび基準電圧ＶＳＳを
供給することができる。
イアウト例（１）を、図２の回路構成に適用してやれ
ば、２組のセンスアンプである２組のビット線対ＢＬ０
と／ＢＬ０およびＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２
およびＢＬ３と／ＢＬ３ごとに、センスアンプ領域ＳＡ
内にドライブ用ＭＯＳトランジスタＰ１およびＮ１、Ｐ
２およびＮ２が分散して配置されるので、ドライバ用Ｍ
ＯＳトランジスタを集中配置させる場合に比して各セン
スアンプへの電源供給経路上の配線負荷を低減すること
ができる。加えて、図３に示すように電源供給経路は第
１および第２メタル層Ｍ１、Ｍ２であるので、配線負荷
を更に大幅に低減することができる。各センスアンプへ
の電源供給能力は均等となると共に経路上の電圧降下も
僅かなものとなるので、ゲート幅Ｗが小さなドライブ用
ＭＯＳトランジスタＰ１およびＮ１、Ｐ２およびＮ２に
よっても有効に電源電圧ＶＤＤおよび基準電圧ＶＳＳを
供給することができる。
【００６９】ドライバ用ＭＯＳトランジスタを集中配置
させた場合には、配線負荷が最大となる最遠点のセンス
アンプに対しても所定の動作速度を確保する必要から、
多大なゲート幅Ｗを備えて大きな電流駆動能力を有する
ドライバ用ＭＯＳトランジスタが必要であることに対し
て、図２の回路構成を図３のレイアウトで実現する場合
には、総和のゲート幅Ｗが抑制されて電流駆動能力とし
てはより小さな電流駆動能力のドライバ用ＭＯＳトラン
ジスタであっても、分散配置による配線負荷の低減に、
配線経路を低抵抗配線層である第１および第２メタル層
Ｍ１、Ｍ２で配線することによる負荷の低減も加わり、
全てのセンスアンプを均等に高速化することができる。
分散配置に加えてレイアウト構成を工夫することによ
り、より短いゲート幅Ｗで、センスアンプ間の増幅動作
における時間遅延のばらつきが抑制された高速動作を実
現することができ、同時にテーリング電流の低減も図る
ことができる。
させた場合には、配線負荷が最大となる最遠点のセンス
アンプに対しても所定の動作速度を確保する必要から、
多大なゲート幅Ｗを備えて大きな電流駆動能力を有する
ドライバ用ＭＯＳトランジスタが必要であることに対し
て、図２の回路構成を図３のレイアウトで実現する場合
には、総和のゲート幅Ｗが抑制されて電流駆動能力とし
てはより小さな電流駆動能力のドライバ用ＭＯＳトラン
ジスタであっても、分散配置による配線負荷の低減に、
配線経路を低抵抗配線層である第１および第２メタル層
Ｍ１、Ｍ２で配線することによる負荷の低減も加わり、
全てのセンスアンプを均等に高速化することができる。
分散配置に加えてレイアウト構成を工夫することによ
り、より短いゲート幅Ｗで、センスアンプ間の増幅動作
における時間遅延のばらつきが抑制された高速動作を実
現することができ、同時にテーリング電流の低減も図る
ことができる。
【００７０】また、補助ドライバ用ＭＯＳトランジスタ
Ｐ０、Ｎ０からも電源が供給されるので、ドライバ用Ｍ
ＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の総電流駆動
能力をその分小さくすることができ、総ゲート幅Ｗを短
縮することができる。センスアンプ領域ＳＡにおけるド
ライバ用ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の
配置領域を小さくすることができ、各ビット線対ＢＬ０
と／ＢＬ０乃至ＢＬ３と／ＢＬ３のピッチ方向への配置
自由度を向上させることができると共に、テーリング電
流を低減することができる。
Ｐ０、Ｎ０からも電源が供給されるので、ドライバ用Ｍ
ＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の総電流駆動
能力をその分小さくすることができ、総ゲート幅Ｗを短
縮することができる。センスアンプ領域ＳＡにおけるド
ライバ用ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の
配置領域を小さくすることができ、各ビット線対ＢＬ０
と／ＢＬ０乃至ＢＬ３と／ＢＬ３のピッチ方向への配置
自由度を向上させることができると共に、テーリング電
流を低減することができる。
【００７１】また、補助ドライバ用ＭＯＳトランジスタ
Ｐ０、Ｎ０を交差領域Ｃに配置するので、センスアンプ
領域ＳＡに補助ドライバ用ＭＯＳトランジスタＰ０、Ｎ
０を配置する配置領域を確保する必要がなくなり、セン
スアンプ領域ＳＡに配置されるドライバ用ＭＯＳトラン
ジスタのゲート幅Ｗおよびゲート長Ｌの調整領域を充分
に確保することができ、調整の自由度を向上させること
ができる。また、補助ドライバ用ＭＯＳトランジスタＰ
０、Ｎ０をセンスアンプ領域ＳＡに配置しない分、セン
スアンプ領域ＳＡのレイアウト領域を圧縮することがで
きる。
Ｐ０、Ｎ０を交差領域Ｃに配置するので、センスアンプ
領域ＳＡに補助ドライバ用ＭＯＳトランジスタＰ０、Ｎ
０を配置する配置領域を確保する必要がなくなり、セン
スアンプ領域ＳＡに配置されるドライバ用ＭＯＳトラン
ジスタのゲート幅Ｗおよびゲート長Ｌの調整領域を充分
に確保することができ、調整の自由度を向上させること
ができる。また、補助ドライバ用ＭＯＳトランジスタＰ
０、Ｎ０をセンスアンプ領域ＳＡに配置しない分、セン
スアンプ領域ＳＡのレイアウト領域を圧縮することがで
きる。
【００７２】図４には、センスアンプブロックＢ内に、
４組のセンスアンプを備えて構成される場合のセンスア
ンプ領域のレイアウト例（２）を示す。図３のレイアウ
ト例（１）における基準電圧供給線ＮＤ１、ＮＤ２に代
えて、ＮＭＯＳドライバ用トランジスタＮ１、Ｎ２のド
レイン端子を構成する拡散層Ｄｎと、センスアンプ用Ｎ
ＭＯＳトランジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ
３＿の共通ソース端子を構成する拡散層Ｄｎとを、拡散
層Ｄｎにより直接に接続している。
４組のセンスアンプを備えて構成される場合のセンスア
ンプ領域のレイアウト例（２）を示す。図３のレイアウ
ト例（１）における基準電圧供給線ＮＤ１、ＮＤ２に代
えて、ＮＭＯＳドライバ用トランジスタＮ１、Ｎ２のド
レイン端子を構成する拡散層Ｄｎと、センスアンプ用Ｎ
ＭＯＳトランジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ
３＿の共通ソース端子を構成する拡散層Ｄｎとを、拡散
層Ｄｎにより直接に接続している。
【００７３】これにより、ＮＭＯＳドライバ用トランジ
スタＮ１、Ｎ２のドレイン端子を第１メタル層Ｍ１に接
続するための拡散層コンタクトＣｄの配置は不要とな
り、この分、ＮＭＯＳドライバ用トランジスタＮ１、Ｎ
２とセンスアンプ用ＮＭＯＳトランジスタＳＮ０、ＳＮ
０＿乃至ＳＮ３、ＳＮ３＿とを更に近接させて配置する
ことができる。短距離で接続することができることによ
り、配置領域の圧縮が可能であると共にドライバ用ＭＯ
ＳトランジスタＮ１、Ｎ２からセンスアンプ用ＮＭＯＳ
トランジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿の
共通ソース端子への電源供給経路中の電圧降下を抑制す
ることができる。
スタＮ１、Ｎ２のドレイン端子を第１メタル層Ｍ１に接
続するための拡散層コンタクトＣｄの配置は不要とな
り、この分、ＮＭＯＳドライバ用トランジスタＮ１、Ｎ
２とセンスアンプ用ＮＭＯＳトランジスタＳＮ０、ＳＮ
０＿乃至ＳＮ３、ＳＮ３＿とを更に近接させて配置する
ことができる。短距離で接続することができることによ
り、配置領域の圧縮が可能であると共にドライバ用ＭＯ
ＳトランジスタＮ１、Ｎ２からセンスアンプ用ＮＭＯＳ
トランジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿の
共通ソース端子への電源供給経路中の電圧降下を抑制す
ることができる。
【００７４】並行して、低電源電圧線ＮＳＡを構成する
第２メタル層Ｍ２が、ビット線対の配線方向に直交して
センスアンプブロックＢ内のセンスアンプ用ＮＭＯＳト
ランジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿の共
通ソース端子に、ビット線対ピッチごとに接続されてい
る。このため、ＮＭＯＳドライバ用トランジスタＮ１、
Ｎ２から拡散層Ｄｎを介して供給される基準電圧ＶＳＳ
は、センスアンプ用ＮＭＯＳトランジスタＳＮ０、ＳＮ
０＿乃至ＳＮ３、ＳＮ３＿の共通ソース端子において、
第２メタル層Ｍ２による補助経路により低抵抗配線層で
接続されることとなり、各ＮＭＯＳトランジスタＳＮ
０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿への基準電圧ＶＳＳ
の供給経路上の負荷はバランスされる。
第２メタル層Ｍ２が、ビット線対の配線方向に直交して
センスアンプブロックＢ内のセンスアンプ用ＮＭＯＳト
ランジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿の共
通ソース端子に、ビット線対ピッチごとに接続されてい
る。このため、ＮＭＯＳドライバ用トランジスタＮ１、
Ｎ２から拡散層Ｄｎを介して供給される基準電圧ＶＳＳ
は、センスアンプ用ＮＭＯＳトランジスタＳＮ０、ＳＮ
０＿乃至ＳＮ３、ＳＮ３＿の共通ソース端子において、
第２メタル層Ｍ２による補助経路により低抵抗配線層で
接続されることとなり、各ＮＭＯＳトランジスタＳＮ
０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿への基準電圧ＶＳＳ
の供給経路上の負荷はバランスされる。
【００７５】図４においては、ＮＭＯＳドライバ用トラ
ンジスタＮ１、Ｎ２とセンスアンプ用ＮＭＯＳトランジ
スタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿とのゲート
端子間の間隔により、両トランジスタの間隔が規定され
る例を示している。センスアンプ用ＮＭＯＳトランジス
タＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿のゲート端子
形状の変更等により両トランジスタの間隔は更に短縮す
ることが可能であり、センスアンプ領域ＳＡの圧縮が可
能である。
ンジスタＮ１、Ｎ２とセンスアンプ用ＮＭＯＳトランジ
スタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿とのゲート
端子間の間隔により、両トランジスタの間隔が規定され
る例を示している。センスアンプ用ＮＭＯＳトランジス
タＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿のゲート端子
形状の変更等により両トランジスタの間隔は更に短縮す
ることが可能であり、センスアンプ領域ＳＡの圧縮が可
能である。
【００７６】尚、図４においては、ドライバ用ＰＭＯＳ
トランジスタＰ１、Ｐ２とセンスアンプ用ＰＭＯＳトラ
ンジスタＳＰ０、ＳＰ０＿乃至ＳＰ３、ＳＰ３＿につい
ては、拡散層Ｄｐによる直結はなされていないが、レイ
アウト配置の工夫等により直結することができることは
言うまでもない。
トランジスタＰ１、Ｐ２とセンスアンプ用ＰＭＯＳトラ
ンジスタＳＰ０、ＳＰ０＿乃至ＳＰ３、ＳＰ３＿につい
ては、拡散層Ｄｐによる直結はなされていないが、レイ
アウト配置の工夫等により直結することができることは
言うまでもない。
【００７７】図４のセンスアンプ領域のレイアウト例
（２）によれば、図３の場合と同様に、ドライバ用ＭＯ
ＳトランジスタＰ１、Ｐ２、およびＮ１、Ｎ２のゲート
幅Ｗおよびゲート長Ｌを共に充分な自由度で調整するこ
とができ、電流供給能力の確保とテーリング電流の低減
という相反する特性について適宜に調整されたサイズの
ドライバ用ＭＯＳトランジスタを提供することができ
る。
（２）によれば、図３の場合と同様に、ドライバ用ＭＯ
ＳトランジスタＰ１、Ｐ２、およびＮ１、Ｎ２のゲート
幅Ｗおよびゲート長Ｌを共に充分な自由度で調整するこ
とができ、電流供給能力の確保とテーリング電流の低減
という相反する特性について適宜に調整されたサイズの
ドライバ用ＭＯＳトランジスタを提供することができ
る。
【００７８】加えて、ドライバ用ＮＭＯＳトランジスタ
Ｎ１、Ｎ２のソース端子とセンスアンプ用ＮＭＯＳトラ
ンジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿の電源
端子である共通ソース端子との間を短距離で接続するこ
とができ、センスアンプ領域ＳＡを圧縮することができ
ると共に、ドライバ用ＭＯＳトランジスタＮ１、Ｎ２か
らセンスアンプ用ＮＭＯＳトランジスタへの電源供給経
路中の電圧降下を抑制することができる。並行して低抵
抗配線層である第２メタル層Ｍ２により補助経路として
低電源電圧線ＮＳＡが形成されているので、基準電圧Ｖ
ＳＳの供給はバランスされ、各センスアンプ用ＮＭＯＳ
トランジスタＳＰ０、ＳＰ０＿乃至ＳＰ３、ＳＰ３＿の
動作のばらつきは低減される。
Ｎ１、Ｎ２のソース端子とセンスアンプ用ＮＭＯＳトラ
ンジスタＳＮ０、ＳＮ０＿乃至ＳＮ３、ＳＮ３＿の電源
端子である共通ソース端子との間を短距離で接続するこ
とができ、センスアンプ領域ＳＡを圧縮することができ
ると共に、ドライバ用ＭＯＳトランジスタＮ１、Ｎ２か
らセンスアンプ用ＮＭＯＳトランジスタへの電源供給経
路中の電圧降下を抑制することができる。並行して低抵
抗配線層である第２メタル層Ｍ２により補助経路として
低電源電圧線ＮＳＡが形成されているので、基準電圧Ｖ
ＳＳの供給はバランスされ、各センスアンプ用ＮＭＯＳ
トランジスタＳＰ０、ＳＰ０＿乃至ＳＰ３、ＳＰ３＿の
動作のばらつきは低減される。
【００７９】尚、図４におけるセンスアンプ領域のレイ
アウト例（２）を、図２の回路構成に適用した場合の作
用・効果については、図３の場合と同様であるので、こ
こでの説明は省略する。
アウト例（２）を、図２の回路構成に適用した場合の作
用・効果については、図３の場合と同様であるので、こ
こでの説明は省略する。
【００８０】図５には、２組のセンスアンプブロックＢ
を連続させて配置した場合のセンスアンプ領域のレイア
ウト例を示す。センスアンプブロックＢ間の接続部分に
おいて、高電源電圧線ＰＳＡ、および低電源電圧線ＮＳ
Ａは、第２メタル層Ｍ２により接続される（高電源電圧
線ＰＳＡにおける連結部ＪＰ、および低電源電圧線ＮＳ
Ａにおける連結部ＪＮ）。このため、センスアンプブロ
ックＢ間の、センスアンプ用ＰＭＯＳトランジスタの各
ソース端子、およびＮＭＯＳトランジスタの各ソース端
子は、低抵抗の第２メタル層Ｍ２で各々共通に接続され
ることとなり、高電源電圧線ＰＳＡ、低電源電圧線ＮＳ
Ａから各ソース端子までの負荷は、センスアンプブロッ
クＢ間で同等となる。
を連続させて配置した場合のセンスアンプ領域のレイア
ウト例を示す。センスアンプブロックＢ間の接続部分に
おいて、高電源電圧線ＰＳＡ、および低電源電圧線ＮＳ
Ａは、第２メタル層Ｍ２により接続される（高電源電圧
線ＰＳＡにおける連結部ＪＰ、および低電源電圧線ＮＳ
Ａにおける連結部ＪＮ）。このため、センスアンプブロ
ックＢ間の、センスアンプ用ＰＭＯＳトランジスタの各
ソース端子、およびＮＭＯＳトランジスタの各ソース端
子は、低抵抗の第２メタル層Ｍ２で各々共通に接続され
ることとなり、高電源電圧線ＰＳＡ、低電源電圧線ＮＳ
Ａから各ソース端子までの負荷は、センスアンプブロッ
クＢ間で同等となる。
【００８１】従って、センスアンプブロックＢごとに配
置され、ドライブ用ＰＭＯＳトランジスタＰ１乃至Ｐ
４、およびＮＭＯＳトランジスタＮ１乃至Ｎ４から高電
源電圧線ＰＳＡ、および低電源電圧線ＮＳＡに接続され
る、電源電圧供給線ＰＤ１乃至ＰＤ４、および基準電圧
供給線ＮＤ１乃至ＮＤ４を適宜に間引くことができる。
これにより、ドライバ用ＭＯＳトランジスタの総ゲート
幅Ｗを調整して電流供給能力を調整することができ、総
ゲート幅Ｗに大きく依存する総テーリング電流値を調整
することができる。例えば、電源電圧供給線ＰＤ２、Ｐ
Ｄ４、および基準電圧供給線ＮＤ２、ＮＤ４を切り離す
ことにより、電流供給能力を半分にすることができる。
この場合、切り離されたセンスアンプブロックＢ内のセ
ンスアンプ用トランジスタへの電源電圧ＶＤＤ、基準電
圧ＶＳＳの供給は、高電源電圧線ＰＳＡ、および低電源
電圧線ＮＳＡを介して他のセンスアンプブロックＢに配
置されているドライバ用トランジスタＰ１、Ｐ３、Ｎ
１、Ｎ３、またはドライバ用トランジスタＰ１、Ｐ３、
Ｎ１、Ｎ３に加えて補助ドライバ用トランジスタにより
行なわれる。
置され、ドライブ用ＰＭＯＳトランジスタＰ１乃至Ｐ
４、およびＮＭＯＳトランジスタＮ１乃至Ｎ４から高電
源電圧線ＰＳＡ、および低電源電圧線ＮＳＡに接続され
る、電源電圧供給線ＰＤ１乃至ＰＤ４、および基準電圧
供給線ＮＤ１乃至ＮＤ４を適宜に間引くことができる。
これにより、ドライバ用ＭＯＳトランジスタの総ゲート
幅Ｗを調整して電流供給能力を調整することができ、総
ゲート幅Ｗに大きく依存する総テーリング電流値を調整
することができる。例えば、電源電圧供給線ＰＤ２、Ｐ
Ｄ４、および基準電圧供給線ＮＤ２、ＮＤ４を切り離す
ことにより、電流供給能力を半分にすることができる。
この場合、切り離されたセンスアンプブロックＢ内のセ
ンスアンプ用トランジスタへの電源電圧ＶＤＤ、基準電
圧ＶＳＳの供給は、高電源電圧線ＰＳＡ、および低電源
電圧線ＮＳＡを介して他のセンスアンプブロックＢに配
置されているドライバ用トランジスタＰ１、Ｐ３、Ｎ
１、Ｎ３、またはドライバ用トランジスタＰ１、Ｐ３、
Ｎ１、Ｎ３に加えて補助ドライバ用トランジスタにより
行なわれる。
【００８２】高電源電圧線ＰＳＡ、および低電源電圧線
ＮＳＡは、低抵抗の第２メタル層Ｍ２で配線されている
ので、センスアンプブロックＢ間の電源供給経路の違い
は無視することができる。個々のドライバ用ＭＯＳトラ
ンジスタの接続・非接続を調整して、電流供給能力の確
保とテーリング電流の低減という相反する特性について
適宜に調整することができる。尚、ドライバ用ＭＯＳト
ランジスタＰ１乃至Ｐ４、およびＮ１乃至Ｎ４の各ドレ
イン端子間を低抵抗配線層である第２メタル層ＰＤ、お
よびＮＤで接続することもできる。この場合もセンスア
ンプブロックＢ間の接続部分において、第２メタル層Ｐ
Ｄに対しては連結部ＪＰ１で接続し、第２メタル層ＮＤ
に対しては連結部ＪＮ１で接続する。これにより、ドラ
イバ用ＭＯＳトランジスタＰ１乃至Ｐ４、およびＮ１乃
至Ｎ４の各ドレイン端子間は各々共通に接続されること
となり、センスアンプ用トランジスタへの電源電圧ＶＤ
Ｄ、基準電圧ＶＳＳの供給経路の負荷は、センスアンプ
ブロックＢ間で同等となる。
ＮＳＡは、低抵抗の第２メタル層Ｍ２で配線されている
ので、センスアンプブロックＢ間の電源供給経路の違い
は無視することができる。個々のドライバ用ＭＯＳトラ
ンジスタの接続・非接続を調整して、電流供給能力の確
保とテーリング電流の低減という相反する特性について
適宜に調整することができる。尚、ドライバ用ＭＯＳト
ランジスタＰ１乃至Ｐ４、およびＮ１乃至Ｎ４の各ドレ
イン端子間を低抵抗配線層である第２メタル層ＰＤ、お
よびＮＤで接続することもできる。この場合もセンスア
ンプブロックＢ間の接続部分において、第２メタル層Ｐ
Ｄに対しては連結部ＪＰ１で接続し、第２メタル層ＮＤ
に対しては連結部ＪＮ１で接続する。これにより、ドラ
イバ用ＭＯＳトランジスタＰ１乃至Ｐ４、およびＮ１乃
至Ｎ４の各ドレイン端子間は各々共通に接続されること
となり、センスアンプ用トランジスタへの電源電圧ＶＤ
Ｄ、基準電圧ＶＳＳの供給経路の負荷は、センスアンプ
ブロックＢ間で同等となる。
【００８３】ドライバ用ＭＯＳトランジスタＰ１乃至Ｐ
４、およびＮ１乃至Ｎ４の間引きは、電源電圧供給線Ｐ
Ｄ１乃至ＰＤ４、および基準電圧供給線ＮＤ１乃至ＮＤ
４の接続・非接続は、これらの供給線を構成する第１メ
タル層Ｍ１の配置・非配置で行なうことができる他、ド
ライバ用ＭＯＳトランジスタＰ１乃至Ｐ４、およびＮ１
乃至Ｎ４のソース・ドレイン端子の拡散層コンタクトＣ
ｄの配置・非配置によっても行なうことができる。ま
た、第２メタル層ＰＤ、およびＮＤを配線する場合に
は、ドライバ用ＭＯＳトランジスタＰ１乃至Ｐ４、およ
びＮ１乃至Ｎ４のドレイン端子の拡散層コンタクトＣｄ
の配置・非配置により行なうことができる。更に、電源
電圧供給線ＰＤ１乃至ＰＤ４、および基準電圧供給線Ｎ
Ｄ１乃至ＮＤ４の接続・非接続に代えて、ソース端子と
電源線ＶＤＤ又はＶＳＳとの接続・非接続により行なう
こともできる。また、これらの方法については、図４の
場合にも同様に適用することができる。更に、図４で
は、直接接続された拡散層Ｄｎの接続部分の配置・非配
置により行なうこともできる。
４、およびＮ１乃至Ｎ４の間引きは、電源電圧供給線Ｐ
Ｄ１乃至ＰＤ４、および基準電圧供給線ＮＤ１乃至ＮＤ
４の接続・非接続は、これらの供給線を構成する第１メ
タル層Ｍ１の配置・非配置で行なうことができる他、ド
ライバ用ＭＯＳトランジスタＰ１乃至Ｐ４、およびＮ１
乃至Ｎ４のソース・ドレイン端子の拡散層コンタクトＣ
ｄの配置・非配置によっても行なうことができる。ま
た、第２メタル層ＰＤ、およびＮＤを配線する場合に
は、ドライバ用ＭＯＳトランジスタＰ１乃至Ｐ４、およ
びＮ１乃至Ｎ４のドレイン端子の拡散層コンタクトＣｄ
の配置・非配置により行なうことができる。更に、電源
電圧供給線ＰＤ１乃至ＰＤ４、および基準電圧供給線Ｎ
Ｄ１乃至ＮＤ４の接続・非接続に代えて、ソース端子と
電源線ＶＤＤ又はＶＳＳとの接続・非接続により行なう
こともできる。また、これらの方法については、図４の
場合にも同様に適用することができる。更に、図４で
は、直接接続された拡散層Ｄｎの接続部分の配置・非配
置により行なうこともできる。
【００８４】個々のドライバ用ＭＯＳトランジスタＰ１
乃至Ｐ４、Ｎ１乃至Ｎ４の接続・切り離しを、拡散層コ
ンタクトＣｄまたは第２低抵抗配線層である第１メタル
層Ｍ１の何れか一方のフォトマスクのみの修正により行
なうことができる。ドライバ用ＭＯＳトランジスタＰ１
乃至Ｐ４、Ｎ１乃至Ｎ４の電流供給能力とテーリング電
流との調整をする際の調整時間およびコストの低減を図
ることができる。
乃至Ｐ４、Ｎ１乃至Ｎ４の接続・切り離しを、拡散層コ
ンタクトＣｄまたは第２低抵抗配線層である第１メタル
層Ｍ１の何れか一方のフォトマスクのみの修正により行
なうことができる。ドライバ用ＭＯＳトランジスタＰ１
乃至Ｐ４、Ｎ１乃至Ｎ４の電流供給能力とテーリング電
流との調整をする際の調整時間およびコストの低減を図
ることができる。
【００８５】尚、図５におけるセンスアンプ領域のレイ
アウト例を、図２の回路構成に適用した場合の作用・効
果については、図３の場合と同様であるので、ここでの
説明は省略する。
アウト例を、図２の回路構成に適用した場合の作用・効
果については、図３の場合と同様であるので、ここでの
説明は省略する。
【００８６】図６には、図２におけるドライバ用ＭＯＳ
トランジスタＰ０乃至Ｐｎ、Ｎ０乃至Ｎｎのゲート制御
信号ＳＬＥｘ、ＳＬＥｚを出力する制御回路を示す。テ
ーリング電流を抑制するために、ドライバ用ＭＯＳトラ
ンジスタのオフ時のゲートバイアスを深く逆バイアスす
る機能を有する制御回路である。
トランジスタＰ０乃至Ｐｎ、Ｎ０乃至Ｎｎのゲート制御
信号ＳＬＥｘ、ＳＬＥｚを出力する制御回路を示す。テ
ーリング電流を抑制するために、ドライバ用ＭＯＳトラ
ンジスタのオフ時のゲートバイアスを深く逆バイアスす
る機能を有する制御回路である。
【００８７】電源電圧ＶＤＤと基準電圧ＶＳＳとの間の
振幅電圧を有する正論理のセンスアンプ活性化信号ＳＡ
Ｅは、電源電圧ＶＤＤを昇圧電圧ＶＰＰまで昇圧するレ
ベルシフタ（Ｈ）１３と基準電圧ＶＳＳを負電圧ＶＮま
で降圧するレベルシフタ（Ｌ）１６とに入力される。レ
ベルシフタ（Ｈ）１３およびレベルシフタ（Ｌ）１６に
よりレベルシフトされたセンスアンプ活性化信号ＳＡＥ
は、各々、インバータゲートＩ３およびＩ５に入力さ
れ、インバータゲートＩ３およびＩ５から、ドライバ用
ＰＭＯＳトランジスタＰ０乃至Ｐｎのゲート制御信号Ｓ
ＬＥｘおよびドライバ用ＮＭＯＳトランジスタＮ０乃至
Ｎｎのゲート制御信号ＳＬＥｚが出力される。
振幅電圧を有する正論理のセンスアンプ活性化信号ＳＡ
Ｅは、電源電圧ＶＤＤを昇圧電圧ＶＰＰまで昇圧するレ
ベルシフタ（Ｈ）１３と基準電圧ＶＳＳを負電圧ＶＮま
で降圧するレベルシフタ（Ｌ）１６とに入力される。レ
ベルシフタ（Ｈ）１３およびレベルシフタ（Ｌ）１６に
よりレベルシフトされたセンスアンプ活性化信号ＳＡＥ
は、各々、インバータゲートＩ３およびＩ５に入力さ
れ、インバータゲートＩ３およびＩ５から、ドライバ用
ＰＭＯＳトランジスタＰ０乃至Ｐｎのゲート制御信号Ｓ
ＬＥｘおよびドライバ用ＮＭＯＳトランジスタＮ０乃至
Ｎｎのゲート制御信号ＳＬＥｚが出力される。
【００８８】ゲート制御信号ＳＬＥｘおよびＳＬＥｚ
は、センスアンプの活性化状態において、各々、基準電
圧ＶＳＳレベルおよび電源電圧ＶＤＤレベルとなる。こ
の場合には、インバータゲートＩ３およびＩ５のＮＭＯ
ＳトランジスタおよびＰＭＯＳトランジスタが導通す
る。
は、センスアンプの活性化状態において、各々、基準電
圧ＶＳＳレベルおよび電源電圧ＶＤＤレベルとなる。こ
の場合には、インバータゲートＩ３およびＩ５のＮＭＯ
ＳトランジスタおよびＰＭＯＳトランジスタが導通す
る。
【００８９】センスアンプの非活性状態においては論理
レベルが逆転し、インバータゲートＩ３およびＩ５のＰ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタが導通
する。このときの論理レベル電圧を設定するトランジス
タが、電源電圧ＶＤＤに接続されているＰＭＯＳトラン
ジスタ１１と昇圧電圧ＶＰＰに接続されているＰＭＯＳ
トランジスタ１２、および基準電圧ＶＳＳに接続されて
いるＮＭＯＳトランジスタ１４と負電圧ＶＮに接続され
ているＮＭＯＳトランジスタ１５である。
レベルが逆転し、インバータゲートＩ３およびＩ５のＰ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタが導通
する。このときの論理レベル電圧を設定するトランジス
タが、電源電圧ＶＤＤに接続されているＰＭＯＳトラン
ジスタ１１と昇圧電圧ＶＰＰに接続されているＰＭＯＳ
トランジスタ１２、および基準電圧ＶＳＳに接続されて
いるＮＭＯＳトランジスタ１４と負電圧ＶＮに接続され
ているＮＭＯＳトランジスタ１５である。
【００９０】ＰＭＯＳトランジスタ１１のゲート端子に
は、昇圧電圧ＶＰＰと基準電圧ＶＳＳとの間の振幅電圧
を有する正論理のＰＭＯＳテーリング電流削減信号ＳＷ
Ｈが、インバータゲートＩ１とインバータゲートＩ２と
を介して接続されており、ＰＭＯＳトランジスタ１２の
ゲート端子には、ＰＭＯＳテーリング電流削減信号ＳＷ
Ｈが、インバータゲートＩ１を介して接続されている。
ここで、インバータゲートＩ１の電源電圧は昇圧電圧Ｖ
ＰＰである。
は、昇圧電圧ＶＰＰと基準電圧ＶＳＳとの間の振幅電圧
を有する正論理のＰＭＯＳテーリング電流削減信号ＳＷ
Ｈが、インバータゲートＩ１とインバータゲートＩ２と
を介して接続されており、ＰＭＯＳトランジスタ１２の
ゲート端子には、ＰＭＯＳテーリング電流削減信号ＳＷ
Ｈが、インバータゲートＩ１を介して接続されている。
ここで、インバータゲートＩ１の電源電圧は昇圧電圧Ｖ
ＰＰである。
【００９１】ＮＭＯＳトランジスタ１４のゲート端子に
は、電源電圧ＶＤＤと負電圧ＶＮとの間の振幅電圧を有
する正論理のＮＭＯＳテーリング電流削減信号ＳＷＬ
が、インバータゲートＩ４を介して接続されており、Ｎ
ＭＯＳトランジスタ１５のゲート端子には、ＮＭＯＳテ
ーリング電流削減信号ＳＷＬが直接に接続されている。
は、電源電圧ＶＤＤと負電圧ＶＮとの間の振幅電圧を有
する正論理のＮＭＯＳテーリング電流削減信号ＳＷＬ
が、インバータゲートＩ４を介して接続されており、Ｎ
ＭＯＳトランジスタ１５のゲート端子には、ＮＭＯＳテ
ーリング電流削減信号ＳＷＬが直接に接続されている。
【００９２】外部アクセス動作が常時受け付け可能な通
常動作モード時における、通常のスタンバイ状態等のよ
うにセンスアンプの活性動作への移行が直ちに行なわれ
る動作状態や、テーリング電流の低減の必要がない場合
には、ＰＭＯＳテーリング電流削減信号ＳＷＨの電圧レ
ベルを基準電圧ＶＳＳとし、ＮＭＯＳテーリング電流削
減信号ＳＷＬの電圧レベルを負電圧ＶＮとする。ＰＭＯ
Ｓトランジスタ１２およびＮＭＯＳトランジスタ１５を
オフ状態とすると共に、ＰＭＯＳトランジスタ１１およ
びＮＭＯＳトランジスタ１４をオン状態とする。ゲート
制御信号ＳＬＥｘ、およびＳＬＥｚの非活性状態を示す
信号レベルは、各々、電源電圧ＶＤＤのハイレベル、お
よび基準電圧ＶＳＳのローレベルとなり、通常の論理回
路と同様にソース端子に対するゲート端子の電圧差が０
Ｖの状態で、ドライバ用ＭＯＳトランジスタＰ０乃至Ｐ
ｎ、Ｎ０乃至Ｎｎはオフ状態となる。
常動作モード時における、通常のスタンバイ状態等のよ
うにセンスアンプの活性動作への移行が直ちに行なわれ
る動作状態や、テーリング電流の低減の必要がない場合
には、ＰＭＯＳテーリング電流削減信号ＳＷＨの電圧レ
ベルを基準電圧ＶＳＳとし、ＮＭＯＳテーリング電流削
減信号ＳＷＬの電圧レベルを負電圧ＶＮとする。ＰＭＯ
Ｓトランジスタ１２およびＮＭＯＳトランジスタ１５を
オフ状態とすると共に、ＰＭＯＳトランジスタ１１およ
びＮＭＯＳトランジスタ１４をオン状態とする。ゲート
制御信号ＳＬＥｘ、およびＳＬＥｚの非活性状態を示す
信号レベルは、各々、電源電圧ＶＤＤのハイレベル、お
よび基準電圧ＶＳＳのローレベルとなり、通常の論理回
路と同様にソース端子に対するゲート端子の電圧差が０
Ｖの状態で、ドライバ用ＭＯＳトランジスタＰ０乃至Ｐ
ｎ、Ｎ０乃至Ｎｎはオフ状態となる。
【００９３】パワーダウンモード、ナップモード、ある
いはその他の省電力モード、またはセルフリフレッシュ
モード等に代表されるような、センスアンプの活性動作
自身が一定時間行なわれないことがわかっている場合
や、センスアンプの活性動作への移行が直ちに行なわれ
ない場合、または活性動作への移行タイミングが事前に
わかる場合などにおいて、テーリング電流の低減を図る
必要がある場合には、ＰＭＯＳテーリング電流削減信号
ＳＷＨの電圧レベルを昇圧電圧ＶＰＰとし、ＮＭＯＳテ
ーリング電流削減信号ＳＷＬの電圧レベルを電源電圧Ｖ
ＤＤとする。ここで、ナップモードとは、例えばＤＲＡ
Ｍ等において、内部電源が活性状態を保ちながらリフレ
ッシュ動作が行なわれない動作モードであり、保持デー
タが保証されないながら外部命令の受け付けが可能な状
態であり、外部命令に対して直ちにアクセス動作を実行
できる動作モードを言う。ＰＭＯＳトランジスタ１１お
よびＮＭＯＳトランジスタ１４をオフ状態とすると共
に、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジ
スタ１５をオン状態とする。ゲート制御信号ＳＬＥｘ、
およびＳＬＥｚの非活性状態を示す信号レベルは、各
々、昇圧電圧ＶＰＰのハイレベル、および負電圧ＶＮの
ローレベルとなる。通常の論理回路におけるオフ状態の
バイアスから更に逆バイアスが印加され、ソース端子に
対するゲート端子の電圧差が、ドライブ用ＰＭＯＳトラ
ンジスタＰ０乃至Ｐｎにおいては正電圧（＝ＶＰＰ−Ｖ
ＤＤ）にバイアスされ、ドライブ用ＮＭＯＳトランジス
タＮ０乃至Ｎｎにおいては負電圧（＝−ＶＮ）にバイア
スされ、両トランジスタを確実にオフすると共に、オフ
状態でのテーリング電流も低減される。
いはその他の省電力モード、またはセルフリフレッシュ
モード等に代表されるような、センスアンプの活性動作
自身が一定時間行なわれないことがわかっている場合
や、センスアンプの活性動作への移行が直ちに行なわれ
ない場合、または活性動作への移行タイミングが事前に
わかる場合などにおいて、テーリング電流の低減を図る
必要がある場合には、ＰＭＯＳテーリング電流削減信号
ＳＷＨの電圧レベルを昇圧電圧ＶＰＰとし、ＮＭＯＳテ
ーリング電流削減信号ＳＷＬの電圧レベルを電源電圧Ｖ
ＤＤとする。ここで、ナップモードとは、例えばＤＲＡ
Ｍ等において、内部電源が活性状態を保ちながらリフレ
ッシュ動作が行なわれない動作モードであり、保持デー
タが保証されないながら外部命令の受け付けが可能な状
態であり、外部命令に対して直ちにアクセス動作を実行
できる動作モードを言う。ＰＭＯＳトランジスタ１１お
よびＮＭＯＳトランジスタ１４をオフ状態とすると共
に、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジ
スタ１５をオン状態とする。ゲート制御信号ＳＬＥｘ、
およびＳＬＥｚの非活性状態を示す信号レベルは、各
々、昇圧電圧ＶＰＰのハイレベル、および負電圧ＶＮの
ローレベルとなる。通常の論理回路におけるオフ状態の
バイアスから更に逆バイアスが印加され、ソース端子に
対するゲート端子の電圧差が、ドライブ用ＰＭＯＳトラ
ンジスタＰ０乃至Ｐｎにおいては正電圧（＝ＶＰＰ−Ｖ
ＤＤ）にバイアスされ、ドライブ用ＮＭＯＳトランジス
タＮ０乃至Ｎｎにおいては負電圧（＝−ＶＮ）にバイア
スされ、両トランジスタを確実にオフすると共に、オフ
状態でのテーリング電流も低減される。
【００９４】図７には、レベルシフタ（Ｈ）１３の具体
例を示す。電源電圧ＶＤＤと基準電圧ＶＳＳとの間の電
圧振幅を有するセンスアンプ活性化信号ＳＡＥを、昇圧
電圧ＶＰＰと基準電圧ＶＳＳとの間の電圧振幅を有する
信号ＯＵＴにレベルシフトする回路例である。
例を示す。電源電圧ＶＤＤと基準電圧ＶＳＳとの間の電
圧振幅を有するセンスアンプ活性化信号ＳＡＥを、昇圧
電圧ＶＰＰと基準電圧ＶＳＳとの間の電圧振幅を有する
信号ＯＵＴにレベルシフトする回路例である。
【００９５】センスアンプ活性化信号ＳＡＥとして、電
源電圧ＶＤＤの電圧レベルを有するハイレベル信号が入
力されるとする。センスアンプ活性化信号ＳＡＥは、Ｎ
ＭＯＳトランジスタ１８のゲート端子に入力されると共
にインバータゲートＩ６に入力される。ハイレベルのセ
ンスアンプ活性化信号ＳＡＥの入力により、ＮＭＯＳト
ランジスタ１８が導通しＰＭＯＳトランジスタ１９のゲ
ート端子に基準電圧ＶＳＳを印加することにより、ＰＭ
ＯＳトランジスタ１９が導通する。また、インバータゲ
ートＩ６により論理反転されたローレベル信号がＮＭＯ
Ｓトランジスタ２０のゲート端子に入力されてＮＭＯＳ
トランジスタ２０は非導通となる。従って、信号ＯＵＴ
にはＰＭＯＳトランジスタ１９を介して昇圧電圧ＶＰＰ
が印加され、電圧レベルが電源電圧ＶＤＤから昇圧電圧
ＶＰＰにレベルシフトされる。ここで、信号ＯＵＴはＰ
ＭＯＳトランジスタ１７のゲート端子に入力されてお
り、ＰＭＯＳトランジスタ１７は非導通となるので、昇
圧電圧ＶＰＰからＰＭＯＳトランジスタ１９のゲート端
子への経路は遮断される。
源電圧ＶＤＤの電圧レベルを有するハイレベル信号が入
力されるとする。センスアンプ活性化信号ＳＡＥは、Ｎ
ＭＯＳトランジスタ１８のゲート端子に入力されると共
にインバータゲートＩ６に入力される。ハイレベルのセ
ンスアンプ活性化信号ＳＡＥの入力により、ＮＭＯＳト
ランジスタ１８が導通しＰＭＯＳトランジスタ１９のゲ
ート端子に基準電圧ＶＳＳを印加することにより、ＰＭ
ＯＳトランジスタ１９が導通する。また、インバータゲ
ートＩ６により論理反転されたローレベル信号がＮＭＯ
Ｓトランジスタ２０のゲート端子に入力されてＮＭＯＳ
トランジスタ２０は非導通となる。従って、信号ＯＵＴ
にはＰＭＯＳトランジスタ１９を介して昇圧電圧ＶＰＰ
が印加され、電圧レベルが電源電圧ＶＤＤから昇圧電圧
ＶＰＰにレベルシフトされる。ここで、信号ＯＵＴはＰ
ＭＯＳトランジスタ１７のゲート端子に入力されてお
り、ＰＭＯＳトランジスタ１７は非導通となるので、昇
圧電圧ＶＰＰからＰＭＯＳトランジスタ１９のゲート端
子への経路は遮断される。
【００９６】センスアンプ活性化信号ＳＡＥとして、基
準電圧ＶＳＳのローレベル信号が入力されるとする。こ
の場合には、ＮＭＯＳトランジスタ１８が非導通とな
り、ＰＭＯＳトランジスタ１９のゲート端子への基準電
圧ＶＳＳの印加経路は遮断される。一方、インバータゲ
ートＩ６により論理反転されたハイレベル信号がＮＭＯ
Ｓトランジスタ２０のゲート端子に入力されるので、Ｎ
ＭＯＳトランジスタ２０は導通する。信号ＯＵＴにはＮ
ＭＯＳトランジスタ２０を介して基準電圧ＶＳＳが印加
される。信号ＯＵＴは、ＰＭＯＳトランジスタ１７のゲ
ート端子に入力されているので、ＰＭＯＳトランジスタ
１７が導通してＰＭＯＳトランジスタ１９のゲート端子
に昇圧電圧ＶＰＰが印加され、ＰＭＯＳトランジスタ１
９は非導通状態に維持される。尚、図６におけるＰＭＯ
Ｓトランジスタ１１、１２、ＮＭＯＳトランジスタ１
４、１５は、インバータＩ３、Ｉ５と共に図１中の交差
領域Ｃに配置し、レベルシフタ１３、１６は、メモリセ
ルアレイ領域ＭＣやそれに隣接する領域以外の通常の領
域であって、センスアンプ活性化信号ＳＡＥの生成回路
（不図示）等の通常の論理回路が多く配置される周辺領
域に配置されることが好ましい。交差領域Ｃに配置され
る場合に比して、交差領域Ｃの占有面積を抑制すること
ができ、ダイサイズの増大を抑制するのに効果的であ
る。
準電圧ＶＳＳのローレベル信号が入力されるとする。こ
の場合には、ＮＭＯＳトランジスタ１８が非導通とな
り、ＰＭＯＳトランジスタ１９のゲート端子への基準電
圧ＶＳＳの印加経路は遮断される。一方、インバータゲ
ートＩ６により論理反転されたハイレベル信号がＮＭＯ
Ｓトランジスタ２０のゲート端子に入力されるので、Ｎ
ＭＯＳトランジスタ２０は導通する。信号ＯＵＴにはＮ
ＭＯＳトランジスタ２０を介して基準電圧ＶＳＳが印加
される。信号ＯＵＴは、ＰＭＯＳトランジスタ１７のゲ
ート端子に入力されているので、ＰＭＯＳトランジスタ
１７が導通してＰＭＯＳトランジスタ１９のゲート端子
に昇圧電圧ＶＰＰが印加され、ＰＭＯＳトランジスタ１
９は非導通状態に維持される。尚、図６におけるＰＭＯ
Ｓトランジスタ１１、１２、ＮＭＯＳトランジスタ１
４、１５は、インバータＩ３、Ｉ５と共に図１中の交差
領域Ｃに配置し、レベルシフタ１３、１６は、メモリセ
ルアレイ領域ＭＣやそれに隣接する領域以外の通常の領
域であって、センスアンプ活性化信号ＳＡＥの生成回路
（不図示）等の通常の論理回路が多く配置される周辺領
域に配置されることが好ましい。交差領域Ｃに配置され
る場合に比して、交差領域Ｃの占有面積を抑制すること
ができ、ダイサイズの増大を抑制するのに効果的であ
る。
【００９７】図８には、図６の制御回路等に使用する昇
圧電圧ＶＰＰを、ワード線ＷＬの活性化時の昇圧電圧Ｖ
ＰＰと同様とする場合を示している。ワード線ドライバ
回路２２に昇圧電圧ＶＰＰを供給するＶＰＰジェネレー
タ２１からの昇圧電圧ＶＰＰを、図６の制御回路等で共
用することができる。また、図９には、図６の制御回路
等に使用する負電圧ＶＮを、ワード線ＷＬの非活性化時
の負電圧ＶＮと同様とする場合、またはＰ型ウェル層２
５へのバックゲートバイアスＶＮと同様とする場合、更
にこの両者と同様とする場合を示している。負電圧ＶＮ
を供給するＶＮジェネレータ２３からの負電圧ＶＮを、
図６の制御回路等で共用することができる。
圧電圧ＶＰＰを、ワード線ＷＬの活性化時の昇圧電圧Ｖ
ＰＰと同様とする場合を示している。ワード線ドライバ
回路２２に昇圧電圧ＶＰＰを供給するＶＰＰジェネレー
タ２１からの昇圧電圧ＶＰＰを、図６の制御回路等で共
用することができる。また、図９には、図６の制御回路
等に使用する負電圧ＶＮを、ワード線ＷＬの非活性化時
の負電圧ＶＮと同様とする場合、またはＰ型ウェル層２
５へのバックゲートバイアスＶＮと同様とする場合、更
にこの両者と同様とする場合を示している。負電圧ＶＮ
を供給するＶＮジェネレータ２３からの負電圧ＶＮを、
図６の制御回路等で共用することができる。
【００９８】図６乃至図９のドライバ用トランジスタＰ
０乃至Ｐｎ、Ｎ０乃至Ｎｎへのオフ時のゲート電圧の制
御によれば、ドライバ用ＭＯＳトランジスタを、より深
く逆バイアスすることができ、テーリング電流を抑制す
ることができる。オフ時の逆バイアス条件を適宜に選択
してやることにより、大きなゲート幅Ｗを有してオン時
の電流駆動能力を充分維持しながら、オフ時のテーリン
グ電流を自由に低減することができる。ドライバ用ＭＯ
Ｓトランジスタのゲート幅Ｗおよびゲート長Ｌの調整に
おいて電流駆動能力の確保とテーリング電流の低減との
トレードオフ関係の調整を越えて、自由にテーリング電
流を低減する調整を行なうことができる。
０乃至Ｐｎ、Ｎ０乃至Ｎｎへのオフ時のゲート電圧の制
御によれば、ドライバ用ＭＯＳトランジスタを、より深
く逆バイアスすることができ、テーリング電流を抑制す
ることができる。オフ時の逆バイアス条件を適宜に選択
してやることにより、大きなゲート幅Ｗを有してオン時
の電流駆動能力を充分維持しながら、オフ時のテーリン
グ電流を自由に低減することができる。ドライバ用ＭＯ
Ｓトランジスタのゲート幅Ｗおよびゲート長Ｌの調整に
おいて電流駆動能力の確保とテーリング電流の低減との
トレードオフ関係の調整を越えて、自由にテーリング電
流を低減する調整を行なうことができる。
【００９９】また、ワード線ＷＬの活性化時にワード線
ＷＬを昇圧するＶＰＰジェネレータ２１や、ワード線Ｗ
Ｌの非活性化時にワード線ＷＬを負電圧にするＶＮジェ
ネレータ２３、またはＰ型ウェル層２５にバックゲート
バイアスを印加するＶＮジェネレータ２３等の出力電圧
を利用してやれば、ドライバ用ＭＯＳトランジスタをオ
フする昇圧電圧ＶＰＰや負電圧ＶＮの発生回路を新たに
備える必要がなく好都合である。
ＷＬを昇圧するＶＰＰジェネレータ２１や、ワード線Ｗ
Ｌの非活性化時にワード線ＷＬを負電圧にするＶＮジェ
ネレータ２３、またはＰ型ウェル層２５にバックゲート
バイアスを印加するＶＮジェネレータ２３等の出力電圧
を利用してやれば、ドライバ用ＭＯＳトランジスタをオ
フする昇圧電圧ＶＰＰや負電圧ＶＮの発生回路を新たに
備える必要がなく好都合である。
【０１００】図８、９では、ＶＰＰジェネレータ２１か
ら出力される昇圧電圧ＶＰＰやＶＮジェネレータ２３か
ら出力される負電圧ＶＮをそのまま使用して、ドライバ
用ＭＯＳトランジスタのオフ時のゲートバイアスとする
場合について説明したが、本発明はこれに限定されるも
のではなく、ＶＰＰジェネレータ２１やＶＮジェネレー
タ２３から出力される電圧を適宜に分圧し、あるいは更
に昇圧、降圧して使用することができることは言うまで
もない。
ら出力される昇圧電圧ＶＰＰやＶＮジェネレータ２３か
ら出力される負電圧ＶＮをそのまま使用して、ドライバ
用ＭＯＳトランジスタのオフ時のゲートバイアスとする
場合について説明したが、本発明はこれに限定されるも
のではなく、ＶＰＰジェネレータ２１やＶＮジェネレー
タ２３から出力される電圧を適宜に分圧し、あるいは更
に昇圧、降圧して使用することができることは言うまで
もない。
【０１０１】また、外部電源電圧から降圧された内部電
源電圧を内部回路に供給する内部降圧電圧発生回路を備
える場合には、ＶＰＰジェネレータに代えて、外部電源
電圧を使用することや、または内部電源電圧に比して高
電圧の範囲内で、外部電源電圧を適宜に分圧し、あるい
は更に昇圧して使用することもできる。
源電圧を内部回路に供給する内部降圧電圧発生回路を備
える場合には、ＶＰＰジェネレータに代えて、外部電源
電圧を使用することや、または内部電源電圧に比して高
電圧の範囲内で、外部電源電圧を適宜に分圧し、あるい
は更に昇圧して使用することもできる。
【０１０２】尚、図６乃至図９におけるドライバ用ＭＯ
Ｓトランジスタのオフ時のバイアス制御を、図２の回路
構成に適用した場合には、図３の場合と同様の作用・効
果が得られると共に、ドライバ用ＭＯＳトランジスタの
ゲート幅Ｗおよびゲート長Ｌを更に自由に変更すること
ができるため、分散配置されるドライバ用ＭＯＳトラン
ジスタの配置領域や、交差領域Ｃに配置される補助ドラ
イバ用ＭＯＳトランジスタの配置領域を更に圧縮するこ
とができる。図２の回路構成による作用・効果を更に大
きなものにすることができる。
Ｓトランジスタのオフ時のバイアス制御を、図２の回路
構成に適用した場合には、図３の場合と同様の作用・効
果が得られると共に、ドライバ用ＭＯＳトランジスタの
ゲート幅Ｗおよびゲート長Ｌを更に自由に変更すること
ができるため、分散配置されるドライバ用ＭＯＳトラン
ジスタの配置領域や、交差領域Ｃに配置される補助ドラ
イバ用ＭＯＳトランジスタの配置領域を更に圧縮するこ
とができる。図２の回路構成による作用・効果を更に大
きなものにすることができる。
【０１０３】また、図６の場合とは逆に、ドライバ用Ｍ
ＯＳトランジスタＰ０乃至Ｐｎ、Ｎ０乃至Ｎｎのオン時
のゲートバイアスを更に深い順バイアスとすることも有
効である。これにより、小さなゲート幅Ｗにより十分な
電流駆動能力を確保することができる。ゲート幅Ｗが小
さいことによりオフ時のテーリング電流が抑制されなが
ら、オン時の電流駆動能力を充分に確保することがで
き、電流駆動能力とテーリング電流との調整をすること
ができる。
ＯＳトランジスタＰ０乃至Ｐｎ、Ｎ０乃至Ｎｎのオン時
のゲートバイアスを更に深い順バイアスとすることも有
効である。これにより、小さなゲート幅Ｗにより十分な
電流駆動能力を確保することができる。ゲート幅Ｗが小
さいことによりオフ時のテーリング電流が抑制されなが
ら、オン時の電流駆動能力を充分に確保することがで
き、電流駆動能力とテーリング電流との調整をすること
ができる。
【０１０４】図６において、ＰＭＯＳトランジスタ１
１、１２を、インバータゲートＩ３に代えてインバータ
ゲートＩ５を構成するＰＭＯＳトランジスタのソース端
子に接続し、ＮＭＯＳトランジスタ１４、１５を、イン
バータゲートＩ５に代えてインバータゲートＩ３を構成
するＮＭＯＳトランジスタのソース端子に接続する。更
に、ＰＭＯＳテーリング電流削減信号ＳＷＨおよびＮＭ
ＯＳテーリング電流削減信号ＳＷＬに代えて、正論理の
ＰＭＯＳ駆動強化信号ＳＷＨおよびＮＭＯＳ駆動強化信
号ＳＷＬとして入力する。
１、１２を、インバータゲートＩ３に代えてインバータ
ゲートＩ５を構成するＰＭＯＳトランジスタのソース端
子に接続し、ＮＭＯＳトランジスタ１４、１５を、イン
バータゲートＩ５に代えてインバータゲートＩ３を構成
するＮＭＯＳトランジスタのソース端子に接続する。更
に、ＰＭＯＳテーリング電流削減信号ＳＷＨおよびＮＭ
ＯＳテーリング電流削減信号ＳＷＬに代えて、正論理の
ＰＭＯＳ駆動強化信号ＳＷＨおよびＮＭＯＳ駆動強化信
号ＳＷＬとして入力する。
【０１０５】これにより、ＰＭＯＳ駆動強化信号ＳＷＨ
およびＮＭＯＳ駆動強化信号ＳＷＬがハイレベルとな
り、ドライバ用ＭＯＳトランジスタにおいて駆動強化状
態が設定される場合には、ＰＭＯＳトランジスタ１１お
よびＮＭＯＳトランジスタ１４がオフされると共に、Ｐ
ＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１
５がオンされる。ドライバ用ＰＭＯＳトランジスタＰ０
乃至Ｐｎのゲート端子には負電圧ＶＮが印加され、ドラ
イバ用ＮＭＯＳトランジスタＮ０乃至Ｎｎのゲート端子
には昇圧電圧ＶＰＰが印加されて、各トランジスタの電
流駆動能力が強化される。
およびＮＭＯＳ駆動強化信号ＳＷＬがハイレベルとな
り、ドライバ用ＭＯＳトランジスタにおいて駆動強化状
態が設定される場合には、ＰＭＯＳトランジスタ１１お
よびＮＭＯＳトランジスタ１４がオフされると共に、Ｐ
ＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１
５がオンされる。ドライバ用ＰＭＯＳトランジスタＰ０
乃至Ｐｎのゲート端子には負電圧ＶＮが印加され、ドラ
イバ用ＮＭＯＳトランジスタＮ０乃至Ｎｎのゲート端子
には昇圧電圧ＶＰＰが印加されて、各トランジスタの電
流駆動能力が強化される。
【０１０６】ここで、昇圧電圧ＶＰＰや負電圧ＶＮの供
給に関しては、図６に示したオフ時の逆バイアス強化の
場合と同様に様々なバリェーションが適用可能であるこ
とは言うまでもない。また、オフ時の逆バイアスの強化
とオン時の順バイアスの強化との両者を適用することも
できる。ドライバ用ＭＯＳトランジスタのゲート幅Ｗに
関わらず、充分な電流駆動能力を得ることができると共
に、充分なテーリング電流の低減を行なうことができ
る。
給に関しては、図６に示したオフ時の逆バイアス強化の
場合と同様に様々なバリェーションが適用可能であるこ
とは言うまでもない。また、オフ時の逆バイアスの強化
とオン時の順バイアスの強化との両者を適用することも
できる。ドライバ用ＭＯＳトランジスタのゲート幅Ｗに
関わらず、充分な電流駆動能力を得ることができると共
に、充分なテーリング電流の低減を行なうことができ
る。
【０１０７】図１０には、ＭＯＳトランジスタのテーリ
ング特性を示す。ＭＯＳトランジスタではサブスレッシ
ョルド領域において、図１０中の（式）に示すように
ゲート・ソース間電圧ＶＧＳと閾値電圧ＶＴに対して、
１０(VGS-VT)に比例してドレイン電流ＩＤＳが流れる。
ここで、通常のオフ状態であるＶＧＳ＝０Ｖを（式）
に代入した場合が（式）である。サブスレッショルド
特性によりＶＧＳ＝０Ｖのオフバイアス状態において
も、１０-VTに比例した電流が流れる。いわゆるテーリ
ング電流ＩＬである。
ング特性を示す。ＭＯＳトランジスタではサブスレッシ
ョルド領域において、図１０中の（式）に示すように
ゲート・ソース間電圧ＶＧＳと閾値電圧ＶＴに対して、
１０(VGS-VT)に比例してドレイン電流ＩＤＳが流れる。
ここで、通常のオフ状態であるＶＧＳ＝０Ｖを（式）
に代入した場合が（式）である。サブスレッショルド
特性によりＶＧＳ＝０Ｖのオフバイアス状態において
も、１０-VTに比例した電流が流れる。いわゆるテーリ
ング電流ＩＬである。
【０１０８】（式）からも明らかなように、テーリン
グ電流ＩＬを低減するためには、ＭＯＳトランジスタの
閾値電圧ＶＴを深くすることが有効である。この様子を
図１０に示す。閾値電圧ＶＴがＶＴ＝ＶＴ０からＶＴ＝
ＶＴ１まで深くなることにより、テーリング電流ＩＬが
ＩＬ＝ＩＬ０からＩＬ＝ＩＬ１に低減することがわか
る。
グ電流ＩＬを低減するためには、ＭＯＳトランジスタの
閾値電圧ＶＴを深くすることが有効である。この様子を
図１０に示す。閾値電圧ＶＴがＶＴ＝ＶＴ０からＶＴ＝
ＶＴ１まで深くなることにより、テーリング電流ＩＬが
ＩＬ＝ＩＬ０からＩＬ＝ＩＬ１に低減することがわか
る。
【０１０９】上記の特性をドライバ用ＭＯＳトランジス
タに適用する場合、ドライバ用ＭＯＳトランジスタの閾
値電圧を深くしながら、センスアンプ用ＭＯＳトランジ
スタの閾値電圧は浅く設定することが要請される。セン
スアンプによる差動増幅の初期段階において、ビット線
電圧が中間電圧でありセンスアンプ用ＭＯＳトランジス
タのゲート・ソース間電圧が不十分な場合にも充分な電
流駆動能力を確保する必要があるためである。図１１乃
至図１３において各種の方法を示す。尚、図１１乃至図
１３においてはＮＭＯＳトランジスタの場合について示
しているが、ＰＭＯＳトランジスタについても同様に適
用できることは言うまでもない。
タに適用する場合、ドライバ用ＭＯＳトランジスタの閾
値電圧を深くしながら、センスアンプ用ＭＯＳトランジ
スタの閾値電圧は浅く設定することが要請される。セン
スアンプによる差動増幅の初期段階において、ビット線
電圧が中間電圧でありセンスアンプ用ＭＯＳトランジス
タのゲート・ソース間電圧が不十分な場合にも充分な電
流駆動能力を確保する必要があるためである。図１１乃
至図１３において各種の方法を示す。尚、図１１乃至図
１３においてはＮＭＯＳトランジスタの場合について示
しているが、ＰＭＯＳトランジスタについても同様に適
用できることは言うまでもない。
【０１１０】図１１の方法では、センスアンプ用ＭＯＳ
トランジスタとドライバ用ＭＯＳトランジスタとを、同
一のＰ型ウェル層３１に配置すると共に、ドライバ用Ｍ
ＯＳトランジスタのチャネル領域３２に対して選択的に
異なる濃度の不純物を注入してドライバ用ＭＯＳトラン
ジスタの閾値電圧を深くする。一般的に、ＭＯＳトラン
ジスタの閾値電圧は、チャネル領域３２の不純物濃度に
依存するので、この領域３２における不純物濃度を選択
的に濃くしてやれば閾値電圧を選択的に深く設定するこ
とができる。
トランジスタとドライバ用ＭＯＳトランジスタとを、同
一のＰ型ウェル層３１に配置すると共に、ドライバ用Ｍ
ＯＳトランジスタのチャネル領域３２に対して選択的に
異なる濃度の不純物を注入してドライバ用ＭＯＳトラン
ジスタの閾値電圧を深くする。一般的に、ＭＯＳトラン
ジスタの閾値電圧は、チャネル領域３２の不純物濃度に
依存するので、この領域３２における不純物濃度を選択
的に濃くしてやれば閾値電圧を選択的に深く設定するこ
とができる。
【０１１１】図１２の方法では、センスアンプ用ＭＯＳ
トランジスタとドライバ用ＭＯＳトランジスタとを、各
々不純物濃度の異なるＰ型ウェル層３１、３３に配置す
る。この際、Ｐ型ウェル層３３の不純物濃度をＰ型ウェ
ル層３１の不純物濃度に比して濃く設定する。図１１の
場合と同様に、ドライバ用ＭＯＳトランジスタのチャネ
ル領域における不純物濃度がセンスアンプ用ＭＯＳトラ
ンジスタの場合に比して濃くなるので、ドライバ用ＭＯ
Ｓトランジスタの閾値電圧を選択的に深くすることがで
きる。
トランジスタとドライバ用ＭＯＳトランジスタとを、各
々不純物濃度の異なるＰ型ウェル層３１、３３に配置す
る。この際、Ｐ型ウェル層３３の不純物濃度をＰ型ウェ
ル層３１の不純物濃度に比して濃く設定する。図１１の
場合と同様に、ドライバ用ＭＯＳトランジスタのチャネ
ル領域における不純物濃度がセンスアンプ用ＭＯＳトラ
ンジスタの場合に比して濃くなるので、ドライバ用ＭＯ
Ｓトランジスタの閾値電圧を選択的に深くすることがで
きる。
【０１１２】図１３の方法では、センスアンプ用ＭＯＳ
トランジスタとドライバ用ＭＯＳトランジスタとを、同
一濃度であって異なる領域に配置されるＰ型ウェル層３
１、３１に配置する。この際、ドライバ用ＭＯＳトラン
ジスタが配置されているＰ型ウェル層３１のウェルバイ
アスを負電圧ＶＮとし、センスアンプ用ＭＯＳトランジ
スタが配置されているＰ型ウェル層３１のウェルバイア
スである基準電圧ＶＳＳに比して深い逆バイアスとす
る。一般的に、ＭＯＳトランジスタの閾値電圧はウェル
バイアスであるバックゲートバイアスに依存して変化
し、バックゲートバイアスが逆バイアスで深くなるほど
閾値電圧は深くなる。ドライバ用ＭＯＳトランジスタが
配置されているＰ型ウェル層３１のウェルバイアスを負
電圧ＶＮとすることにより、選択的に深い閾値電圧とす
ることができる。
トランジスタとドライバ用ＭＯＳトランジスタとを、同
一濃度であって異なる領域に配置されるＰ型ウェル層３
１、３１に配置する。この際、ドライバ用ＭＯＳトラン
ジスタが配置されているＰ型ウェル層３１のウェルバイ
アスを負電圧ＶＮとし、センスアンプ用ＭＯＳトランジ
スタが配置されているＰ型ウェル層３１のウェルバイア
スである基準電圧ＶＳＳに比して深い逆バイアスとす
る。一般的に、ＭＯＳトランジスタの閾値電圧はウェル
バイアスであるバックゲートバイアスに依存して変化
し、バックゲートバイアスが逆バイアスで深くなるほど
閾値電圧は深くなる。ドライバ用ＭＯＳトランジスタが
配置されているＰ型ウェル層３１のウェルバイアスを負
電圧ＶＮとすることにより、選択的に深い閾値電圧とす
ることができる。
【０１１３】図１１乃至図１３によれば、ドライバ用Ｍ
ＯＳトランジスタのテーリング電流を抑制することがで
きる。ドライバ用ＭＯＳトランジスタのゲート幅Ｗおよ
びゲート長Ｌの調整において、電流駆動能力の確保とテ
ーリング電流の低減との調整が不十分な場合においても
有効に調整を行なうことができる。
ＯＳトランジスタのテーリング電流を抑制することがで
きる。ドライバ用ＭＯＳトランジスタのゲート幅Ｗおよ
びゲート長Ｌの調整において、電流駆動能力の確保とテ
ーリング電流の低減との調整が不十分な場合においても
有効に調整を行なうことができる。
【０１１４】尚、図１０乃至図１３に示したドライバ用
ＭＯＳトランジスタの閾値電圧の設定を、図２の回路構
成に適用した場合には、図３の場合と同様の作用・効果
が得られると共に、ドライバ用ＭＯＳトランジスタのテ
ーリング電流を自由に低減することができるため、ドラ
イバ用ＭＯＳトランジスタのゲート幅Ｗおよびゲート長
Ｌを更に自由に変更することができる。図２の回路構成
による作用・効果を更に大きなものにすることができ
る。
ＭＯＳトランジスタの閾値電圧の設定を、図２の回路構
成に適用した場合には、図３の場合と同様の作用・効果
が得られると共に、ドライバ用ＭＯＳトランジスタのテ
ーリング電流を自由に低減することができるため、ドラ
イバ用ＭＯＳトランジスタのゲート幅Ｗおよびゲート長
Ｌを更に自由に変更することができる。図２の回路構成
による作用・効果を更に大きなものにすることができ
る。
【０１１５】尚、本発明は前記実施形態に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、本実施形態の図３乃至図５においては、センスアン
プ用ＮＭＯＳトランジスタ対ＳＮ０とＳＮ０＿乃至ＳＮ
３とＳＮ３＿についてはゲート形状がリング形状である
場合を例示して説明したが、本発明はゲート形状に依存
するものではない。また、本発明では、センスアンプへ
のドライバ用ＭＯＳトランジスタについて説明をした
が、これに限定されるものではなく、その他の回路部分
に対しても同様に適用することができる。また、本発明
では、相補ビット線でのメモリセルアレイ構造で説明し
たが、これに限定されるものではない。また、本発明に
言う半導体記憶装置とは、単独のＬＳＩである半導体メ
モリの他、システムＬＳＩ等にメモリマクロとして搭載
される場合にも同様に適用できることは言うまでもな
い。
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、本実施形態の図３乃至図５においては、センスアン
プ用ＮＭＯＳトランジスタ対ＳＮ０とＳＮ０＿乃至ＳＮ
３とＳＮ３＿についてはゲート形状がリング形状である
場合を例示して説明したが、本発明はゲート形状に依存
するものではない。また、本発明では、センスアンプへ
のドライバ用ＭＯＳトランジスタについて説明をした
が、これに限定されるものではなく、その他の回路部分
に対しても同様に適用することができる。また、本発明
では、相補ビット線でのメモリセルアレイ構造で説明し
たが、これに限定されるものではない。また、本発明に
言う半導体記憶装置とは、単独のＬＳＩである半導体メ
モリの他、システムＬＳＩ等にメモリマクロとして搭載
される場合にも同様に適用できることは言うまでもな
い。
【０１１６】（付記１） ビット線の配線ピッチに対応
してセンスアンプ配置領域に配置されるセンスアンプ
と、前記センスアンプ配置領域において、ゲート幅の配
置方向が前記ビット線の配線方向に直交して配置され、
前記センスアンプに電源を供給するドライバ用ＭＯＳト
ランジスタとを備え、前記センスアンプの電源端子と前
記ドライバ用ＭＯＳトランジスタのドレイン端子とは、
低抵抗配線層により結線されることを特徴とする半導体
記憶装置。 （付記２） ビット線の配線ピッチに対応してセンスア
ンプ配置領域に配置されるセンスアンプと、前記センス
アンプ配置領域において、ゲート幅の配置方向が前記ビ
ット線の配線方向に直交して配置され、前記センスアン
プに電源を供給するドライバ用ＭＯＳトランジスタとを
備え、前記センスアンプの電源端子と前記ドライバ用Ｍ
ＯＳトランジスタのドレイン端子とは該両端子の構成層
により直接に接続されると共に、少なくとも一部の領域
には低抵抗配線層による補助経路が形成されることを特
徴とする半導体記憶装置。 （付記３） ビット線の配線ピッチに対応してセンスア
ンプ配置領域に配置されるセンスアンプと、前記センス
アンプ配置領域において、ゲート幅の配置方向が前記ビ
ット線の配線方向に直交して配置され、前記センスアン
プに電源を供給するドライバ用ＭＯＳトランジスタとを
備え、前記ドライバ用ＭＯＳトランジスタは、ソース端
子とドレイン端子との間に、最短値より長いゲート長を
有するゲート層を配置可能なゲート長調整領域を備える
ことを特徴とする半導体記憶装置。 （付記４） 前記ドライバ用ＭＯＳトランジスタは、所
定数の前記センスアンプごとに備えられることを特徴と
する付記１乃至３の少なくとも何れか１項に記載の半導
体記憶装置。 （付記５） 前記ドライバ用ＭＯＳトランジスタに加
え、該ドライバ用ＭＯＳトランジスタを補助する補助ド
ライバ用ＭＯＳトランジスタを備えることを特徴とする
付記１乃至４の少なくとも何れか１項に記載の半導体記
憶装置。 （付記６） 前記センスアンプ配置領域と、前記センス
アンプ配置領域に対して直行して配置され、前記ビット
線とメモリセルとの接続制御を行なうワード線駆動回路
が配置されるワード線駆動回路配置領域とは、共にメモ
リセルアレイ領域に隣接して配置され、前記補助ドライ
バ用ＭＯＳトランジスタは、前記センスアンプ配置領域
と前記ワード線駆動回路配置領域とに隣接する交差領域
に配置されることを特徴とする付記５に記載の半導体記
憶装置。 （付記７） 所定数のセンスアンプごとに電源を供給す
るドライバ用ＭＯＳトランジスタを前記所定数のセンス
アンプと同一領域に備えて構成されるセンスアンプブロ
ックを多数備え、前記所定数のセンスアンプの電源端子
または前記ドライバ用ＭＯＳトランジスタの電源出力端
子を、前記センスアンプブロック間で接続する低抵抗配
線層を備えることを特徴とする半導体記憶装置。 （付記８） 前記ドライバ用ＭＯＳトランジスタのソー
ス端子またはドレイン端子の少なくとも何れか一方は、
コンタクト層を介して前記ドライバ用ＭＯＳトランジス
タごとに個別に配線される低抵抗配線層に接続されてお
り、前記ドライバ用ＭＯＳトランジスタごとに、前記コ
ンタクト層または前記低抵抗配線層の配置・非配置を選
択することにより、前記ドライバ用ＭＯＳトランジスタ
ごとの接続・非接続の選択を行なうことを特徴とする付
記７に記載の半導体記憶装置。 （付記９） センスアンプに電源を供給するドライバ用
ＭＯＳトランジスタを備え、アクセス動作が行なわれな
い非活性状態において、前記ドライバ用ＭＯＳトランジ
スタのソース端子に対するゲート端子の印加電圧差を、
導通状態に対して逆バイアスにすることを特徴とする半
導体記憶装置。 （付記１０） 前記ドライバ用ＭＯＳトランジスタがＮ
ＭＯＳトランジスタの場合には、前記逆バイアスは負の
電圧差であり、前記ドライバ用ＭＯＳトランジスタがＰ
ＭＯＳトランジスタの場合には、前記逆バイアスは正の
電圧差であることを特徴とする付記９に記載の半導体記
憶装置。 （付記１１） Ｐ型ウェルあるいはＰ型基板のバイアス
電圧、またはワード線非活性電圧を供給する負電圧発生
回路を備え、前記逆バイアスが前記負の電圧差である場
合、前記ゲート端子に印加される電圧は、前記バイアス
電圧あるいは前記ワード線非活性電圧、または前記バイ
アス電圧あるいは前記ワード線非活性電圧に基づき生成
される負電圧であることを特徴とする付記１０に記載の
半導体記憶装置。 （付記１２） ワード線活性電圧を供給する昇圧電圧発
生回路を備え、前記逆バイアスが前記正の電圧差である
場合、前記ゲート端子に印加される電圧は、前記ワード
線活性電圧、または前記ワード線活性電圧に基づき生成
される昇圧電圧であることを特徴とする付記１０に記載
の半導体記憶装置。 （付記１３） 外部電源電圧から降圧された内部電源電
圧を内部回路に供給する内部降圧電圧発生回路を備え、
前記逆バイアスが前記正の電圧差である場合、前記ゲー
ト端子に印加される電圧は、前記外部電源電圧、または
前記外部電源電圧に基づき生成される前記内部電源電圧
に比して高電圧であることを特徴とする付記１０に記載
の半導体記憶装置。 （付記１４） センスアンプに電源を供給するドライバ
用ＭＯＳトランジスタを備え、前記センスアンプの活性
状態において、前記ドライバ用ＭＯＳトランジスタのソ
ース端子に対するゲート端子の印加電圧差を、導通状態
の電圧差から更に深い順バイアスにすることを特徴とす
る半導体記憶装置。 （付記１５） 前記ドライバ用ＭＯＳトランジスタがＮ
ＭＯＳトランジスタの場合には、前記順バイアスは、電
源電圧差より大きな正の電圧差であり、前記ドライバ用
ＭＯＳトランジスタがＰＭＯＳトランジスタの場合に
は、前記順バイアスは、前記電源電圧差より大きな負の
電圧差であることを特徴とする付記１４に記載の半導体
記憶装置。 （付記１６） Ｐ型ウェルあるいはＰ型基板のバイアス
電圧、またはワード線非活性電圧を供給する負電圧発生
回路を備え、前記順バイアスが前記負の電圧差である場
合、前記ゲート端子に印加される電圧は、前記バイアス
電圧あるいは前記ワード線非活性電圧、または前記バイ
アス電圧あるいは前記ワード線非活性電圧に基づき生成
される負電圧であることを特徴とする付記１５に記載の
半導体記憶装置。 （付記１７） ワード線活性電圧を供給する昇圧電圧発
生回路を備え、前記順バイアスが前記正の電圧差である
場合、前記ゲート端子に印加される電圧は、前記ワード
線活性電圧、または前記ワード線活性電圧に基づき生成
される昇圧電圧であることを特徴とする付記１５に記載
の半導体記憶装置。 （付記１８） 外部電源電圧から降圧された内部電源電
圧を内部回路に供給する内部降圧電圧発生回路を備え、
前記順バイアスが前記正の電圧差である場合、前記ゲー
ト端子に印加される電圧は、前記外部電源電圧、または
前記外部電源電圧に基づき生成される前記内部電源電圧
に比して高電圧であることを特徴とする付記１５に記載
の半導体記憶装置。 （付記１９） 前記ゲート端子に印加される電圧とし
て、基準電圧と、前記バイアス電圧あるいは前記ワード
線非活性電圧とを切り替える第１切り替え部と、前記ゲ
ート端子に印加される電圧として、電源電圧と前記ワー
ド線活性電圧、あるいは前記内部電源電圧と前記外部電
源電圧とを切り替える第２切り替え部との少なくとも何
れか一方を備え、備えられている前記第１または第２切
り替え部は、前記センスアンプが配置されるセンスアン
プ配置領域と、ワード線駆動回路が配置されるワード線
駆動回路配置領域との交差領域に配置されることを特徴
とする付記１１乃至１３、および１６乃至１８の少なく
とも何れか１項に記載の半導体記憶装置。 （付記２０） 前記バイアス電圧あるいは前記ワード線
非活性電圧、または前記ワード線活性電圧あるいは前記
外部電源電圧の、前記ゲート端子への供給制御を行なう
制御信号を、基準電圧、または電源電圧あるいは内部電
源電圧から電圧レベルのシフトを行なうレベルシフト回
路を備え、前記レベルシフト回路は、前記センスアンプ
が配置されるセンスアンプ配置領域と、ワード線駆動回
路が配置されるワード線駆動回路配置領域との交差領域
には配置されないことを特徴とする付記１１乃至１３、
および１６乃至１８の少なくとも何れか１項に記載の半
導体記憶装置。 （付記２１） 前記ドライバ用ＭＯＳトランジスタは、
所定数の前記センスアンプごとに備えられることを特徴
とする付記９乃至２０の少なくとも何れか１項に記載の
半導体記憶装置。 （付記２２） 前記ドライバ用ＭＯＳトランジスタに加
え、該ドライバ用ＭＯＳトランジスタを補助する補助ド
ライバ用ＭＯＳトランジスタを備えることを特徴とする
付記９乃至２１の少なくとも何れか１項に記載の半導体
記憶装置。 （付記２３） 前記センスアンプが配置されるセンスア
ンプ配置領域と、前記センスアンプ配置領域に対して直
行して配置され、ビット線とメモリセルとの接続制御を
行なうワード線駆動回路が配置されるワード線駆動回路
配置領域とは、共にメモリセルアレイ領域に隣接して配
置され、前記補助ドライバ用ＭＯＳトランジスタは、前
記センスアンプ配置領域と前記ワード線駆動回路配置領
域とに隣接する交差領域に配置されることを特徴とする
付記２２に記載の半導体記憶装置。 （付記２４） センスアンプに電源を供給するドライバ
用ＭＯＳトランジスタを備え、前記ドライバ用ＭＯＳト
ランジスタは、前記センスアンプを構成するセンスアン
プ用ＭＯＳトランジスタに比して、閾値電圧が深いこと
を特徴とする半導体記憶装置。 （付記２５） 前記ドライバ用ＭＯＳトランジスタと前
記センスアンプ用ＭＯＳトランジスタとは、同一ウェル
内に配置されており、チャネル領域に注入されている不
純物濃度が異なることを特徴とする付記２４に記載の半
導体記憶装置。 （付記２６） 前記ドライバ用ＭＯＳトランジスタと前
記センスアンプ用ＭＯＳトランジスタとは、異なるウェ
ル内に配置されており、前記ドライバ用ＭＯＳトランジ
スタが配置されるウェルの不純物濃度は、前記センスア
ンプ用ＭＯＳトランジスタが配置されるウェルの不純物
濃度に比して、高濃度であることを特徴とする付記２４
に記載の半導体記憶装置。 （付記２７） 前記ドライバ用ＭＯＳトランジスタと前
記センスアンプ用ＭＯＳトランジスタとは、異なるウェ
ル内に配置されており、前記ドライバ用ＭＯＳトランジ
スタが配置されるウェルへの第１バックゲートバイアス
は、前記センスアンプ用ＭＯＳトランジスタが配置され
るウェルへの第２バックゲートバイアスに比して、深い
逆バイアスであることを特徴とする付記２４に記載の半
導体記憶装置。 （付記２８） ワード線非活性電圧を供給する負電圧発
生回路を備え、前記ドライバ用ＭＯＳトランジスタがＮ
ＭＯＳトランジスタでありＰ型ウェルに配置される場
合、前記第１バックゲートバイアスは、前記ワード線非
活性電圧、または前記ワード線非活性電圧に基づき生成
され前記第２バックゲートバイアスに比して低電圧の負
電圧であることを特徴とする付記２７に記載の半導体記
憶装置。 （付記２９） ワード線活性電圧を供給する昇圧電圧発
生回路を備え、前記ドライバ用ＭＯＳトランジスタがＰ
ＭＯＳトランジスタでありＮ型ウェルに配置される場
合、前記第１バックゲートバイアスは、前記ワード線活
性電圧、または前記ワード線活性電圧に基づき生成され
前記第２バックゲートバイアスに比して高電圧の正電圧
であることを特徴とする付記２７に記載の半導体記憶装
置。 （付記３０） 外部電源電圧から降圧された内部電源電
圧を内部回路に供給する内部降圧電圧発生回路を備え、
前記ドライバ用ＭＯＳトランジスタがＰＭＯＳトランジ
スタでありＮ型ウェルに配置される場合、前記第１バッ
クゲートバイアスは、前記外部電源電圧、または前記外
部電源電圧に基づき生成され前記第２バックゲートバイ
アスに比して高電圧の正電圧であることを特徴とする付
記２７に記載の半導体記憶装置。 （付記３１） 前記ドライバ用ＭＯＳトランジスタは、
所定数の前記センスアンプごとに備えられることを特徴
とする付記２４乃至３０の少なくとも何れか１項に記載
の半導体記憶装置。 （付記３２） 前記ドライバ用ＭＯＳトランジスタに加
え、該ドライバ用ＭＯＳトランジスタを補助する補助ド
ライバ用ＭＯＳトランジスタを備えることを特徴とする
付記２４乃至３１の少なくとも何れか１項に記載の半導
体記憶装置。 （付記３３） 前記センスアンプが配置されるセンスア
ンプ配置領域と、前記センスアンプ配置領域に対して直
行して配置され、ビット線とメモリセルとの接続制御を
行なうワード線駆動回路が配置されるワード線駆動回路
配置領域とは、共にメモリセルアレイ領域に隣接して配
置され、前記補助ドライバ用ＭＯＳトランジスタは、前
記センスアンプ配置領域と前記ワード線駆動回路配置領
域とに隣接する交差領域に配置されることを特徴とする
付記３２に記載の半導体記憶装置。 （付記３４） 前記補助ドライバ用ＭＯＳトランジスタ
は、前記センスアンプ用ＭＯＳトランジスタに比して、
閾値電圧が深いことを特徴とする付記３２または３３に
記載の半導体記憶装置。 （付記３５） 前記補助ドライバ用ＭＯＳトランジスタ
と前記センスアンプ用ＭＯＳトランジスタとは、同一ウ
ェル内に配置されており、チャネル領域に注入されてい
る不純物濃度が異なることを特徴とする付記３４に記載
の半導体記憶装置。 （付記３６） 前記補助ドライバ用ＭＯＳトランジスタ
と前記センスアンプ用ＭＯＳトランジスタとは、異なる
ウェル内に配置されており、前記補助ドライバ用ＭＯＳ
トランジスタが配置されるウェルの不純物濃度は、前記
センスアンプ用ＭＯＳトランジスタが配置されるウェル
の不純物濃度に比して、高濃度であることを特徴とする
付記３４に記載の半導体記憶装置。 （付記３７） 前記補助ドライバ用ＭＯＳトランジスタ
と前記センスアンプ用ＭＯＳトランジスタとは、異なる
ウェル内に配置されており、前記補助ドライバ用ＭＯＳ
トランジスタが配置されるウェルへの第１バックゲート
バイアスは、前記センスアンプ用ＭＯＳトランジスタが
配置されるウェルへの第２バックゲートバイアスに比し
て、深い逆バイアスであることを特徴とする付記３４に
記載の半導体記憶装置。
してセンスアンプ配置領域に配置されるセンスアンプ
と、前記センスアンプ配置領域において、ゲート幅の配
置方向が前記ビット線の配線方向に直交して配置され、
前記センスアンプに電源を供給するドライバ用ＭＯＳト
ランジスタとを備え、前記センスアンプの電源端子と前
記ドライバ用ＭＯＳトランジスタのドレイン端子とは、
低抵抗配線層により結線されることを特徴とする半導体
記憶装置。 （付記２） ビット線の配線ピッチに対応してセンスア
ンプ配置領域に配置されるセンスアンプと、前記センス
アンプ配置領域において、ゲート幅の配置方向が前記ビ
ット線の配線方向に直交して配置され、前記センスアン
プに電源を供給するドライバ用ＭＯＳトランジスタとを
備え、前記センスアンプの電源端子と前記ドライバ用Ｍ
ＯＳトランジスタのドレイン端子とは該両端子の構成層
により直接に接続されると共に、少なくとも一部の領域
には低抵抗配線層による補助経路が形成されることを特
徴とする半導体記憶装置。 （付記３） ビット線の配線ピッチに対応してセンスア
ンプ配置領域に配置されるセンスアンプと、前記センス
アンプ配置領域において、ゲート幅の配置方向が前記ビ
ット線の配線方向に直交して配置され、前記センスアン
プに電源を供給するドライバ用ＭＯＳトランジスタとを
備え、前記ドライバ用ＭＯＳトランジスタは、ソース端
子とドレイン端子との間に、最短値より長いゲート長を
有するゲート層を配置可能なゲート長調整領域を備える
ことを特徴とする半導体記憶装置。 （付記４） 前記ドライバ用ＭＯＳトランジスタは、所
定数の前記センスアンプごとに備えられることを特徴と
する付記１乃至３の少なくとも何れか１項に記載の半導
体記憶装置。 （付記５） 前記ドライバ用ＭＯＳトランジスタに加
え、該ドライバ用ＭＯＳトランジスタを補助する補助ド
ライバ用ＭＯＳトランジスタを備えることを特徴とする
付記１乃至４の少なくとも何れか１項に記載の半導体記
憶装置。 （付記６） 前記センスアンプ配置領域と、前記センス
アンプ配置領域に対して直行して配置され、前記ビット
線とメモリセルとの接続制御を行なうワード線駆動回路
が配置されるワード線駆動回路配置領域とは、共にメモ
リセルアレイ領域に隣接して配置され、前記補助ドライ
バ用ＭＯＳトランジスタは、前記センスアンプ配置領域
と前記ワード線駆動回路配置領域とに隣接する交差領域
に配置されることを特徴とする付記５に記載の半導体記
憶装置。 （付記７） 所定数のセンスアンプごとに電源を供給す
るドライバ用ＭＯＳトランジスタを前記所定数のセンス
アンプと同一領域に備えて構成されるセンスアンプブロ
ックを多数備え、前記所定数のセンスアンプの電源端子
または前記ドライバ用ＭＯＳトランジスタの電源出力端
子を、前記センスアンプブロック間で接続する低抵抗配
線層を備えることを特徴とする半導体記憶装置。 （付記８） 前記ドライバ用ＭＯＳトランジスタのソー
ス端子またはドレイン端子の少なくとも何れか一方は、
コンタクト層を介して前記ドライバ用ＭＯＳトランジス
タごとに個別に配線される低抵抗配線層に接続されてお
り、前記ドライバ用ＭＯＳトランジスタごとに、前記コ
ンタクト層または前記低抵抗配線層の配置・非配置を選
択することにより、前記ドライバ用ＭＯＳトランジスタ
ごとの接続・非接続の選択を行なうことを特徴とする付
記７に記載の半導体記憶装置。 （付記９） センスアンプに電源を供給するドライバ用
ＭＯＳトランジスタを備え、アクセス動作が行なわれな
い非活性状態において、前記ドライバ用ＭＯＳトランジ
スタのソース端子に対するゲート端子の印加電圧差を、
導通状態に対して逆バイアスにすることを特徴とする半
導体記憶装置。 （付記１０） 前記ドライバ用ＭＯＳトランジスタがＮ
ＭＯＳトランジスタの場合には、前記逆バイアスは負の
電圧差であり、前記ドライバ用ＭＯＳトランジスタがＰ
ＭＯＳトランジスタの場合には、前記逆バイアスは正の
電圧差であることを特徴とする付記９に記載の半導体記
憶装置。 （付記１１） Ｐ型ウェルあるいはＰ型基板のバイアス
電圧、またはワード線非活性電圧を供給する負電圧発生
回路を備え、前記逆バイアスが前記負の電圧差である場
合、前記ゲート端子に印加される電圧は、前記バイアス
電圧あるいは前記ワード線非活性電圧、または前記バイ
アス電圧あるいは前記ワード線非活性電圧に基づき生成
される負電圧であることを特徴とする付記１０に記載の
半導体記憶装置。 （付記１２） ワード線活性電圧を供給する昇圧電圧発
生回路を備え、前記逆バイアスが前記正の電圧差である
場合、前記ゲート端子に印加される電圧は、前記ワード
線活性電圧、または前記ワード線活性電圧に基づき生成
される昇圧電圧であることを特徴とする付記１０に記載
の半導体記憶装置。 （付記１３） 外部電源電圧から降圧された内部電源電
圧を内部回路に供給する内部降圧電圧発生回路を備え、
前記逆バイアスが前記正の電圧差である場合、前記ゲー
ト端子に印加される電圧は、前記外部電源電圧、または
前記外部電源電圧に基づき生成される前記内部電源電圧
に比して高電圧であることを特徴とする付記１０に記載
の半導体記憶装置。 （付記１４） センスアンプに電源を供給するドライバ
用ＭＯＳトランジスタを備え、前記センスアンプの活性
状態において、前記ドライバ用ＭＯＳトランジスタのソ
ース端子に対するゲート端子の印加電圧差を、導通状態
の電圧差から更に深い順バイアスにすることを特徴とす
る半導体記憶装置。 （付記１５） 前記ドライバ用ＭＯＳトランジスタがＮ
ＭＯＳトランジスタの場合には、前記順バイアスは、電
源電圧差より大きな正の電圧差であり、前記ドライバ用
ＭＯＳトランジスタがＰＭＯＳトランジスタの場合に
は、前記順バイアスは、前記電源電圧差より大きな負の
電圧差であることを特徴とする付記１４に記載の半導体
記憶装置。 （付記１６） Ｐ型ウェルあるいはＰ型基板のバイアス
電圧、またはワード線非活性電圧を供給する負電圧発生
回路を備え、前記順バイアスが前記負の電圧差である場
合、前記ゲート端子に印加される電圧は、前記バイアス
電圧あるいは前記ワード線非活性電圧、または前記バイ
アス電圧あるいは前記ワード線非活性電圧に基づき生成
される負電圧であることを特徴とする付記１５に記載の
半導体記憶装置。 （付記１７） ワード線活性電圧を供給する昇圧電圧発
生回路を備え、前記順バイアスが前記正の電圧差である
場合、前記ゲート端子に印加される電圧は、前記ワード
線活性電圧、または前記ワード線活性電圧に基づき生成
される昇圧電圧であることを特徴とする付記１５に記載
の半導体記憶装置。 （付記１８） 外部電源電圧から降圧された内部電源電
圧を内部回路に供給する内部降圧電圧発生回路を備え、
前記順バイアスが前記正の電圧差である場合、前記ゲー
ト端子に印加される電圧は、前記外部電源電圧、または
前記外部電源電圧に基づき生成される前記内部電源電圧
に比して高電圧であることを特徴とする付記１５に記載
の半導体記憶装置。 （付記１９） 前記ゲート端子に印加される電圧とし
て、基準電圧と、前記バイアス電圧あるいは前記ワード
線非活性電圧とを切り替える第１切り替え部と、前記ゲ
ート端子に印加される電圧として、電源電圧と前記ワー
ド線活性電圧、あるいは前記内部電源電圧と前記外部電
源電圧とを切り替える第２切り替え部との少なくとも何
れか一方を備え、備えられている前記第１または第２切
り替え部は、前記センスアンプが配置されるセンスアン
プ配置領域と、ワード線駆動回路が配置されるワード線
駆動回路配置領域との交差領域に配置されることを特徴
とする付記１１乃至１３、および１６乃至１８の少なく
とも何れか１項に記載の半導体記憶装置。 （付記２０） 前記バイアス電圧あるいは前記ワード線
非活性電圧、または前記ワード線活性電圧あるいは前記
外部電源電圧の、前記ゲート端子への供給制御を行なう
制御信号を、基準電圧、または電源電圧あるいは内部電
源電圧から電圧レベルのシフトを行なうレベルシフト回
路を備え、前記レベルシフト回路は、前記センスアンプ
が配置されるセンスアンプ配置領域と、ワード線駆動回
路が配置されるワード線駆動回路配置領域との交差領域
には配置されないことを特徴とする付記１１乃至１３、
および１６乃至１８の少なくとも何れか１項に記載の半
導体記憶装置。 （付記２１） 前記ドライバ用ＭＯＳトランジスタは、
所定数の前記センスアンプごとに備えられることを特徴
とする付記９乃至２０の少なくとも何れか１項に記載の
半導体記憶装置。 （付記２２） 前記ドライバ用ＭＯＳトランジスタに加
え、該ドライバ用ＭＯＳトランジスタを補助する補助ド
ライバ用ＭＯＳトランジスタを備えることを特徴とする
付記９乃至２１の少なくとも何れか１項に記載の半導体
記憶装置。 （付記２３） 前記センスアンプが配置されるセンスア
ンプ配置領域と、前記センスアンプ配置領域に対して直
行して配置され、ビット線とメモリセルとの接続制御を
行なうワード線駆動回路が配置されるワード線駆動回路
配置領域とは、共にメモリセルアレイ領域に隣接して配
置され、前記補助ドライバ用ＭＯＳトランジスタは、前
記センスアンプ配置領域と前記ワード線駆動回路配置領
域とに隣接する交差領域に配置されることを特徴とする
付記２２に記載の半導体記憶装置。 （付記２４） センスアンプに電源を供給するドライバ
用ＭＯＳトランジスタを備え、前記ドライバ用ＭＯＳト
ランジスタは、前記センスアンプを構成するセンスアン
プ用ＭＯＳトランジスタに比して、閾値電圧が深いこと
を特徴とする半導体記憶装置。 （付記２５） 前記ドライバ用ＭＯＳトランジスタと前
記センスアンプ用ＭＯＳトランジスタとは、同一ウェル
内に配置されており、チャネル領域に注入されている不
純物濃度が異なることを特徴とする付記２４に記載の半
導体記憶装置。 （付記２６） 前記ドライバ用ＭＯＳトランジスタと前
記センスアンプ用ＭＯＳトランジスタとは、異なるウェ
ル内に配置されており、前記ドライバ用ＭＯＳトランジ
スタが配置されるウェルの不純物濃度は、前記センスア
ンプ用ＭＯＳトランジスタが配置されるウェルの不純物
濃度に比して、高濃度であることを特徴とする付記２４
に記載の半導体記憶装置。 （付記２７） 前記ドライバ用ＭＯＳトランジスタと前
記センスアンプ用ＭＯＳトランジスタとは、異なるウェ
ル内に配置されており、前記ドライバ用ＭＯＳトランジ
スタが配置されるウェルへの第１バックゲートバイアス
は、前記センスアンプ用ＭＯＳトランジスタが配置され
るウェルへの第２バックゲートバイアスに比して、深い
逆バイアスであることを特徴とする付記２４に記載の半
導体記憶装置。 （付記２８） ワード線非活性電圧を供給する負電圧発
生回路を備え、前記ドライバ用ＭＯＳトランジスタがＮ
ＭＯＳトランジスタでありＰ型ウェルに配置される場
合、前記第１バックゲートバイアスは、前記ワード線非
活性電圧、または前記ワード線非活性電圧に基づき生成
され前記第２バックゲートバイアスに比して低電圧の負
電圧であることを特徴とする付記２７に記載の半導体記
憶装置。 （付記２９） ワード線活性電圧を供給する昇圧電圧発
生回路を備え、前記ドライバ用ＭＯＳトランジスタがＰ
ＭＯＳトランジスタでありＮ型ウェルに配置される場
合、前記第１バックゲートバイアスは、前記ワード線活
性電圧、または前記ワード線活性電圧に基づき生成され
前記第２バックゲートバイアスに比して高電圧の正電圧
であることを特徴とする付記２７に記載の半導体記憶装
置。 （付記３０） 外部電源電圧から降圧された内部電源電
圧を内部回路に供給する内部降圧電圧発生回路を備え、
前記ドライバ用ＭＯＳトランジスタがＰＭＯＳトランジ
スタでありＮ型ウェルに配置される場合、前記第１バッ
クゲートバイアスは、前記外部電源電圧、または前記外
部電源電圧に基づき生成され前記第２バックゲートバイ
アスに比して高電圧の正電圧であることを特徴とする付
記２７に記載の半導体記憶装置。 （付記３１） 前記ドライバ用ＭＯＳトランジスタは、
所定数の前記センスアンプごとに備えられることを特徴
とする付記２４乃至３０の少なくとも何れか１項に記載
の半導体記憶装置。 （付記３２） 前記ドライバ用ＭＯＳトランジスタに加
え、該ドライバ用ＭＯＳトランジスタを補助する補助ド
ライバ用ＭＯＳトランジスタを備えることを特徴とする
付記２４乃至３１の少なくとも何れか１項に記載の半導
体記憶装置。 （付記３３） 前記センスアンプが配置されるセンスア
ンプ配置領域と、前記センスアンプ配置領域に対して直
行して配置され、ビット線とメモリセルとの接続制御を
行なうワード線駆動回路が配置されるワード線駆動回路
配置領域とは、共にメモリセルアレイ領域に隣接して配
置され、前記補助ドライバ用ＭＯＳトランジスタは、前
記センスアンプ配置領域と前記ワード線駆動回路配置領
域とに隣接する交差領域に配置されることを特徴とする
付記３２に記載の半導体記憶装置。 （付記３４） 前記補助ドライバ用ＭＯＳトランジスタ
は、前記センスアンプ用ＭＯＳトランジスタに比して、
閾値電圧が深いことを特徴とする付記３２または３３に
記載の半導体記憶装置。 （付記３５） 前記補助ドライバ用ＭＯＳトランジスタ
と前記センスアンプ用ＭＯＳトランジスタとは、同一ウ
ェル内に配置されており、チャネル領域に注入されてい
る不純物濃度が異なることを特徴とする付記３４に記載
の半導体記憶装置。 （付記３６） 前記補助ドライバ用ＭＯＳトランジスタ
と前記センスアンプ用ＭＯＳトランジスタとは、異なる
ウェル内に配置されており、前記補助ドライバ用ＭＯＳ
トランジスタが配置されるウェルの不純物濃度は、前記
センスアンプ用ＭＯＳトランジスタが配置されるウェル
の不純物濃度に比して、高濃度であることを特徴とする
付記３４に記載の半導体記憶装置。 （付記３７） 前記補助ドライバ用ＭＯＳトランジスタ
と前記センスアンプ用ＭＯＳトランジスタとは、異なる
ウェル内に配置されており、前記補助ドライバ用ＭＯＳ
トランジスタが配置されるウェルへの第１バックゲート
バイアスは、前記センスアンプ用ＭＯＳトランジスタが
配置されるウェルへの第２バックゲートバイアスに比し
て、深い逆バイアスであることを特徴とする付記３４に
記載の半導体記憶装置。
【０１１７】
【発明の効果】本発明によれば、センスアンプへの電源
供給用のドライバトランジスタに関して、活性化時の電
流駆動能力を確保しながらセンスアンプに電源を供給す
ることができると共に、非活性化時のドライバトランジ
スタにおけるリーク電流を低減することができる半導体
記憶装置を提供することが可能となる。
供給用のドライバトランジスタに関して、活性化時の電
流駆動能力を確保しながらセンスアンプに電源を供給す
ることができると共に、非活性化時のドライバトランジ
スタにおけるリーク電流を低減することができる半導体
記憶装置を提供することが可能となる。
【図１】本発明の実施形態におけるメモリセルアレイ構
造を示すレイアウト模式図である。
造を示すレイアウト模式図である。
【図２】図１におけるＡ領域を拡大した回路図である。
【図３】本発明の実施形態におけるセンスアンプブロッ
ク内のセンスアンプ領域についてのレイアウト例（１）
である。
ク内のセンスアンプ領域についてのレイアウト例（１）
である。
【図４】本発明の実施形態におけるセンスアンプブロッ
ク内のセンスアンプ領域についてのレイアウト例（２）
である。
ク内のセンスアンプ領域についてのレイアウト例（２）
である。
【図５】本発明の実施形態における連続したセンスアン
プブロックのセンスアンプ領域についてのレイアウト例
である。
プブロックのセンスアンプ領域についてのレイアウト例
である。
【図６】本発明の実施形態におけるドライバ用ＭＯＳト
ランジスタの制御回路を示す回路図である。
ランジスタの制御回路を示す回路図である。
【図７】図６におけるレベルシフタの具体例を示す回路
図である。
図である。
【図８】昇圧電圧（ＶＰＰ）ジェネレータの共用を示す
回路ブロック図である。
回路ブロック図である。
【図９】負電圧（ＶＮ）ジェネレータの共用を示す回路
ブロック図である。
ブロック図である。
【図１０】ＭＯＳトランジスタの閾値電圧とテーリング
電流との関係を示す図である。
電流との関係を示す図である。
【図１１】ドライバ用ＭＯＳトランジスタとセンスアン
プ用ＭＯＳトランジスタとの構造を示す第１具体例であ
る。
プ用ＭＯＳトランジスタとの構造を示す第１具体例であ
る。
【図１２】ドライバ用ＭＯＳトランジスタとセンスアン
プ用ＭＯＳトランジスタとの構造を示す第２具体例であ
る。
プ用ＭＯＳトランジスタとの構造を示す第２具体例であ
る。
【図１３】ドライバ用ＭＯＳトランジスタとセンスアン
プ用ＭＯＳトランジスタとの構造を示す第３具体例であ
る。
プ用ＭＯＳトランジスタとの構造を示す第３具体例であ
る。
１３ レベルシフタ
（Ｈ） １６ レベルシフタ
（Ｌ） ２１ ＶＰＰジェネ
レータ ２２ ワード線ドラ
イバ ２３ ＶＮジェネレ
ータ ２５、３１、３３ Ｐ型ウェル層 ３２ チャネル領域 Ｃ 交差領域 ＪＮ 低電源電圧線
ＮＳＡにおける連結部 ＪＰ 高電源電圧線
ＰＳＡにおける連結部 ＭＣ メモリセルア
レイ領域 Ｎ０〜Ｎｎ ドライバ用Ｎ
ＭＯＳトランジスタ ＮＤ１〜ＮＤ４ 基準電圧供給
線 ＮＳＡ 低電源電圧線 Ｐ０〜Ｐｎ ドライバ用Ｐ
ＭＯＳトランジスタ ＰＤ１〜ＰＤ４ 電源電圧供給
線 ＰＳＡ 高電源電圧線 ＳＡ センスアンプ
領域 ＳＡ１１〜ＳＡｎｍ センスアンプ ＳＮ０、ＳＮ０＿〜ＳＮ３、ＳＮ３＿ センスアンプ
用ＮＭＯＳトランジスタ ＳＰ０、ＳＰ０＿〜ＳＰ３、ＳＰ３＿ センスアンプ
用ＰＭＯＳトランジスタ ＷＤ ワード線ドラ
イバ領域
（Ｈ） １６ レベルシフタ
（Ｌ） ２１ ＶＰＰジェネ
レータ ２２ ワード線ドラ
イバ ２３ ＶＮジェネレ
ータ ２５、３１、３３ Ｐ型ウェル層 ３２ チャネル領域 Ｃ 交差領域 ＪＮ 低電源電圧線
ＮＳＡにおける連結部 ＪＰ 高電源電圧線
ＰＳＡにおける連結部 ＭＣ メモリセルア
レイ領域 Ｎ０〜Ｎｎ ドライバ用Ｎ
ＭＯＳトランジスタ ＮＤ１〜ＮＤ４ 基準電圧供給
線 ＮＳＡ 低電源電圧線 Ｐ０〜Ｐｎ ドライバ用Ｐ
ＭＯＳトランジスタ ＰＤ１〜ＰＤ４ 電源電圧供給
線 ＰＳＡ 高電源電圧線 ＳＡ センスアンプ
領域 ＳＡ１１〜ＳＡｎｍ センスアンプ ＳＮ０、ＳＮ０＿〜ＳＮ３、ＳＮ３＿ センスアンプ
用ＮＭＯＳトランジスタ ＳＰ０、ＳＰ０＿〜ＳＰ３、ＳＰ３＿ センスアンプ
用ＰＭＯＳトランジスタ ＷＤ ワード線ドラ
イバ領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小村 一史
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
(72)発明者 川本 悟
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
Ｆターム(参考） 5F083 GA01 LA03 LA14
5M024 AA06 AA41 BB14 BB35 CC82
HH03 HH04 LL01 LL03 LL11
PP01 PP02 PP03 PP04 PP05
PP09 PP10
Claims (10)
- 【請求項１】 ビット線の配線ピッチに対応してセンス
アンプ配置領域に配置されるセンスアンプと、 前記センスアンプ配置領域において、ゲート幅の配置方
向が前記ビット線の配線方向に直交して配置され、前記
センスアンプに電源を供給するドライバ用ＭＯＳトラン
ジスタとを備え、 前記センスアンプの電源端子と前記ドライバ用ＭＯＳト
ランジスタのドレイン端子とは、低抵抗配線層により結
線されることを特徴とする半導体記憶装置。 - 【請求項２】 ビット線の配線ピッチに対応してセンス
アンプ配置領域に配置されるセンスアンプと、 前記センスアンプ配置領域において、ゲート幅の配置方
向が前記ビット線の配線方向に直交して配置され、前記
センスアンプに電源を供給するドライバ用ＭＯＳトラン
ジスタとを備え、 前記センスアンプの電源端子と前記ドライバ用ＭＯＳト
ランジスタのドレイン端子とは該両端子の構成層により
直接に接続されると共に、少なくとも一部の領域には低
抵抗配線層による補助経路が形成されることを特徴とす
る半導体記憶装置。 - 【請求項３】 ビット線の配線ピッチに対応してセンス
アンプ配置領域に配置されるセンスアンプと、 前記センスアンプ配置領域において、ゲート幅の配置方
向が前記ビット線の配線方向に直交して配置され、前記
センスアンプに電源を供給するドライバ用ＭＯＳトラン
ジスタとを備え、 前記ドライバ用ＭＯＳトランジスタは、ソース端子とド
レイン端子との間に、最短値より長いゲート長を有する
ゲート層を配置可能なゲート長調整領域を備えることを
特徴とする半導体記憶装置。 - 【請求項４】 前記ドライバ用ＭＯＳトランジスタは、
所定数の前記センスアンプごとに備えられることを特徴
とする請求項１乃至３の少なくとも何れか１項に記載の
半導体記憶装置。 - 【請求項５】 前記ドライバ用ＭＯＳトランジスタに加
え、該ドライバ用ＭＯＳトランジスタを補助する補助ド
ライバ用ＭＯＳトランジスタを備えることを特徴とする
請求項１乃至４の少なくとも何れか１項に記載の半導体
記憶装置。 - 【請求項６】 所定数のセンスアンプごとに電源を供給
するドライバ用ＭＯＳトランジスタを前記所定数のセン
スアンプと同一領域に備えて構成されるセンスアンプブ
ロックを多数備え、 前記所定数のセンスアンプの電源端子または前記ドライ
バ用ＭＯＳトランジスタの電源出力端子を、前記センス
アンプブロック間で接続する低抵抗配線層を備えること
を特徴とする半導体記憶装置。 - 【請求項７】 前記ドライバ用ＭＯＳトランジスタのソ
ース端子またはドレイン端子の少なくとも何れか一方
は、コンタクト層を介して前記ドライバ用ＭＯＳトラン
ジスタごとに個別に配線される第２低抵抗配線層に接続
されており、前記ドライバ用ＭＯＳトランジスタごと
に、前記コンタクト層または前記第２低抵抗配線層の配
置・非配置を選択することにより、前記ドライバ用ＭＯ
Ｓトランジスタごとの接続・非接続の選択を行なうこと
を特徴とする請求項６に記載の半導体記憶装置。 - 【請求項８】 センスアンプに電源を供給するドライバ
用ＭＯＳトランジスタを備え、 アクセス動作を行なわない非活性状態において、前記ド
ライバ用ＭＯＳトランジスタのソース端子に対するゲー
ト端子の印加電圧差を、導通状態の電圧差に対して逆バ
イアスにすることを特徴とする半導体記憶装置。 - 【請求項９】 センスアンプに電源を供給するドライバ
用ＭＯＳトランジスタを備え、 前記センスアンプの活性状態において、前記ドライバ用
ＭＯＳトランジスタのソース端子に対するゲート端子の
印加電圧差を、導通状態の電圧差から更に深い順バイア
スにすることを特徴とする半導体記憶装置。 - 【請求項１０】 センスアンプに電源を供給するドライ
バ用ＭＯＳトランジスタを備え、 前記ドライバ用ＭＯＳトランジスタは、前記センスアン
プを構成するセンスアンプ用ＭＯＳトランジスタに比し
て、閾値電圧が深いことを特徴とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156144A JP2003347431A (ja) | 2002-05-29 | 2002-05-29 | 半導体記憶装置 |
| US10/355,079 US6795328B2 (en) | 2002-05-29 | 2003-01-31 | Semiconductor memory device |
| TW092102436A TW580770B (en) | 2002-05-29 | 2003-02-06 | Semiconductor memory device |
| KR1020030011323A KR100892914B1 (ko) | 2002-05-29 | 2003-02-24 | 반도체 기억 장치 |
| CNB031200842A CN1265462C (zh) | 2002-05-29 | 2003-03-12 | 半导体存储器件 |
| CNA2006100088696A CN1822213A (zh) | 2002-05-29 | 2003-03-12 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156144A JP2003347431A (ja) | 2002-05-29 | 2002-05-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003347431A true JP2003347431A (ja) | 2003-12-05 |
Family
ID=29561454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002156144A Pending JP2003347431A (ja) | 2002-05-29 | 2002-05-29 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6795328B2 (ja) |
| JP (1) | JP2003347431A (ja) |
| KR (1) | KR100892914B1 (ja) |
| CN (2) | CN1265462C (ja) |
| TW (1) | TW580770B (ja) |
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| JP2013258316A (ja) * | 2012-06-13 | 2013-12-26 | Renesas Electronics Corp | Ｄｒａｍ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030223261A1 (en) | 2003-12-04 |
| US6795328B2 (en) | 2004-09-21 |
| CN1822213A (zh) | 2006-08-23 |
| CN1462074A (zh) | 2003-12-17 |
| CN1265462C (zh) | 2006-07-19 |
| TW580770B (en) | 2004-03-21 |
| KR20030093089A (ko) | 2003-12-06 |
| TW200307366A (en) | 2003-12-01 |
| KR100892914B1 (ko) | 2009-04-10 |
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| Date | Code | Title | Description |
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| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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