KR100806796B1 - 이미지 센서의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 터널 산화막, ONO(Oxide-Nitride-Oxide), 플로팅 게이트 및 콘트롤 게이트를 포함하는 게이트 패턴을 구비하는 단계; 상기 게이트 패턴을 포함한 반도체 기판상에 산화막과 질화막을 순차적으로 형성하는 단계; 상기 게이트 패턴 위에 형성된 상기 산화막과 질화막을 덮는 포토레지스트 패턴을 구비하는 단계; 상기 포토레지스트 패턴을 이외의 영역에 존재하는 질화막을 식각하고 산화막을 소정 두께까지 식각하여 조절하는 단계; N형 도펀트를 상기 반도체 기판으로 깊게 주입하는 딥 임플란트(deep implant) 공정을 수행하는 단계; 상기 잔류하는 포토레지스트 패턴을 제거하기 위한 에싱 및 세정공정을 수행하는 단계를 포함하는 이미지 센서의 제조 방법에 관한 것이다.
딥 임플란트(deep implant), 이미지 센서, 하드 마스크
Description
도 1은 종래에 이미지 센서의 제조방법에 따라 N형 도펀트의 주입을 나타내는 예시도.
도 2는 본 발명의 실시예에 따른 이미지 센서의 제조방법의 순서도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 이미지 센서의 제조방법에 따른 단면도.
<도면의 주요부분에 대한 부호의 설명>
100: 실리콘 기판 110: 게이트 패턴
120: 산화막 130: 질화막
140: 포토레지스트 패턴 150: N형 도펀트
본 발명은 이미지 센서 제조 방법에 관한 것으로, 특히 높은 에너지로 N형 도펀트를 이온주입하는 경우 발생하는 채널링(channeling) 현상을 방지하기 위한 이미지 센서 제조 방법에 관한 것이다.
이미지 센서(image sensor)는 광학적 이미지를 전기적 신호로 변형시키는 소 자로서, 이미지 센서는 크게 CMOS(Complementary Metal-Oxide-Silicon) 이미지 센서와 CCD(Charge Coupled Device) 이미지 센서로 구분될 수 있다. CCD 이미지 센서는 CMOS 이미지 센서에 비하여 광감도(Photo sensitivity) 및 노이즈(noise)에 대한 특성이 우수하나, 고집적화에 어려움이 있고, 전력 소모가 높다. 이에 반하여, CMOS 이미지 센서는 CCD 이미지 센서에 비하여 공정들이 단순하고, 고집적화에 적합하며, 전력 소모가 낮다.
따라서, 최근에는 반도체 소자의 제조 기술이 고도로 발전함에 따라, CMOS 이미지 센서의 제조 기술 및 특성이 크게 향상되어 CMOS 이미지 센서에 대한 연구가 활발히 진행되고 있다. 통상적으로, CMOS 이미지 센서의 화소(pixel)는 빛을 받아들이는 포토 다이오드들과 포토 다이오드들로부터 입력된 영상신호들을 제어하는 CMOS 소자들을 구비한다. 포토 다이오드들에서는 칼라 필터를 통해 입사되는 적색(Red)광, 녹색(Green)광 및 청색(Blue)광의 파장과 세기에 따라 전자(electron)-정공(hole) 쌍이 발생하고, 발생한 전자들의 양에 따라 출력신호가 변화됨으로써 이미지를 감지할 수 있다.
CMOS 이미지 센서와 같은 이미지 센서는 포토다이오드와 같은 광전변환부가 형성되는 화소 영역과 화소 영역에서 검출되는 신호들을 검출하기 위한 주변회로 영역을 구비하고, 주변회로 영역은 화소 영역을 둘러싸도록 위치한다.
이와 같은 CMOS 이미지 센서는 빛에 대한 감도를 높이기 위해서, 포토 다이오드 내부의 공핍(Depletion) 영역이 넓을수록 좋으며, 이를 위하여 도 1에 도시된 바와 같이 높은 에너지로 N형 도펀트(1)를 포토 다이오드가 구비된 반도체 기판 상 의 실리콘 에피층(10)으로 이온 주입하여 저농도 N형 도핑 영역(13)을 깊게 형성해야 한다.
그러나, 높은 에너지로 주입되는 N형 도펀트(1)는 충분히 게이트 패턴(12)을 관통할 수 있으므로, N형 도핑 영역(13)을 깊게 형성할 때 게이트 영역을 완벽하게 보호할 수 없기 때문에, N형 도핑 영역(13)이 게이트 패턴(12)과 중첩하는 영역이 존재하여 채널링(channeling) 현상을 유발하게 된다.
또한, 이와 같은 N형 도핑 영역(13)은 이후 트랜지스터의 소스 영역이 되는데, 중첩하는 영역으로 인해 CMOS 이미지 센서가 동작할 때, 많은 누설 전류(Leakage Current)가 발생하게 되고 화소(Pixel) 사이에 위치하는 트랜지스터의 문턱 전압(Threshold Voltage)도 일정하지 않게 된다.
본 발명은 높은 에너지로 N형 도펀트를 이온주입하는 경우 발생하는 채널링(channeling) 현상을 방지하고 문턱 전압(Threshold Voltage)도 일정하게 유지할 수 있는 이미지 센서의 제조 방법을 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 터널 산화막, ONO(Oxide-Nitride-Oxide), 플로팅 게이트 및 콘트롤 게이트를 포함하는 게이트 패턴을 구비하는 단계; 상기 게이트 패턴을 포함한 반도체 기판상에 산화막과 질화막을 순차적으로 형성하는 단계; 상기 게이트 패턴 위에 형성된 상기 산화막과 질화막을 덮는 포토레지스트 패턴을 구비하는 단계; 상기 포토레지스트 패턴을 이외의 영역에 존재하는 질화막을 식각하고 산화막을 소정 두께까지 식각하여 조절하는 단계; N형 도펀트를 상기 반도체 기판으로 깊게 주입하는 딥 임플란트(deep implant) 공정을 수행하는 단계; 상기 잔류하는 포토레지스트 패턴을 제거하기 위한 에싱 및 세정공정을 수행하는 단계를 포함하는 이미지 센서의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 이미지 센서 제조방법의 순서도이고, 도 3a 내지 도 3c는 본 발명의 실시예에 따른 이미지 센서의 제조방법에 따른 단면도이다.
본 발명의 실시예에 따른 이미지 센서 제조방법은 먼저 반도체 기판(100)상에 터널 산화막, ONO(Oxide-Nitride-Oxide), 플로팅 게이트 및 콘트롤 게이트를 포함하는 게이트 패턴(110)을 형성한다(S201).
이와 같이 게이트 패턴(110)을 반도체 기판(100)상에 형성한 상태에서, 도 3a에 도시된 바와 같이 산화막(120)과 질화막(130)을 게이트 패턴(110)을 포함한 반도체 기판(100)상에 순차적으로 형성한다(S202).
여기서, 산화막(120)은 CVD 방법을 이용하여 1 ~ 10nm의 두께로 증착 형성하고, 질화막(130)은 CVD 방법을 이용하여 10 ~ 300nm의 두께로 증착 형성함으로써, 이후 N형 도펀트의 딥 임프란트(deep implant) 공정에서 산화막(120)과 질화막(130)이 하드 마스크로서 작용할 수 있다. 또한, 질화막(130)의 두께는 이후 수행되는 N형 도펀트의 딥 임플란트 공정의 공정조건에 따라서 10 ~ 300nm 범위 내에서 설정할 수 있다.
산화막(120)과 질화막(130)을 형성한 후, 게이트 패턴(110) 위에 형성된 산화막(120)과 질화막(130) 부분을 덮는 포토레지스트 패턴(140)을 구비한다(S203).
구체적으로, 산화막(120)과 질화막(130)을 포함한 반도체 기판(100)상에 포토레지스트를 0.85 ~ 1.5 ㎛로 도포하고, N형 도펀트의 딥 임플란트 공정이 수행될 영역인 포토 다이오드가 내장된 반도체 기판(100) 영역에 해당하는 포토레지스트를 제거하여, 도 3a에 도시된 바와 같이 게이트 패턴(110)을 덮는 포토레지스트 패턴(140)을 형성한다.
이어서, 도 3b에 도시된 바와 같이 포토레지스트 패턴(140) 이외의 영역의 질화막(130)을 건식 식각 또는 습식 식각을 통해 식각하여 제거하고 산화막(120)을 식각하여 두께를 조절한다(S204).
질화막(130)을 식각하여 제거한 후, 산화막(120)은 20 ~ 100Å의 두께로 남도록 조절하여 식각 등에 의한 손상(damage)을 방지할 수 있다.
산화막(120)을 식각하여 두께를 조절한 후, 도 3c에 도시된 바와 같이 N형 도펀트(150)를 포토 다이오드가 내장된 반도체 기판(100) 영역으로 깊게 주입하는 딥 임플란트 공정을 수행한다(S205).
N형 도펀트를 깊게 주입하는 딥 임플란트 공정은 인(Phosphorous), As(Arsenic) 등의 N형 도펀트를 70 ~ 200keV의 에너지로 포토 다이오드가 내장된 반도체 기판(100) 영역으로 1.5E12 ~ 4E12 atoms/㎠의 도즈량으로 깊게 주입하도록 수행하고, 이때 게이트 패턴(110)에 대해 1 ~ 10nm의 두께로 구비된 산화막(120)과 10 ~ 300nm의 두께로 형성된 질화막(140)은 딥 임플란트 공정에서 하드 마스크로서 작용한다.
따라서, 도 3c에 도시된 바와 같이 N형 도펀트(150)가 포토레지스트 패턴(140)을 관통하여 게이트 패턴(110)으로 주입될지라도 산화막(120)과 질화막(130)에 의해 게이트 패턴(110) 아래의 게이트 폴리로 침투하는 것을 방지할 수 있으므로, 게이트 폴리 채널링이 발생하는 것을 방지할 수 있다.
N형 도펀트를 깊게 주입하는 딥 임플란트 공정을 수행한 후, 게이트 패턴(110)을 덮은 포토레지스트 패턴(140)을 제거하기 위한 에싱 및 세정공정을 수행한다(S206).
물론, 포토레지스트 패턴(140)을 제거하기 위한 에싱 및 세정공정을 수행하기 전에, 추가적으로 습식 식각공정을 수행하여 남아있는 산화막(120)과 질화막(130)을 제거할 수 있다.
이와 같이 본 발명에 따라 N형 도펀트를 깊게 주입하는 딥 임플란트 공정에서 게이트 패턴(110) 상의 산화막(120)과 질화막(130)을 하드 마스크로 사용하여 게이트 패턴(110) 아래에서 발생하는 채널링 현상을 방지하여 이미지 센서의 동작 시, 많은 누설 전류의 발생을 최소화하며 화소 영역 사이에 위치하는 트랜지스터의 문턱 전압도 일정하게 유지할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 딥 임플란트 공정에서 게이트 패턴 상의 산화막과 질화막을 하드 마스크로서 사용하여 게이트 패턴 하부에서 발생하는 게이트 폴리 채널링을 방지하여, 이미지 센서가 동작할 때 많은 누설 전류의 발생을 최소화하고 화소 영역 사이에 위치하는 트랜지스터의 문턱 전압도 일정하게 유지할 수 있으므로 이미지 센서의 성능을 향상시킬 수 있다.
Claims (5)
- 반도체 기판 상의 일부 영역에 게이트 패턴을 형성하는 단계;상기 반도체 기판 상에 상기 게이트 패턴을 덮는 산화막과 질화막을 순차적으로 형성하는 단계;상기 게이트 패턴이 형성된 상기 반도체 기판 상의 일부 영역에 상기 산화막과 질화막을 덮는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴이 형성되지 않은 상기 반도체 기판 상의 일부 영역에 존재하는 질화막과 산화막을 식각하여, 상기 질화막을 제거하고, 상기 산화막의 두께를 조절하는 단계;N형 도펀트를 상기 반도체 기판에 주입하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 산화막과 질화막을 순차적으로 형성하는 단계는CVD 방법을 이용하여 1 ~ 10nm의 두께로 실리콘 산화막을 증착 형성하는 단계; 및CVD 방법을 이용하여 10 ~ 300nm의 두께로 실리콘 질화막을 증착 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 포토레지스트 패턴을 형성하는 단계는상기 반도체 기판상에 포토레지스트를 0.85 ~ 1.5 ㎛로 도포하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 산화막의 두께를 조절하는 단계에서,상기 산화막을 20 ~ 100Å의 두께로 잔류하도록 식각하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 상기 N형 도펀트를 상기 반도체 기판에 주입하는 단계는,상기 N형 도펀트를 70 ~ 200keV의 에너지와 1.5E12 ~ 4E12 atoms/㎠의 도즈량으로 주입하는 이미지 센서의 제조 방법.
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