JP3930256B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にＦＥＴのチャネル領域上に配置された３層構造の中央の層にキャリアをトラップして情報を記憶する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図２３（Ａ）に、従来のフラッシュメモリセルの断面図の一例を示す。ｐ型のシリコン基板７００の表層部に、ｎ型のソース領域７０１及びドレイン領域７０２が形成され、その間にチャネル領域７０３が画定されている。ソース領域７０１及びドレイン領域７０２の表面が、局所酸化膜７０５で覆われている。
【０００３】
チャネル領域７０３の表面上に、下層の酸化シリコン膜７０６Ａ、窒化シリコン膜７０６Ｂ、及び上層の酸化シリコン膜７０６Ｃがこの順番に積層された積層膜（以下、ＯＮＯ膜と呼ぶ）７０６が形成されている。局所酸化膜７０５及びＯＮＯ膜７０６の上に、ゲート電極７０７が形成されている。
【０００４】
次に、図２３（Ａ）に示したフラッシュメモリセルの動作原理について説明する。
【０００５】
書込み時には、ソース領域７０１に印加するソース電圧Ｖｓ及び基板電圧Ｖｓｕｂを０Ｖ、ドレイン領域７０２に印加するドレイン電圧Ｖｄを５Ｖ、ゲート電極７０７に印加するゲート電圧Ｖｇを１０Ｖとする。チャネル領域７０３とドレイン領域７０２との境界の近傍でチャネルホットエレクトロン注入（ＣＨＥ注入）が生じ、窒化シリコン膜７０６Ｂ内に電子がトラップされる。
【０００６】
ソース領域７０１とドレイン領域７０２とに印加する電圧を逆にすることにより、窒化シリコン膜７０６Ｂのうち、チャネル領域７０３とソース領域７０１との境界の近傍の部分に電子をトラップすることができる。これにより、一つのメモリセルで２ビットの情報を記憶することができる。
【０００７】
読出し時には、ドレイン電圧Ｖｄ及び基板電圧Ｖｓｕｂを０Ｖ、ソース電圧Ｖｓを１Ｖ、ゲート電圧Ｖｇを３．３Ｖとする。窒化シリコン膜７０６Ｂ内に電子がトラップされている状態では、チャネル領域７０３の、ドレイン領域７０２側の端部にキャリア濃度分布の反転領域が形成されない。このため、ソースドレイン間に電流が流れない。窒化シリコン膜７０６Ｂ内に電子がトラップされていない状態では、ソースドレイン間にドレイン電流が流れる。なお、ソース領域７０１の近傍においては、ソース領域７０１からチャネル領域７０３内に空乏領域が延びるため、ドレイン電流は、ソース領域７０１側の部分へのキャリアトラップの有無による影響をほとんど受けない。
【０００８】
ソース電圧Ｖｓとドレイン電圧Ｖｄとを逆にすることにより、窒化シリコン膜７０６Ｂのうち、ソース領域７０１とチャネル領域７０３との境界の近傍の部分に電子がトラップされているか否かを検出することができる。
【０００９】
消去時には、基板電圧Ｖｓｕｂを０Ｖ、ソース電圧Ｖｓを５Ｖまたはフローティング状態、ドレイン電圧Ｖｄを５Ｖ、ゲート電圧Ｖｇを−５Ｖとする。バンド間トンネリングにより、ドレイン領域７０２とチャネル領域７０３との境界近傍において、窒化シリコン膜７０６Ｂ内に正孔が注入される。これにより、トラップされていた電子による電荷が中和される。
【００１０】
ソース電圧Ｖｓとドレイン電圧Ｖｄとを逆にすることにより、窒化シリコン膜７０６Ｂのうち、ソース領域７０１とチャネル領域７０３との境界の近傍に正孔を注入することができる。
【００１１】
ＣＨＥ注入により窒化シリコン膜７０６Ｂにトラップされる電子の密度分布は、バンド間トンネリングにより注入される正孔の密度分布に比べて、チャネル領域７０３の中央側に寄っている。チャネル領域７０３の中央寄りに分布する電子による電荷を中和するために、バンド間トンネリングにより、かなり多くの正孔を注入する必要がある。
【００１２】
また、フラッシュメモリセルの書込み消去動作を繰り返すと、窒化シリコン膜７０６Ｂにトラップされる電子の密度分布が、チャネル領域７０３の中央に向かって延びていくと考えられる。このため、書込み消去動作を繰り返すと、正孔の注入による消去のために必要とされる時間が長くなってしまう。
【００１３】
また、書込み時には、ＣＨＥ注入の他に、２次衝突電離ホットエレクトロン注入も発生すると考えられる。２次衝突電離ホットエレクトロン注入が生じると、窒化シリコン膜７０６Ｂのうちチャネル領域７０３の中央部上の領域に、電子がトラップされる。チャネル領域７０３の中央部上の窒化シリコン膜７０６Ｂにトラップされた電子は、バンド間トンネリングによる正孔の注入では引く抜くことができない。このため、書込みと消去とを繰り返すと、しきい値が徐々に上昇してしまう。本願発明者による評価実験では、製造直後には、メモリセルの書込み時及び消去時のしきい値がそれぞれ約３．８Ｖ及び２．５Ｖであったが、１万回の書込みと消去とを繰り返した後のしきい値は、それぞれ約４．６Ｖ及び３．２５Ｖまで上昇した。
【００１４】
図２３（Ｂ）に、特開平９−２５２０５９号公報に開示されたフラッシュメモリセルの断面図を示す。
【００１５】
ｐ型のシリコン基板７１０の表層部に、ｎ型のソース領域７１１及びドレイン領域７１２が形成され、その間にチャネル領域７１４が画定されている。ドレイン領域７１２とシリコン基板７１０との界面に、低濃度のｎ型不純物拡散領域７１３が形成されている。
【００１６】
チャネル領域７１４の表面上にゲート絶縁膜７１５が形成され、その上にゲート電極７１６が形成されている。ゲート絶縁膜７１５及びゲート電極７１６は、ソース領域７１１及びドレイン領域７１２のいずれからも、ある間隔を隔てて配置されている。ゲート電極７１６の、ドレイン領域７１２側の端部が、低濃度の不純物拡散領域７１３の一部と重なる。
【００１７】
ゲート電極７１６の側面、ゲート電極７１６とソース領域７１１との間の基板表面、及びゲート電極７１６とドレイン領域７１２との間の基板表面を、ＯＮＯ膜７１７が覆う。ＯＮＯ膜７１７は、酸化シリコン膜７１７Ａ、窒化シリコン膜７１７Ｂ、及び酸化シリコン膜７１７Ｃの３層構造を有する。ＯＮＯ膜７１７の表面上に、酸化シリコンからなるサイドウォールスペーサ７１８が形成されている。
【００１８】
低濃度の不純物拡散領域７１３が形成されていない場合には、ゲート電極７１６にしきい値電圧以上の電圧を印加しても、ゲート電極７１６とドレイン領域７１２との間の基板の表層部にはチャネルが形成されない。図２３（Ｂ）に示したメモリセルでは、この部分に低濃度のｎ型の不純物拡散領域７１３が配置されているため、ソースドレイン間に電流が流れる。なお、ソース領域７１１側においては、ソース領域７１１からゲート電極７１６の端部まで空乏層が延びるため、低濃度不純物拡散領域を配置する必要はない。
【００１９】
書込み時には、ソース領域７１１に正電圧を印加し、ゲート電極７１６にさらに高い正電圧を印加し、ドレイン領域７１２をフローティング状態にする。アバランシェホットエレクトロン注入により、ソース領域７１１側の窒化シリコン膜７１７Ｂ内に電子がトラップされる。なお、ドレイン領域７１２に０Ｖを印加し、ＣＨＥ注入を利用してもよい。
【００２０】
消去時には、ソース領域７１１に正電圧を印加し、ゲート電極７１６に負電圧を印加する。アバランシェホットホール注入により、ソース領域７１１側の窒化シリコン膜７１７Ｂに正孔がトラップされる。これにより、電荷が中和される。なお、ゲート電圧の絶対値をより大きくしてファウラノルドハイムトンネリング（ＦＮトンネリング）を生じさせ、窒化シリコン膜７１７Ｂ内にトラップされている電子をチャネル領域７１４に引き抜いてもよい。
【００２１】
図２３（Ｂ）に示した従来例では、チャネル領域７１４の中央部に窒化シリコン膜が配置されていない。このため、窒化シリコン膜にトラップされる電子の濃度分布がチャネル領域７１４の中央に向かって延びることを防止できる。ただし、ドレイン領域７１２側に低濃度不純物拡散領域７１３が配置されているため、ドレイン領域７１２側の窒化シリコン膜７１７Ｂに電子を注入することができない。このため、一つのメモリセルで１ビットの情報しか記憶することができない。
【００２２】
図２３（Ｃ）に、図２３（Ｂ）のメモリセルを改良したメモリセルの断面図を示す。図２３（Ｂ）に示したメモリセルでは、サイドウォールスペーサ７１８が酸化シリコンで形成されていたが、図２３（Ｃ）に示したメモリセルでは、サイドウォールスペーサ７２０がポリシリコンで形成されている。このため、ゲート電極７１６とドレイン領域７１０との間の基板の表層部が、サイドウォールスペーサ７２０を介してゲート電極に容量結合する。容量結合によって、ゲート電極７１６とドレイン領域７１２との間にチャネルを形成することができるため、図２３（Ｂ）に示した低濃度の不純物拡散領域７１３は配置されていない。
【００２３】
図２３（Ｃ）に示したメモリセルの書込み及び消去の原理は、図２３（Ｂ）に示したメモリセルの動作原理と同様である。ドレイン領域７１２とチャネル領域７１４との間に、低濃度の不純物拡散領域が配置されていないため、図２３（Ａ）に示したメモリセルと同様に、一つのメモリセルで２ビットの情報を記憶することができる。
【００２４】
【発明が解決しようとする課題】
図２３（Ｃ）に示したメモリセルにおいては、ゲート電極７１６とサイドウォールスペーサ７２０との間のキャパシタ、及びサイドウォールスペーサ７２０とチャネル領域７１４との間のキャパシタによって、ソース領域７１１とゲート電極７１６との間に加わる電圧が分割される。このため、書込み及び消去時に、ゲート電圧を高くしなければならない。ところが、ゲート電圧を高くしすぎると、ゲート絶縁膜７１５が絶縁破壊を起こしてしまう。
【００２５】
また、ゲート電極７１６とサイドウォールスペーサ７２０との間の静電容量、及びサイドウォールスペーサ７２０とチャネル領域７１４との間の静電容量がばらついた場合には、サイドウォールスペーサ７２０とチャネル領域７１４との間に発生する電界強度が変動し、過書込みや過消去が生じてしまう。
【００２６】
本発明の目的は、一つのメモリセルで２ビットの情報を記憶することが可能で、かつ低電圧駆動が可能な半導体装置及びその製造方法を提供することである。
【００２７】
【課題を解決するための手段】
本発明の一観点によると、半導体基板と、前記半導体基板の表面の一部の領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記ゲート電極の側面、及び該ゲート電極の両側の前記半導体基板の表面上に、該側面及び表面に倣うように形成された積層膜であって、少なくとも３層構造を有し、３層の各々が絶縁材料で形成されており、中央の層がその両側の層よりもキャリアをトラップし易い材料で形成されている前記積層膜と、前記積層膜を介して、前記ゲート電極の側面及び前記半導体基板の表面に対向するように配置された導電性材料からなり、頂部が前記ゲート電極の上面及び前記積層膜の頂部よりも高い位置まで突出しているサイドウォールスペーサと、前記サイドウォールスペーサと前記ゲート電極とを電気的に接続する導電性の接続部材であって、前記サイドウォールスペーサの内側の側面のうち、前記積層膜の頂部よりも突出している部分、及び前記ゲート電極の上面に接触している接続部材と、前記半導体基板の表層部のうち、前記半導体基板の表面に平行な第１の方向に関して、前記ゲート電極を挟む領域の各々に形成され、前記積層膜の縁から横方向にある深さまで侵入し、かつ該ゲート電極の縁までは達していない不純物拡散領域と、前記不純物拡散領域の表面上に形成され、前記サイドウォールスペーサの外側の側面に密着した層間絶縁膜とを有し、前記接続部材が、前記層間絶縁膜の上まで延在している半導体装置が提供される。
【００２８】
不純物拡散領域をソース領域及びドレイン領域とするＦＥＴが構成される。ゲート電圧が直接サイドウォールスペーサに印加され、その下のチャネル領域のキャリア濃度が制御される。ＣＨＥ注入等により積層膜にキャリアをトラップすると、しきい値が変動する。キャリアのトラップの有無が、情報の０と１に対応づけられる。しきい値の変動を検出することにより、情報を読み出すことができる。トラップされているキャリアとは反対の電荷を有するキャリアを積層膜に注入することにより、記憶された情報を消去することができる。
【００３３】
【発明の実施の形態】
図１に、本発明の第１の実施例による半導体装置の概略の平面図を示す。シリコン基板の表面内に、ＸＹ直交座標を定義する。
【００３４】
ｐ型シリコン基板の表層部に、相互に平行に配置されたｎ型の複数の不純物拡散領域２が形成されている。不純物拡散領域２の各々はＹ軸に平行な方向に延在する。シリコン基板の表面上に、相互に平行に配置された複数のゲートライン１０が形成されている。ゲートライン１０の各々は、Ｘ軸に平行である。ゲートライン１０と不純物拡散領域２との交差箇所において、両者は相互に電気的に絶縁されている。
【００３５】
相互に隣り合う一対の不純物拡散領域２とゲートライン１０との交差箇所の各々に、電界効果型トランジスタ（ＦＥＴ）２０が配置されている。Ｙ軸に平行な方向に並んだ２つのＦＥＴ２０のチャネル領域の間の表層部に、チャネルストッパ領域５０が配置されている。チャネルストッパ領域５０は、ｐ型の不純物拡散領域であり、その不純物濃度はシリコン基板の不純物濃度よりも高い。チャネルストッパ領域５０は、その両側に配置されている２つのＦＥＴ２０のチャネル領域同士を電気的に絶縁する。
【００３６】
図２に、図１の一点鎖線Ａ２−Ａ２における断面図を示す。ｐ型のシリコン基板１の表層部に、Ｙ軸方向に延在する複数のｎ型不純物拡散領域２が形成されている。不純物拡散領域２の表面上に、酸化シリコンからなる絶縁膜３が形成されている。
【００３７】
相互に隣り合う２つの不純物拡散領域２の間の基板表面上に、酸化シリコンからなるゲート絶縁膜４が形成されている。絶縁膜３は、ゲート絶縁膜４よりも厚い。ゲート絶縁膜４は、その両側の不純物拡散領域２からある間隔を隔てて配置されている。ゲート絶縁膜４の上に、アモルファスシリコンからなるゲート電極５が形成されている。ゲート電極５の側面上及びゲート電極５と不純物拡散領域２との間の基板の表面上に、積層膜（ＯＮＯ膜）６が形成されている。ＯＮＯ膜６は、酸化シリコン膜６Ａ、窒化シリコン膜６Ｂ、及び酸化シリコン膜６Ｃがこの順番に積層された３層構造を有する。ＯＮＯ膜６は、ゲート電極５の側面及び基板表面に倣うように（コンフォーマルに）形成されている。不純物拡散領域２は、ＯＮＯ膜６の縁から横方向にある深さまで侵入しており、ゲート電極５の縁までは達していない。絶縁膜３は、ＯＮＯ膜６と不純物拡散領域２との界面に沿って、不純物拡散領域２の縁よりも浅い位置まで侵入している。
【００３８】
ＯＮＯ膜６の表面上に、アモルファスシリコンからなるサイドウォールスペーサ７が形成されている。サイドウォールスペーサ７は、ＯＮＯ膜６を介してゲート電極５の側面及びシリコン基板１の表面に対向する。
【００３９】
シリコン基板１の上に、Ｘ軸方向に延在するゲートライン１０が形成されている。相互に隣り合う一対の不純物拡散領域２とゲートライン１０との交差箇所に配置されたＦＥＴ２０は、一対の不純物拡散領域２のうち一方をソース領域とし、他方をドレイン領域とする。ゲートライン１０は、タングステンシリサイド（ＷＳｉ）もしくはタングステン（Ｗ）で形成され、対応するＦＥＴ２０のゲート電極５とサイドウォールスペーサ７とを電気的に接続する。さらに、ゲートライン１０は、Ｘ軸方向に一列に配列した複数のＦＥＴ２０のゲート電極５同士を電気的に接続する。ゲートライン１０と不純物拡散領域２との交差箇所において、両者は絶縁膜３により相互に絶縁される。
【００４０】
図３に、図１及び図２に示した半導体装置の部分破断斜視図を示す。シリコン基板１の表面上にフィールド酸化膜２５が形成され、活性領域が画定されている。不純物拡散領域２及びＦＥＴ２０は、この活性領域内に配置される。相互に隣り合うゲートライン１０の間の領域においては、ゲート電極５及びサイドウォールスペーサ７が除去されている。ＯＮＯ膜６は、ゲートライン１０の間の領域にも残されている。
【００４１】
ゲートライン１０の端部は、フィールド酸化膜２５の上まで延在している。ゲートライン１０の各々の端部は、ゲートライン１０を覆う層間絶縁膜に設けられたビアホール内のプラグ２６を介して、上層の配線２７に接続されている。不純物拡散領域２の各々は、層間絶縁膜に設けられたビアホール内のプラグ２８を介して、上層の配線２９に接続されている。
【００４２】
図４に、上記第１の実施例による半導体装置の等価回路図を示す。ワードライン１０（ｉ）、ビットライン２（ｊ）、及びＦＥＴ２０（ｉ，ｊ）が、それぞれ図１〜図３に示したゲートライン１０、不純物拡散領域２、及びＦＥＴ２０に対応する。ビットライン２（ｊ）の延在する方向に平行に、複数のメインライン４１（ｈ）が設けられている。
【００４３】
ｉ行ｊ列目のＦＥＴ２０（ｉ，ｊ）のゲート電極が、ワードライン１０（ｉ）に接続され、ソース領域がビットライン２（ｊ）に接続され、ドレイン領域がビットライン２（ｊ＋１）に接続されている。ビットライン２（ｊ）は、ＦＥＴ４２（ａ，ｈ）を介してメインライン４１（ｈ）に接続され、ビットライン２（ｊ＋１）は、ＦＥＴ４２（ｃ，ｈ＋１）を介してメインライン４１（ｈ＋１）に接続されている。ビットライン２（ｊ＋２）は、ＦＥＴ４２（ｂ，ｈ）を介してメインライン４１（ｈ）に接続され、ビットライン２（ｊ＋３）は、ＦＥＴ４２（ｄ，ｈ＋１）を介してメインライン４１（ｈ＋１）に接続されている。
【００４４】
ＦＥＴ４２（ａ，ｈ）、ＦＥＴ４２（ｂ，ｈ）、ＦＥＴ４２（ｃ，ｈ＋１）、及びＦＥＴ４２（ｄ，ｈ＋１）のゲート電極は、それぞれセレクトゲート線４０ａ，４０ｂ，４０ｃ，４０ｄに接続されている。セレクトゲート線４０ａと４０ｂとの一方、セレクトゲート線４０ｃと４０ｄとの一方、及び１本のワードライン１０（ｉ）を選択することにより、行列状に配置された複数のＦＥＴ２０（ｉ，ｊ）から１つのＦＥＴを選択することができる。
【００４５】
例えば、セレクトゲート線４０ａ、４０ｃ、及びワード線１０（ｉ）を選択すると、ＦＥＴ２０（ｉ，ｊ）が選択される。このとき、メインライン４１（ｈ）に印加された電圧がＦＥＴ４２（ａ，ｈ）を介してＦＥＴ２０（ｉ，ｊ）のソース領域に印加される。また、メインライン４１（ｈ＋１）に印加された電圧が、ＦＥＴ４２（ｃ，ｈ＋１）を介してＦＥＴ２０（ｉ，ｊ）のドレイン領域に印加される。なお、ここでは、ＦＥＴ２０（ｉ，ｊ）のソース及びドレイン領域のうち、番号の小さなビットライン２（ｊ）に接続されている方をソース領域と呼び、番号の大きなビットライン２（ｊ＋１）に接続されている方をドレイン領域と呼ぶこととする。
【００４６】
次に、図５〜図８を参照して、第１の実施例による半導体装置の製造方法について説明する。
【００４７】
図５（Ａ）に示すｐ型シリコン基板１の表面上に、ＬＯＣＯＳ法により図３に示したフィールド酸化膜２５を形成する。熱酸化の温度は９００〜１１００℃であり、フィールド酸化膜２５の厚さは２００〜５００ｎｍである。なお、図５〜図８の各図には、フィールド酸化膜２５は現れていない。
【００４８】
温度８００〜１１００℃でシリコン基板１の表面を酸化することにより、活性領域上に厚さ５〜１０ｎｍのゲート絶縁膜４を形成する。なお、この工程で形成されるゲート絶縁膜４は、メモリセル以外の周辺のトランジスタのゲート絶縁膜を兼ねる。
【００４９】
ゲート絶縁膜４の表面上に、厚さ５０〜１００ｎｍのアモルファスシリコン膜を形成し、このアモルファスシリコン膜をパターニングすることにより、ゲート電極５を残す。ゲート電極５にはリン（Ｐ）がドープされ、ｎ型導電性が付与されている。この状態では、ゲート電極５は、図３に示した複数のゲートライン１０の間の領域にも残されており、Ｙ軸方向に延在している。
【００５０】
アモルファスシリコン膜の成長は、化学気相成長（ＣＶＤ）により行われ、成長中にリン（Ｐ）がドープされる。ドープされるリンの濃度は、２×１０20〜３×１０21ｃｍ-3である。アモルファスシリコン膜のエッチングは、ＨＣｌとＯ2との混合ガスを用いた反応性イオンエッチング（ＲＩＥ）により行うことができる。エッチング時に、周辺のトランジスタ領域はレジストパターンで覆われ、アモルファスシリコン膜が残される。
【００５１】
図５（Ｂ）に示すように、フッ酸処理を行い、ゲート電極５で覆われていない領域のゲート絶縁膜４を除去する。隣り合う一対のゲート電極５の間に、シリコン基板１の表面が露出する。
【００５２】
図６（Ｃ）に示すように、基板全面上に、酸化シリコン膜６Ａ、窒化シリコン膜６Ｂ、及び酸化シリコン膜６Ｃを順番に形成する。この３層が、ＯＮＯ膜６を構成する。酸化シリコン膜６Ａは、基板温度８００〜１１００℃で基板表面を熱酸化することにより形成される。酸化シリコン膜６Ａの厚さは５〜１０ｎｍである。
【００５３】
窒化シリコン膜６Ｂは、成長温度６００〜８００℃としたＣＶＤにより形成することができる。酸化シリコン膜６Ｃは、この窒化シリコン膜の表層部を、温度１０００〜１１００℃でウェット酸化することにより形成される。成長直後の窒化シリコン膜の厚さは１２〜１６ｎｍであり、この窒化シリコン膜を酸化することによって形成される酸化シリコン膜６Ｃの厚さは５〜１０ｎｍである。なお、ＣＶＤで成長させる窒化シリコン膜を薄くし、その上にＣＶＤにより酸化シリコン膜６Ｃを成長させてもよい。
【００５４】
図６（Ｄ）の状態に至るまでの工程を説明する。基板全面を覆うように、厚さ５０〜１００ｎｍのノンドープのポリシリコン膜をＣＶＤにより成長させる。このポリシリコン膜を異方性エッチングし、ＯＮＯ膜６の表面のうちゲート電極５の側面に沿った領域上にサイドウォールスペーサ７を残す。ポリシリコン膜のエッチングは、ＨＣｌとＯ2との混合ガスを用いたＲＩＥにより行うことができる。
【００５５】
図７（Ｅ）に示すように、酸化シリコン膜６Ｃ及び窒化シリコン膜６Ｂの露出した部分をエッチングする。ゲート電極５の上面及びシリコン基板１の表面の上に、酸化シリコン膜６Ａが露出する。酸化シリコン膜６Ｃと窒化シリコン膜６Ｂとのエッチングは、ＣＦ4とＣＨＦ3とＯ2との混合ガスを用いたＲＩＥにより行うことができる。この条件では、窒化シリコン膜のエッチングレートが酸化シリコン膜のエッチングレートに比べて十分速いため、最下層の酸化シリコン膜６Ａを再現性よく残すことができる。サイドウォールスペーサ７の厚さによって、ゲート電極５の両脇の基板表面を覆うＯＮＯ膜６の幅が決定される。
【００５６】
図７（Ｆ）に示すように、ゲート電極５及びサイドウォールスペーサ７をマスクとして、シリコン基板１の表層部に砒素（Ａｓ）イオンを注入する。このイオン注入は、加速エネルギ５０〜９０ｋｅＶ、ドーズ量２×１０15〜５×１０15ｃｍ-2の条件で行われる。これにより、不純物拡散領域２が形成される。このとき、サイドウォールスペーサ７の頂部近傍及びゲート電極５の表層部にもＡｓが注入される。周辺のトランジスタ領域はゲート電極５と同時に成膜されたポリシリコン膜で覆われているため、この領域にはＡｓが注入されない。
【００５７】
図８（Ｇ）に示すように、温度８００〜１０００℃でシリコン基板１の表面を局所的にウェット酸化する。不純物拡散領域２の表面上に、酸化シリコンからなる厚さ４０〜６０ｎｍの絶縁膜３が形成される。なお、サイドウォールスペーサ７の表面にも酸化シリコン膜７ａが形成される。また、ゲート電極５の上面に残されていた酸化シリコン膜６Ａがより厚くなる。Ａｓが注入された領域の酸化速度は、Ａｓが注入されていない領域の酸化速度の４〜８倍である。
【００５８】
ウェット酸化時に、不純物拡散領域２内のＡｓ原子が横方向に拡散し、不純物拡散領域２が、窒化シリコン膜６Ｂの下に侵入する。また、絶縁膜３の縁には、窒化シリコン膜６Ｂの下に潜り込んだバーズビークが形成される。ただし、バーズビークの先端は、不純物拡散領域２の先端までは達しない。
【００５９】
図８（Ｈ）に示すように、フッ酸を用いて、ゲート電極５の上面及びサイドウォールスペーサ７の表面に形成された酸化シリコン膜を除去する。
【００６０】
図２に示した状態までの工程を説明する。基板の全面を覆うように、ＷＳｉもしくはＷからなる厚さ１００〜１５０ｎｍの導電膜をＣＶＤにより形成する。この導電膜の表面上に、図１に示したゲートライン１０に対応するレジストパターンを形成する。このレジストパターンに覆われていない領域の導電膜、ゲート電極５、サイドウォールスペーサ７をエッチングする。このエッチングは、ＨＣｌとＯ2との混合ガスを用いたＲＩＥにより行うことができる。このエッチングにより、周辺のトランジスタのゲート電極も同時にパターニングされる。エッチング後、レジストパターンを除去する。
【００６１】
図３に示したように、隣り合う２本のゲートライン１０の間の領域に、ゲート絶縁膜４及び絶縁膜３が露出する。ゲートライン１０をマスクとして、露出したゲート絶縁膜４の下の表層部に、ボロン（Ｂ）イオンを注入する。このイオン注入は、加速エネルギ５０〜８０ｋｅＶ、ドーズ量３×１０12〜１×１０13ｃｍ-2の条件で行われる。Ｙ軸方向に並んだ２つのＦＥＴ２０のチャネル領域の間に、ボロンが注入されたチャネルストッパ領域５０が形成される。
【００６２】
図２に示した第１の実施例による半導体装置の動作原理は、図２３（Ａ）に示した従来の半導体装置の動作原理と同様である。以下、図２３（Ａ）〜（Ｃ）に示した従来の半導体装置と比較しつつ、第１の実施例による半導体装置の有する効果について説明する。
【００６３】
図２３（Ａ）に示した従来例では、ＣＨＥ注入される電子の分布が、バンド間トンネリングにより注入される正孔の分布に比べて、チャネル領域７０３の中央側に寄っていた。また、２次衝突電離ホットエレクトロン注入の発生により、チャネル領域７０３の中央近傍の窒化シリコン膜７０６Ｂ内に電子がトラップされる場合があった。
【００６４】
これに対し、図２に示した第１の実施例では、チャネル領域の中央近傍には窒化シリコン膜６Ｂが配置されておらず、チャネル領域とドレイン領域２との境界の近傍にのみ窒化シリコン膜６Ｂが配置されている。このため、ＣＨＥ注入される電子の分布が、バンド間トンネリングにより注入される正孔の分布と、ほぼ重なる。このため、消去時に、窒化シリコン膜６Ｂにトラップされている電子による電荷を、正孔の注入により容易に中和することができる。また、２次衝突電離ホットエレクトロンが発生したとしても、チャネル領域の中央近傍に電子がトラップされることはない。
【００６５】
書込み消去動作を繰り返しても、窒化シリコン膜６Ｂ中に電子が蓄積されていかないため、書込み及び消去動作のしきい値の上昇を防止することができる。
【００６６】
図２３（Ｂ）に示した半導体装置では、ドレイン側がＬＤＤ構造にされているため、１つのメモリセルで１ビットの情報しか記憶できなかった。これに対し、図２に示した第１の実施例では、ＦＥＴ２０の左側と右側の双方のＯＮＯ膜６の窒化シリコン膜６Ｂ中に、相互に独立に電子を蓄積することにより、２ビットの情報を記憶することができる。
【００６７】
図２３（Ｃ）に示した半導体装置では、ゲート電極７１６とサイドウォールスペーサ７２０とからなるキャパシタ、及びサイドウォールスペーサ７２０とチャネル領域７１４とからなるキャパシタが直列に接続された回路を介して、ゲート電圧がＯＮＯ膜７１７の下のチャネル領域に印加される。このため、書込み及び消去時に、比較的高いゲート電圧が必要であった。
【００６８】
これに対し、図２に示した第１の実施例では、ゲート電極５が、ゲートライン１０を介してサイドウォールスペーサ７に接続されている。このため、ゲート電圧が、サイドウォールスペーサ７に直接印加される。従って、書込み及び消去のためのゲート電圧を下げることができる。
【００６９】
次に、図９〜図１４を参照して、本発明の第２の実施例について説明する。第２の実施例による半導体装置の基板面内の配置は、図１に示した第１の実施例による半導体装置の配置と同様である。図９〜図１２は、図１の一点鎖線Ａ２−Ａ２における断面図に対応し、図１３及び図１４は、図１の一点鎖線Ａ１３−Ａ１３における断面図に対応する。以下、第２の実施例による半導体装置の製造方法について説明する。
【００７０】
図９（Ａ）の状態に至るまでの工程を説明する。ｐ型のシリコン基板１０１の表面に形成された厚さ１００〜３００ｎｍの素子分離絶縁膜により活性領域が画定されている。この素子分離絶縁膜は、例えばシャロートレンチアイソレーション（ＳＴＩ）構造を有する。
【００７１】
基板表面を、温度８００〜１１００℃で熱酸化することにより、活性領域上に厚さ５〜１０ｎｍの酸化シリコン膜を形成する。この酸化シリコン膜上に、ＣＶＤにより厚さ５０〜１００ｎｍのアモルファスシリコン膜を形成する。このアモルファスシリコン膜には、成長中に、濃度が２×１０20〜３×１０21ｃｍ-3になるようにリンがドープされる。アモルファスシリコン膜の上に、厚さ８０〜１２０ｎｍの窒化シリコン膜をＣＶＤにより成長させる。
【００７２】
酸化シリコン膜、アモルファスシリコン膜、及び窒化シリコン膜をパターニングし、酸化シリコンからなるゲート絶縁膜１０４、アモルファスシリコンからなるゲート電極１０５、及び窒化シリコンからなるゲート上部膜１０６がこの順番に積層された複数の積層構造を残す。この積層構造の各々は、図１のＹ軸方向に延在する。窒化シリコン膜のエッチングは、ＣＦ4とＣＨＦ3とＯ2との混合ガスを用いたＲＩＥで行われる。アモルファスシリコン膜のエッチングは、ＨＣｌとＯ2との混合ガスを用いたＲＩＥで行われる。酸化シリコン膜のパターニングは、レジストパターンを剥離した後、ゲート電極１０５をマスクとし、フッ酸を用いてウェットエッチングすることにより行われる。なお、メモリセル以外の周辺のトランジスタ領域は、アモルファスシリコン膜及び窒化シリコン膜で覆われている。
【００７３】
図９（Ｂ）に示すように、基板全面上にＯＮＯ膜１１０を形成する。最下層の酸化シリコン膜１１０Ａは、温度８００〜１１００℃で熱酸化することにより形成される。窒化シリコンからなるゲート上部膜１０６の表面はほとんど酸化されないため、酸化シリコン膜１１０Ａは、主としてゲート電極１０５及びシリコン基板１０１の露出した表面上に形成される。
【００７４】
中央の窒化シリコン膜１１０Ｂは、成長温度６００〜８００℃の条件でＣＶＤにより形成される。最上層の酸化シリコン膜１１０Ｃは、この窒化シリコン膜の表層部を、温度１０００〜１１００℃でウェット酸化することにより形成される。ウェット酸化前の窒化シリコン膜の厚さは１２〜１６ｎｍであり、酸化シリコン膜１１０Ｃの厚さは５〜１０ｎｍである。
【００７５】
図１０（Ｃ）に示すように、ＯＮＯ膜１１０の表面上に、ＣＶＤにより厚さ５０〜１００ｎｍのノンドープのポリシリコン膜１１１を形成する。
【００７６】
図１０（Ｄ）に示した状態に至るまでの工程を説明する。ポリシリコン膜１１１を異方性エッチングし、ＯＮＯ膜１１０の表面のうちゲート電極１０５及びゲート上部膜１０６の側面に対応する領域上に、サイドウォールスペーサ１１１ａを残す。ＣＦ4とＣＨＦ3とＯ2との混合ガスを用いたＲＩＥにより、上層の酸化シリコン膜１１０Ｃと中央の窒化シリコン膜１１０Ｂとを除去する。ゲート電極１０５及びゲート上部膜１０６の側面上には、３層構造のＯＮＯ膜１１０が残る。
【００７７】
図１１（Ｅ）に示すように、ゲート電極１０５、ゲート上部膜１０６、サイドウォールスペーサ１１１ａ、及びＯＮＯ膜１１０をマスクとして、シリコン基板１０１の表層部に、Ａｓイオンを注入する。このイオン注入は、加速エネルギ５０〜９０ｋｅＶ、ドーズ量２×１０15〜５×１０15ｃｍ-2の条件で行われる。このイオン注入により、ｎ型の不純物拡散領域１１２が形成される。この不純物拡散領域１１２は、図１に示した不純物拡散領域２に対応する。周辺トランジスタ領域は、アモルファスシリコン膜及び窒化シリコン膜で覆われているため、この領域の基板表層部には、Ａｓイオンが注入されない。
【００７８】
図１１（Ｆ）に示した状態に至るまでの工程を説明する。テトラエチルオルソシリケート（ＴＥＯＳ）を用いたＣＶＤにより、基板全面上に厚さ５００〜１０００ｎｍの絶縁膜を形成する。この絶縁膜を、ゲート上部膜１０６の上面が露出するまで化学機械研磨する。このとき、ゲート上部膜１０６が、研磨停止層として働く。
【００７９】
図１２（Ｇ）に示すように、ゲート上部膜１０６及びＯＮＯ膜１１０の一部をエッチングし、ゲート電極１０５の上面、及びサイドウォールスペーサ１１１ａのうちゲート電極１０５の上面よりも上に突出した部分の内側の側面を露出させる。窒化シリコンからなるゲート上部膜１０６及び窒化シリコン膜１１０Ｂのエッチングは、熱リン酸を用いたウェット処理により行われる。サイドウォールスペーサ１１１ａの側面上の酸化シリコン膜１１０Ｃは、フッ酸を用いたウェット処理により除去される。
【００８０】
図１２（Ｈ）に示すように、ＷＳｉもしくはＷからなる厚さ１００〜１５０ｎｍの導電膜を、ＣＶＤにより形成する。レジストパターン１１７を用いて、この導電膜をパターニングすることにより、ゲートライン１１６を残す。ゲートライン１１６は、図１に示したゲートライン１０に対応する。ゲートライン１１６は、ゲート電極１０５の上面とサイドウォールスペーサ１１１ａの突出部の内側の側面に接触し、ゲート電極１０５とサイドウォールスペーサ１１１ａとを電気的に接続する。層間絶縁膜１１５が、ゲートライン１１６を不純物拡散領域１１２から絶縁する。なお、周辺トランジスタ領域においては、アモルファスシリコン膜と、ＷＳｉもしくはＷからなる導電膜との２層構造のゲート電極が形成される。
【００８１】
図１３（Ｉ）は、ゲートライン１１６の残されていない部分の断面図（図１の一点鎖線Ａ１３−Ａ１３における断面図に対応）を示す。なお、ゲートライン１１６の上には、レジストパターン１１７が残されている。
【００８２】
図１３（Ｊ）に示すように、層間絶縁膜１１５を、その上面からある深さまでエッチングする。残された層間絶縁膜１１５ａの厚さは、３０〜５０ｎｍである。この層間絶縁膜１１５ａは、周辺トランジスタのソース及びドレイン領域の表面上に金属シリサイド膜を形成する際に、不純物拡散領域１１２の表面上に金属シリサイド膜が形成されないようにするための保護膜として働く。
【００８３】
図１４（Ｋ）に示すように、ＨＣｌとＯ2との混合ガスを用いたＲＩＥにより、ゲート電極１０５及びサイドウォールスペーサ１１１ａをエッチングする。このとき、図１２（Ｈ）に示したレジストパターン１１７が、ゲートライン１１６を保護している。ゲート電極１０５及びサイドウォールスペーサ１１１ａをエッチングした後、レジストパターン１１７を剥離する。
【００８４】
図１４（Ｌ）に示すように、ボロンイオンを注入し、シリコン基板１０１の表層部にｐ型のチャネルストッパ領域１１８を形成する。このイオン注入は、加速エネルギ５０〜８０ｋｅＶ、ドーズ量３×１０12〜１×１０13ｃｍ-2の条件で行われる。図１２（Ｈ）に示したゲートライン１１６の下の基板表層部には、ボロンは注入されない。
【００８５】
不純物拡散領域１１２のＡｓのドーズ量は２×１０15〜５×１０15ｃｍ-2であり、ボロンのドーズ量の約１００倍である。このため、不純物拡散領域１１２は、ボロンのイオン注入の影響をほとんど受けない。
【００８６】
第２の実施例の場合も、第１の実施例の場合と同様に、図１２（Ｈ）に示したように、メモリセルを構成する各ＦＥＴのチャネル領域の中央部に窒化シリコン膜が配置されていない。このため、第１の実施例の場合と同様の効果が得られる。また、第２の実施例の場合には、ＯＮＯ膜１１０の下にバーズビークが入り込まない。このため、書込み及び消去特性の向上が期待される。
【００８７】
次に、図１５〜図１７を参照して、本発明の第３の実施例について説明する。第３の実施例による半導体装置の基板面内の配置は、図１に示した第１の実施例による半導体装置の配置と同様である。図１５及び図１６の各図は、図１の一点鎖線Ａ２−Ａ２における断面内の一つのＦＥＴの断面に対応し、図１７は、一点鎖線Ａ１３−Ａ１３における断面内の一つのチャネルストッパ領域の断面に対応する。以下、第３の実施例による半導体装置の製造方法について説明する。
【００８８】
図１５（Ａ）に示した状態に至るまでの工程を説明する。ｐ型シリコン基板２０１の表面上に、フィールド酸化膜を形成し、活性領域を画定する。活性領域の表面上に、ＯＮＯ膜を形成する。ＯＮＯ膜の形成方法は、第１の実施例における図６（Ｃ）に示したＯＮＯ膜６の形成方法と同様である。
【００８９】
ＯＮＯ膜の表面上に、紙面に垂直な方向（図１のＹ軸方向に対応）に延在する複数のレジストパターン２１０を形成する。図１の相互に隣り合う２本の不純物拡散領域２の間に、一対のレジストパターン２１０が配置される。一対のレジストパターン２１０の間隔は、フォトリソグラフィ工程における最小抜き幅に設定される。レジストパターン２１０をマスクとして、ＯＮＯ膜の最上層の酸化シリコン膜と中央の窒化シリコン膜をエッチングする。レジストパターン２１０の下に、酸化シリコン膜２０２Ａ、窒化シリコン膜２０２Ｂ、及び酸化シリコン膜２０２Ｃが積層されたＯＮＯ膜２０２が残る。レジストパターン２１０の配置されていない領域のシリコン基板２０１の表面上には、酸化シリコン膜２０２Ａのみが残る。
【００９０】
シリコン基板２０１の表面に対して斜めの方向からＡｓをイオン注入する。このとき、２つのレジストパターン２１０の間の基板表面が、一方のレジストパターン２１０の陰になり、この領域にＡｓが注入されないようにイオンビームを傾ける。イオンビームに晒された基板表層部に、Ａｓの注入された不純物拡散領域２０３が形成される。
【００９１】
図１５（Ｂ）に示すように、イオンビームの軸を、図１５（Ａ）の工程で行ったイオン注入のイオンビーム軸とは反対側に傾け、再度Ａｓイオンを注入する。この２回のイオン注入の各々は、加速エネルギ５０〜９０ｋｅＶ、ドーズ量１×１０15〜２．５×１０15ｃｍ-2の条件で行われる。一対のレジストパターン２１０の外側の基板表面層の各々に、Ａｓの注入された不純物拡散領域２０３が形成される。不純物拡散領域２０３の各々の縁は、レジストパターン２１０の縁と一致するか、またはレジストパターン２１０の縁よりも内側まで侵入する。
【００９２】
図１５（Ｃ）に示すように、レジストパターン２１０をマスクとして、酸化シリコン膜２０２Ａの露出した部分をエッチングする。エッチング後、レジストパターン２１０を剥離する。その後、メモリセル部をレジストパターンで覆い、周辺トランジスタ領域のＯＮＯ膜２０２を除去する。ＯＮＯ膜の除去後、レジストパターンを剥離する。
【００９３】
図１６（Ｄ）に示す状態までの工程を説明する。シリコン基板２０１の露出した表層部を、温度８００〜１１００℃で熱酸化する。これにより、ＯＮＯ膜２０２の間の領域に、厚さ５〜１０ｎｍのゲート絶縁膜２０４が形成される。Ａｓの注入された領域の酸化速度は、Ａｓの注入されていない領域の酸化速度の６〜８倍程度である。このため、不純物拡散領域２０３の表層部には、酸化シリコンからなる厚さ４０〜６０ｎｍの絶縁膜２０５が形成される。絶縁膜２０５の端部には、ＯＮＯ膜２０２の下に潜り込んだバーズビークが形成される。ゲート絶縁膜２０４は薄いため、この端部にはバーズビークが形成されない。なお、この熱酸化により、窒化シリコン膜２０２Ｂの表面も薄く酸化される。
【００９４】
図１６（Ｅ）に示す状態までの工程を説明する。基板の全面上に、ＣＶＤにより厚さ１００〜１５０ｎｍのアモルファスシリコン膜を形成し、その上にＣＶＤにより厚さ１００〜１５０ｎｍのＷＳｉ膜を形成する。アモルファスシリコン膜には、成長中に、濃度が２×１０20〜３×１０21ｃｍ-3になるように、リンがドープされる。
【００９５】
アモルファスシリコン膜とＷＳｉ膜との２層をパターニングし、ゲートライン２０６を残す。ゲートライン２０６は、図１に示したゲートライン１０に対応する。この２層のエッチングは、ＨＣｌとＯ2との混合ガスを用いたＲＩＥにより行われる。ゲートライン２０６は、ＦＥＴのゲート電極を兼ね、一対の不純物拡散領域２０３が、それぞれソース領域及びドレイン領域となり、酸化シリコン膜２０２Ａがゲート絶縁膜となる。
【００９６】
このＦＥＴにおいては、ゲート絶縁膜の上面を、ソース領域側の第１の領域、ドレイン領域側の第２の領域、及び第１の領域と第２の領域とに挟まれた第３の領域に区分したとき、窒化シリコン膜２０２Ｂが、第１の領域上と第３の領域上とに配置される。この窒化シリコン膜２０２Ｂが、酸化シリコン膜２０２Ｃで被覆されており、電子をトラップする。
【００９７】
図１７（Ｆ）は、相互に隣り合う２本のゲートライン２０６の間の断面（図１の一点鎖線Ａ１３−Ａ１３における断面に対応）を示す。ゲートライン２０６を残すときのレジストパターンをマスクとして、ボロンイオンを注入することにより、チャネルストッパ領域２０７を形成する。
【００９８】
第３の実施例においても、第１の実施例の場合と同様に、図１６（Ｅ）に示したように、各ＦＥＴのチャネル領域の中央部に窒化シリコン膜が配置されていない。このため、第１の実施例による半導体装置と同様の効果が期待される。
【００９９】
次に、図１８〜図１９を参照して、本発明の第４の実施例による半導体装置ついて説明する。第４の実施例による半導体装置の基板面内の配置は、図１に示した第１の実施例による半導体装置の配置と同様である。図１９の各図は、図１の一点鎖線Ａ２−Ａ２における断面内の１つのＦＥＴの部分に対応し、図２０は、一点鎖線Ａ１３−Ａ１３における断面内の１つのチャネルストッパ領域の部分に対応する。
【０１００】
図１８（Ａ）に示した状態に至るまでの工程を説明する。図１５（Ａ）を参照して説明した工程と同様の工程を経て、ｐ型のシリコン基板３０１の表面上にＯＮＯ膜３０５、レジストパターン３３０が形成される。ただし、図１５（Ａ）では、レジストパターン２１０が図１のＹ軸方向に延在していたが、図１８（Ａ）においては、レジストパターン３３０は、図１のＹ軸方向に延在するとともに、チャネルストッパ領域５０に対応する領域をも覆う。ＯＮＯ膜の上層の酸化シリコン膜３０５Ｃ及び中央の窒化シリコン膜３０５Ｂは、レジストパターン３３０の下にのみ残されており、下層の酸化シリコン膜３０５Ａはシリコン基板３０１の全表面を覆う。
【０１０１】
レジストパターン３３０をマスクとして、シリコン基板３０１の表層部にＡｓイオンを注入する。このイオン注入は、加速エネルギ５０〜９０ｋｅＶ、ドーズ量２×１０15〜５×１０15ｃｍ-2の条件で行われる。一対のレジストパターン３３０の外側の表層部に不純物拡散領域３０２が形成され、一対のレジストパターン３３０に挟まれた表層部に中間領域３０３が形成される。不純物拡散領域３０２は、図１のＹ軸方向に延在するが、中間領域３０３は、ＦＥＴの各々に対応して離散的に分布する。イオン注入後、レジストパターン３３０を剥離する。
【０１０２】
図１８（Ｂ）に示す状態に至るまでの工程を説明する。メモリセル領域をレジストパターンで覆い、周辺トランジスタ領域のＯＮＯ膜３０５を除去する。その後、メモリセル領域を覆っていたレジストパターンを剥離する。
【０１０３】
温度８００〜１１００℃で基板表面を熱酸化する。Ａｓの注入されていない周辺トランジスタ領域に、厚さ５〜１０ｎｍのゲート絶縁膜が形成される。Ａｓが注入されているメモリセル領域においては、酸化速度が速いため、ＯＮＯ膜３０５で覆われていない領域に、厚さ４０〜６０ｎｍの絶縁膜３０６が形成される。このとき、注入されたＡｓ原子が拡散し、不純物拡散領域３０２及び中間領域３０３が横方向に広がる。絶縁膜３０６の端部にバーズビークが形成されるが、その先端は、不純物拡散領域３０２や中間領域３０３の縁よりも浅い位置までしか達しない。なお、この熱酸化により、窒化シリコン膜３０５Ｂの側面も薄く酸化される。
【０１０４】
図１８（Ｃ）に示すように、基板上にゲートライン３１０を形成する。ゲートライン３１０は、図１に示したゲートライン１０に対応し、図１６（Ｅ）に示したゲートライン２０６の形成方法と同様の方法で形成される。
【０１０５】
図１９（Ｄ）は、相互に隣り合う２本のゲートライン３１０の間の断面（図１の一点鎖線Ａ１３−Ａ１３における断面に対応）を示す。ゲートライン３１０をパターニングするときのレジストパターンをマスクとして、ボロンをイオン注入することにより、チャネルストッパ領域３０７を形成する。
【０１０６】
第４の実施例の場合には、図１８（Ｃ）に示した左側の不純物拡散領域３０２がソース領域となり、右側の不純物拡散領域がドレイン領域となる。次に、図１８（Ｃ）及び図２０を参照して、上記第４の実施例による半導体装置の動作原理について説明する。
【０１０７】
ＣＨＥ注入によって、ＯＮＯ膜３０５の窒化シリコン膜３０５Ｂ内に電子をトラップすることにより、書込みが行われる。バンド間トンネリングによって窒化シリコン膜３０５Ｂ中に正孔を注入することにより、消去が行われる。ソース領域側のＯＮＯ膜とドレイン領域側のＯＮＯ膜に、独立に電子をトラップさせることにより、一つのメモリセルで２ビットの情報を記憶することができる。
【０１０８】
図２０（Ａ）は、一つのメモリセルの断面図を示す。ソース領域３０２Ｓ、ドレイン領域３０２Ｄ、中間領域３０３、ソース領域３０２Ｓと中間領域３０３との間のＯＮＯ膜３０５Ｓ、ドレイン領域３０２Ｄと中間領域３０３との間のＯＮＯ膜３０５Ｄ、及びゲートライン３１０を含んでメモリセルが構成される。
【０１０９】
図２０（Ｂ）は、図２０（Ａ）に示したメモリセルの、ソース電圧を０Ｖ、ドレイン電圧を２Ｖとした場合の電流特性のシミュレーション結果を示す。横軸はゲート電圧を単位「Ｖ」で表し、縦軸はドレイン電流を単位「Ａ」で表す。曲線ａは、ドレイン領域側のＯＮＯ膜３０５Ｄに電子がトラップされている状態、曲線ｂは、ソース領域側のＯＮＯ膜３０５Ｓに電子がトラップされている状態、曲線ｃは、いずれのＯＮＯ膜にも電子がトラップされていない状態における電流を示す。
【０１１０】
例えば、０と１との判定電流を１×１０-6Ａとした場合、曲線ａの状態と曲線ｂの状態とを、十分なマージンをもって識別することができる。すなわち、ドレイン領域側のＯＮＯ膜３０５Ｄに電子がトラップされているかいないかに関わらず、ソース領域側のＯＮＯ膜３０５Ｓに電子がトラップされているかいないかを識別することができる。ソース電圧とドレイン電圧とを逆にすると、ドレイン領域側のＯＮＯ膜に電子がトラップされているかいないかを識別することができる。
【０１１１】
第４の実施例の場合には、図１８（Ｃ）に示したように、チャネル領域の中央部にｎ型の中間領域３０３が配置されている。窒化シリコン膜３０５Ｂのうち、中間領域３０３とオーバラップする部分にトラップされた電子は、ＦＥＴのしきい値にほとんど影響を及ぼさない。このため、書込み消去の繰り返しによって、窒化シリコン膜３０５Ｂにトラップされた電子がチャネル領域の中央寄りに分布したとしても、ＦＥＴのしきい値の変動が抑制される。
【０１１２】
また、図３に示したように、不純物拡散領域３０２は上層配線に接続されるが、中間領域３０３は孤立している。中間領域３０３に対応するビアホール等を設ける必要がないため、中間領域３０３は、フォトリソグラフィ工程における抜き幅の限界まで小さくすることができる。このため、図２３（Ａ）に示したＦＥＴを２つ並べる場合に比べて、図１８（Ｃ）に示したＦＥＴを小さくすることが可能になる。
【０１１３】
次に、図２１及び図２２を参照して、本発明の第５の実施例について説明する。第５の実施例による半導体装置の基板面内の配置は、図１に示した第１の実施例による半導体装置の配置と同様である。図２１の各図は、図１の一点鎖線Ａ２−Ａ２における断面内の１つのＦＥＴの部分に対応し、図２２は、一点鎖線Ａ１３−Ａ１３における断面内の１つのチャネルストッパ領域の部分に対応する。以下、第５の実施例による半導体装置の製造方法及びその構造について説明する。
【０１１４】
図２１に示すように、ｐ型シリコン基板４０１の表面の活性領域上に、温度８００〜１１００℃で熱酸化することにより、厚さ５〜１０ｎｍのスルー酸化膜４０５を形成する。スルー酸化膜４０５の表面上に、レジストパターン４１０を形成する。レジストパターン４１０は、図１８（Ａ）に示した第４の実施例におけるレジストパターン３３０と同様の平面形状を有する。
【０１１５】
レジストパターン４１０をマスクとして、シリコン基板４０１の表層部に、Ａｓイオンを注入する。このイオン注入は、加速エネルギ５０〜９０ｋｅＶ、ドーズ量２×１０15〜５×１０15ｃｍ-2の条件で行う。一対のレジストパターン４１０の外側に、ｎ型の不純物拡散領域４０２が形成され、一対のレジストパターン４１０に挟まれた領域に、ｎ型の中間領域４０３が形成される。
【０１１６】
図２１（Ｂ）に示すように、レジストパターン４１０を剥離し、さらに、フッ酸処理によりスルー酸化膜４０５を除去する。これにより、活性領域にシリコン基板４０１の表面が露出する。
【０１１７】
図２１（Ｃ）の状態に至るまでの工程を説明する。温度８００〜１１００℃で、シリコン基板表面を熱酸化する。Ａｓの注入されていない領域に、厚さ５〜１０ｎｍのゲート絶縁膜４０６が形成される。Ａｓの注入されている不純物拡散領域４０２及び中間領域４０３の表面には、厚さ４０〜６０ｎｍの絶縁膜４０７が形成される。Ａｓの注入されている領域と注入されていない領域の境界には、バーズビーク状の部分が形成される。なお、熱酸化後にＡｓの注入されていない領域上に形成された薄い酸化シリコン膜を除去し、再度熱酸化を行って、ゲート絶縁膜４０６を形成してもよい。
【０１１８】
図２１（Ｄ）に示すように、基板の全面上に、窒化シリコン膜４１５と酸化シリコン膜４１６を形成する。この２層は、図６（Ｃ）に示したＯＮＯ膜６を構成する窒化シリコン膜６Ｂと酸化シリコン膜６Ｃとの形成方法と同様の方法で形成される。
【０１１９】
酸化シリコン膜４１６の上に、ゲートライン４２０を形成する。ゲートライン４２０は、図１６（Ｅ）に示したゲートライン２０６の形成方法と同様の方法で形成される。
【０１２０】
図２２（Ｅ）は、相互に隣り合う２本のゲートライン４２０の間の断面（図１の一点鎖線Ａ１３−Ａ１３における断面に対応）を示す。ゲートライン４２０をパターニングするときのレジストパターンをマスクとして、ボロンイオンを注入することにより、チャネルストッパ領域４１７を形成する。
【０１２１】
第５の実施例の場合も、第４の実施例の場合と同様に、ソース及びドレイン領域となる一対の不純物拡散領域４０２の間に中間領域４０３が配置されている。この中間領域４０３は、上層配線に接続されず、孤立したパターンである。このため、第５の実施例においても、第４の実施例の場合と同様の効果が期待される。
【０１２２】
上記実施例では、ＯＮＯ膜中の窒化シリコン膜に電子をトラップすることにより、情報を記憶する場合を説明したが、電子の代わりに正孔をトラップすることにより情報を記憶することも可能である。また、ＯＮＯ膜の代わりに、絶縁材料からなる３層の積層膜を用いてもよい。このとき、積層膜の中央の層を、その両側の層よりもキャリアをトラップし易い材料で形成すればよい。
【０１２３】
以上説明した実施例から、以下の付記に示した発明が導出される。
(付記１) 半導体基板と、
前記半導体基板の表面の一部の領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート電極の側面、及び該ゲート電極の両側の前記半導体基板の表面上に、該側面及び表面に倣うように形成された積層膜であって、少なくとも３層構造を有し、３層の各々が絶縁材料で形成されており、中央の層がその両側の層よりもキャリアをトラップし易い材料で形成されている前記積層膜と、
前記積層膜を介して、前記ゲート電極の側面及び前記半導体基板の表面に対向するように配置された導電性材料からなるサイドウォールスペーサと、
前記サイドウォールスペーサと前記ゲート電極とを電気的に接続する導電性の接続部材と、
前記半導体基板の表層部のうち、前記半導体基板の表面に平行な第１の方向に関して、前記ゲート電極を挟む領域の各々に形成され、前記積層膜の縁から横方向もある深さまで侵入し、かつ該ゲート電極の縁までは達していない不純物拡散領域と
を有する半導体装置。
（付記２） さらに、前記不純物拡散領域の表面上に形成され、前記積層膜と該不純物拡散領域との界面に沿って、該不純物拡散領域の縁よりも浅い位置まで侵入し、前記積層膜の最も基板側の層よりも厚い第１の絶縁膜を有し、
前記接続部材が、前記第１の絶縁膜の上まで延在している付記１に記載の半導体装置。
（付記３） 前記サイドウォールスペーサの頂部が前記ゲート電極の上面及び前記積層膜の頂部よりも高い位置まで突出しており、
さらに、前記不純物拡散領域の表面上に形成された第２の絶縁膜であって、前記サイドウォールスペーサの外側の側面に密着した第２の絶縁膜を有し、
前記接続部材が、前記サイドウォールスペーサの内側の側面のうち、前記積層膜の頂部よりも突出している部分、及び前記ゲート電極の上面に接触している付記１に記載の半導体装置。
（付記４） 前記接続部材が、前記第２の絶縁膜の上まで延在している付記３に記載の半導体装置。
（付記５） 半導体基板と、
前記半導体基板の表層部に形成され、第１の方向に延在し、相互に平行に配置された第１導電型の複数の不純物拡散領域と、
前記半導体基板の上に配置され、前記第１の方向と交差する第２の方向に延在し、ある間隔で相互に平行に配置され、前記不純物拡散領域との交差箇所において、該不純物拡散領域から絶縁されている複数のゲートラインと、
相互に隣り合う一対の前記不純物拡散領域と、前記ゲートラインとの交差箇所の各々に配置されたＦＥＴと、
前記第１の方向に並んだ２つのＦＥＴのチャネル領域の間の基板表層部に形成された第１導電型とは反対の第２導電型のチャネルストッパ領域と
を有し、
前記ＦＥＴの各々が、
対応する一対の不純物拡散領域に挟まれた前記チャネル領域と、
該チャネル領域の上に形成され、対応する一対の不純物拡散領域の各々からある間隔を隔てて配置されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、対応するゲートラインに接続されたゲート電極と、
対応する一対の不純物拡散領域の各々と前記ゲート電極との間の前記半導体基板の表面、及び前記ゲート電極の側面をコンフォーマルに覆い、少なくとも３層を含み、中央の層が両側の層よりもキャリアをトラップし易い材料で形成されている積層膜と、
前記積層膜を介して、前記ゲート電極の側面及び前記チャネル領域に対向するように配置され、導電性材料で形成され、対応するゲートラインに接続されたサイドウォールスペーサと
を含む半導体装置。
（付記６） 前記不純物拡散領域の各々が、対応する前記積層膜の下まで侵入しており、さらに、
前記不純物拡散領域と前記ゲートラインとの交差箇所において両者の間に配置された第１の絶縁膜であって、前記積層膜と前記不純物拡散領域との界面に沿って、該不純物拡散領域の縁よりも浅い位置まで侵入し、前記積層膜の最も基板側の層よりも厚い前記第１の絶縁膜を有する付記５に記載の半導体装置。
（付記７） さらに、前記不純物拡散領域と前記ゲートラインとの交差箇所において、両者の間に配置され、前記サイドウォールスペーサの外側の側面に密着した第２の絶縁膜を有し、
前記サイドウォールスペーサの各々が、前記ゲート電極の上面及び前記積層膜の頂部よりも高い位置まで突出しており、前記ゲートラインの各々が、対応するサイドウォールスペーサの突出部の内側の側面、及び対応するゲート電極の上面に接触している付記５に記載の半導体装置。
（付記８） 半導体基板の表面の一部の領域上に、ゲート絶縁膜とゲート電極との２層を形成する工程と、
前記半導体基板、ゲート絶縁膜、及びゲート電極の露出した表面上に、該表面に倣うように積層膜を形成する工程であって、該積層膜が少なくとも３層構造を有し、３層の各々が絶縁材料で形成されており、中央の層がその両側の層よりもキャリアをトラップし易い材料で形成されている前記積層膜を形成する工程と、
前記積層膜の表面のうち、前記ゲート電極の側面に沿った領域上に、導電性のサイドウォールスペーサを形成する工程と、
前記積層膜のうち、前記サイドウォールスペーサで覆われていない領域において、該積層膜の少なくとも中央の層までをエッチングする工程と、
前記ゲート電極及びサイドウォールスペーサをマスクとして、前記半導体基板の表層部に第１の不純物を注入する工程と、
前記半導体基板の表面のうち、前記ゲート電極及びサイドウォールスペーサで覆われていない領域を局所的に酸化し、第１の絶縁膜を形成する工程と、
前記ゲート電極の上面及び前記サイドウォールスペーサの表面に形成された絶縁膜を除去する工程と、
前記ゲート電極の上面と前記サイドウォールスペーサの表面とを、電気的に接続する接続部材を形成する工程と
を有する半導体装置の製造方法。
（付記９） 前記ゲート絶縁膜とゲート電極との２層構造が、前記半導体基板の表面上において第１の方向に延在し、相互に平行に配置された複数の領域の各々の上に形成され、
前記接続部材を形成する工程が、
前記半導体基板の最表面を導電膜で覆う工程と、
前記導電膜をパターニングすることにより、前記第１の方向と交差する第２の方向に延在し、相互に平行に配置されている複数のゲートラインを残す工程と
を含み、
前記ゲートラインを残した後、さらに、該ゲートラインをマスクとして、前記ゲート電極をエッチングする工程と、
前記ゲート電極のエッチングされた部分の下の前記半導体基板の表層部に、前記第１の不純物とは反対導電型の第２の不純物を注入する工程と
を有する付記８に記載の半導体装置の製造方法。
（付記１０） 半導体基板の表面の一部の領域上に、ゲート絶縁膜とゲート電極とゲート上部膜との３層を形成する工程と、
少なくとも前記半導体基板とゲート絶縁膜とゲート電極との露出した表面を覆う下層、該下層と前記ゲート上部膜の表面を覆う中層、及び該中層を覆う上層からなる積層膜であって、下層、中層、及び上層の各々が絶縁材料で形成されており、中層が下層及び上層よりもキャリアをトラップし易い材料で形成されている前記積層膜を形成する工程と、
前記積層膜の表面を覆う導電性の第１の膜を形成する工程と、
前記積層膜及び前記第１の膜を異方性エッチングし、前記ゲート電極及びゲート上部膜の側面上に、前記第１の膜の一部からなるサイドウォールスペーサ及び前記積層膜の一部を残すとともに、前記半導体基板の表面のうち前記ゲート電極の配置されていない領域においては、少なくとも前記第１の膜と、前記積層膜の上層及び中層を除去する工程と、
前記ゲート電極、ゲート上部膜、及びサイドウォールスペーサをマスクとして、前記半導体基板の表層部に第１の不純物を注入する工程と、
前記半導体基板の全面上に絶縁材料からなる第２の膜を堆積する工程と、
前記第２の膜を、前記ゲート上部膜が露出するまで研磨する工程と、
前記ゲート上部膜、及び該ゲート上部膜の側面上に残っていた前記積層膜を除去する工程と、
前記ゲート電極の上面と前記サイドウォールスペーサの露出した表面とを、電気的に接続する接続部材を形成する工程と
を有する半導体装置の製造方法。
（付記１１） 前記ゲート絶縁膜とゲート電極とゲート上部膜との３層構造が、前記半導体基板の表面上において第１の方向に延在、相互に平行に配置された複数の領域の各々の上に形成され、
前記接続部材を形成する工程が、
前記半導体基板の最表面を、導電性の第３の膜で覆う工程と、
前記第３の膜をパターニングすることにより、前記第１の方向と交差する第２の方向に延在し、相互に平行に配置された複数のゲートラインを残す工程と
を含み、
前記ゲートラインを残した後、さらに、該ゲートラインをマスクとして、前記ゲート電極、及び前記第２の膜の少なくとも上層部分、及び前記サイドウォールスペーサをエッチングする工程と、
前記ゲート電極のエッチングされた部分の下の前記半導体基板の表層部に、前記第１の不純物とは反対導電型の第２の不純物を注入する工程と
を有する付記１０に記載の半導体装置の製造方法。
（付記１２） 半導体基板の表層部に画定されたチャネル領域の上に形成されたゲート絶縁膜と、
前記チャネル領域の両側の表層部に形成されたソース及びドレイン領域と、
前記ゲート絶縁膜の上面を、前記ソース領域側の第１の領域、前記ドレイン領域側の第２の領域、及び該第１の領域と第２の領域とに挟まれた第３の領域とに区分したとき、前記第１の領域と第２の領域とを覆い、前記ゲート絶縁膜よりもキャリアをトラップし易い材料で形成されたキャリアトラップ膜と、
前記キャリアトラップ膜の各々の表面を覆う絶縁材料からなる被覆膜と、
前記被覆膜、及び前記第３の領域上のゲート絶縁膜の表面のうち、少なくとも前記ソース領域とチャネル領域との境界から、前記ドレイン領域とチャネル領域との境界までを連続的に覆うゲート電極と
を有する半導体装置。
（付記１３） 半導体基板と、
前記半導体基板の表層部に形成され、第１の方向に延在し、相互に平行に配置された第１導電型の複数の不純物拡散領域と、
前記半導体基板の上に配置され、前記第１の方向と交差する第２の方向に延在し、ある間隔で相互に平行に配置され、前記不純物拡散領域との交差箇所において、該不純物拡散領域から絶縁されている複数のゲートラインと、
相互に隣り合う一対の前記不純物拡散領域と、前記ゲートラインとの交差箇所の各々に配置されたＦＥＴと、
前記第１の方向に並んだ２つのＦＥＴのチャネル領域の間の基板表層部に形成され、前記第１導電型とは反対の第２導電型を有するチャネルストッパ領域と
を有し、
前記ＦＥＴの各々が、
対応する一対の不純物拡散領域に挟まれた前記チャネル領域と、
該チャネル領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面を、対応する一対の不純物拡散領域の一方の側の第１の領域、他方の側の第２の領域、及び該第１の領域と第２の領域とに挟まれた第３の領域とに区分したとき、前記第１の領域と第２の領域とを覆い、前記ゲート絶縁膜よりもキャリアをトラップし易い材料で形成されたキャリアトラップ膜と、
前記キャリアトラップ膜の各々の表面を覆う絶縁材料からなる被覆膜と
を有し、
前記ゲートラインが、対応するＦＥＴのゲート絶縁膜の前記第３の領域及び被覆膜を覆い、該ＦＥＴのゲート電極を兼ねる半導体装置。
（付記１４） 半導体基板の表面上に、ゲート絶縁膜、該ゲート絶縁膜よりもキャリアをトラップし易い材料で形成されたキャリアトラップ膜、及び上部絶縁膜を順番に形成する工程と、
前記半導体基板の表面上に、ある間隔を隔てて相互に平行に配置された一対の細長い第１のチャネル領域の上の、前記上部絶縁膜の表面をレジストパターンで覆う工程と、
前記レジストパターンをマスクとして、前記上部絶縁膜及びキャリアトラップ膜をエッチングする工程と、
前記半導体基板の表層部に不純物をイオン注入する工程であって、前記一対のレジストパターンの間の領域がレジストパターンの陰になり、陰の部分に不純物が注入されず、該一対のレジストパターンの外側の領域の各々においては、イオン注入された領域の縁が該レジストパターンの縁と一致するかもしくは該レジストパターンの縁よりも内側まで侵入する条件でイオン注入する工程と、
前記レジストパターンを除去する工程と、
前記半導体基板の表層部のうち前記イオン注入工程でイオン注入された領域の表面上に、絶縁材料からなる第１の膜を形成する工程と、
前記一対の第１のチャネル領域上のキャリアトラップ膜を覆う上部絶縁膜の上及び該一対の第１のチャネル領域の間の前記ゲート絶縁膜の上に、ゲート電極を形成する工程と
を有する半導体装置の製造方法。
（付記１５） 半導体基板の表層部に、ある間隔を隔てて形成されたソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間の表層部に、該ソース領域及びドレイン領域のいずれともある間隔を隔てて配置され、前記ソース領域及びドレイン領域と同一導電型の不純物が添加された中間領域と、
前記ソース領域と前記中間領域との間のチャネル領域、及び前記ドレイン領域と中間領域との間のチャネル領域を覆うゲート絶縁膜と、
前記ソース領域、ドレイン領域、及び中間領域を覆い、絶縁材料で形成され、前記ゲート絶縁膜よりも厚い第１の膜と、
前記ゲート絶縁膜の各々の上に形成され、該ゲート絶縁膜よりもキャリアをトラップし易い材料からなるキャリアトラップ膜と、
前記キャリアトラップ膜の各々の表面を覆い、絶縁材料で形成された被覆膜と、
一方の前記チャネル領域から中間領域を経由して他方のチャネル領域までの領域上に配置されている前記被覆膜及び第１の膜を覆うゲート電極と
を有する半導体装置。
（付記１６） 一方の前記ゲート絶縁膜上のキャリアトラップ膜と、他方の前記ゲート絶縁膜上のキャリアトラップ膜とが、前記中間領域上の第１の膜の上を経由して相互に連続している付記１５に記載の半導体装置。
（付記１７） 半導体基板と、
前記半導体基板の表層部に形成され、第１の方向に延在し、相互に平行に配置された第１導電型の複数の不純物拡散領域と、
前記半導体基板の上に配置され、前記第１の方向と交差する第２の方向に延在し、ある間隔で相互に平行に配置され、前記不純物拡散領域との交差箇所において、該不純物拡散領域から絶縁されている複数のゲートラインと、
相互に隣り合う一対の前記不純物拡散領域と、前記ゲートラインとの交差箇所の各々に配置されたＦＥＴと
を有し、
前記ＦＥＴの各々が、
対応する一対の前記不純物拡散領域の間の基板表層部に、両者のいずれからもある間隔を隔てて配置され、該不純物拡散領域と同一導電型の中間領域と、
対応する一対の前記不純物拡散領域の各々と、前記中間領域との間のチャネル領域を覆うゲート絶縁膜と、
前記一対の不純物拡散領域及び中間領域を覆い、絶縁材料で形成され、前記ゲート絶縁膜よりも厚い第１の膜と、
前記ゲート絶縁膜の各々の上に形成され、該ゲート絶縁膜よりもキャリアをトラップし易い材料からなるキャリアトラップ膜と、
前記キャリアトラップ膜の各々の表面を覆い、絶縁材料で形成された被覆膜とを有し、
前記ＦＥＴの各々に対応する前記ゲートラインが、前記被覆膜及び第１の膜上に配置され、当該ＦＥＴのゲート電極を兼ね、
さらに、
前記第１の方向に並ぶ２つのＦＥＴのチャネル領域の間の基板表層部に形成された前記第１導電型とは反対の第２導電型のチャネルストッパ領域
を有する半導体装置。
（付記１８） 前記ＦＥＴの各々において、一方の前記ゲート絶縁膜上のキャリアトラップ膜と、他方の前記ゲート絶縁膜上のキャリアトラップ膜とが、前記中間領域上の第１の膜の上を経由して相互に連続している付記１７に記載の半導体装置。
（付記１９） 半導体基板の表面上に、ゲート絶縁膜、該ゲート絶縁膜よりもキャリアをトラップし易い材料で形成されたキャリアトラップ膜、及び上部絶縁膜を順番に形成する工程と、
前記上部絶縁膜の上に、ある間隔を隔てて相互に平行に配置された一対の細長い領域をレジストパターンで覆う工程と、
前記レジストパターンをマスクとして、前記上部絶縁膜及びキャリアトラップ膜をエッチングする工程と、
前記レジストパターンをマスクとして、前記半導体基板の表層部に、不純物をイオン注入する工程と、
前記レジストパターンを除去する工程と、
半導体基板の表層部のうち前記イオン注入工程でイオン注入された領域の表面上に、絶縁材料からなる第１の膜を形成する工程と、
前記レジストパターンの形成されていた領域に残っている前記上部絶縁膜及びその間の第１の膜の上に、ゲート電極を形成する工程と
を有する半導体装置の製造方法。
（付記２０） 前記半導体基板がシリコン基板であり、前記第１の膜を形成する工程において、前記キャリアトラップ膜をマスクとして、該半導体基板の表層部を局所的に酸化することによって前記第１の膜を形成する付記１９に記載の半導体装置の製造方法。
（付記２１） シリコンからなる半導体基板の表面のうち、ある間隔を隔てて相互に平行に配置された一対の細長い領域をレジストパターンで覆う工程と、
前記レジストパターンをマスクとして、前記半導体基板の表層部に、不純物をイオン注入する工程と、
前記半導体基板の表層部を酸化することにより、イオン注入された領域の表面上には、酸化シリコンからなる第１の膜を形成し、イオン注入されていない領域の表面上には、該第１の膜よりも薄いゲート絶縁膜を形成する工程と、
前記第１の膜及びゲート絶縁膜の上に、該ゲート絶縁膜よりもキャリアをトラップし易い材料で形成されたキャリアトラップ膜、及び上部絶縁膜を順番に形成する工程と、
前記上部絶縁膜の表面のうち、少なくとも前記ゲート絶縁膜及びその間の第１の膜の上方の領域の上に、ゲート電極を形成する工程と
を有する半導体装置の製造方法。
【０１２４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１２５】
【発明の効果】
以上説明したように、本発明によれば、キャリアをトラップする層を含む積層膜の上に、導電性の部材を配置し、この導電性部材にゲート電圧を直接印加する。これにより、比較的低いゲート電圧で、情報の書込み及び消去を行うことができる。また、チャネル領域の中央部上にはキャリアをトラップする層が配置されていないか、またはチャネル領域の中央部に不純物が添加された中間領域が配置されている。このため、書込み及び消去動作を繰り返しても、しきい値の変動が少ない。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の平面図である。
【図２】第１の実施例による半導体装置の断面図である。
【図３】第１の実施例による半導体装置の部分破断斜視図である。
【図４】第１の実施例による半導体装置の等価回路図である。
【図５】第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図６】第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図７】第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その３）である。
【図８】第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その４）である。
【図９】第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図１０】第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図１１】第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その３）である。
【図１２】第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その４）である。
【図１３】第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その５）である。
【図１４】第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その６）である。
【図１５】第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図１６】第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図１７】第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その３）である。
【図１８】第４の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図１９】第４の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図２０】第４の実施例による半導体装置の断面図、及びドレイン電流特性を示すグラフである。
【図２１】第５の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図２２】第５の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図２３】従来のフラッシュメモリセルの断面図である。
【符号の説明】
１、１０１、２０１、３０１、４０１ シリコン基板
２、２０３、３０２、４０２ 不純物拡散領域
３、２０５、３０６、４０７ 絶縁膜
４、１０４、２０４、４０６ ゲート絶縁膜
５、１０５ ゲート電極
６、１１０、２０２、３０５ ＯＮＯ膜
７、１１１ａ サイドウォールスペーサ
１０、１１６、２０６、３１０、４２０ ゲートライン
２０ ＦＥＴ
２５ フィールド酸化膜
２６、２８ プラグ
２７、２９ 上層配線
４０ａ〜４０ｄ セレクトゲート線
４１ メインライン
４２ ＦＥＴ
５０、１１８、２０７、３０７、４１７ チャネルストッパ領域
１０６ ゲート上部膜
１１１ ポリシリコン膜
１１５ 層間絶縁膜
１１７、２１０、３３０、４１０ レジストパターン
３０３、４０３ 中間領域
４０５ スルー酸化膜
４１５ 窒化シリコン膜
４１６ 酸化シリコン膜

Claims (6)

  1. 半導体基板と、
    前記半導体基板の表面の一部の領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の上に形成されたゲート電極と、
    前記ゲート電極の側面、及び該ゲート電極の両側の前記半導体基板の表面上に、該側面及び表面に倣うように形成された積層膜であって、少なくとも３層構造を有し、３層の各々が絶縁材料で形成されており、中央の層がその両側の層よりもキャリアをトラップし易い材料で形成されている前記積層膜と、
    前記積層膜を介して、前記ゲート電極の側面及び前記半導体基板の表面に対向するように配置された導電性材料からなり、頂部が前記ゲート電極の上面及び前記積層膜の頂部よりも高い位置まで突出しているサイドウォールスペーサと、
    前記サイドウォールスペーサと前記ゲート電極とを電気的に接続する導電性の接続部材であって、前記サイドウォールスペーサの内側の側面のうち、前記積層膜の頂部よりも突出している部分、及び前記ゲート電極の上面に接触している接続部材と、
    前記半導体基板の表層部のうち、前記半導体基板の表面に平行な第１の方向に関して、前記ゲート電極を挟む領域の各々に形成され、前記積層膜の縁から横方向にある深さまで侵入し、かつ該ゲート電極の縁までは達していない不純物拡散領域と、
    前記不純物拡散領域の表面上に形成され、前記サイドウォールスペーサの外側の側面に密着した層間絶縁膜と
    を有し、
    前記接続部材が、前記層間絶縁膜の上まで延在している半導体装置。
  2. 半導体基板と、
    前記半導体基板の表層部に形成され、第１の方向に延在し、相互に平行に配置された第１導電型の複数の不純物拡散領域と、
    前記半導体基板の上に配置され、前記第１の方向と交差する第２の方向に延在し、ある間隔で相互に平行に配置され、前記不純物拡散領域との交差箇所において、該不純物拡散領域から絶縁されている複数のゲートラインと、
    相互に隣り合う一対の前記不純物拡散領域と、前記ゲートラインとの交差箇所の各々に配置されたＦＥＴと、
    前記第１の方向に並んだ２つのＦＥＴのチャネル領域の間の基板表層部に形成された第１導電型とは反対の第２導電型のチャネルストッパ領域と、
    前記不純物拡散領域と前記ゲートラインとの交差箇所において、両者の間に配置された層間絶縁膜と
    を有し、
    前記ＦＥＴの各々が、
    対応する一対の不純物拡散領域に挟まれた前記チャネル領域と、
    該チャネル領域の上に形成され、対応する一対の不純物拡散領域の各々からある間隔を隔てて配置されたゲート絶縁膜と、
    前記ゲート絶縁膜の上に形成され、対応するゲートラインに接続されたゲート電極と、
    対応する一対の不純物拡散領域の各々と前記ゲート電極との間の前記半導体基板の表面、及び前記ゲート電極の側面をコンフォーマルに覆い、少なくとも３層を含み、中央の層が両側の層よりもキャリアをトラップし易い材料で形成されている積層膜と、
    前記積層膜を介して、前記ゲート電極の側面及び前記チャネル領域に対向するように配置され、導電性材料で形成され、対応するゲートラインに接続されたサイドウォールスペーサと
    を含み、
    前記サイドウォールスペーサの各々が、前記ゲート電極の上面及び前記積層膜の頂部よりも高い位置まで突出しており、前記ゲートラインの各々が、対応するサイドウォールスペーサの突出部の内側の側面、及び対応するゲート電極の上面に接触し、前記層間絶縁膜が、前記サイドウォールスペーサの外側の側面に密着している半導体装置。
  3. 半導体基板の表面の一部の領域上に、ゲート絶縁膜とゲート電極との２層を形成する工程と、
    前記半導体基板、ゲート絶縁膜、及びゲート電極の露出した表面上に、該表面に倣うように積層膜を形成する工程であって、該積層膜が少なくとも３層構造を有し、３層の各々が絶縁材料で形成されており、中央の層がその両側の層よりもキャリアをトラップし易い材料で形成されている前記積層膜を形成する工程と、
    前記積層膜の表面のうち、前記ゲート電極の側面に沿った領域上に、導電性のサイドウォールスペーサを形成する工程と、
    前記積層膜のうち、前記サイドウォールスペーサで覆われていない領域において、該積層膜の少なくとも中央の層までをエッチングする工程と、
    前記ゲート電極及びサイドウォールスペーサをマスクとして、前記半導体基板の表層部に第１の不純物を注入する工程と、
    前記半導体基板の表面のうち、前記ゲート電極及びサイドウォールスペーサで覆われていない領域を局所的に酸化し、第１の絶縁膜を形成する工程と、
    前記ゲート電極の上面及び前記サイドウォールスペーサの表面に形成された絶縁膜を除去する工程と、
    前記ゲート電極の上面と前記サイドウォールスペーサの表面とを、電気的に接続するゲートラインを形成する工程と、
    前記ゲートラインをマスクとして、前記ゲート電極をエッチングする工程と
    を有する半導体装置の製造方法。
  4. 前記ゲート絶縁膜とゲート電極との２層構造が、前記半導体基板の表面上において第１の方向に延在し、相互に平行に配置された複数の領域の各々の上に形成され、
    前記ゲートラインを形成する工程が、
    前記半導体基板の最表面を導電膜で覆う工程と、
    前記導電膜をパターニングすることにより、前記第１の方向と交差する第２の方向に延在し、相互に平行に配置されている複数のゲートラインを残す工程と
    を含み、
    前記ゲートラインを残した後、さらに、前記ゲート電極のエッチングされた部分の下の前記半導体基板の表層部に、前記第１の不純物とは反対導電型の第２の不純物を注入する工程を有する請求項３に記載の半導体装置の製造方法。
  5. 半導体基板の表面の一部の領域上に、ゲート絶縁膜とゲート電極とゲート上部膜との３層を形成する工程と、
    少なくとも前記半導体基板とゲート絶縁膜とゲート電極との露出した表面を覆う下層、該下層と前記ゲート上部膜の表面を覆う中層、及び該中層を覆う上層からなる積層膜であって、下層、中層、及び上層の各々が絶縁材料で形成されており、中層が下層及び上層よりもキャリアをトラップし易い材料で形成されている前記積層膜を形成する工程と、
    前記積層膜の表面を覆う導電性の第１の膜を形成する工程と、
    前記積層膜及び前記第１の膜を異方性エッチングし、前記ゲート電極及びゲート上部膜の側面上に、前記第１の膜の一部からなるサイドウォールスペーサ及び前記積層膜の一部を残すとともに、前記半導体基板の表面のうち前記ゲート電極の配置されていない領域においては、少なくとも前記第１の膜と、前記積層膜の上層及び中層を除去する工程と、
    前記ゲート電極、ゲート上部膜、及びサイドウォールスペーサをマスクとして、前記半導体基板の表層部に第１の不純物を注入する工程と、
    前記半導体基板の全面上に絶縁材料からなる第２の膜を堆積する工程と、
    前記第２の膜を、前記ゲート上部膜が露出するまで研磨する工程と、
    前記ゲート上部膜、及び該ゲート上部膜の側面上に残っていた前記積層膜を除去する工程と、
    前記ゲート電極の上面と前記サイドウォールスペーサの露出した表面とを、電気的に接続するゲートラインを形成する工程と、
    前記ゲートラインをマスクとして、前記ゲート電極、及び前記第２の膜の少なくとも上層部分、及び前記サイドウォールスペーサをエッチングする工程と
    を有する半導体装置の製造方法。
  6. 前記ゲート絶縁膜とゲート電極とゲート上部膜との３層構造が、前記半導体基板の表面上において第１の方向に延在し、相互に平行に配置された複数の領域の各々の上に形成され、
    前記ゲートラインを形成する工程が、
    前記半導体基板の最表面を、導電性の第３の膜で覆う工程と、
    前記第３の膜をパターニングすることにより、前記第１の方向と交差する第２の方向に延在し、相互に平行に配置された複数のゲートラインを残す工程と
    を含み、
    前記ゲートラインを残した後、さらに、前記ゲート電極のエッチングされた部分の下の前記半導体基板の表層部に、前記第１の不純物とは反対導電型の第２の不純物を注入する工程を有する請求項５に記載の半導体装置の製造方法。
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