JPH1065016A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
- Publication number
- JPH1065016A JPH1065016A JP8232643A JP23264396A JPH1065016A JP H1065016 A JPH1065016 A JP H1065016A JP 8232643 A JP8232643 A JP 8232643A JP 23264396 A JP23264396 A JP 23264396A JP H1065016 A JPH1065016 A JP H1065016A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- mos transistor
- sidewall insulating
- film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 工程数を増やすことなく、コンタクト領域を
ゲートから遠ざけてショートチャネル効果の悪化を防い
だ半導体装置の製造方法を提供する。 【解決手段】 ゲート電極３の側壁にノンドープＣＶＤ
ＳｉＯ2 膜などの第１のサイドウオール絶縁膜７を配置
し、第１のサイドウォール絶縁膜７の上にリフロー性の
高いテオス膜などのＣＶＤＳｉＯ2 膜を用いた第２のサ
イドウォール絶縁膜１４を配置する。第２のサイドウォ
ール絶縁膜を形成することによりコンタクト領域を必要
な大きさに小さく限定し実効チャネル長を所定の長さに
維持することができる。この方法を半導体メモリなどの
半導体装置に適用すると、メモリセル毎に半導体基板に
ＧＮＤ用コンタクト領域を形成することができるので、
ＧＮＤの浮きを少なくすることができる。
ゲートから遠ざけてショートチャネル効果の悪化を防い
だ半導体装置の製造方法を提供する。 【解決手段】 ゲート電極３の側壁にノンドープＣＶＤ
ＳｉＯ2 膜などの第１のサイドウオール絶縁膜７を配置
し、第１のサイドウォール絶縁膜７の上にリフロー性の
高いテオス膜などのＣＶＤＳｉＯ2 膜を用いた第２のサ
イドウォール絶縁膜１４を配置する。第２のサイドウォ
ール絶縁膜を形成することによりコンタクト領域を必要
な大きさに小さく限定し実効チャネル長を所定の長さに
維持することができる。この方法を半導体メモリなどの
半導体装置に適用すると、メモリセル毎に半導体基板に
ＧＮＤ用コンタクト領域を形成することができるので、
ＧＮＤの浮きを少なくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にＬＤＤ構造を持つトランジスタが形成されたシ
リコン半導体基板へのコンタクトを形成する工程及びこ
の工程により形成された半導体装置に関するものであ
る。
り、特にＬＤＤ構造を持つトランジスタが形成されたシ
リコン半導体基板へのコンタクトを形成する工程及びこ
の工程により形成された半導体装置に関するものであ
る。
【０００２】
【従来の技術】ＩＣやＬＳＩなどの半導体装置の高集積
化は著しく、高度な微細化技術が必要になっている。例
えば、半導体メモリなどに多用されるＭＯＳ型構造の半
導体装置は、１つのウエルに複数のゲ−ト電極が併置さ
れており、そしてそのゲート電極間は、微細化によって
益々狭くなってきている。そのために、半導体基板内の
活性領域に接続され、外部の半導体基板上を介して他の
領域に接続する配線は、ゲ−ト電極間にコンタクト開口
部を設ける、いわゆる、ゲ−トセルフアラインコンタク
トを利用している。従来、このゲ−トセルフアラインコ
ンタクトを形成する場合は、下地の半導体基板とコンタ
クトをとる配線が、ＭＯＳトランジスタのゲ−ト電極と
ショ−トしないようにゲ−ト電極の上部及び側部を半導
体基板上に形成されている層間絶縁膜よりもエッチング
速度の遅い絶縁膜で覆い、コンタクトを開孔してもゲ−
ト電極と配線の間には、十分な厚さの絶縁膜が残るよう
にしていた。しかし、この方法では、コンタクトのオ−
バ−エッチング時間を長くしていくと、ゲ−ト電極の上
部及び側部の絶縁膜は減少していくのでプロセスマ−ジ
ンはあまり無い。
化は著しく、高度な微細化技術が必要になっている。例
えば、半導体メモリなどに多用されるＭＯＳ型構造の半
導体装置は、１つのウエルに複数のゲ−ト電極が併置さ
れており、そしてそのゲート電極間は、微細化によって
益々狭くなってきている。そのために、半導体基板内の
活性領域に接続され、外部の半導体基板上を介して他の
領域に接続する配線は、ゲ−ト電極間にコンタクト開口
部を設ける、いわゆる、ゲ−トセルフアラインコンタク
トを利用している。従来、このゲ−トセルフアラインコ
ンタクトを形成する場合は、下地の半導体基板とコンタ
クトをとる配線が、ＭＯＳトランジスタのゲ−ト電極と
ショ−トしないようにゲ−ト電極の上部及び側部を半導
体基板上に形成されている層間絶縁膜よりもエッチング
速度の遅い絶縁膜で覆い、コンタクトを開孔してもゲ−
ト電極と配線の間には、十分な厚さの絶縁膜が残るよう
にしていた。しかし、この方法では、コンタクトのオ−
バ−エッチング時間を長くしていくと、ゲ−ト電極の上
部及び側部の絶縁膜は減少していくのでプロセスマ−ジ
ンはあまり無い。
【０００３】これを改善し、絶縁膜がより確実に残る方
法として、ゲ−ト電極を絶縁膜で覆った後、全面に絶縁
膜と多結晶シリコン膜を堆積し、その上に平坦化のため
の絶縁膜を堆積してメルトした後、多結晶シリコン膜上
の絶縁膜を多結晶シリコンと選択比のとれるエッチング
方法で除去し、続いてこの多結晶シリコン膜を除去する
方法がある。こうすることで、ゲ−ト電極を覆っている
絶縁膜が、エッチングされること無く、半導体基板との
コンタクトを形成する部分の層間絶縁膜厚をゲ−ト電極
を覆っている絶縁膜よりかなり薄くすることができるの
で、ある程度オ−バ−エッチングしてもゲ−ト電極の周
囲には十分な厚さの絶縁膜を残すことができる。
法として、ゲ−ト電極を絶縁膜で覆った後、全面に絶縁
膜と多結晶シリコン膜を堆積し、その上に平坦化のため
の絶縁膜を堆積してメルトした後、多結晶シリコン膜上
の絶縁膜を多結晶シリコンと選択比のとれるエッチング
方法で除去し、続いてこの多結晶シリコン膜を除去する
方法がある。こうすることで、ゲ−ト電極を覆っている
絶縁膜が、エッチングされること無く、半導体基板との
コンタクトを形成する部分の層間絶縁膜厚をゲ−ト電極
を覆っている絶縁膜よりかなり薄くすることができるの
で、ある程度オ−バ−エッチングしてもゲ−ト電極の周
囲には十分な厚さの絶縁膜を残すことができる。
【０００４】次に、図９及び図１０の製造工程断面図を
参照しながら従来技術に基づいてＬＤＤ構造のトランジ
スタが形成されたシリコン半導体基板にコンタクト領域
を形成する方法を説明する。シリコン半導体基板１には
ｐ型基板の表面領域もしくはｐウエル領域内にｎチャネ
ルＭＯＳトランジスタを形成する場合を説明する。半導
体基板１表面上に熱酸化法などによりゲート酸化膜２を
形成する。その後半導体基板１上にポリシリコン膜３１
及びモリブデンシリサイドなどのシリサイド膜３２を積
層し、この積層体をパターニングしてゲート酸化膜２の
上にこの積層体からなるゲート電極３を形成する。次
に、半導体基板１を熱酸化して半導体基板表面及びゲー
ト電極表面に後酸化膜４を形成する。次に、ゲート電極
３をマスクにしてリン（Ｐ）などの不純物を半導体基板
１にイオン注入してｎ−不純物拡散領域５を形成する。
トランジスタが微細化されるに従い内部電界が高くな
り、これによりソースからドレインに流れる電子が強い
電界で加速され、大きなエネルギーを得る。これがホッ
トキャリアであり、トランジスタ特性を劣化させる。と
くにｎチャネルＭＯＳトランジスタはこの影響を受け易
い。この問題を解決するにはドレイン近傍の電界を緩和
するのが効果的である。
参照しながら従来技術に基づいてＬＤＤ構造のトランジ
スタが形成されたシリコン半導体基板にコンタクト領域
を形成する方法を説明する。シリコン半導体基板１には
ｐ型基板の表面領域もしくはｐウエル領域内にｎチャネ
ルＭＯＳトランジスタを形成する場合を説明する。半導
体基板１表面上に熱酸化法などによりゲート酸化膜２を
形成する。その後半導体基板１上にポリシリコン膜３１
及びモリブデンシリサイドなどのシリサイド膜３２を積
層し、この積層体をパターニングしてゲート酸化膜２の
上にこの積層体からなるゲート電極３を形成する。次
に、半導体基板１を熱酸化して半導体基板表面及びゲー
ト電極表面に後酸化膜４を形成する。次に、ゲート電極
３をマスクにしてリン（Ｐ）などの不純物を半導体基板
１にイオン注入してｎ−不純物拡散領域５を形成する。
トランジスタが微細化されるに従い内部電界が高くな
り、これによりソースからドレインに流れる電子が強い
電界で加速され、大きなエネルギーを得る。これがホッ
トキャリアであり、トランジスタ特性を劣化させる。と
くにｎチャネルＭＯＳトランジスタはこの影響を受け易
い。この問題を解決するにはドレイン近傍の電界を緩和
するのが効果的である。
【０００５】このため図のようにリンのイオン注入によ
り不純物濃度が１０12〜１０13／ｃｍ3 程度のｎ−不純
物拡散領域５を形成し、ドレイン近傍のプロファイルを
緩やかにすることが行われている。これを有するトラン
ジスタを一般的にＬＤＤトランジスタという。この構造
は、ＬＤＤ(Lightly Doped Drain) 構造といい、ｎ−不
純物拡散領域５は、ここではＬＤＤｎ−領域５という。
ｎチャネルＭＯＳトランジスタがホットキャリアの影響
をとくに受け易いので、ｎチャネルＭＯＳトランジスタ
のみにｎ−不純物拡散領域を形成し、ｐチャネルＭＯＳ
トランジスタには通常は形成しない（図９（ａ））。次
に、半導体基板１全面に窒化シリコン（Ｓｉ3 Ｎ4 ）膜
６を堆積させる（図９（ｂ））。次に、窒化シリコン膜
６をＲＩＥ(Reactive Ion Etching)などの異方性エッチ
ングでエッチングを行いゲート側壁を除いて半導体基板
１上の窒化シリコン膜６を除去する。この様にしてゲー
ト電極３の側壁にサイドウォール絶縁膜（以下、ＬＤＤ
サイドウォールという）７に形成する。この後、ｎチャ
ネルＭＯＳトランジスタに砒素（Ａｓ）などの不純物を
イオン注入（インプラ）して、シリコン半導体基板にト
ランジスタのソース／ドレイン領域となる不純物濃度が
１０15／ｃｍ3 程度のｎ型不純物拡散領域８を形成する
（図９（ｃ））。
り不純物濃度が１０12〜１０13／ｃｍ3 程度のｎ−不純
物拡散領域５を形成し、ドレイン近傍のプロファイルを
緩やかにすることが行われている。これを有するトラン
ジスタを一般的にＬＤＤトランジスタという。この構造
は、ＬＤＤ(Lightly Doped Drain) 構造といい、ｎ−不
純物拡散領域５は、ここではＬＤＤｎ−領域５という。
ｎチャネルＭＯＳトランジスタがホットキャリアの影響
をとくに受け易いので、ｎチャネルＭＯＳトランジスタ
のみにｎ−不純物拡散領域を形成し、ｐチャネルＭＯＳ
トランジスタには通常は形成しない（図９（ａ））。次
に、半導体基板１全面に窒化シリコン（Ｓｉ3 Ｎ4 ）膜
６を堆積させる（図９（ｂ））。次に、窒化シリコン膜
６をＲＩＥ(Reactive Ion Etching)などの異方性エッチ
ングでエッチングを行いゲート側壁を除いて半導体基板
１上の窒化シリコン膜６を除去する。この様にしてゲー
ト電極３の側壁にサイドウォール絶縁膜（以下、ＬＤＤ
サイドウォールという）７に形成する。この後、ｎチャ
ネルＭＯＳトランジスタに砒素（Ａｓ）などの不純物を
イオン注入（インプラ）して、シリコン半導体基板にト
ランジスタのソース／ドレイン領域となる不純物濃度が
１０15／ｃｍ3 程度のｎ型不純物拡散領域８を形成する
（図９（ｃ））。
【０００６】その後半導体基板１上に層間絶縁膜のＣＶ
Ｄ(Chemical Vapor Deposition）法により形成されたノ
ンドープドＣＶＤ酸化膜（ＳｉＯ2 ）を堆積させて層間
絶縁膜１５を形成する。次に、ＰＥＰ(Photo Engraving
Process) を行い、まず、半導体基板１上にフォトレジ
スト膜９を形成し、これをパターニングして、コンタク
ト形成領域のフォトレジスト膜を除去する（図１０
（ａ））。ついでパターニングされたフォトレジスト膜
９をマスクにしてＲＩＥ法によりノンドープドＣＶＤ酸
化膜１５のマスクから露出しているコンタクト形成領域
の部分を除去してコンタクト開口部１０を形成する。コ
ンタクト開口部１０を形成してからフォトレジスト膜９
を除去する（図１０（ｂ））。次に、配線となるポリシ
リコン膜１１を半導体基板１上に堆積させる。そしてコ
ンタクト形成領域にポリシリコン膜１１を介してミキシ
ングインプラを行い、高不純物濃度（１０15〜１０16／
ｃｍ3 ）のｎ＋不純物拡散領域１２を形成する。この製
造工程により半導体基板１に不純物拡散領域を共通し、
ここに配線が形成されたＭＯＳトランジスタＡ、Ｂが形
成される。
Ｄ(Chemical Vapor Deposition）法により形成されたノ
ンドープドＣＶＤ酸化膜（ＳｉＯ2 ）を堆積させて層間
絶縁膜１５を形成する。次に、ＰＥＰ(Photo Engraving
Process) を行い、まず、半導体基板１上にフォトレジ
スト膜９を形成し、これをパターニングして、コンタク
ト形成領域のフォトレジスト膜を除去する（図１０
（ａ））。ついでパターニングされたフォトレジスト膜
９をマスクにしてＲＩＥ法によりノンドープドＣＶＤ酸
化膜１５のマスクから露出しているコンタクト形成領域
の部分を除去してコンタクト開口部１０を形成する。コ
ンタクト開口部１０を形成してからフォトレジスト膜９
を除去する（図１０（ｂ））。次に、配線となるポリシ
リコン膜１１を半導体基板１上に堆積させる。そしてコ
ンタクト形成領域にポリシリコン膜１１を介してミキシ
ングインプラを行い、高不純物濃度（１０15〜１０16／
ｃｍ3 ）のｎ＋不純物拡散領域１２を形成する。この製
造工程により半導体基板１に不純物拡散領域を共通し、
ここに配線が形成されたＭＯＳトランジスタＡ、Ｂが形
成される。
【０００７】
【発明が解決しようとする課題】図１０（ｃ）に示すよ
うに、コンタクト領域へのインプラによるｎ＋不純物拡
散領域１２はその後の熱工程により再拡散しＭＯＳトラ
ンジスタの実効チャネル長を急激に押し縮めて必要な実
効チャネル長αが得られず、実際の実効チャネル長α′
（α′＜α）が短くなることがあった。これがショート
チャネル効果を悪化させるという問題があり、微細化の
大きな妨げとなっていた。図５（ａ）は、図１０（ｃ）
のコンタクト領域を拡大した断面図である。この図に記
載されているように熱処理によりコンタクト領域１２の
径ｈが必要とする径以上に大きくなる（ｈ′）結果トラ
ンジスタは所定の値より小さい実効チャネル長α′を有
するようになる。また、ショートチャネル効果の影響を
受けないようにするためには、実効チャネル長αは、所
定以上の値を維持しなければならず、そのためには、コ
ンタクト領域のコンタクト径を必要以上に大きくするこ
とは出来ない。例えば、図１１は、半導体基板に形成さ
れた半導体メモリのセルアレイを構成するメモリセルＣ
とこのメモリセルと隣接するメモリセルＤが形成された
平面図である。
うに、コンタクト領域へのインプラによるｎ＋不純物拡
散領域１２はその後の熱工程により再拡散しＭＯＳトラ
ンジスタの実効チャネル長を急激に押し縮めて必要な実
効チャネル長αが得られず、実際の実効チャネル長α′
（α′＜α）が短くなることがあった。これがショート
チャネル効果を悪化させるという問題があり、微細化の
大きな妨げとなっていた。図５（ａ）は、図１０（ｃ）
のコンタクト領域を拡大した断面図である。この図に記
載されているように熱処理によりコンタクト領域１２の
径ｈが必要とする径以上に大きくなる（ｈ′）結果トラ
ンジスタは所定の値より小さい実効チャネル長α′を有
するようになる。また、ショートチャネル効果の影響を
受けないようにするためには、実効チャネル長αは、所
定以上の値を維持しなければならず、そのためには、コ
ンタクト領域のコンタクト径を必要以上に大きくするこ
とは出来ない。例えば、図１１は、半導体基板に形成さ
れた半導体メモリのセルアレイを構成するメモリセルＣ
とこのメモリセルと隣接するメモリセルＤが形成された
平面図である。
【０００８】半導体装置の微細化が進むにつれて、トラ
ンジスタＡ、Ｂのサイズも小さくなり、さらに、半導体
基板に高密度形成するためにトランジスタＡ、Ｂ間の距
離、即ち、各トランジスタのサイドウオール７、７間の
距離ｘは、両トランジスタのショートチャネル効果を悪
化させない所定の実効チャネル長αと必要最小限のコン
タクト領域径ｈとの和より小さくする（ｘ≦２α＋ｈ）
ことも必要になってくる。このような場合、従来は、セ
ルアレイを構成するメモリセルＣのトランジスタＡ、Ｂ
間にはコンタクト領域１２を設けず、メモリセルＣ、Ｄ
間に配置していた。しかし、この様な配置構造では、メ
モリセル毎にＧＮＤコンタクトを形成するよりもＧＮＤ
の浮きが生じ易くなり、電気的な安定性に欠けることが
あった。またレイアウト的にも微細化には限界があっ
た。本発明は、このような事情によりなされたものであ
り、工程数を増やすことなく、コンタクト領域をゲート
から遠ざけてショートチャネル効果の悪化を防いで微細
化をはかる半導体装置の製造方法を提供し、実効チャネ
ル長を維持しながらトランジスタ間にコンタクト領域を
配置することにより微細化を図った半導体装置を提供す
る。
ンジスタＡ、Ｂのサイズも小さくなり、さらに、半導体
基板に高密度形成するためにトランジスタＡ、Ｂ間の距
離、即ち、各トランジスタのサイドウオール７、７間の
距離ｘは、両トランジスタのショートチャネル効果を悪
化させない所定の実効チャネル長αと必要最小限のコン
タクト領域径ｈとの和より小さくする（ｘ≦２α＋ｈ）
ことも必要になってくる。このような場合、従来は、セ
ルアレイを構成するメモリセルＣのトランジスタＡ、Ｂ
間にはコンタクト領域１２を設けず、メモリセルＣ、Ｄ
間に配置していた。しかし、この様な配置構造では、メ
モリセル毎にＧＮＤコンタクトを形成するよりもＧＮＤ
の浮きが生じ易くなり、電気的な安定性に欠けることが
あった。またレイアウト的にも微細化には限界があっ
た。本発明は、このような事情によりなされたものであ
り、工程数を増やすことなく、コンタクト領域をゲート
から遠ざけてショートチャネル効果の悪化を防いで微細
化をはかる半導体装置の製造方法を提供し、実効チャネ
ル長を維持しながらトランジスタ間にコンタクト領域を
配置することにより微細化を図った半導体装置を提供す
る。
【０００９】
【課題を解決するための手段】本発明は、ゲート電極の
側壁にノンドープＣＶＤＳｉＯ2 膜などの第１のサイド
ウオール絶縁膜を配置し、第１のサイドウォール絶縁膜
の上にリフロー性の高いテオス膜（ＴＥＯＳ：Tetra Et
hoxy Silane ）などのＣＶＤＳｉＯ2 膜を用いた第２の
サイドウォール絶縁膜を配置することを特徴とする。す
なわち、請求項１の発明は、半導体基板にＬＤＤ構造を
有する第１及び第２のＭＯＳトランジスタを形成する工
程と、前記第１及び第２のＭＯＳトランジスタのゲート
側壁にそれぞれ第１のサイドウォール絶縁膜を形成する
工程と、前記第１のサイドウォール絶縁膜の上に第２の
サイドウォール絶縁膜を形成する工程と、前記第２のサ
イドウォール絶縁膜をマスクとして、前記第１及び第２
のＭＯＳトランジスタ間にミキシングインプラを行って
前記第１及び第２のＭＯＳトランジスタを構成する不純
物拡散領域にコンタクト領域となる高濃度不純物拡散領
域を形成する工程と、前記半導体基板に前記コンタクト
領域と電気的に接続された配線を形成する工程とを備え
ていることを特徴とする半導体装置の製造方法にある。
請求項２の発明は、請求項１に記載の半導体装置の製造
方法において、前記第２のサイドウォール絶縁膜は、前
記第１のサイドウォール絶縁膜よりリフロー性を大きく
することを特徴とする。
側壁にノンドープＣＶＤＳｉＯ2 膜などの第１のサイド
ウオール絶縁膜を配置し、第１のサイドウォール絶縁膜
の上にリフロー性の高いテオス膜（ＴＥＯＳ：Tetra Et
hoxy Silane ）などのＣＶＤＳｉＯ2 膜を用いた第２の
サイドウォール絶縁膜を配置することを特徴とする。す
なわち、請求項１の発明は、半導体基板にＬＤＤ構造を
有する第１及び第２のＭＯＳトランジスタを形成する工
程と、前記第１及び第２のＭＯＳトランジスタのゲート
側壁にそれぞれ第１のサイドウォール絶縁膜を形成する
工程と、前記第１のサイドウォール絶縁膜の上に第２の
サイドウォール絶縁膜を形成する工程と、前記第２のサ
イドウォール絶縁膜をマスクとして、前記第１及び第２
のＭＯＳトランジスタ間にミキシングインプラを行って
前記第１及び第２のＭＯＳトランジスタを構成する不純
物拡散領域にコンタクト領域となる高濃度不純物拡散領
域を形成する工程と、前記半導体基板に前記コンタクト
領域と電気的に接続された配線を形成する工程とを備え
ていることを特徴とする半導体装置の製造方法にある。
請求項２の発明は、請求項１に記載の半導体装置の製造
方法において、前記第２のサイドウォール絶縁膜は、前
記第１のサイドウォール絶縁膜よりリフロー性を大きく
することを特徴とする。
【００１０】請求項３の発明は、請求項１又は請求項２
に記載の半導体装置の製造方法において、前記第１のサ
イドウォール絶縁膜は、窒化シリコン膜から構成され、
前記第２のサイドウォール絶縁膜は、リフロー性ＣＶＤ
酸化膜からなることを特徴とする。請求項４の発明は、
請求項１乃至請求項３のいづれかに記載の発明におい
て、前記第１及び第２のＭＯＳトランジスタは半導体メ
モリ装置に形成されているメモリセルアレイのセルを構
成することを特徴とする。請求項５の発明は、半導体基
板と、前記半導体基板に形成され、ゲート側壁に第１の
サイドウォール絶縁膜及びこの第１のサイドウォール絶
縁膜の上に前記第１のサイドウォール絶縁膜よりリフロ
ー性の大きい第２のサイドウォール絶縁膜が形成された
第１及び第２のＭＯＳトランジスタと、前記半導体基板
に形成され、前記第１及び第２のＭＯＳトランジスタの
間のこれらＭＯＳトランジスタを構成する不純物拡散領
域に形成された高濃度不純物拡散領域からなるコンタク
ト領域と、前記半導体基板に形成され、前記コンタクト
領域と電気的に接続された配線とを備えていることを特
徴とする半導体装置にある。請求項６の発明は、請求項
５に記載の半導体装置において、前記第１及び第２のＭ
ＯＳトランジスタは、半導体メモリのメモリセルアレイ
のセルを構成することを特徴とする。
に記載の半導体装置の製造方法において、前記第１のサ
イドウォール絶縁膜は、窒化シリコン膜から構成され、
前記第２のサイドウォール絶縁膜は、リフロー性ＣＶＤ
酸化膜からなることを特徴とする。請求項４の発明は、
請求項１乃至請求項３のいづれかに記載の発明におい
て、前記第１及び第２のＭＯＳトランジスタは半導体メ
モリ装置に形成されているメモリセルアレイのセルを構
成することを特徴とする。請求項５の発明は、半導体基
板と、前記半導体基板に形成され、ゲート側壁に第１の
サイドウォール絶縁膜及びこの第１のサイドウォール絶
縁膜の上に前記第１のサイドウォール絶縁膜よりリフロ
ー性の大きい第２のサイドウォール絶縁膜が形成された
第１及び第２のＭＯＳトランジスタと、前記半導体基板
に形成され、前記第１及び第２のＭＯＳトランジスタの
間のこれらＭＯＳトランジスタを構成する不純物拡散領
域に形成された高濃度不純物拡散領域からなるコンタク
ト領域と、前記半導体基板に形成され、前記コンタクト
領域と電気的に接続された配線とを備えていることを特
徴とする半導体装置にある。請求項６の発明は、請求項
５に記載の半導体装置において、前記第１及び第２のＭ
ＯＳトランジスタは、半導体メモリのメモリセルアレイ
のセルを構成することを特徴とする。
【００１１】請求項７の発明は、請求項５又は請求項６
に記載の半導体装置において、前記半導体メモリは、Ｓ
ＲＡＭであり、このＳＲＡＭは、前記第１のＭＯＳトラ
ンジスタと、前記第２のＭＯＳトランジスタと、一方が
高電位側電源電圧に接続され、他方が前記第１のＭＯＳ
トランジスタのソース／ドレイン領域の一方に接続され
た第１の抵抗と、一方が高電位側電源電圧に接続され他
方が前記第２のＭＯＳトランジスタのソース／ドレイン
領域の一方に接続された第２の抵抗と、ソース／ドレイ
ン領域の一方が第１のビット線に接続され、ソース／ド
レイン領域の他方が前記第１の抵抗と前記第１のＭＯＳ
トランジスタとの接続点に接続され、ゲートがワード線
に接続された第３のＭＯＳトランジスタと、ソース／ド
レイン領域の一方が第２のビット線に接続され、ソース
／ドレイン領域の他方が前記第２の抵抗と前記第２のＭ
ＯＳトランジスタとの接続点に接続され、ゲートがワー
ド線に接続された第４のＭＯＳトランジスタとを備え、
前記第１のＭＯＳトランジスタのゲートは、前記第２の
抵抗と前記第２のＭＯＳトランジスタとの接続点に接続
され、ソース／ドレイン領域の他方が低電位の電源電圧
に接続されており、前記第２のＭＯＳトランジスタのゲ
ートは、前記第１の抵抗と前記第１のＭＯＳトランジス
タとの接続点に接続され、ソース／ドレイン領域の他方
が低電位の電源電圧に接続されていることを特徴とす
る。
に記載の半導体装置において、前記半導体メモリは、Ｓ
ＲＡＭであり、このＳＲＡＭは、前記第１のＭＯＳトラ
ンジスタと、前記第２のＭＯＳトランジスタと、一方が
高電位側電源電圧に接続され、他方が前記第１のＭＯＳ
トランジスタのソース／ドレイン領域の一方に接続され
た第１の抵抗と、一方が高電位側電源電圧に接続され他
方が前記第２のＭＯＳトランジスタのソース／ドレイン
領域の一方に接続された第２の抵抗と、ソース／ドレイ
ン領域の一方が第１のビット線に接続され、ソース／ド
レイン領域の他方が前記第１の抵抗と前記第１のＭＯＳ
トランジスタとの接続点に接続され、ゲートがワード線
に接続された第３のＭＯＳトランジスタと、ソース／ド
レイン領域の一方が第２のビット線に接続され、ソース
／ドレイン領域の他方が前記第２の抵抗と前記第２のＭ
ＯＳトランジスタとの接続点に接続され、ゲートがワー
ド線に接続された第４のＭＯＳトランジスタとを備え、
前記第１のＭＯＳトランジスタのゲートは、前記第２の
抵抗と前記第２のＭＯＳトランジスタとの接続点に接続
され、ソース／ドレイン領域の他方が低電位の電源電圧
に接続されており、前記第２のＭＯＳトランジスタのゲ
ートは、前記第１の抵抗と前記第１のＭＯＳトランジス
タとの接続点に接続され、ソース／ドレイン領域の他方
が低電位の電源電圧に接続されていることを特徴とす
る。
【００１２】第２のサイドウォール絶縁膜を形成するこ
とによりコンタクト領域を必要な大きさに小さく限定し
実効チャネル長を所定の長さに維持することができる。
この方法を半導体メモリなどの半導体装置に適用する
と、メモリセル毎に半導体基板にＧＮＤ用コンタクト領
域を形成することができるので、ＧＮＤの浮きを少なく
することが可能になる。
とによりコンタクト領域を必要な大きさに小さく限定し
実効チャネル長を所定の長さに維持することができる。
この方法を半導体メモリなどの半導体装置に適用する
と、メモリセル毎に半導体基板にＧＮＤ用コンタクト領
域を形成することができるので、ＧＮＤの浮きを少なく
することが可能になる。
【００１３】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図５を参照して第１
の実施例を説明する。図４は、図１乃至図３に示す製造
工程により形成されたトランジスタの断面図である。図
のトランジスタは、半導体基板１の表面領域に形成され
るが、半導体基板にｐウエルを設け、そこに形成するこ
ともできる。半導体装置の高集積化に対応するために、
この実施例では、例えば、半導体メモリなどに用いるＭ
ＯＳトランジスタのゲ−ト間に、半導体基板の内部回路
と半導体基板上に形成されている配線とを電気接続する
ため形成されるゲ−ト間を覆う絶縁膜のコンタクト開口
部は、ゲ−トＳＡＣ(Self Align Contact)を用いる。ｎ
型シリコン半導体基板１には、ＬＯＣＯＳ法などによる
素子分離領域が形成され、その領域内には、ｎ型ＭＯＳ
トランジスタＡ、Ｂのｎ型ソ−ス／ドレイン領域５が形
成されている。半導体基板１表面のトランジスタ領域に
は、ゲ−ト酸化膜２が形成されている。ゲ−ト酸化膜２
の上には、ポリシリコン膜３１及びタングステンシリサ
イドなどのシリサイド膜３２からなるゲート電極３が形
成されており、このシリサイド膜３２の上には窒化シリ
コン（Ｓｉ3 Ｎ4 ）膜などのゲート電極３を保護する絶
縁膜３３が形成されている。
の形態を説明する。まず、図１乃至図５を参照して第１
の実施例を説明する。図４は、図１乃至図３に示す製造
工程により形成されたトランジスタの断面図である。図
のトランジスタは、半導体基板１の表面領域に形成され
るが、半導体基板にｐウエルを設け、そこに形成するこ
ともできる。半導体装置の高集積化に対応するために、
この実施例では、例えば、半導体メモリなどに用いるＭ
ＯＳトランジスタのゲ−ト間に、半導体基板の内部回路
と半導体基板上に形成されている配線とを電気接続する
ため形成されるゲ−ト間を覆う絶縁膜のコンタクト開口
部は、ゲ−トＳＡＣ(Self Align Contact)を用いる。ｎ
型シリコン半導体基板１には、ＬＯＣＯＳ法などによる
素子分離領域が形成され、その領域内には、ｎ型ＭＯＳ
トランジスタＡ、Ｂのｎ型ソ−ス／ドレイン領域５が形
成されている。半導体基板１表面のトランジスタ領域に
は、ゲ−ト酸化膜２が形成されている。ゲ−ト酸化膜２
の上には、ポリシリコン膜３１及びタングステンシリサ
イドなどのシリサイド膜３２からなるゲート電極３が形
成されており、このシリサイド膜３２の上には窒化シリ
コン（Ｓｉ3 Ｎ4 ）膜などのゲート電極３を保護する絶
縁膜３３が形成されている。
【００１４】ゲート電極３とその上の絶縁膜３３は、Ｓ
ｉＯ2 からなる後酸化膜４により被覆されている。ゲー
ト電極３の側壁の後酸化膜４に覆われている部分には、
窒化シリコンからなるサイドウォール絶縁膜７（第１の
サイドウォール絶縁膜）が形成され、その上にＴＥＯＳ
(Tetra Ethoxy Silane) 膜などのメルトしなくても流れ
るようなリフロー性の大きいＣＶＤＳｉＯ2 膜からなる
サイドウォール絶縁膜１４（第２のサイドウォール絶縁
膜）が形成されている。ＴＥＯＳ膜は、略称ＴＥＯＳと
いうシラン（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）を６００〜９００
℃の温度で分解して得られるシリコン酸化膜であり、常
圧乃至減圧ＣＶＤ(Chemical Vapour Deposition)法で形
成される。このゲ−ト電極３、絶縁膜３３、これらを被
覆する後酸化膜４及びサイドウォール絶縁膜７、１４を
被覆するようにＳｉＯ2 などの層間絶縁膜１５がコンタ
クト領域を除いて形成されている。半導体基板１の表面
領域にはトランジスタＡ、Ｂのソース／ドレイン領域で
あるｎ型不純物拡散領域８とＬＤＤ構造を構成するＬＤ
Ｄｎ−領域５が形成されている。層間絶縁膜１５のコン
タクト開口部１０が２つのゲ−ト電極３の間に形成され
ている。コンタクト開口部１０の内側には、半導体基板
１のｎ型不純物拡散領域８内にコンタクト領域となる高
不純物濃度のｎ＋不純物拡散領域１２が形成されてい
る。
ｉＯ2 からなる後酸化膜４により被覆されている。ゲー
ト電極３の側壁の後酸化膜４に覆われている部分には、
窒化シリコンからなるサイドウォール絶縁膜７（第１の
サイドウォール絶縁膜）が形成され、その上にＴＥＯＳ
(Tetra Ethoxy Silane) 膜などのメルトしなくても流れ
るようなリフロー性の大きいＣＶＤＳｉＯ2 膜からなる
サイドウォール絶縁膜１４（第２のサイドウォール絶縁
膜）が形成されている。ＴＥＯＳ膜は、略称ＴＥＯＳと
いうシラン（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）を６００〜９００
℃の温度で分解して得られるシリコン酸化膜であり、常
圧乃至減圧ＣＶＤ(Chemical Vapour Deposition)法で形
成される。このゲ−ト電極３、絶縁膜３３、これらを被
覆する後酸化膜４及びサイドウォール絶縁膜７、１４を
被覆するようにＳｉＯ2 などの層間絶縁膜１５がコンタ
クト領域を除いて形成されている。半導体基板１の表面
領域にはトランジスタＡ、Ｂのソース／ドレイン領域で
あるｎ型不純物拡散領域８とＬＤＤ構造を構成するＬＤ
Ｄｎ−領域５が形成されている。層間絶縁膜１５のコン
タクト開口部１０が２つのゲ−ト電極３の間に形成され
ている。コンタクト開口部１０の内側には、半導体基板
１のｎ型不純物拡散領域８内にコンタクト領域となる高
不純物濃度のｎ＋不純物拡散領域１２が形成されてい
る。
【００１５】このソース／ドレイン領域８に接続するよ
うにポリシリコンからなる配線１１をゲ−ト電極３上の
層間絶縁膜１５及びコンタクト開口部１０内に形成す
る。この実施例に用いられる配線は、ポリシリコン膜に
限らず、アルミニウムなどの金属配線、メタルシリサイ
ド膜、ポリシリコンとシリサイドの複合膜など従来知ら
れている配線材料を用いることができる。第２のサイド
ウォール絶縁膜を形成することによりコンタクト領域を
必要な大きさに限定し、実効チャネル長を所定の長さに
維持することができる。図５に示す様に、従来は、コン
タクト領域１２が熱処理などにより拡大し（ｈ→
ｈ′）、その結果実効チャネル長は、所期の値αより小
さい値α′になることが多かったが、本発明では第２の
サイドウォール絶縁膜１４の存在によりコンタクト領域
を必要な大きさ（ｈ）に限定することができるので、ト
ランジスタに必要な実効チャネル長αを維持することが
可能になる。
うにポリシリコンからなる配線１１をゲ−ト電極３上の
層間絶縁膜１５及びコンタクト開口部１０内に形成す
る。この実施例に用いられる配線は、ポリシリコン膜に
限らず、アルミニウムなどの金属配線、メタルシリサイ
ド膜、ポリシリコンとシリサイドの複合膜など従来知ら
れている配線材料を用いることができる。第２のサイド
ウォール絶縁膜を形成することによりコンタクト領域を
必要な大きさに限定し、実効チャネル長を所定の長さに
維持することができる。図５に示す様に、従来は、コン
タクト領域１２が熱処理などにより拡大し（ｈ→
ｈ′）、その結果実効チャネル長は、所期の値αより小
さい値α′になることが多かったが、本発明では第２の
サイドウォール絶縁膜１４の存在によりコンタクト領域
を必要な大きさ（ｈ）に限定することができるので、ト
ランジスタに必要な実効チャネル長αを維持することが
可能になる。
【００１６】次に、図１乃至図４を参照しながら半導体
装置の製造工程を説明する。図はＬＤＤ構造のトランジ
スタが形成されたシリコン半導体基板にコンタクト領域
を形成する製造工程断面図である。まず、シリコン半導
体基板１に熱酸化法などによりゲート酸化膜２を形成す
る。その後半導体基板１上にポリシリコン膜３１及びモ
リブデンシリサイドなどのシリサイド膜３２を積層し、
さらに、その上に窒化シリコン（Ｓｉ3 Ｎ4 ）絶縁膜３
３を積層（図１（ａ））する。そして、この積層体をフ
ォトレジスト９をマスクとしてパターニングしゲート酸
化膜２の上にこの積層体からなるゲート電極３を形成す
る（図１（ｂ））。次に、半導体基板１を熱酸化して半
導体基板表面及びゲート電極表面に後酸化膜４を形成す
る。次に、ゲート電極３をマスクにしてリン（Ｐ）など
の不純物を半導体基板１にイオン注入してｎ−不純物拡
散領域５を形成する（図２（ａ））。ドレイン近傍の電
界を緩和するためこのようにリンのイオン注入により不
純物濃度が１０12〜１０13／ｃｍ3 程度のｎ−不純物拡
散領域５を形成し、ドレイン近傍のプロファイルを緩や
かにする。したがってこの領域は、ＬＤＤｎ−領域５と
いう。ＬＤＤｎ−領域は、ｎチャネルＭＯＳトランジス
タがホットキャリアの影響をとくに受け易いので、ｎチ
ャネルＭＯＳトランジスタに主として形成し、ｐチャネ
ルＭＯＳトランジスタには通常は形成しない。
装置の製造工程を説明する。図はＬＤＤ構造のトランジ
スタが形成されたシリコン半導体基板にコンタクト領域
を形成する製造工程断面図である。まず、シリコン半導
体基板１に熱酸化法などによりゲート酸化膜２を形成す
る。その後半導体基板１上にポリシリコン膜３１及びモ
リブデンシリサイドなどのシリサイド膜３２を積層し、
さらに、その上に窒化シリコン（Ｓｉ3 Ｎ4 ）絶縁膜３
３を積層（図１（ａ））する。そして、この積層体をフ
ォトレジスト９をマスクとしてパターニングしゲート酸
化膜２の上にこの積層体からなるゲート電極３を形成す
る（図１（ｂ））。次に、半導体基板１を熱酸化して半
導体基板表面及びゲート電極表面に後酸化膜４を形成す
る。次に、ゲート電極３をマスクにしてリン（Ｐ）など
の不純物を半導体基板１にイオン注入してｎ−不純物拡
散領域５を形成する（図２（ａ））。ドレイン近傍の電
界を緩和するためこのようにリンのイオン注入により不
純物濃度が１０12〜１０13／ｃｍ3 程度のｎ−不純物拡
散領域５を形成し、ドレイン近傍のプロファイルを緩や
かにする。したがってこの領域は、ＬＤＤｎ−領域５と
いう。ＬＤＤｎ−領域は、ｎチャネルＭＯＳトランジス
タがホットキャリアの影響をとくに受け易いので、ｎチ
ャネルＭＯＳトランジスタに主として形成し、ｐチャネ
ルＭＯＳトランジスタには通常は形成しない。
【００１７】次に、半導体基板１全面に窒化シリコン
（Ｓｉ3 Ｎ4 ）膜６を堆積させる（図２（ｂ））。次
に、窒化シリコン膜６をＲＩＥなどの異方性エッチング
でエッチングを行いゲート側壁を除いて半導体基板１上
の窒化シリコン（Ｓｉ3 Ｎ4 ）膜６を除去する。そして
ゲート電極３の側壁にサイドウォール絶縁膜７（第１の
サイドウォール絶縁膜）に形成する。この後、Ａｓなど
の不純物をイオン注入して、シリコン半導体基板にトラ
ンジスタのソース／ドレイン領域となる不純物濃度が１
０15／ｃｍ3 程度のｎ型不純物拡散領域８を形成する
（図２（ｃ））。次に、半導体基板１上にＴＥＯＳ膜な
どのリフロー性の大きいＣＶＤ酸化膜１３を堆積させ
る。そして、このＣＶＤ酸化膜１３の上にコンタクト形
成領域が開口されたフォトレジスト膜９′を形成する
（図３（ａ））。この後フォトレジスト膜９′をマスク
としてＲＩＥなどの異方性エッチングを行う。すると第
１のサイドウォール絶縁膜７の側壁にリフロー性ＣＶＤ
酸化膜からなる第２のサイドウォール絶縁膜１４が形成
される。その後、半導体基板１上にＣＶＤ法によりノン
ドープドＣＶＤ酸化（ＳｉＯ2 ）膜を堆積させて層間絶
縁膜１５を形成する。
（Ｓｉ3 Ｎ4 ）膜６を堆積させる（図２（ｂ））。次
に、窒化シリコン膜６をＲＩＥなどの異方性エッチング
でエッチングを行いゲート側壁を除いて半導体基板１上
の窒化シリコン（Ｓｉ3 Ｎ4 ）膜６を除去する。そして
ゲート電極３の側壁にサイドウォール絶縁膜７（第１の
サイドウォール絶縁膜）に形成する。この後、Ａｓなど
の不純物をイオン注入して、シリコン半導体基板にトラ
ンジスタのソース／ドレイン領域となる不純物濃度が１
０15／ｃｍ3 程度のｎ型不純物拡散領域８を形成する
（図２（ｃ））。次に、半導体基板１上にＴＥＯＳ膜な
どのリフロー性の大きいＣＶＤ酸化膜１３を堆積させ
る。そして、このＣＶＤ酸化膜１３の上にコンタクト形
成領域が開口されたフォトレジスト膜９′を形成する
（図３（ａ））。この後フォトレジスト膜９′をマスク
としてＲＩＥなどの異方性エッチングを行う。すると第
１のサイドウォール絶縁膜７の側壁にリフロー性ＣＶＤ
酸化膜からなる第２のサイドウォール絶縁膜１４が形成
される。その後、半導体基板１上にＣＶＤ法によりノン
ドープドＣＶＤ酸化（ＳｉＯ2 ）膜を堆積させて層間絶
縁膜１５を形成する。
【００１８】次に、ＰＥＰを行い、まず、半導体基板１
上にフォトレジスト膜（図示せず）を形成し、これをパ
ターニングして、コンタクト形成領域のフォトレジスト
膜を除去する。ついでパターニングされたフォトレジス
ト膜９をマスクにしてＲＩＥ法によりノンドープドＣＶ
Ｄ酸化膜１５のマスクから露出しているコンタクト形成
領域の部分を除去してコンタクト領域１０を形成する。
コンタクト領域１０を形成してからフォトレジスト膜を
除去する（図３（ｂ））。次に、配線となるポリシリコ
ン膜１１を半導体基板１上に堆積させる。そしてコンタ
クト領域１０にポリシリコン膜１１を介してミキシング
インプラを行い、高不純物濃度（１０15〜１０16／ｃｍ
3 ）のｎ＋不純物拡散領域１２を形成するこの製造工程
により半導体基板１に不純物拡散領域を共通にし、この
領域に配線が形成されたｎチャネルＭＯＳトランジスタ
Ａ、Ｂが形成される。
上にフォトレジスト膜（図示せず）を形成し、これをパ
ターニングして、コンタクト形成領域のフォトレジスト
膜を除去する。ついでパターニングされたフォトレジス
ト膜９をマスクにしてＲＩＥ法によりノンドープドＣＶ
Ｄ酸化膜１５のマスクから露出しているコンタクト形成
領域の部分を除去してコンタクト領域１０を形成する。
コンタクト領域１０を形成してからフォトレジスト膜を
除去する（図３（ｂ））。次に、配線となるポリシリコ
ン膜１１を半導体基板１上に堆積させる。そしてコンタ
クト領域１０にポリシリコン膜１１を介してミキシング
インプラを行い、高不純物濃度（１０15〜１０16／ｃｍ
3 ）のｎ＋不純物拡散領域１２を形成するこの製造工程
により半導体基板１に不純物拡散領域を共通にし、この
領域に配線が形成されたｎチャネルＭＯＳトランジスタ
Ａ、Ｂが形成される。
【００１９】次に、図６及び図７を参照して第２の実施
例を説明する。図６は、ＭＯＳトランジスタが形成され
た半導体基板の平面図、図７は、図６のトランジスタを
用いた半導体メモリ（ＳＲＡＭ）のセル構造を示す回路
図である。このメモリセルは、４つのｎチャネルＭＯＳ
トランジスタ及び２つの高抵抗を備えている。即ち、メ
モリセルは、第１のＭＯＳトランジスタＡと、第２のＭ
ＯＳトランジスタＢと、一方が高電位側電源電圧に接続
され、他方が第１のＭＯＳトランジスタＡのソース／ド
レイン領域の一方に接続された第１の抵抗Ｒ１と、一方
が高電位側電源電圧に接続され他方が第２のＭＯＳトラ
ンジスタＢのソース／ドレイン領域の一方に接続された
第２の抵抗Ｒ２と、ソース／ドレイン領域の一方が第１
のビット線ＢＬに接続され、ソース／ドレイン領域の他
方が第１の抵抗Ｒ１と第１のＭＯＳトランジスタＡとの
接続点に接続され、ゲートがワード線ＷＬに接続された
第３のＭＯＳトランジスタＱ３と、ソース／ドレイン領
域の一方が第２のビット線 /ＢＬ（「 /」は反転信号を
現す、以下同じ）に接続され、ソース／ドレイン領域の
他方が前記第２の抵抗Ｒ２と第２のＭＯＳトランジスタ
Ｂとの接続点に接続され、ゲートがワード線ＷＬに接続
された第４のＭＯＳトランジスタＱ４とを備え、第１の
ＭＯＳトランジスタＡのゲートは、第２の抵抗Ｒ２と第
２のＭＯＳトランジスタＢとの接続点に接続され、ソー
ス／ドレイン領域の他方がＧＮＤ（基板電位）に接続さ
れており、第２のＭＯＳトランジスタＢのゲートは、第
１の抵抗Ｒ１と第１のＭＯＳトランジスタＡとの接続点
に接続され、ソース／ドレイン領域の他方（例えば、ソ
ース）がＧＮＤ（基板電位）に接続されている。
例を説明する。図６は、ＭＯＳトランジスタが形成され
た半導体基板の平面図、図７は、図６のトランジスタを
用いた半導体メモリ（ＳＲＡＭ）のセル構造を示す回路
図である。このメモリセルは、４つのｎチャネルＭＯＳ
トランジスタ及び２つの高抵抗を備えている。即ち、メ
モリセルは、第１のＭＯＳトランジスタＡと、第２のＭ
ＯＳトランジスタＢと、一方が高電位側電源電圧に接続
され、他方が第１のＭＯＳトランジスタＡのソース／ド
レイン領域の一方に接続された第１の抵抗Ｒ１と、一方
が高電位側電源電圧に接続され他方が第２のＭＯＳトラ
ンジスタＢのソース／ドレイン領域の一方に接続された
第２の抵抗Ｒ２と、ソース／ドレイン領域の一方が第１
のビット線ＢＬに接続され、ソース／ドレイン領域の他
方が第１の抵抗Ｒ１と第１のＭＯＳトランジスタＡとの
接続点に接続され、ゲートがワード線ＷＬに接続された
第３のＭＯＳトランジスタＱ３と、ソース／ドレイン領
域の一方が第２のビット線 /ＢＬ（「 /」は反転信号を
現す、以下同じ）に接続され、ソース／ドレイン領域の
他方が前記第２の抵抗Ｒ２と第２のＭＯＳトランジスタ
Ｂとの接続点に接続され、ゲートがワード線ＷＬに接続
された第４のＭＯＳトランジスタＱ４とを備え、第１の
ＭＯＳトランジスタＡのゲートは、第２の抵抗Ｒ２と第
２のＭＯＳトランジスタＢとの接続点に接続され、ソー
ス／ドレイン領域の他方がＧＮＤ（基板電位）に接続さ
れており、第２のＭＯＳトランジスタＢのゲートは、第
１の抵抗Ｒ１と第１のＭＯＳトランジスタＡとの接続点
に接続され、ソース／ドレイン領域の他方（例えば、ソ
ース）がＧＮＤ（基板電位）に接続されている。
【００２０】このメモリセルは、図４のトランジスタ
Ａ、Ｂを構成要素に含んでいる。トランジスタＡ、Ｂ
は、共通のドレイン領域を有し、このドレイン領域は、
配線によってＧＮＤに接続されている。その配線と共通
のドレイン領域とはコンタクト領域１２を介して電気的
に接続されている。図６は、半導体基板に形成された半
導体メモリのセルアレイを構成するメモリセルＣとこの
メモリセルと隣接するメモリセルＤが形成された平面図
である。各トランジスタＡ、Ｂのサイドウオール絶縁膜
１４、１４間には、ショートチャネル効果を悪化させな
い所定の実効チャネル長を有する活性領域を形成するこ
とができるので、必要最小限のコンタクト径ｈを有する
コンタクト領域１２が形成されている。従来は、図５
（ａ）に示すようにセルアレイを構成するメモリセルＣ
のトランジスタＡ、Ｂ間にはコンタクト領域１２を設け
ず、メモリセルＣ、Ｄ間に配置していたが、この様な配
置構造では、メモリセル毎にＧＮＤコンタクトを形成す
るよりもＧＮＤの浮きが生じ易くなり、電気的な安定性
に欠けることがあった。またレイアウト的にも微細化に
は限界があった。本発明は、リフロー性の高い第２のサ
イドウォール絶縁膜を用いることによりショートチャネ
ル効果の影響を受けないように実効チャネル長αが所定
以上の値を維持するようにしている。そのためコンタク
ト領域のコンタクト径を必要な値を維持しながらＧＮＤ
の浮きの生じない構造を採用することができ、しかも半
導体装置の微細化に十分対応することができる。
Ａ、Ｂを構成要素に含んでいる。トランジスタＡ、Ｂ
は、共通のドレイン領域を有し、このドレイン領域は、
配線によってＧＮＤに接続されている。その配線と共通
のドレイン領域とはコンタクト領域１２を介して電気的
に接続されている。図６は、半導体基板に形成された半
導体メモリのセルアレイを構成するメモリセルＣとこの
メモリセルと隣接するメモリセルＤが形成された平面図
である。各トランジスタＡ、Ｂのサイドウオール絶縁膜
１４、１４間には、ショートチャネル効果を悪化させな
い所定の実効チャネル長を有する活性領域を形成するこ
とができるので、必要最小限のコンタクト径ｈを有する
コンタクト領域１２が形成されている。従来は、図５
（ａ）に示すようにセルアレイを構成するメモリセルＣ
のトランジスタＡ、Ｂ間にはコンタクト領域１２を設け
ず、メモリセルＣ、Ｄ間に配置していたが、この様な配
置構造では、メモリセル毎にＧＮＤコンタクトを形成す
るよりもＧＮＤの浮きが生じ易くなり、電気的な安定性
に欠けることがあった。またレイアウト的にも微細化に
は限界があった。本発明は、リフロー性の高い第２のサ
イドウォール絶縁膜を用いることによりショートチャネ
ル効果の影響を受けないように実効チャネル長αが所定
以上の値を維持するようにしている。そのためコンタク
ト領域のコンタクト径を必要な値を維持しながらＧＮＤ
の浮きの生じない構造を採用することができ、しかも半
導体装置の微細化に十分対応することができる。
【００２１】次に、図８を参照して第３の実施例を説明
する。図は、ここでは、ＣＭＯＳ構造の集積回路に形成
されたゲ−トＳＡＣ内の配線構造に関する。半導体装置
の微細化に伴い半導体集積回路が形成される半導体基板
内の素子が形成されるウエル領域も当然狭くなり、その
ウエル内の素子とコンタクトを介して電気接続する配線
も非常に小さな領域に形成しなくてはならないので、ゲ
−トＳＡＣを利用することは必要である。半導体基板に
は、例えば、抵抗率が１〜１０Ωｃｍ程度のｎ型シリコ
ン半導体基板１を用い、この半導体基板１に、例えば、
埋込み構造の素子分離領域１６を形成してからフォトリ
ソグラフィとイオン注入法を用いてｐウエル領域１７を
形成する。そして、半導体基板１上には、熱酸化などに
より５０〜２００オングストロ−ム厚程度のゲ−ト酸化
膜２を形成する。次に、２０００オングストロ−ム厚程
度のポリシリコン膜３１をゲ−ト酸化膜２上に堆積す
る。このポリシリコン膜３１には、Ｐなどの不純物をイ
オン注入し拡散する。多結晶シリコンに代えてアモルフ
ァスシリコンを用いることができる。ポリシリコン膜３
１の上に次は、１０００オングストロ−ム厚程度のＷＳ
ｉ2 膜３２を堆積させ、その上に２０００オングストロ
−ム厚程度のＳｉ3 Ｎ4 の絶縁膜３３を形成する。
する。図は、ここでは、ＣＭＯＳ構造の集積回路に形成
されたゲ−トＳＡＣ内の配線構造に関する。半導体装置
の微細化に伴い半導体集積回路が形成される半導体基板
内の素子が形成されるウエル領域も当然狭くなり、その
ウエル内の素子とコンタクトを介して電気接続する配線
も非常に小さな領域に形成しなくてはならないので、ゲ
−トＳＡＣを利用することは必要である。半導体基板に
は、例えば、抵抗率が１〜１０Ωｃｍ程度のｎ型シリコ
ン半導体基板１を用い、この半導体基板１に、例えば、
埋込み構造の素子分離領域１６を形成してからフォトリ
ソグラフィとイオン注入法を用いてｐウエル領域１７を
形成する。そして、半導体基板１上には、熱酸化などに
より５０〜２００オングストロ−ム厚程度のゲ−ト酸化
膜２を形成する。次に、２０００オングストロ−ム厚程
度のポリシリコン膜３１をゲ−ト酸化膜２上に堆積す
る。このポリシリコン膜３１には、Ｐなどの不純物をイ
オン注入し拡散する。多結晶シリコンに代えてアモルフ
ァスシリコンを用いることができる。ポリシリコン膜３
１の上に次は、１０００オングストロ−ム厚程度のＷＳ
ｉ2 膜３２を堆積させ、その上に２０００オングストロ
−ム厚程度のＳｉ3 Ｎ4 の絶縁膜３３を形成する。
【００２２】次に、これらの積層膜をフォトリソグラフ
ィと異方性エッチングによりパタ−ニングして、ｐウエ
ル１７上及び半導体基板１上にポリシリコン膜３１及び
ＷＳｉ2 膜３２から構成されるゲ−ト電極３及びその上
の絶縁膜３３を形成する。ゲート電極３と絶縁膜３３の
表面は、熱処理して後酸化膜４を形成する。続いて半導
体基板１表面に形成されているゲ−ト電極３、絶縁膜３
３の積層体を被覆するように窒化シリコン（Ｓｉ
3 Ｎ4 ）膜を形成する。そして、この窒化シリコン膜を
ＲＩＥなどの異方性エッチングによりエッチング処理を
行ってこの積層体に窒化シリコンからなる第１のサイド
ウォール絶縁膜７を形成する。さらに、第１のサイドウ
ォール絶縁膜７の上にＴＥＯＳ膜のようにリフロー性の
高いＣＶＤ酸化膜の第２のサイドウォール絶縁膜１４を
形成する。次に、ＭＯＳトランジスタのソ−ス／ドレイ
ン領域を形成する。ｐウエル１７には、Ａｓなどをイオ
ン注入してＬＤＤｎ−領域５を有するｎ型ソ−ス／ドレ
イン領域８を形成し、半導体基板１には、Ｂをイオン注
入してｐ型ソ−ス／ドレイン領域１８を形成する。次
に、この積層体を含めて半導体基板１の表面をノンドー
プドＣＶＤ酸化膜などの層間絶縁膜１５で被覆する。
ィと異方性エッチングによりパタ−ニングして、ｐウエ
ル１７上及び半導体基板１上にポリシリコン膜３１及び
ＷＳｉ2 膜３２から構成されるゲ−ト電極３及びその上
の絶縁膜３３を形成する。ゲート電極３と絶縁膜３３の
表面は、熱処理して後酸化膜４を形成する。続いて半導
体基板１表面に形成されているゲ−ト電極３、絶縁膜３
３の積層体を被覆するように窒化シリコン（Ｓｉ
3 Ｎ4 ）膜を形成する。そして、この窒化シリコン膜を
ＲＩＥなどの異方性エッチングによりエッチング処理を
行ってこの積層体に窒化シリコンからなる第１のサイド
ウォール絶縁膜７を形成する。さらに、第１のサイドウ
ォール絶縁膜７の上にＴＥＯＳ膜のようにリフロー性の
高いＣＶＤ酸化膜の第２のサイドウォール絶縁膜１４を
形成する。次に、ＭＯＳトランジスタのソ−ス／ドレイ
ン領域を形成する。ｐウエル１７には、Ａｓなどをイオ
ン注入してＬＤＤｎ−領域５を有するｎ型ソ−ス／ドレ
イン領域８を形成し、半導体基板１には、Ｂをイオン注
入してｐ型ソ−ス／ドレイン領域１８を形成する。次
に、この積層体を含めて半導体基板１の表面をノンドー
プドＣＶＤ酸化膜などの層間絶縁膜１５で被覆する。
【００２３】次に、層間絶縁膜１５の上にパタ−ニング
されたフォトレジスト膜（図示せず）を形成し、ＲＩＥ
などの異方性エッチングを用いてコンタクト形成領域に
コンタクト開口部１０を形成する。このコンタクト開口
部１０は、ｐウエル１７のゲ−ト電極３に近接してお
り、このゲ−ト電極上にかかる形となる。次に、ポリシ
リコン膜１１を層間絶縁膜１５の上及びコンタクト開口
部１０内等に堆積させて、ソ−ス／ドレイン領域８とポ
リシリコン膜１１とを接続する。ポリシリコン膜１１
は、配線を構成する。図示はしないが、この配線１１の
上にパッシベーション膜を形成するか、この間にさらに
多層配線を形成して半導体装置が完成される。ｐウエル
には、ｎチャネルＭＯＳトランジスタ（Ａ）が形成さ
れ、半導体基板１の隣接した部分にはｐチャネルＭＯＳ
トランジスタ（Ｅ）が形成されている。ショートチャネ
ル効果の悪化を防ぎながら半導体装置の微細化を進める
ことができる。
されたフォトレジスト膜（図示せず）を形成し、ＲＩＥ
などの異方性エッチングを用いてコンタクト形成領域に
コンタクト開口部１０を形成する。このコンタクト開口
部１０は、ｐウエル１７のゲ−ト電極３に近接してお
り、このゲ−ト電極上にかかる形となる。次に、ポリシ
リコン膜１１を層間絶縁膜１５の上及びコンタクト開口
部１０内等に堆積させて、ソ−ス／ドレイン領域８とポ
リシリコン膜１１とを接続する。ポリシリコン膜１１
は、配線を構成する。図示はしないが、この配線１１の
上にパッシベーション膜を形成するか、この間にさらに
多層配線を形成して半導体装置が完成される。ｐウエル
には、ｎチャネルＭＯＳトランジスタ（Ａ）が形成さ
れ、半導体基板１の隣接した部分にはｐチャネルＭＯＳ
トランジスタ（Ｅ）が形成されている。ショートチャネ
ル効果の悪化を防ぎながら半導体装置の微細化を進める
ことができる。
【００２４】
【発明の効果】本発明は、第１のサイドウォール絶縁膜
の側壁にリフロー性の大きいＣＶＤ酸化膜からなる第２
のサイドウォール絶縁膜を形成することによりコンタク
ト領域へのミキシングインプラの実質的な注入領域をゲ
ートから遠ざけることを可能にしてショートチャネル効
果の悪化を防ぐものである。また、コンタクト領域を隣
接するトランジスタのゲート間に形成することができる
のでメモリセル毎にコンタクト領域を設けることができ
るのでＧＮＤの浮きの生じない構造のメモリセルを有す
る半導体装置を得ることができる。
の側壁にリフロー性の大きいＣＶＤ酸化膜からなる第２
のサイドウォール絶縁膜を形成することによりコンタク
ト領域へのミキシングインプラの実質的な注入領域をゲ
ートから遠ざけることを可能にしてショートチャネル効
果の悪化を防ぐものである。また、コンタクト領域を隣
接するトランジスタのゲート間に形成することができる
のでメモリセル毎にコンタクト領域を設けることができ
るのでＧＮＤの浮きの生じない構造のメモリセルを有す
る半導体装置を得ることができる。
【図１】本発明の製造工程を説明する断面図。
【図２】本発明の製造工程を説明する断面図。
【図３】本発明の製造工程を説明する断面図。
【図４】本発明の製造工程を説明する断面図。
【図５】図４及び図１０の部分拡大断面図。
【図６】本発明のＭＯＳトランジスタが形成された半導
体基板の平面図。
体基板の平面図。
【図７】図６のトランジスタを用いた半導体メモリのセ
ル構造を示す回路図。
ル構造を示す回路図。
【図８】本発明の半導体装置の断面図。
【図９】従来の半導体装置の製造工程を説明する断面
図。
図。
【図１０】従来の半導体装置の製造工程を説明する断面
図。
図。
【図１１】従来のメモリセルと隣接するメモリセルが形
成された半導体基板の平面図。
成された半導体基板の平面図。
１・・・シリコン半導体基板、 ２・・・ゲート酸化
膜、３・・・ゲート電極、 ４…後酸化膜、５・・・
ＬＤＤｎ−領域（ｎ型低濃度不純物拡散領域）、６・・
・Ｓｉ3 Ｎ4 膜からなる絶縁膜、７・・・第１のサイド
ウォール絶縁膜、８・・・ソース／ドレイン領域（ｎ型
不純物拡散領域）、９・・・フォトレジスト膜、 １
０・・・コンタクト開口部、１１・・・配線（ポリシリ
コン膜）、 １２・・・コンタクト領域、１３・・・
リフロー性の大きいＣＶＤ酸化膜、１４・・・第２のサ
イドウォール絶縁膜、１５・・・層間絶縁膜（ノンドー
プドＣＶＤ酸化膜）、１６・・・素子分離領域、 １
７・・・ｐウエル、１８・・・ソース／ドレイン領域
（ｐ型不純物拡散領域）、３１・・・ポリシリコン膜、
３２・・・シリサイド膜、３３・・・絶縁膜。
膜、３・・・ゲート電極、 ４…後酸化膜、５・・・
ＬＤＤｎ−領域（ｎ型低濃度不純物拡散領域）、６・・
・Ｓｉ3 Ｎ4 膜からなる絶縁膜、７・・・第１のサイド
ウォール絶縁膜、８・・・ソース／ドレイン領域（ｎ型
不純物拡散領域）、９・・・フォトレジスト膜、 １
０・・・コンタクト開口部、１１・・・配線（ポリシリ
コン膜）、 １２・・・コンタクト領域、１３・・・
リフロー性の大きいＣＶＤ酸化膜、１４・・・第２のサ
イドウォール絶縁膜、１５・・・層間絶縁膜（ノンドー
プドＣＶＤ酸化膜）、１６・・・素子分離領域、 １
７・・・ｐウエル、１８・・・ソース／ドレイン領域
（ｐ型不純物拡散領域）、３１・・・ポリシリコン膜、
３２・・・シリサイド膜、３３・・・絶縁膜。
Claims (7)
- 【請求項１】 半導体基板にＬＤＤ構造を有する第１及
び第２のＭＯＳトランジスタを形成する工程と、 前記第１及び第２のＭＯＳトランジスタのゲート側壁に
それぞれ第１のサイドウォール絶縁膜を形成する工程
と、 前記第１のサイドウォール絶縁膜の上に第２のサイドウ
ォール絶縁膜を形成する工程と、 前記第２のサイドウォール絶縁膜をマスクとして、前記
第１及び第２のＭＯＳトランジスタ間にミキシングイン
プラを行って前記第１及び第２のＭＯＳトランジスタを
構成する不純物拡散領域にコンタクト領域となる高濃度
不純物拡散領域を形成する工程と、 前記半導体基板に前記コンタクト領域と電気的に接続さ
れた配線を形成する工程とを備えていることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記第２のサイドウォール絶縁膜は、前
記第１のサイドウォール絶縁膜よりリフロー性を大きく
することを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 前記第１のサイドウォール絶縁膜は、窒
化シリコン膜から構成され、前記第２のサイドウォール
絶縁膜は、リフロー性ＣＶＤ酸化膜からなることを特徴
とする請求項１又は請求項２に記載の半導体装置の製造
方法。 - 【請求項４】 前記第１及び第２のＭＯＳトランジスタ
は半導体メモリ装置に形成されているメモリセルアレイ
のセルを構成することを特徴とする請求項１乃至請求項
３のいづれかに記載の半導体装置の製造方法。 - 【請求項５】 半導体基板と、 前記半導体基板に形成され、ゲート側壁に第１のサイド
ウォール絶縁膜及びこの第１のサイドウォール絶縁膜の
上に前記第１のサイドウォール絶縁膜よりリフロー性の
大きい第２のサイドウォール絶縁膜が形成された第１及
び第２のＭＯＳトランジスタと、 前記半導体基板に形成され、前記第１及び第２のＭＯＳ
トランジスタの間のこれらＭＯＳトランジスタを構成す
る不純物拡散領域に形成された高濃度不純物拡散領域か
らなるコンタクト領域と、 前記半導体基板に形成され、前記コンタクト領域と電気
的に接続された配線とを備えていることを特徴とする半
導体装置。 - 【請求項６】 前記第１及び第２のＭＯＳトランジスタ
は、半導体メモリのメモリセルアレイのセルを構成する
ことを特徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記半導体メモリは、ＳＲＡＭであり、
このＳＲＡＭは、前記第１のＭＯＳトランジスタと、前
記第２のＭＯＳトランジスタと、一方が高電位側電源電
圧に接続され、他方が前記第１のＭＯＳトランジスタの
ソース／ドレイン領域の一方に接続された第１の抵抗
と、一方が高電位側電源電圧に接続され、他方が前記第
２のＭＯＳトランジスタのソース／ドレイン領域の一方
に接続された第２の抵抗と、ソース／ドレイン領域の一
方が第１のビット線に接続され、ソース／ドレイン領域
の他方が前記第１の抵抗と前記第１のＭＯＳトランジス
タとの接続点に接続され、ゲートがワード線に接続され
た第３のＭＯＳトランジスタと、ソース／ドレイン領域
の一方が第２のビット線に接続され、ソース／ドレイン
領域の他方が前記第２の抵抗と前記第２のＭＯＳトラン
ジスタとの接続点に接続され、ゲートがワード線に接続
された第４のＭＯＳトランジスタとを備え、 前記第１のＭＯＳトランジスタのゲートは、前記第２の
抵抗と前記第２のＭＯＳトランジスタとの接続点に接続
され、ソース／ドレイン領域の他方が低電位の電源電圧
に接続されており、前記第２のＭＯＳトランジスタのゲ
ートは、前記第１の抵抗と前記第１のＭＯＳトランジス
タとの接続点に接続され、ソース／ドレイン領域の他方
が低電位の電源電圧に接続されていることを特徴とする
請求項５又は請求項６に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232643A JPH1065016A (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232643A JPH1065016A (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065016A true JPH1065016A (ja) | 1998-03-06 |
Family
ID=16942517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8232643A Pending JPH1065016A (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100679962B1 (ko) | 2004-02-27 | 2007-02-08 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
-
1996
- 1996-08-15 JP JP8232643A patent/JPH1065016A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100679962B1 (ko) | 2004-02-27 | 2007-02-08 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0562207B1 (en) | Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom | |
| US5536674A (en) | Process for forming a static-random-access memory cell | |
| US6388296B1 (en) | CMOS self-aligned strapped interconnection | |
| US5973369A (en) | SRAM having P-channel TFT as load element with less series-connected high resistance | |
| US5330929A (en) | Method of making a six transistor static random access memory cell | |
| JPH07202193A (ja) | 半導体装置及びその製造方法 | |
| JPH11345887A (ja) | 半導体装置およびその製造方法 | |
| US5352916A (en) | Fully CMOS-type SRAM device with grounding wire having contact holes | |
| US5326989A (en) | Semiconductor device having thin film transistor and method of manufacturing the same | |
| KR0139772B1 (ko) | 반도체 집적회로 장치 및 그 제조방법 | |
| US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
| JPH05259401A (ja) | 集積回路用相互接続体及び抵抗 | |
| US6255701B1 (en) | Semiconductor device containing local interconnection and method of manufacturing the same | |
| US6723588B2 (en) | Method for fabricating SRAM cell | |
| US5926698A (en) | Semiconductor memory device and method of fabricating the same | |
| US6730557B2 (en) | Semiconductor device and production thereof | |
| JPH06333944A (ja) | 半導体装置 | |
| JPH1065016A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2959129B2 (ja) | Ｓｒａｍ装置およびその製造方法 | |
| JP2751893B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10135354A (ja) | 半導体装置及びその製造方法 | |
| JP4010425B2 (ja) | 半導体装置及びその製造方法 | |
| JP2621824B2 (ja) | 半導体装置の製造方法 | |
| JPH08340052A (ja) | 半導体メモリ装置およびその製造方法 | |
| KR100265337B1 (ko) | 하이 로드 레지스터형 에스램셀 제조 방법 |