本発明の具体的な実施形態を説明する前に、主ロジック回路を構成するトランジスタとして1.2V動作の低電圧トランジスタを、入出力回路を構成するトランジスタとして2.5V動作の中電圧トランジスタを、不揮発性メモリ制御回路を構成するトランジスタとして5V動作の高電圧トランジスタを使用する不揮発性メモリ混載ロジック半導体装置の製造方法について、本願発明者の認識する一般的な方法を2つ説明する。
初めに、半導体装置の第1の製造方法について図1乃至図3を用いて説明する。図1乃至図3は、半導体装置の第1の製造方法を示す工程断面図である。
まず、通常の方法により、シリコン基板300内に、素子分離膜302、フラッシュメモリセル形成領域及びnチャネル高電圧トランジスタ形成領域に形成されたn型ウェル304、n型ウェル304内のフラッシュメモリセル形成領域に形成されたp型ウェル306、n型ウェル304内のnチャネル高電圧トランジスタ形成領域に形成されたp型ウェル308、nチャネル中電圧トランジスタ形成領域に形成されたp型ウェル310、pチャネル低電圧トランジスタ形成領域に形成されたn型ウェル312等を形成する(図1(a))。
次いで、通常の方法により、トンネル絶縁膜314、フローティングゲート316及びONOよりなる誘電体膜318をそれぞれ形成した後、高電圧トランジスタ形成領域、中電圧トランジスタ形成領域、低電圧トランジスタ形成領域のシリコン基板300を露出する(図1(b))。
次いで、熱酸化法により、例えば膜厚13nmのシリコン酸化膜320を成長する(図2(a))。
次いで、フォトリソグラフィー及びエッチングにより、シリコン酸化膜320をパターニングし、中電圧トランジスタ形成領域及び低電圧トランジスタ形成領域のシリコン基板300を露出する(図2(b))。この際、シリコン酸化膜320のエッチングに用いるフォトレジスト膜322のマスクデータは、保護すべきフラッシュメモリセル形成領域のデータ及び高電圧トランジスタ形成領域における活性領域のデータをシフトして作成する。
次いで、熱酸化法により、例えば4.5nmのシリコン酸化膜324を成長する。
次いで、フォトリソグラフィー及びエッチングにより、シリコン酸化膜324をパターニングし、低電圧トランジスタ形成領域のシリコン基板300を露出する(図3(a))。この際、シリコン酸化膜324のエッチングに用いるフォトレジスト膜326のマスクデータは、保護すべきフラッシュメモリセル形成領域のデータ、高電圧トランジスタ形成領域における活性領域のデータ及び中電圧トランジスタ形成領域における活性領域のデータをシフトして作成する。
次いで、熱酸化法により、例えば膜厚2nmのシリコン酸化膜を成長する。これにより、高電圧トランジスタ形成領域には膜厚16.5nmのシリコン酸化膜よりなるゲート絶縁膜328が、中電圧トランジスタ形成領域には膜厚5.5nmのシリコン酸化膜よりなるゲート絶縁膜330が、低電圧トランジスタ形成領域には膜厚2nmのシリコン酸化膜よりなるゲート絶縁膜332が、それぞれ形成される。
次いで、ポリシリコン膜を堆積後、このポリシリコン膜をパターニングし、ポリシリコン膜よりなるゲート電極334等を形成する(図3(b))。
上述した第1の製造方法では、ゲート絶縁膜形成領域の開口マスクを、保護すべき活性領域のデータから作成しているが、露出すべき活性領域のデータから作成することも可能である。
次に、露出すべき活性領域のデータからゲート絶縁膜形成領域の開口マスクを作成する半導体装置の第2の製造方法について図4を用いて説明する。図4は半導体装置の第2の製造方法を示す工程断面図である。
まず、図1(a)乃至図2(b)に示す第1の製造方法と同様にして、高電圧トランジスタ形成領域にシリコン酸化膜320を形成した後、中電圧トランジスタ形成領域及び低電圧トランジスタ形成領域のシリコン基板を露出する(図4(a))。この際、シリコン酸化膜320のエッチングに用いるフォトレジスト膜322のマスクデータは、露出すべき中電圧トランジスタ形成領域における活性領域のデータ及び低電圧トランジスタ形成領域における活性領域のデータをシフトして作成する。
次いで、熱酸化法により、例えば4.5nmのシリコン酸化膜324を成長する。
次いで、フォトリソグラフィー及びエッチングにより、シリコン酸化膜324をパターニングし、低電圧トランジスタ形成領域のシリコン基板を露出する(図4(b))。この際、シリコン酸化膜324のエッチングに用いるフォトレジスト膜326のマスクデータは、露出すべき低電圧トランジスタ形成領域における活性領域のデータをシフトして作成する。
次いで、第1の製造方法と同様にして、熱酸化法により例えば膜厚2nmのシリコン酸化膜を成長し、膜厚16.5nmのゲート絶縁膜328と、膜厚5.5nmのゲート絶縁膜330と、膜厚2nmのゲート絶縁膜332とを形成する。
上記第1の製造方法では、フォトレジスト膜322のマスクデータを保護すべき活性領域のデータから作成するため、高電圧領域の広い素子分離領域の一部はフォトレジスト膜322によって覆われずに露出される。したがって、この領域の素子分離膜302は、シリコン酸化膜320のエッチングの際にその一部がエッチングされることになる。同様に、この領域の素子分離膜302は、シリコン酸化膜324のエッチングの際にも一部がエッチングされることになる。
したがって、高電圧トランジスタ形成領域の素子分離膜302の厚さが、2回のシリコン酸化膜のエッチング処理によって薄膜化してしまう。具体的には、シリコン酸化膜320のエッチングでは15nmの熱酸化膜を完全にエッチングするために熱酸化膜20nm相当のエッチングが施され、シリコン酸化膜324のエッチングでは5nmの熱酸化膜を完全にエッチングするために熱酸化膜10nm相当のエッチングが施される。素子分離膜302を構成するCVD酸化膜のエッチング速度が熱酸化膜の約1.2倍程度大きいことを考慮すると、40nm近くの素子分離膜302がエッチングされることとなる。0.13μmテクノロジーではSTIの深さは300nm程度であり、10%強の素子分離膜減少が生じることとなり、高電圧動作領域の素子分離寄生MOSトランジスタの閾値電圧低下やリーク電流の増大が無視できないものとなる。STIを深くすればこの問題を解決できるが、主ロジック回路部のSTIアスペクト比が増加して絶縁物を埋め込むことが困難となる。主ロジック回路部のSTIを浅くして高電圧回路部のSTIを深くすればこうした問題も解決できるが、製造工程が増加してしまう。
上述した第2の製造方法では、フォトレジスト膜322,326を、開口すべき活性領域のデータから作成しているため、第1の製造方法にみられるような素子分離膜302の薄膜化の問題は生じない。しかしながら、この場合には、特に2回のエッチングに曝される低電圧活性領域と素子分離領域との間の凹部が問題となる。
すなわち、図4(a)に示す工程では、活性領域と素子分離膜302との間に段差が生じる(図5(a)参照)。更に、図4(b)に示す工程においてフォトレジスト膜322とフォトレジスト膜326との間で位置合わせずれが生じると、素子分離膜302上には階段状の段差が生じる(図5(b)参照)。したがって、活性領域と素子分離膜302との間には、複雑な段差を有する凹部が形成される(図5(c)参照)。こうした凹部にはゲートポリシリコンのエッチング残渣が発生することがある。低電圧領域は最も微細なパターンを形成する必要があり、僅かな残渣であっても隣接ゲート電極間の短絡につながり、歩留まりが低下する虞がある。
以下の2つの実施形態では、高電圧動作部の素子分離膜の減少を防止するとともに、上述した素子分離領域の段差による残渣の発生を防止しうる構造及びその製造方法について説明する。
[第1実施形態]
本発明の第1実施形態による半導体装置及びその製造方法について図6乃至図24を用いて説明する。
図6は本実施形態による半導体装置の構造を示すチップ概念図、図7は本実施形態による半導体装置に使用される11種類のトランジスタを示す概略断面図、図8は本実施形態による半導体装置の構造を示す概略断面図、図9乃至図24は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態による半導体装置200は、図6に示すように、フラッシュメモリを混載したロジック半導体装置であり、主ロジック回路部202と、入出力回路部204と、フラッシュメモリセル部206と、フラッシュメモリセル制御回路部208とを有している。入出力回路部204は、PMOS部204Pと、NMOS部204Nとを、フラッシュメモリセル制御回路部208は、PMOS部208Pと、NMOS部208Nとを、それぞれ有している。
図7に示すように、本実施形態による半導体装置は、n型ウェル90中のp型ウェル78内に形成されたフラッシュメモリセル(Flash cell)、nチャネル高電圧・低閾値トランジスタ(N−HV Low Vt)及びnチャネル高電圧・高閾値トランジスタ(N−HV High Vt)と、n型ウェル80内に形成されたpチャネル高電圧・低閾値トランジスタ(P−HV Low Vt)及びpチャネル高電圧・高閾値トランジスタ(P−HV High Vt)と、p型ウェル82内に形成されたnチャネル中電圧トランジスタ(N−MV)と、n型ウェル84内に形成されたpチャネル中電圧トランジスタ(P−MV)と、p型ウェル86内に形成されたnチャネル低電圧・高閾値トランジスタ(N−LV High Vt)及びnチャネル低電圧・低閾値トランジスタ(N−LV Low Vt)と、n型ウェル88内に形成されたpチャネル低電圧・高閾値トランジスタ(P−LV High Vt)及びpチャネル低電圧・低閾値トランジスタ(P−LV Low Vt)とにより構成される。
フラッシュメモリセル(Flash cell)は、スタックゲート構造のフラッシュEPROMであり、フローティングゲートに所定の情報を電荷として蓄えるものである。トンネル酸化膜の膜厚は、電荷保持特性や酸化膜寿命等に応じて独立して決定される。
nチャネル高電圧・低閾値トランジスタ(N−HV Low Vt)と、nチャネル高電圧・高閾値トランジスタ(N−HV High Vt)と、pチャネル高電圧・低閾値トランジスタ(P−HV Low Vt)と、pチャネル高電圧・高閾値トランジスタ(P−HV High Vt)とは、フラッシュメモリセル制御回路部308を構成するトランジスタであり、フラッシュメモリセルの読み出し時は5V、書込み消去時は10V弱までの電圧が印加される高電圧トランジスタである。フラッシュメモリセル制御回路部308は、このように大きな電圧が必要とされるため、ゲート絶縁膜も厚くなる。
nチャネル中電圧トランジスタ(N−MV)及びpチャネル中電圧トランジスタ(P−MV)は、入出力回路部204を構成するトランジスタであり、2.5V動作或いは3.3V動作等のトランジスタである。2.5V動作トランジスタと3.3V動作トランジスタとは、ゲート絶縁膜の厚さ、閾値電圧制御条件、LDD条件は互いに相違するが、同時に両方を搭載する必要はなく、何れか一方のみが搭載されるのが一般的である。
nチャネル低電圧・高閾値トランジスタ(N−LV High Vt)と、nチャネル低電圧・低閾値トランジスタ(N−LV Low Vt)と、pチャネル低電圧・高閾値トランジスタ(P−LV High Vt)と、pチャネル低電圧・低閾値トランジスタ(P−LV Low Vt)は、主ロジック回路部202を構成するトランジスタである。これらトランジスタには、主ロジック回路部202の性能向上のために、極薄膜ゲート絶縁膜が用いられる。
このように、本実施形態による半導体装置では、トンネルゲート絶縁膜の他に、膜厚の異なる3種類のゲート絶縁膜を形成する必要がある。このため、低電圧トランジスタ形成領域は、ゲート絶縁膜の形成過程で2回のエッチング工程に曝され、この工程で素子分離膜がエッチングされることになる。また、中電圧トランジスタ形成領域は、ゲート絶縁膜の形成過程で1回のエッチング工程に曝され、この工程で素子分離膜がエッチングされることになる。
本実施形態による半導体装置は、これらエッチングにより形成される素子分離膜上の段差が、低電圧動作ウェル端部及び中電圧動作ウェル端部に対応する素子分離膜の領域に形成されていることに主たる特徴がある。以下、本実施形態による半導体装置の上記特徴について説明する。
図8(a)は、低電圧トランジスタ形成領域に隣接して、フラッシュメモリセルを含む高電圧トランジスタ形成領域及び中電圧トランジスタ形成領域が設けられた場合を想定した概略断面図である。図8(a)に示すように、高電圧トランジスタ形成領域に形成されたn型ウェル80と低電圧トランジスタ形成領域に形成されたp型ウェル86とは互いに離間しており、n型ウェル80とp型ウェル86との間のシリコン基板10には、素子分離膜22が形成されている。また、低電圧トランジスタ形成領域に形成されたn型ウェル88と中電圧トランジスタ形成領域に形成されたp型ウェル82とは互いに離間しており、n型ウェル88とp型ウェル82との間のシリコン基板10には、素子分離膜22が形成されている。
図8(b)は、n型ウェル80とp型ウェル86との間の領域を拡大した概略断面図である。図8(b)に示すように、素子分離膜22の表面には、p型ウェル86の端部に対応する領域に、ゲート絶縁膜形成過程の2回のエッチング工程で形成される階段状の段差12が存在している。なお、活性領域に隣接した素子分離膜22の端部に形成される窪み14は、STI法により素子分離膜22を形成する際に形成されるものであり、ゲート絶縁膜の形成過程で形成されるものではない。
図8(c)は、n型ウェル88とp型ウェル82との間の領域を拡大した概略断面図である。図8(c)に示すように、素子分離膜22の表面には、n型ウェル88の端部に対応する領域に、ゲート絶縁膜形成過程の2回のエッチング工程で形成される階段状の段差12が存在している。また、p型ウェル82の端部に対応する領域には、ゲート絶縁膜形成過程の1回のエッチング工程で形成される段差16が形成されている。なお、活性領域に隣接した素子分離膜22の端部に形成される窪み14は、STI法により素子分離膜22を形成する際に形成されるものであり、ゲート絶縁膜の形成過程で形成されるものではない。
段差12は、低電圧トランジスタ形成領域のCMOSウェル(p型ウェル86、n型ウェル88)の端部(周縁部)に対応する素子分離膜22上には形成されるが、それ以外の領域の素子分離膜22には形成されていない。同様に、段差16は、中電圧トランジスタ形成領域のCMOSウェル(p型ウェル82、n型ウェル84)の端部(周縁部)に対応する素子分離膜22上には形成されるが、それ以外の領域の素子分離膜22には形成されていない。フラッシュメモリセル形成領域及び高電圧トランジスタ形成領域には、段差12,16は形成されていない。
本実施形態による半導体装置におけるこのような特徴は、ゲート絶縁膜の形成過程で用いるエッチングマスクのパターンを、低電圧動作ウェル(p型ウェル86、n型ウェル88)及び中電圧動作ウェル(p型ウェル82、n型ウェル84)のデータに基づいて生成していることによるものである。これらウェルのデータに基づいてエッチングマスクのパターンを生成する結果、高電圧トランジスタの形成される領域の素子分離膜には段差は形成されない。そして、高電圧動作ウェル(p型ウェル78、n型ウェル80,90)内の総ての部分における素子分離膜の厚さは、低電圧動作ウェル内及び中電圧動作ウェル内の素子分離膜22の厚さと比較して厚く形成される。このような構成により、高電圧動作領域内の総ての素子分離寄生トランジスタの閾値電圧を高く保持することができる。
本実施形態による半導体装置においても、上記第2の製造方法の場合と同様、素子分離膜22の表面には段差12,16が形成される。しかしながら、段差12,16が形成される領域は、ウェル端部に対応する素子分離膜22の領域であり、活性領域端部からある程度離間していることが想定される。したがって、素子分離膜22表面に段差12,16に起因する凹部が形成されても、その凹部の間隔が十分に広いため、上層に形成するポリシリコン膜を、残渣を残すことなく容易にパターニングすることが可能である。
但し、凹部の間隔が狭ければ、上記第2の半導体装置の製造方法の場合と同様、残渣が発生してしまう。したがって、活性領域端とウェル端との間隔が一定以上となるようにデータのチェックを行い、必要に応じてデータの修正を行うことが望ましい。活性領域端とウェル端との間隔は、段差の10倍程度以上設定にするのが好ましく、本実施形態の場合には約400nm程度以上に設定する。
また、前述の通り、段差12,16は、低電圧トランジスタ形成領域のCMOSウェル(p型ウェル86、n型ウェル88)の端部(周縁部)に対応する素子分離膜22上には形成されるが、それ以外の領域の素子分離膜22には形成されない。したがって、主ロジック回路部202の内部にゲート絶縁膜の形成に伴う段差が発生することはなく、ポリシリコン膜の残渣が発生することを防止することができる。したがって、ポリシリコン配線を細密充填にて配置することが可能となり、素子の微細化にも対応することができる。
次に、本実施形態による半導体装置の製造方法について図9乃至図24を用いて説明する。なお、図9乃至図23は半導体装置全体の製造方法を示す工程断面図であり、図24はマスクパターン、活性領域、ウェル等の位置関係を明確にするための部分的な工程断面図である。
以下の説明において、nチャネルトランジスタと表現するときは、nチャネル高電圧・高閾値トランジスタ(N−HV High Vt)、nチャネル中電圧トランジスタ(N−MV)、nチャネル低電圧・高閾値トランジスタ(N−LV High Vt)、及びnチャネル低電圧・低閾値トランジスタ(N−LV Low Vt)を含むものとし、pチャネルトランジスタと表現するときは、pチャネル高電圧・高閾値トランジスタ(P−HV High Vt)、pチャネル中電圧トランジスタ(P−MV)、pチャネル低電圧・高閾値トランジスタ(P−LV High Vt)、及びpチャネル低電圧・低閾値トランジスタ(P−LV Low Vt)を含むものとする。nチャネルトランジスタには、フラッシュメモリセル(Flash cell)を含むこともある。
また、高電圧トランジスタと表現するときは、nチャネル高電圧・低閾値トランジスタ(N−HV Low Vt)、nチャネル高電圧・高閾値トランジスタ(N−HV High Vt)、pチャネル高電圧・低閾値トランジスタ(P−HV Low Vt)及びpチャネル高電圧・高閾値トランジスタ(P−HV High Vt)を含むものとし、中電圧トランジスタと表現するときは、nチャネル中電圧トランジスタ(N−MV)及びpチャネル中電圧トランジスタ(P−MV)を含むものとし、低電圧トランジスタと表現するときは、nチャネル低電圧・高閾値トランジスタ(N−LV High Vt)、nチャネル低電圧・低閾値トランジスタ(N−LV Low Vt)、pチャネル低電圧・高閾値トランジスタ(P−LV High Vt)及びpチャネル低電圧・低閾値トランジスタ(P−LV Low Vt)を含むものとする。高電圧トランジスタには、フラッシュメモリセル(Flash cell)を含むこともある。
また、nチャネル高電圧トランジスタと表現するときは、nチャネル高電圧・低閾値トランジスタ(N−HV Low Vt)及びnチャネル高電圧・高閾値トランジスタ(N−HV High Vt)を含むものとし、pチャネルトランジスタと表現するときは、pチャネル高電圧・低閾値トランジスタ(P−HV Low Vt)及びpチャネル高電圧・高閾値トランジスタ(P−HV High Vt)を含むものとし、nチャネル低電圧トランジスタと表現するときは、nチャネル低電圧・高閾値トランジスタ(N−LV High Vt)及びnチャネル低電圧・低閾値トランジスタ(N−LV Low Vt)を含むものとし、pチャネル低電圧トランジスタと表現するときは、pチャネル低電圧・高閾値トランジスタ(P−LV High Vt)及びpチャネル低電圧・低閾値トランジスタ(P−LV Low Vt)を含むものとする。
まず、シリコン基板10に、STI(Shallow Trench Isolation)法により、活性領域を画定する素子分離膜22を形成する(図9(a))。まず、熱酸化法により、例えば膜厚10nmのシリコン酸化膜を成長する。次いで、CVD法により、例えば膜厚100nmのシリコン窒化膜を成長する。次いで、リソグラフィー及びドライエッチングにより、シリコン窒化膜、シリコン酸化膜、シリコン基板10を順次エッチングし、シリコン基板10に、深さが例えば300nmの溝を形成する。次いで、シリコン基板10を熱酸化し、溝の内面にシリコン酸化膜を形成する。次いで、例えば高密度プラズマCVD法により、例えば膜厚550nmのシリコン酸化膜を成長する。次いで、CMP法により、シリコン窒化膜が露出するまでシリコン酸化膜を平坦化し、溝に埋め込まれシリコン酸化膜よりなる素子分離膜22を形成する。
なお、図9(a)において、素子分離膜22により画定された活性領域は、左側から順に、フラッシュメモリセル(Flash cell)形成領域、nチャネル高電圧・低閾値トランジスタ(N−HV Low Vt)形成領域、nチャネル高電圧・高閾値トランジスタ(N−HV High Vt)形成領域、pチャネル高電圧・低閾値トランジスタ(P−HV Low Vt)形成領域、pチャネル高電圧・高閾値トランジスタ(P−HV High Vt)形成領域、nチャネル中電圧トランジスタ(N−MV)形成領域、pチャネル中電圧トランジスタ(P−MV)形成領域、nチャネル低電圧・高閾値トランジスタ(N−LV High Vt)形成領域、nチャネル低電圧・低閾値トランジスタ(N−LV Low Vt)形成領域、pチャネル低電圧・高閾値トランジスタ(P−LV High Vt)形成領域及びpチャネル低電圧・低閾値トランジスタ(P−LV Low Vt)形成領域を表すものとする。
次いで、素子分離膜22を形成する際に用いたシリコン窒化膜及びシリコン酸化膜を除去した後、シリコン基板10を熱酸化し、例えば膜厚10nmの犠牲酸化膜としてのシリコン酸化膜24を成長する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル(Flash cell)形成領域及びnチャネル高電圧トランジスタ(N−HV High Vt、P−HV Low Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜26を形成する。
次いで、フォトレジスト膜26をマスクとしてイオン注入を行い、フラッシュメモリセル(Flash cell)形成領域及びnチャネル高電圧トランジスタ(N−HV High Vt、P−HV Low Vt)形成領域に、n型埋め込み不純物層28を形成する(図9(b))。n型埋め込み不純物層28は、例えばリン(P+)イオンを、加速エネルギー2MeV、ドーズ量2×1013cm−2の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜26を除去する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル(Flash cell)形成領域、nチャネル中電圧トランジスタ(N−MV)形成領域、nチャネル低電圧トランジスタ(N−LV High Vt、N−LV Low Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜30を形成する。
次いで、フォトレジスト膜30をマスクとしてイオン注入を行い、フラッシュメモリセル(Flash cell)形成領域、nチャネル中電圧トランジスタ(N−MV)形成領域、nチャネル低電圧トランジスタ(N−LV High Vt、N−LV Low Vt)形成領域に、p型ウェル用不純物層32,34を形成する(図10(a))。p型ウェル用不純物層32は、例えばボロン(B+)イオンを、加速エネルギー400keV、ドーズ量1.5×1013cm−2の条件でイオン注入することにより形成する。また、p型ウェル用不純物層34は、例えばボロンイオンを、加速エネルギー100keV、ドーズ量2×1012cm−2の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜30を除去する。
次いで、フォトリソグラフィーにより、nチャネル高電圧・高閾値トランジスタ(N−HV High Vt)形成領域、nチャネル中電圧トランジスタ(N−MV)形成領域及びnチャネル低電圧トランジスタ(N−LV High Vt、N−LV Low Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜36を形成する。
次いで、フォトレジスト膜36をマスクとしてイオン注入を行い、nチャネル高電圧・高閾値トランジスタ(N−HV High Vt)形成領域、nチャネル中電圧トランジスタ(N−MV)形成領域、nチャネル低電圧トランジスタ(N−LV High Vt、N−LV Low Vt)形成領域に、p型ウェル用不純物層38,40を形成する(図10(b))。p型ウェル用不純物層38は、例えばボロンイオンを、加速エネルギー400keV、ドーズ量1.4×1013cm−2の条件でイオン注入することにより形成する。p型ウェル用不純物層40は、例えばボロンイオンを、加速エネルギー100keV、ドーズ量6×1012cm−2の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜36を除去する。
次いで、フォトリソグラフィーにより、pチャネル高電圧トランジスタ(P−HV Low Vt、P−HV High Vt)形成領域、pチャネル中電圧トランジスタ(P−MV)形成領域、pチャネル低電圧トランジスタ(P−LV High Vt、P−LV Low Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜42を形成する。
次いで、フォトレジスト膜42をマスクとしてイオン注入を行い、pチャネル高電圧トランジスタ(P−HV Low Vt、P−HV High Vt)形成領域、pチャネル中電圧トランジスタ(P−MV)形成領域、pチャネル低電圧トランジスタ(P−LV High Vt、P−LV Low Vt)形成領域に、n型ウェル用不純物層44を形成する(図11(a))。n型ウェル用不純物層44は、例えばリンイオンを、加速エネルギー600keV、ドーズ量3×1013cm−2の条件でイオン注入することにより形成する。この条件により、閾値電圧が約−0.2Vのpチャネル高電圧・低閾値トランジスタ(P−HV Low Vt)を得ることができる。
次いで、例えばアッシングにより、フォトレジスト膜42を除去する。
次いで、フォトリソグラフィーにより、pチャネル高電圧・高閾値トランジスタ(P−HV High Vt)形成領域、pチャネル中電圧トランジスタ(P−MV)形成領域、pチャネル低電圧トランジスタ(P−LV High Vt、P−LV Low Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜46を形成する。
次いで、フォトレジスト膜46をマスクとしてイオン注入を行い、pチャネル高電圧・高閾値トランジスタ(P−HV High Vt)形成領域に閾値電圧制御用不純物拡散層48を、pチャネル中電圧トランジスタ(P−MV)形成領域及びpチャネル低電圧トランジスタ(P−LV High Vt、P−LV Low Vt)形成領域にチャネルストップ層50を形成する(図11(b))。閾値電圧制御用不純物層48及びチャネルストップ層50は、例えばリンイオンを、加速エネルギー240keV、ドーズ量5×1012cm−2の条件でイオン注入することにより形成する。この条件により、閾値電圧が約−0.6Vのpチャネル高電圧・高閾値トランジスタ(P−HV High Vt)を得ることができる。
次いで、例えばアッシングにより、フォトレジスト膜46を除去する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル(Flash cell)形成領域を露出し、他の領域を覆うフォトレジスト膜52を形成する。
次いで、フォトレジスト膜52をマスクとしてイオン注入を行い、フラッシュメモリセル(Flash cell)形成領域に、閾値電圧制御用不純物層54を形成する(図12(a))。閾値電圧制御用不純物層54は、例えばボロンイオンを、加速エネルギー40keV、ドーズ量6×1013cm−2の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜52を除去する。
次いで、犠牲酸化膜としてのシリコン酸化膜24を、弗酸水溶液により除去する(図12(b))。
次いで、例えば900〜1050℃の温度で30分間の熱酸化を行い、活性領域上に、膜厚10nmのトンネル酸化膜56を形成する。
次いで、例えばCVD法により、トンネル酸化膜56上に、例えば膜厚90nmのポリシリコン膜を成長する。
次いで、フォトリソグラフィー及びドライエッチングによりポリシリコン膜をパターニングし、フラッシュメモリセル(Flash cell)形成領域に、ポリシリコン膜よりなるフローティングゲート58を形成する。
次いで、フローティングゲート58が形成されたトンネル酸化膜56上に、例えばCVD法により例えば膜厚5nmのシリコン酸化膜と例えば膜厚10nmのシリコン窒化膜を成長した後、シリコン窒化膜の表面を950℃にて90分間熱酸化し、膜厚30nm程度のシリコン酸化膜を成長する。これにより、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜構造のONO膜60を形成する(図13(a))。
次いで、フォトリソグラフィーにより、nチャネル中電圧トランジスタ(N−MV)形成領域を露出し、他の領域を覆うフォトレジスト膜62を形成する。
次いで、フォトレジスト膜62をマスクとしてイオン注入を行い、nチャネル中電圧トランジスタ(N−MV)形成領域に閾値電圧制御用不純物層64を形成する(図13(b))。閾値電圧制御用不純物層64は、例えばボロンイオンを、加速エネルギー30keV、ドーズ量5×1012cm−2の条件でイオン注入することにより形成し、約+0.3〜+0.4Vの閾値電圧を得る。
次いで、例えばアッシングにより、フォトレジスト膜62を除去する。
次いで、フォトリソグラフィーにより、pチャネル中電圧トランジスタ(P−MV)形成領域を露出し、他の領域を覆うフォトレジスト膜66を形成する。
次いで、フォトレジスト膜66をマスクとしてイオン注入を行い、pチャネル中電圧トランジスタ(P−MV)形成領域に閾値電圧制御用不純物層68を形成する(図14(a))。閾値電圧制御用不純物層68は、例えば砒素(As+)イオンを、加速エネルギー150keV、ドーズ量3×1012cm−2の条件でイオン注入することにより形成し、約−0.3〜−0.4Vの閾値電圧を得る。
次いで、例えばアッシングにより、フォトレジスト膜66を除去する。
次いで、フォトリソグラフィーにより、nチャネル低電圧・高閾値トランジスタ(N−LV High Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜70を形成する。
次いで、フォトレジスト膜70をマスクとしてイオン注入を行い、nチャネル低電圧・高閾値トランジスタ(N−LV High Vt)形成領域に閾値電圧制御用不純物層72を形成する(図14(b))。閾値電圧制御用不純物層72は、例えばボロンイオンを、加速エネルギー10keV、ドーズ量5×1012cm−2の条件でイオン注入することにより形成し、約+0.2Vの閾値電圧を得る。
次いで、例えばアッシングにより、フォトレジスト膜70を除去する。
次いで、フォトリソグラフィーにより、pチャネル低電圧・高閾値トランジスタ(P−LV High Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜74を形成する。
次いで、フォトレジスト膜74をマスクとしてイオン注入を行い、pチャネル低電圧・高閾値トランジスタ(P−LV High Vt)形成領域に閾値電圧制御用不純物層76を形成する(図12(b))。閾値電圧制御用不純物層76は、例えば砒素イオンを、加速エネルギー100keV、ドーズ量5×1012cm−2の条件でイオン注入することにより形成し、約−0.2Vの閾値電圧を得る。
次いで、例えばアッシングにより、フォトレジスト膜74を除去する。
こうして、フラッシュメモリセル(Flash cell)形成領域及びnチャネル高電圧トランジスタ(N−HV Low Vt、N−HV High Vt)形成領域に形成され、p型ウェル用不純物層32,34,38,40、閾値電圧制御用不純物層54を含むp型ウェル78と、pチャネル高電圧トランジスタ(P−HV Low Vt、P−HV High Vt)形成領域に形成され、n型ウェル用不純物層44,48、閾値電圧制御用不純物層58を含むn型ウェル80と、nチャネル中電圧トランジスタ(N−MV)形成領域に形成され、p型ウェル用不純物層38,40を含むp型ウェル82と、pチャネル中電圧トランジスタ(P−MV)形成領域に形成され、n型ウェル用不純物層44、チャネルストップ層50、閾値電圧制御用不純物層68を含むn型ウェル84と、nチャネル低電圧トランジスタ(N−LV High Vt、N−LV Low Vt)形成領域に形成され、p型ウェル用不純物層32,34,38,40、閾値電圧制御用不純物層72を含むp型ウェル86と、pチャネル低電圧トランジスタ(P−LV High Vt、P−LV Low Vt)形成領域に形成され、n型ウェル用不純物層44、チャネルストップ層50、閾値電圧制御用不純物層76を含むn型ウェル88とを形成する。また、n型ウェル80は、n型埋め込み不純物層28とともに、p型ウェル78を囲うn型ウェル90としても機能する。すなわち、p型ウェル78は、n型ウェル90内に形成された二重ウェルである(図15(a)参照)。
次いで、フォトリソグラフィーにより、フラッシュメモリセル(Flash cell)形成領域を覆い、他の領域を露出するフォトレジスト膜92を形成する。
次いで、例えばドライエッチングにより、フォトレジスト膜92をマスクとしてONO膜60をエッチングし、フラッシュメモリセル(Flash cell)形成領域以外のONO膜60を除去する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜92をマスクとしてトンネル酸化膜56をエッチングし、フラッシュメモリセル(Flash cell)形成領域以外のトンネル酸化膜56を除去する(図15(b)、図24(a))。
次いで、例えばアッシングにより、フォトレジスト膜92を除去する。
次いで、例えば850℃の温度で熱酸化を行い、活性領域上に、膜厚13nmのシリコン酸化膜94を形成する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル(Flash cell)形成領域及び高電圧トランジスタ(N−HV Low Vt、N−HV High Vt、P−HV Low Vt、P−HV High Vt)形成領域を覆い、他の領域を露出するフォトレジスト膜96を形成する。
ここで、フォトレジスト膜96のパターンは、図24(b)に示すように、低電圧動作ウェル(p型ウェル86、n型ウェル88)及び中電圧動作ウェル(p型ウェル82、n型ウェル84)のデータを元に作成したものであり、当該ウェル形成マスクデータをそのまま、或いは一定の値、例えば片側1μm程度大きくなるようにシフトしたものを用いている。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜96をマスクとしてシリコン酸化膜94をエッチングし、中電圧トランジスタ(N−MV、P−MV)形成領域及び低電圧トランジスタ(N−LV Low Vt、N−LV High Vt、P−LV Low Vt、P−LV High Vt)形成領域のシリコン酸化膜94を除去する(図16(a))。
このエッチング工程において、素子分離膜22もエッチングされるが、フォトレジスト膜96の端部は低電圧動作ウェル(p型ウェル86、n型ウェル88)及び中電圧動作ウェル(p型ウェル82、n型ウェル84)の端部に対応する素子分離膜22上にのみ位置しており、段差12,16はこの領域のみに形成される(図8(b)、図8(c)参照)。
次いで、例えばアッシングにより、フォトレジスト膜96を除去する。
次いで、例えば850℃の温度で熱酸化を行い、中電圧トランジスタ(N−MV、P−MV)形成領域及び低電圧トランジスタ(N−LV Low Vt、N−LV High Vt、P−LV Low Vt、P−LV High Vt)形成領域の活性領域上に、膜厚4.5nmのシリコン酸化膜98を形成する。なお、この熱酸化工程において、シリコン酸化膜94の膜厚も増加する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル(Flash cell)形成領域、高電圧トランジスタ(N−HV Low Vt、N−HV High Vt、P−HV Low Vt、P−HV High Vt)形成領域及び中電圧トランジスタ(N−MV、P−MV)形成領域を覆い、低電圧トランジスタ(N−LV Low Vt、N−LV High Vt、P−LV Low Vt、P−LV High Vt)形成領域を露出するフォトレジスト膜100を形成する。
ここで、フォトレジスト膜100のパターンは、図24(c)に示すように、低電圧動作ウェル(p型ウェル86、n型ウェル88)のデータを元に作成したものであり、当該ウェル形成マスクデータをそのまま、或いは一定の値、例えば片側1μm程度大きくなるようにシフトしたものを用いている。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜100をマスクとしてシリコン酸化膜98をエッチングし、低電圧トランジスタ(N−LV Low Vt、N−LV High Vt、P−LV Low Vt、P−LV High Vt)形成領域のシリコン酸化膜98を除去する(図16(b))。
このエッチング工程において、素子分離膜22もエッチングされるが、フォトレジスト膜100の端部は低電圧動作ウェル(p型ウェル86、n型ウェル88)の端部に対応する素子分離膜22上にのみ位置しており、段差12はこの領域のみに形成される(図8(b)、図8(c)参照)。
次いで、例えばアッシングにより、フォトレジスト膜100を除去する。
次いで、例えば850℃の温度で熱酸化を行い、低電圧トランジスタ(N−LV Low Vt、N−LV High Vt、P−LV Low Vt、P−LV High Vt)形成領域の活性領域上に、膜厚2.2nmのシリコン酸化膜よりなるゲート絶縁膜102を形成する。なお、この熱酸化工程において、シリコン酸化膜94,98の膜厚も増加し、高電圧トランジスタ(N−HV Low Vt、N−HV High Vt、P−HV Low Vt、P−HV High Vt)形成領域には合計膜厚16nmのゲート絶縁膜104が形成され、中電圧トランジスタ(N−MV、P−MV)形成領域には合計膜厚5.5nmのゲート絶縁膜106が形成される(図17(a))。
次いで、CVD法により、例えば膜厚180nmのポリシリコン膜108を成長する。
次いで、プラズマCVD法により、ポリシリコン膜108上に、例えば膜厚30nmのシリコン窒化膜110を成長する。なお、シリコン窒化膜110は、下層のポリシリコン膜108をパターニングする際の反射防止及びエッチングマスクを兼ねるものであると同時に、後述するフラッシュセルのゲート電極側面を酸化する際にロジック部分のゲート電極を保護する役割をも有する。
次いで、フォトリソグラフィー及びドライエッチングにより、フラッシュメモリセル(Flash cell)形成領域のシリコン窒化膜110、ポリシリコン膜108、ONO膜42及びフローティングゲート40をパターニングし、ポリシリコン膜108よりなるフラッシュメモリセル(Flash cell)のゲート電極112等を形成する(図17(b))。
次いで、フラッシュメモリセル(Flash cell)のゲート電極112の側面を10nm程度熱酸化し、ソース/ドレイン領域114のイオン注入を行う。
次いで、再度ゲート電極112の側面を10nm程度熱酸化する。
次いで、例えば熱CVD法によりシリコン窒化膜を堆積後、このシリコン窒化膜及びシリコン窒化膜110をエッチバックし、ゲート電極112の側壁部分にシリコン窒化膜よりなる側壁絶縁膜116を形成する。
次いで、フォトリソグラフィー及びドライエッチングにより、高電圧トランジスタ(N−HV Low Vt、N−HV High Vt、P−HV Low Vt、P−HV High Vt)形成領域、中電圧トランジスタ(N−MV、P−MV)形成領域及び低電圧トランジスタ(N−LV Low Vt、N−LV High Vt、P−LV Low Vt、P−LV High Vt)形成領域のポリシリコン膜108をパターニングし、ポリシリコン膜108よりなるゲート電極118を形成する(図18(a))。
この際、低電圧動作ウェル(p型ウェル86、n型ウェル88)及び中電圧動作ウェル(p型ウェル82、n型ウェル84)の端部に対応する素子分離膜22上には、ゲート絶縁膜102,104,106の形成過程で生じた段差12,16が形成されているが(図24(b)、図24(c)参照)、ウェル端部と活性領域端部とは十分に離間しており、凹部の間隔は十分に広くなっている。したがって、ポリシリコン膜108が凹部に残渣として残存することを防止することができる。
次いで、フォトリソグラフィーにより、pチャネル低電圧トランジスタ(P−LV Low Vt、P−LV High Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜120を形成する。
次いで、フォトレジスト膜120をマスクとしてイオン注入を行い、pチャネル低電圧・高閾値トランジスタ(P−LV High Vt)及びpチャネル低電圧・低閾値トランジスタ(P−LV Low Vt)のソース/ドレイン領域のエクステンション122を形成する(図18(b))。エクステンション122は、例えばボロンイオンを、加速エネルギー0.5keV、ドーズ量3.6×1014cm−2として、及び、砒素イオンを、加速エネルギー80keV、ドーズ量各6.5×1012cm−2として、基板法線から28度傾いた4方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。
次いで、例えばアッシングにより、フォトレジスト膜120を除去する。
次いで、フォトリソグラフィーにより、nチャネル低電圧トランジスタ(N−LV Low Vt、N−LV High Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜124を形成する。
次いで、フォトレジスト膜124をマスクとしてイオン注入を行い、nチャネル低電圧・高閾値トランジスタ(N−LV High Vt)及びnチャネル低電圧・低閾値トランジスタ(N−LV Low Vt)のソース/ドレイン領域のエクステンション126を形成する(図19(a))。エクステンション126は、例えば砒素イオンを、加速エネルギー3keV、ドーズ量1.1×1015cm−2として、及び、弗化ボロン(BF2 +)イオンを、加速エネルギー35keV、ドーズ量各9.5×1012cm−2として、基板法線から28度傾いた4方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。
次いで、例えばアッシングにより、フォトレジスト膜124を除去する。
次いで、フォトリソグラフィーにより、pチャネル中電圧トランジスタ(P−MV)形成領域を露出し、他の領域を覆うフォトレジスト膜128を形成する。
次いで、フォトレジスト膜128をマスクとしてイオン注入を行い、pチャネル中電圧トランジスタ(P−MV)のソース/ドレイン領域のエクステンション130を形成する(図19(b))。エクステンション130は、例えば弗化ボロンイオンを、加速エネルギー10keV、ドーズ量7×1013cm−2の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜128を除去する。
次いで、フォトリソグラフィーにより、nチャネル中電圧トランジスタ(N−MV)形成領域を露出し、他の領域を覆うフォトレジスト膜132を形成する。
次いで、フォトレジスト膜132をマスクとしてイオン注入を行い、nチャネル中電圧トランジスタ(N−MV)のソース/ドレイン領域のエクステンション134を形成する(図20(a))。エクステンション134は、例えば砒素イオンを、加速エネルギー10keV、ドーズ量2×1013cm−2の条件で、例えばリンイオンを、加速エネルギー10keV、ドーズ量3×1013cm−2の条件で、それぞれイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜132を除去する。
次いで、フォトリソグラフィーにより、pチャネル高電圧トランジスタ(P−HV Low Vt、P−HV High Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜136を形成する。
次いで、フォトレジスト膜136をマスクとしてイオン注入を行い、pチャネル高電圧・低閾値トランジスタ(P−HV Low Vt)及びpチャネル高電圧・高閾値トランジスタ(P−HV High Vt)のソース/ドレイン領域のエクステンション138を形成する(図20(b))。エクステンション138は、例えば弗化ボロンイオンを、加速エネルギー80keV、ドーズ量4.5×1013cm−2の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜136を除去する。
次いで、フォトリソグラフィーにより、nチャネル高電圧トランジスタ(N−HV Low Vt、N−HV High Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜140を形成する。
次いで、フォトレジスト膜140をマスクとしてイオン注入を行い、nチャネル高電圧・低閾値トランジスタ(N−HV Low Vt)及びnチャネル高電圧・高閾値トランジスタ(N−HV High Vt)のソース/ドレイン領域のエクステンション142を形成する(図21(a))。エクステンション142は、例えばリンイオンを、加速エネルギー35keV、ドーズ量4×1013cm−2の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜140を除去する。
次いで、例えば熱CVD法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、ゲート電極86,92の側壁部分にシリコン酸化膜よりなる側壁絶縁膜144を形成する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル(Flash cell)形成領域及びnチャネルトランジスタ(N−HV Low Vt、N−HV High Vt、N−MV、N−LV High Vt、N−LV Low Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜146を形成する。
次いで、フォトレジスト膜146をマスクとしてイオン注入を行い、フラッシュメモリセル(Flash cell)及びnチャネルトランジスタ(N−HV Low Vt、N−HV High Vt、N−MV、N−LV High Vt、N−LV Low Vt)のソース/ドレイン領域148を形成する(図21(b))。同時に、このイオン注入により、フラッシュメモリセル(Flash cell)のゲート電極112及びnチャネルトランジスタ(N−HV Low Vt、N−HV High Vt、N−MV、N−LV High Vt、N−LV Low Vt)のゲート電極118は、n型にドーピングされる。ソース/ドレイン領域148は、例えばリンイオンを、加速エネルギー10keV、ドーズ量6×1015cm−2の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜146を除去する。
次いで、フォトリソグラフィーにより、pチャネルトランジスタ(P−HV Low Vt、P−HV High Vt、P−MV、P−LV High Vt、P−LV Low Vt)形成領域を露出し、他の領域を覆うフォトレジスト膜150を形成する。
次いで、フォトレジスト膜150をマスクとしてイオン注入を行い、pチャネルトランジスタ(P−HV Low Vt、P−HV High Vt、P−MV、P−LV High Vt、P−LV Low Vt)のソース/ドレイン領域152を形成する(図22(a))。同時に、このイオン注入により、pチャネルトランジスタ(P−HV Low Vt、P−HV High Vt、P−MV、P−LV High Vt、P−LV Low Vt)のゲート電極118は、p型にドーピングされる。ソース/ドレイン領域152は、例えばボロンイオンを、加速エネルギー5keV、ドーズ量4×1015cm−2の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜150除去する。
次いで、周知のサリサイドプロセスにより、ゲート電極112,118上及びソース/ドレイン領域148,152上をシリサイド化する。
こうして、シリコン基板10上に、フラッシュメモリを混載する半導体装置にあっては11種類のトランジスタを、フラッシュメモリを混載しない半導体装置にあっては6種類のトランジスタを完成する。
次いで、トランジスタ等が形成されたシリコン基板10上に、絶縁膜154を成長後、コンタクトホール156、電極プラグ158、配線160等を形成し、第1層金属配線層までを完成する(図22(b))。
次いで、絶縁膜の成長、配線等の形成を繰り返し行い、絶縁膜154上に、所望の層数の多層配線層162を形成する。
次いで、多層配線層162上に、絶縁膜164を成長後、コンタクトホール166、電極プラグ168、配線170、パッド電極172等を形成し、最上層金属配線層までを完成する。
次いで、配線層170、パッド電極172等が形成された絶縁膜164上に、パッシベーション膜174を形成し、半導体装置を完成する(図23)。
このように、本実施形態によれば、異なる膜厚のゲート絶縁膜を形成する際に、低電圧トランジスタ形成領域及び中電圧トランジスタ形成領域の絶縁膜を選択的に除去するマスクを低電圧動作ウェル及び中電圧動作ウェルのマスクデータに基づいて形成し、低電圧トランジスタ形成領域の絶縁膜を選択的に除去するマスクを低電圧動作ウェルのマスクデータに基づいて形成するので、高電圧トランジスタ形成領域の活性領域及び素子分離膜は、マスクによって確実に保護される。したがって、素子分離領域の幅が広い場合であっても、高電圧トランジスタ形成領域の素子分離膜が薄くなるといった不都合は生じることはない。これにより、基板上の総ての素子分離膜を同時に形成する場合であっても、高電圧領域の素子分離膜は厚く保たれ、フィールド寄生トランジスタの閾値電圧を高く保つことができる。また、素子分離膜は同時に形成できるため、製造コストが増加することもない。
また、異なる膜厚のゲート絶縁膜を形成する過程で素子分離膜上に形成される段差は、ウェル周縁部に対応した部位に形成されるため、活性領域端部から十分に離間する。したがって、素子分離膜と活性領域間に微細な凹部が生じることはなく、素子分離膜上の凹部に残渣が発生することを防止することができる。
また、異なる膜厚のゲート絶縁膜を形成する過程で用いるエッチングマスクは、ウェルのマスクデータから生成するため、マスク作成のために新たなデータを用意する必要もない。
[第2実施形態]
本発明の第2実施形態による半導体装置及びその製造方法について図25及び図26を用いて説明する。なお、図6乃至図24に示す第1実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
図25は本実施形態による半導体装置の構造を示す概略断面図、図26は本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について図25を用いて説明する。
本実施形態による半導体装置は、11種類のトランジスタにより構成されるフラッシュメモリ混載のロジック半導体装置であり、基本的な構成は図6及び図7に示す第1実施形態による半導体装置と同様である。
本実施形態による半導体装置においても、第1実施形態による半導体装置の場合と同様、トンネルゲート絶縁膜の他に、膜厚の異なる3種類のゲート絶縁膜を形成する必要がある。このため、低電圧トランジスタ形成領域は、ゲート絶縁膜の形成過程で2回のエッチング工程に曝され、この工程で素子分離膜がエッチングされることになる。また、中電圧トランジスタ形成領域は、ゲート絶縁膜の形成過程で1回のエッチング工程に曝され、この工程で素子分離膜がエッチングされることになる。
本実施形態による半導体装置は、これらエッチングにより形成される素子分離膜上の段差が、高電圧動作ウェル端部及び中電圧動作ウェルに対応する素子分離膜の領域に形成されていることに主たる特徴がある。以下、本実施形態による半導体装置の上記特徴について説明する。
図25(a)は、低電圧トランジスタ形成領域に隣接して、フラッシュメモリセルを含む高電圧トランジスタ形成領域及び中電圧トランジスタ形成領域が設けられた場合を想定した概略断面図である。図25(a)に示すように、高電圧トランジスタ形成領域に形成されたn型ウェル80と低電圧トランジスタ形成領域に形成されたp型ウェル86とは互いに離間しており、n型ウェル80とp型ウェル86との間のシリコン基板10には、素子分離膜22が形成されている。また、低電圧トランジスタ形成領域に形成されたn型ウェル88と中電圧トランジスタ形成領域に形成されたp型ウェル82とは互いに離間しており、n型ウェル88とp型ウェル82との間のシリコン基板10には、素子分離膜22が形成されている。
図25(b)は、n型ウェル80とp型ウェル86との間の領域を拡大した概略断面図である。図25(b)に示すように、素子分離膜22の表面には、n型ウェル80の端部に対応する領域に、ゲート絶縁膜形成過程の2回のエッチング工程で形成される階段状の段差12が形成されている。なお、活性領域に隣接した素子分離膜22の端部に形成される窪み14は、STI法により素子分離膜22を形成する際に形成されるものであり、ゲート絶縁膜の形成過程で生成されるものではない。
図25(c)は、n型ウェル88とp型ウェル82との間の領域を拡大した概略断面図である。図8(c)に示すように、素子分離膜22の表面には、p型ウェル82の端部に対応する領域に、ゲート絶縁膜形成過程の1回のエッチング工程で形成される段差16が形成されている。なお、活性領域に隣接した素子分離膜22の端部に形成される窪み14は、STI法により素子分離膜22を形成する際に形成されるものであり、ゲート絶縁膜の形成過程で生成されるものではない。
段差12は、高電圧トランジスタ形成領域のCMOSウェル(p型ウェル78,n型ウェル80、90)の端部(周縁部)に対応する素子分離膜22上には形成されるが、それ以外の領域の素子分離膜22には形成されていない。同様に、段差16は、中電圧トランジスタ形成領域のCMOSウェル(p型ウェル82、n型ウェル84)の端部(周縁部)に対応する素子分離膜22上には形成されるが、それ以外の領域の素子分離膜22には形成されていない。低電圧トランジスタ形成領域には、段差12,16は形成されていない。
本実施形態による半導体装置におけるこのような特徴は、ゲート絶縁膜の形成過程で用いるエッチングマスクのパターンを高電圧動作ウェル(p型ウェル78、n型ウェル80,90)及び中電圧動作ウェル(p型ウェル82、n型ウェル84)のデータに基づいて生成していることによるものである。これらウェルのデータに基づいてエッチングマスクのパターンを生成する結果、高電圧トランジスタの形成される領域の素子分離膜には段差は形成されない。そして、高電圧動作ウェル内の総ての部分における素子分離膜の厚さは、低電圧動作ウェル(p型ウェル86、n型ウェル88)内及び中電圧動作ウェル内の素子分離膜22の厚さに比較して厚く形成される。このような構成により、高電圧動作領域内の総ての素子分離寄生トランジスタの閾値電圧を高く保持することができる。
本実施形態による半導体装置においても、上記第2の製造方法の場合と同様、素子分離膜22の表面には段差12,16が形成される。しかしながら、段差12,16が形成される領域は、高電圧動作ウェル或いは中電圧動作ウェルのウェル端部に対応する素子分離膜22の領域であり、段差12,16に起因する窪みは素子分離膜22上に広い領域を有している(図25(b)、図25(c)参照)。したがって、素子分離膜22表面に段差12,16に起因する凹部が形成されても、その凹部の間隔が十分に広いため、上層に形成するポリシリコン膜を、残渣を残すことなく容易にパターニングすることが可能である。
また、前述の通り、段差12,16は、高電圧動作ウェル或いは中電圧動作ウェルのウェル端部に対応する素子分離膜22の領域には形成されるが、それ以外の領域の素子分離膜22には形成されない。したがって、主ロジック回路部202の内部にゲート絶縁膜の形成に伴う段差が発生することはなく、ポリシリコン膜の残渣が発生することを防止することができる。したがって、ポリシリコン配線を細密充填にて配置することが可能となり、素子の微細化にも対応することができる。
次に、本実施形態による半導体装置の製造方法について図26を用いて説明する。本実施形態による半導体装置の製造方法は、図16(a)及び図24(b)に示す工程におけるフォトレジスト膜94のマスクパターン及び、図16(b)及び図24(c)に示す工程におけるフォトレジスト膜100のマスクパターンが異なる他は、第1実施形態による半導体装置の製造方法と同様である。
まず、図9(a)乃至図15(b)に示す第1実施形態による半導体装置の製造方法と同様にして、p型ウェル78,82,86、n型ウェル80,84,88,90、フローティングゲート58、ONO膜60等を形成した後、フラッシュメモリセル(Flash cell)形成領域以外のONO膜60及びトンネル酸化膜56を除去する。
次いで、例えば850℃の温度で熱酸化を行い、活性領域上に、膜厚13nmのシリコン酸化膜94を形成する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル(Flash cell)形成領域及び高電圧トランジスタ(N−HV Low Vt、N−HV High Vt、P−HV Low Vt、P−HV High Vt)形成領域を覆い、他の領域を露出するフォトレジスト膜96を形成する。
ここで、フォトレジスト膜96のパターンは、図26(a)に示すように、高電圧動作ウェル(p型ウェル78、n型ウェル80,80)のデータを元に作成したものであり、当該ウェル形成マスクデータの反転データをそのまま、或いは反転データに一定の値、例えば片側1μm程度大きくなるようにシフトしたものを用いている。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜96をマスクとしてシリコン酸化膜94をエッチングし、中電圧トランジスタ(N−MV、P−MV)形成領域及び低電圧トランジスタ(N−LV Low Vt、N−LV High Vt、P−LV Low Vt、P−LV High Vt)形成領域のシリコン酸化膜94を除去する(図16(a)参照)。
このエッチング工程において、素子分離膜22もエッチングされるが、フォトレジスト膜96の端部は高電圧動作ウェル(p型ウェル78、n型ウェル80,80)の端部に対応する素子分離膜22上にのみ位置しており、段差12はこの領域のみに形成される(図25(b)参照)。
次いで、例えばアッシングにより、フォトレジスト膜96を除去する。
次いで、例えば850℃の温度で熱酸化を行い、中電圧トランジスタ(N−MV、P−MV)形成領域及び低電圧トランジスタ(N−LV Low Vt、N−LV High Vt、P−LV Low Vt、P−LV High Vt)形成領域の活性領域上に、膜厚4.5nmのシリコン酸化膜98を形成する。なお、この熱酸化工程において、シリコン酸化膜94の膜厚も増加する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル(Flash cell)形成領域、高電圧トランジスタ(N−HV Low Vt、N−HV High Vt、P−HV Low Vt、P−HV High Vt)形成領域及び中電圧トランジスタ(N−MV、P−MV)形成領域を覆い、低電圧トランジスタ(N−LV Low Vt、N−LV High Vt、P−LV Low Vt、P−LV High Vt)形成領域を露出するフォトレジスト膜100を形成する。
ここで、フォトレジスト膜100のパターンは、図26(b)に示すように、高電圧動作ウェル(p型ウェル78、n型ウェル80,80)及び中電圧動作ウェル(p型ウェル82、n型ウェル84)のデータを元に作成したものであり、当該ウェル形成マスクデータの反転データをそのまま、或いは反転データに一定の値、例えば片側1μm程度大きくなるようにシフトしたものを用いている。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜100をマスクとしてシリコン酸化膜98をエッチングし、低電圧トランジスタ(N−LV Low Vt、N−LV High Vt、P−LV Low Vt、P−LV High Vt)形成領域のシリコン酸化膜98を除去する(図16(b))。
このエッチング工程において、素子分離膜22もエッチングされるが、フォトレジスト膜100の端部は高電圧動作ウェルp型ウェル78、n型ウェル80,80)及び中電圧動作ウェル(p型ウェル82、n型ウェル84)の端部に対応する素子分離膜22上にのみ位置しており、段差12,16はこの領域のみに形成される(図25(b)、図25(c)参照)。
次いで、例えばアッシングにより、フォトレジスト膜100を除去する。
この後、図17(a)乃至図23に示す第1実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。
このように、本実施形態によれば、異なる膜厚のゲート絶縁膜を形成する際に、低電圧トランジスタ形成領域及び中電圧トランジスタ形成領域の絶縁膜を選択的に除去するマスクを高電圧動作ウェルのマスクデータの反転データに基づいて形成し、低電圧トランジスタ形成領域の絶縁膜を選択的に除去するマスクを高電圧動作ウェルのマスクデータの反転データ及び中電圧動作ウェルのマスクデータの反転データに基づいて形成するので、高電圧トランジスタ形成領域の活性領域及び素子分離膜は、マスクによって確実に保護される。したがって、素子分離領域の幅が広い場合であっても、高電圧トランジスタ形成領域の素子分離膜が薄くなるといった不都合は生じることはない。これにより、基板上の総ての素子分離膜を同時に形成する場合であっても、高電圧領域の素子分離膜は厚く保たれ、フィールド寄生トランジスタの閾値電圧を高く保つことができる。また、素子分離膜は同時に形成できるため、製造コストが増加することもない。
また、異なる膜厚のゲート絶縁膜を形成する過程で素子分離膜上に形成される段差は、ウェル周縁部に対応した部位に形成されるため、活性領域端部から十分に離間する。したがって、素子分離膜と活性領域間に微細な凹部が生じることはなく、素子分離膜上の凹部に残渣が発生することを防止することができる。
また、異なる膜厚のゲート絶縁膜を形成する過程で用いるエッチングマスクは、ウェルのマスクデータから生成するため、マスク作成のために新たなデータを用意する必要もない。
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、フラッシュメモリを混載するFPGAを例にして本発明の半導体装置及びその製造方法を説明したが、本発明を適用可能な半導体装置はFPGAに限定されるものではない。本発明は、膜厚の異なる複数種類のゲート絶縁膜を有する半導体装置に広く適用することができる。
また、上記実施形態では、フラッシュメモリを混載する半導体装置を11種類のトランジスタにより構成したが、トランジスタの数はこれに限定されるものではない。半導体装置に搭載するトランジスタの種類は、用途に応じて増減できる。また、作成する回路も種々選択できる。
上述したとおり、本発明の特徴をまとめると以下の通りとなる。
(付記1)
半導体基板の第1の領域に形成された第1のウェルと、
前記半導体基板の第2の領域に形成された第2のウェルと、
前記半導体基板の前記第1の領域の活性領域及び前記第2の領域の活性領域を画定する素子分離膜であって、前記第1のウェルの周縁部に対応して第1の段差を有する素子分離膜と、
前記第1の領域の前記活性領域上に形成された第1のゲート絶縁膜と、
前記第2の領域の前記活性領域上に形成され、前記第1のゲート絶縁膜よりも厚い第2のゲート絶縁膜と
を有することを特徴とする半導体装置。
(付記2)
半導体基板の第1の領域に形成された第1のウェルと、
前記半導体基板の第2の領域に形成された第2のウェルと、
前記半導体基板の前記第1の領域の活性領域及び前記第2の領域の活性領域を画定する素子分離膜であって、前記第2のウェルの周縁部に対応して第1の段差を有する素子分離膜と、
前記第1の領域の前記活性領域上に形成された第1のゲート絶縁膜と、
前記第2の領域の前記活性領域上に形成され、前記第1のゲート絶縁膜よりも厚い第2のゲート絶縁膜と
を有することを特徴とする半導体装置。
(付記3)
付記1又は2記載の半導体装置において、
前記半導体基板の第3の領域に形成された第3のウェルを更に有し、
前記素子分離膜は、前記半導体基板の前記第3の領域の活性領域を画定し、前記第3のウェルの周縁部に対応して、前記第1の段差よりも低い第2の段差を更に有し、
前記第3の領域の前記活性領域上に形成され、前記第1のゲート絶縁膜よりも厚く前記第2のゲート絶縁膜よりも薄い第3のゲート絶縁膜とを更に有する
ことを特徴とする半導体装置。
(付記4)
付記1乃至3のいずれか1項に記載の半導体装置において、
前記第1乃至第3のウェルのそれぞれは、n型ウェルとp型ウェルとを含むCMOSウェルである
ことを特徴とする半導体装置。
(付記5)
付記1乃至4のいずれか1項に記載の半導体装置において、
前記素子分離膜は、前記素子分離膜と前記活性領域との境界部分に窪みを有する
ことを特徴とする半導体装置。
(付記6)
半導体基板の第1の領域に、第1のマスクデータに基づく第1のマスクを用いて第1のウェルを形成する工程と、
前記半導体基板の第2の領域に、第2のマスクデータに基づく第2のマスクを用いて第2のウェルを形成する工程と、
前記半導体基板上に、第1の絶縁膜を成長する工程と、
前記第1のマスクデータに基づく第3のマスクを用いて、前記第1の領域に形成された前記第1の絶縁膜を除去する工程と、
前記半導体基板上及び前記第1の絶縁膜上に第2の絶縁膜を成長することにより、前記第1の領域に第1のゲート絶縁膜を形成し、前記第2の領域に前記第1のゲート絶縁膜よりも厚い第2のゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
(付記7)
付記6記載の半導体装置の製造方法において、
前記第1の絶縁膜を除去する工程では、前記第1のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第3のマスクを用いる
ことを特徴とする半導体装置の製造方法。
(付記8)
半導体基板の第1の領域に、第1のマスクデータに基づく第1のマスクを用いて第1のウェルを形成する工程と、
前記半導体基板の第2の領域に、第2のマスクデータに基づく第2のマスクを用いて第2のウェルを形成する工程と、
前記半導体基板の第3の領域に、第3のマスクデータに基づく第3のマスクを用いて第3のウェルを形成する工程と、
前記半導体基板上に、第1の絶縁膜を成長する工程と、
前記第1のマスクデータ及び前記第2のマスクデータに基づく第4のマスクを用いて、前記第1の領域及び前記第2の領域に形成された前記第1の絶縁膜を除去する工程と、
前記半導体基板上及び前記第1の絶縁膜上に第2の絶縁膜を成長する工程と、
前記第1のマスクデータに基づく第5のマスクを用いて、前記第1の領域に形成された前記第2の絶縁膜を除去する工程と、
前記半導体基板上、前記第1の絶縁膜上及び前記第2の絶縁膜上に、第3の絶縁膜を成長することにより、前記第1の領域に第1のゲート絶縁膜を形成し、前記第2の領域に前記第1のゲート絶縁膜よりも厚い第2のゲート絶縁膜を形成し、前記第3の領域に前記第2のゲート絶縁膜よりも厚い第3のゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
(付記9)
付記8記載の半導体装置の製造方法において、
前記第1の絶縁膜を除去する工程では、前記第1のマスクデータに所定のシフトを加えたマスクデータ及び前記第2のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第4のマスクを用いる
ことを特徴とする半導体装置の製造方法。
(付記10)
付記8又は9記載の半導体装置の製造方法において、
前記第2の絶縁膜を除去する工程では、前記第1のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第5のマスクを用いる
ことを特徴とする半導体装置の製造方法。
(付記11)
半導体基板の第1の領域に、第1のマスクデータに基づく第1のマスクを用いて第1のウェルを形成する工程と、
前記半導体基板の第2の領域に、第2のマスクデータに基づく第2のマスクを用いて第2のウェルを形成する工程と、
前記半導体基板上に、第1の絶縁膜を成長する工程と、
前記第2のマスクデータを反転した第3のマスクデータに基づく第3のマスクを用いて前記第2の領域以外の領域に形成された前記第1の絶縁膜を除去する工程と、
前記半導体基板上及び前記第1の絶縁膜上に第2の絶縁膜を成長することにより、前記第1の領域に第1のゲート絶縁膜を形成し、前記第2の領域に前記第1のゲート絶縁膜よりも厚い第2のゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
(付記12)
付記11記載の半導体装置の製造方法において、
前記第1の絶縁膜を除去する工程では、前記第3のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第3のマスクを用いる
ことを特徴とする半導体装置の製造方法。
(付記13)
半導体基板の第1の領域に、第1のマスクデータに基づく第1のマスクを用いて第1のウェルを形成する工程と、
前記半導体基板の第2の領域に、第2のマスクデータに基づく第2のマスクを用いて第2のウェルを形成する工程と、
前記半導体基板の第3の領域に、第3のマスクデータに基づく第3のマスクを用いて第3のウェルを形成する工程と、
前記半導体基板上に、第1の絶縁膜を成長する工程と、
前記第3のマスクデータを反転した第4のマスクデータに基づく第4のマスクを用いて、前記第3の領域以外の領域に形成された前記第1の絶縁膜を除去する工程と、
前記半導体基板上及び前記第1の絶縁膜上に第2の絶縁膜を成長する工程と、
前記第4のマスクデータ及び前記第2のマスクデータを反転した第5のマスクデータに基づく第5のマスクを用いて、前記第2の領域及び前記第3の領域以外の領域に形成された前記第2の絶縁膜を除去する工程と、
前記半導体基板上、前記第1の絶縁膜上及び前記第2の絶縁膜上に、第3の絶縁膜を成長することにより、前記第1の領域に第1のゲート絶縁膜を形成し、前記第2の領域に前記第1のゲート絶縁膜よりも厚い第2のゲート絶縁膜を形成し、前記第3の領域に前記第2のゲート絶縁膜よりも厚い第3のゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
(付記14)
付記13記載の半導体装置の製造方法において、
前記第1の絶縁膜を除去する工程では、前記第4のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第4のマスクを用いる
ことを特徴とする半導体装置の製造方法。
(付記15)
付記13又は14記載の半導体装置の製造方法において、
前記第2の絶縁膜を除去する工程では、前記第4のマスクデータに所定のシフトを加えたマスクデータ及び前記第5のマスクデータに所定のシフトを加えたマスクデータをもとに形成した前記第5のマスクを用いる
ことを特徴とする半導体装置の製造方法。