CN102299062B - 制造半导体器件栅极侧墙的方法 - Google Patents
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Abstract
本发明公开了一种制造半导体器件栅极侧墙的方法，该方法包括：在半导体的硅衬底上形成栅极；在栅极及硅衬底的表面沉积二氧化硅层；对二氧化硅层反刻后，在反刻剩余的二氧化硅层上沉积氮化硅层；依次对氮化硅层和反刻剩余的二氧化硅层进行反刻，直到露出栅极的上表面为止，形成环绕栅极的由二氧化硅层和氮化硅层构成的栅极侧墙。所制造的栅极侧墙可以保证后续采用自对准硅化物步骤后在硅衬底不形成倒U形结构，提高最终制造的半导体器件的良率。
Description
技术领域
本发明涉及半导体器件制造技术，特别涉及一种制造半导体器件栅极侧墙的方法。
背景技术
半导体器件制造的前段工艺中，在晶圆的硅衬底上形成栅极后，就需要制造侧墙来环绕栅极，防止后续在硅衬底上采用离子注入工艺得到在硅衬底内的源漏(S/D)极过于接近栅极下方在硅衬底上的沟道而可能发生源漏穿通。在晶圆上形成栅极的侧墙以后，采用离子注入工艺在硅衬底内得到S/D极，然后再采用自对准硅化物步骤在硅衬底上裸露的源、漏和栅极上形成硅化物，在可提供稳定接触结构、减少源漏极接触电阻的基础上，完成半导体器件制造的后段工艺中形成与上层金属互连层的金属互连。
图1为现有技术制造半导体器件的栅极侧墙的方法流程图，结合图2a～2d所示的现有技术制造半导体器件的栅极侧墙过程的剖面结构图，进行详细说明：
步骤101、在半导体的硅衬底101上形成栅极102，如图2a所示；
在本步骤之前，已经在硅衬底101内通过双阱工艺形成P阱和N阱，并在所形成P阱和N阱之间形成了用于隔离的浅槽隔离(STI)，在图中没有表示出；
本步骤形成栅极的过程为：在硅衬底101表面上依次生长栅氧化层及沉积多晶硅层，然后涂覆光刻胶层，按照栅极图形对光刻胶层进行曝光和显影后，得到具有栅极图形的光刻胶层，最后以该具有栅极图形的光刻胶层为掩膜依次刻蚀多晶硅层和栅氧化层，形成栅极102；
步骤102、在栅极102及硅衬底101的表面沉积二氧化硅层103，厚度大约为180埃，如图2b所示；
在本步骤中，二氧化硅层103是采用化学气相沉积方法得到的；
步骤103、在二氧化硅层103上沉积氮化硅层104，厚度为320埃左右，如图2c所示；
在本步骤中，氮化硅层104是采用化学气相沉积方法得到的；
步骤104、依次对氮化硅层104和二氧化硅层103进行反刻，直到露出栅极102的上表面为止，形成环绕栅极102的由二氧化硅层103和氮化硅层104构成的栅极侧墙，如图2d所示；
在本步骤中，采用干法各向异性刻蚀方法进行刻蚀，由于在干法刻蚀过程中，二氧化硅层103的刻蚀速率远远小于氮化硅层104的刻蚀速率，刻蚀选择比到了1∶20，所以当露出栅极103的上表面时，所形成侧墙中的二氧化硅层103高度略低于栅极103高度，而侧墙中的氮化硅层104的高度则远远低于侧墙中的二氧化硅层103的高度，如图2d所示的侧墙形状。
按照图1的过程，就形成了栅极的侧墙，在后续进行了源漏极在硅衬底的注入后，再采用自对准硅化物步骤在硅衬底上裸露的源、漏和栅极上形成金属硅化物，如钛化硅时，由于图2d所示的侧墙形状，就形成了如图3所示的倒U型结构，这种结构会影响最终制造的半导体器件性能，严重时通过在栅极及源/漏极上的金属硅化物连接而引起栅极与源/漏极之间的电连接，降低所制造的半导体器件的良率。
发明内容
有鉴于此，本发明提供一种制造半导体器件栅极侧墙的方法，所制造的栅极侧墙可以保证后续采用自对准硅化物步骤后在硅衬底不形成倒U形结构，提高最终制造的半导体器件的良率。
为达到上述目的，本发明实施的技术方案具体是这样实现的：
一种制造半导体器件栅极侧墙的方法，该方法包括：
在半导体的硅衬底上形成栅极；
在栅极及硅衬底的表面沉积二氧化硅层；
对二氧化硅层反刻后，在反刻剩余的二氧化硅层上沉积氮化硅层；
依次对氮化硅层和反刻剩余的二氧化硅层进行反刻，直到露出栅极的上表面为止，形成环绕栅极的由二氧化硅层和氮化硅层构成的栅极侧墙。
所述对二氧化硅层反刻采用干法各向异性刻蚀方法进行。
所述沉积的二氧化硅层厚度为180～200埃，反刻厚度为10～20埃。
所述对二氧化硅层反刻在干法刻蚀机中进行，所述干法刻蚀机采用400～700瓦功率，持续时间为5～10秒。
所述沉积氮化硅层在栅极两个顶角区域厚度大于320埃。
由上述技术方案可见，本发明提供的方法在沉积氮化硅层之前，采用干法各向异性刻蚀方法对所沉积的二氧化硅层进行反刻，使得二氧化硅层靠近栅极两个顶角附近区域变薄，这样，在沉积氮化硅层时，就可以使得靠近栅极两个顶角附近区域的氮化硅层变厚。在后续进行栅极侧墙的反刻过程中，弥补氮化硅层的刻蚀速率远远小于二氧化硅层的刻蚀速率而导致顶部的氮化硅层损失过多的情况，使得在侧墙形成时，其中的二氧化硅层的高度比现有技术的高很多，这样，在后续采用自对准硅化物步骤形成金属硅化硅后，就无法形成倒U结构，而形成接近于长方体结构，这种结构不会影响最终制造的半导体器件性能，不会在严重时通过在栅极及源/漏极上的金属硅化物连接而引起栅极与源/漏极之间的电连接，提高了所制造的半导体器件的良率。
附图说明
图1为现有技术制造半导体器件的栅极侧墙的方法流程图；
图2a～2d为现有技术的制造半导体器件的栅极侧墙过程的剖面结构图；
图3为现有技术在采用自对准硅化物步骤后在硅衬底形成倒U形结构的剖面示意图；
图4为本发明提供的制造半导体器件的栅极侧墙的方法流程图；
图5a～5e为本发明提供的制造半导体器件的栅极侧墙过程的剖面结构图；
图6为本发明在采用自对准硅化物步骤后在硅衬底所形成结构的剖面示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
从现有技术可以看出，造成所制造的半导体器件的良率低的原因就是采用自对准硅化物步骤在半导体器件上形成金属硅化硅后，得到的为倒U型结构，这种结构会影响最终制造的半导体器件性能，在严重时通过在栅极及源/漏极上的金属硅化物连接而引起栅极与源/漏极之间的电连接。而倒U型结构的形成源于栅极侧墙的结构，即栅极侧墙中的氮化层高度相比于栅极及栅极侧墙中的二氧化硅层的高度太低。造成栅极侧墙中的氮化层高度低的原因是对栅极侧墙进行反刻时，由于氮化层的刻蚀速率远远高于二氧化硅层的刻蚀速率，使得氮化层损失较多。
因此，本发明为了保证后续采用自对准硅化物步骤后在硅衬底不形成倒U形结构，提高最终制造的半导体器件的良率，在沉积氮化硅层之前，采用干法各向异性刻蚀方法对所沉积的二氧化硅层进行反刻，使得二氧化硅层靠近栅极两个顶角附近区域变薄，这样，在沉积氮化硅层时，就可以使得靠近栅极两个顶角附近区域的氮化硅层变厚。在后续进行栅极侧墙的反刻过程中，弥补氮化硅层的刻蚀速率远远小于二氧化硅层的刻蚀速率而导致顶部的氮化硅层损失过多的情况，使得在侧墙形成时，其中的二氧化硅层的高度比现有技术的高很多，这样，在后续采用自对准硅化物步骤形成金属硅化硅后，就无法形成倒U结构，而形成接近于长方体结构，这种结构不会影响最终制造的半导体器件性能，不会在严重时通过在栅极及源/漏极上的金属硅化物连接而引起栅极与源/漏极之间的电连接，提高了所制造的半导体器件的良率。
图4为本发明提供的制造半导体器件的栅极侧墙的方法流程图，结合图5a～5d所示的本发明提供的制造半导体器件的栅极侧墙过程的剖面结构图，进行详细说明：
步骤401、在半导体的硅衬底101上形成栅极102，如图5a所示；
在本步骤之前，已经在硅衬底101内通过双阱工艺形成P阱和N阱，并在所形成P阱和N阱之间形成了用于隔离的STI，在图中没有表示出；
本步骤形成栅极的过程为：在硅衬底101表面上依次生长栅氧化层及沉积多晶硅层，然后涂覆光刻胶层，按照栅极图形对光刻胶层进行曝光和显影后，得到具有栅极图形的光刻胶层，最后以该具有栅极图形的光刻胶层为掩膜依次刻蚀多晶硅层和栅氧化层，形成栅极102；
步骤402、在栅极102及硅衬底101的表面沉积二氧化硅层103，厚度大约为180埃，如图5b所示；
在本步骤中，二氧化硅层103是采用化学气相沉积方法得到的；
步骤403、对二氧化硅层103采用干法各向异性方法进行反刻，反刻厚度为10～20埃，如图5c所示；
在本步骤中，将要反刻的晶圆放置在干法刻蚀机中，该干法刻蚀机采用400～700瓦功率，通过等离子体放电减薄二氧化硅层103的厚度，持续时间为5～10秒钟，这时，二氧化硅层103在栅极102两个顶角区域变得更薄，大于10～20埃；
步骤404、在二氧化硅层103上沉积氮化硅层104，厚度为320埃左右，如图5d所示；
在本步骤中，氮化硅层104是采用化学气相沉积方法得到的；
在本步骤中，由于二氧化硅层103靠近栅极102两个顶角附近区域变得更薄，所以在沉积氮化硅层104时，使得在栅极两个顶角区域的氮化硅层104变厚，厚度大于320埃；
步骤405、依次对氮化硅层104和二氧化硅层103进行反刻，直到露出栅极102的上表面为止，形成环绕栅极102的由二氧化硅层103和氮化硅层104构成的栅极侧墙，如图5e所示；
在本步骤中，采用干法各向异性刻蚀方法进行刻蚀，在干法刻蚀过程中，二氧化硅层103的刻蚀速率远远小于氮化硅层104的刻蚀速率，刻蚀选择比到了1∶20，但是，所沉积的氮化硅层104在栅极两个顶角区域的氮化硅层变厚，弥补氮化硅层的刻蚀速率远远小于二氧化硅层的刻蚀速率而导致顶部的氮化硅层损失过多的情况，使得在侧墙形成时，其中的二氧化硅层的高度比现有技术变高，如图5e所示的侧墙形状，栅极侧墙中的氮化硅层高度距离栅极顶部的差值相差6.5纳米，相比于图2c所示的现有技术侧墙形状(现有技术的栅极侧墙中的氮化硅层高度距离栅极顶部的差值相差11纳米)，氮化硅层的高度增加了很多。
按照图4的过程，就形成了栅极的侧墙，在后续进行了源漏极在硅衬底的注入后，再采用自对准硅化物步骤在硅衬底上裸露的源、漏和栅极上形成金属硅化物，如钛化硅时，由于图5e所示的侧墙形状，就形成了如图6所示的接近于长方体结构，这种结构不会影响最终制造的半导体器件性能，不会通过所形成的金属硅化物引起栅极与源/漏极之间的电连接，提高了所制造的半导体器件的良率。
以上举较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (3)
1.一种制造半导体器件栅极侧墙的方法，该方法包括：
在半导体的硅衬底上形成栅极；
在栅极及硅衬底的表面沉积二氧化硅层；
对二氧化硅层反刻后，在反刻剩余的二氧化硅层上沉积氮化硅层；
依次对氮化硅层和反刻剩余的二氧化硅层进行反刻，直到露出栅极的上表面为止，形成环绕栅极的由二氧化硅层和氮化硅层构成的栅极侧墙；
所述对二氧化硅层反刻采用干法各向异性刻蚀方法进行；
所述沉积的二氧化硅层厚度为180～200埃，反刻厚度为10～20埃。
2.如权利要求1所述的方法，其特征在于，所述对二氧化硅层反刻在干法刻蚀机中进行，所述干法刻蚀机采用400～700瓦功率，持续时间为5～10秒。
3.如权利要求2所述的方法，其特征在于，所述沉积氮化硅层在栅极两个顶角区域厚度大于320埃。
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| CN102299062A CN102299062A (zh) | 2011-12-28 |
| CN102299062B true CN102299062B (zh) | 2013-03-20 |
Family
ID=45359387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201010217764 Active CN102299062B (zh) | 2010-06-28 | 2010-06-28 | 制造半导体器件栅极侧墙的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102299062B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102709167A (zh) * | 2012-06-21 | 2012-10-03 | 上海华力微电子有限公司 | 侧墙结构的制作方法 |
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| CN1691295A (zh) * | 2004-04-23 | 2005-11-02 | 中国科学院微电子研究所 | 用于射频横向扩散场效应晶体管的自对准硅化物方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4429036B2 (ja) * | 2004-02-27 | 2010-03-10 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2010
- 2010-06-28 CN CN 201010217764 patent/CN102299062B/zh active Active
Patent Citations (2)
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|---|---|---|---|---|
| US6503806B1 (en) * | 1998-12-28 | 2003-01-07 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrode of a semiconductor device with dual spacer to protect metal portion of gate |
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| Publication number | Publication date |
|---|---|
| CN102299062A (zh) | 2011-12-28 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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|
| C41 | Transfer of patent application or patent right or utility model | ||
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