(第1の実施形態)
本発明の第1の実施形態について図面を参照しながら説明する。
図1(a)は本発明の第1の実施形態に係る容量素子を含む半導体記憶装置の要部の断面構成を示している。
図1(a)に示すように、第1の実施形態に係る半導体記憶装置は、例えばシリコン(Si)からなる半導体基板11に形成されたMOSFETからなる複数のセルトランジスタ20と、各セルトランジスタ20を覆う層間絶縁膜13の上にセルトランジスタ20ごとに形成された容量素子30とを有している。各セルトランジスタ20は半導体基板11の上部に形成されたシャロウトレンチ分離(STI)12により区画されて互いに絶縁されている。
各セルトランジスタ20は、半導体基板11に形成されたソースドレイン領域21と、半導体基板11のチャネル領域上にゲート絶縁膜22を介して形成されたゲート電極23とから構成されている。
各容量素子30は、基板側から順次積層された、下部電極31、容量絶縁膜32及び上部電極33とにより構成されている。
下部電極31は、図1(b)に示すように、膜厚が40nm〜100nm程度の窒化チタンアルミニウム(TiAlN)からなり酸素及び水素の拡散を防ぐ第1の導電性バリア層31a、膜厚が50nm〜100nm程度のイリジウム(Ir)からなり酸素の拡散を防ぐ第2の導電性バリア層31b、膜厚が50nm〜100nm程度の二酸化イリジウム(IrO2)からなり酸素の拡散を防ぐ第3の導電性バリア層31c、及び膜厚が50nm〜100nm程度の白金(Pt)からなる導電層31dの積層膜により構成されている。
容量絶縁膜32は、膜厚が50nm〜150nm程度のビスマス層状ペロブスカイト構造を持つタンタルニオブ酸ストロンチウムビスマス(SrBi2(Ta1−xNbx)2O9)(但し、xは0≦x≦1)からなり、上部電極33は膜厚が50nm〜100nm程度の白金からなる。
図1(a)に示すように、半導体基板11上には、各セルトランジスタ20を覆うように、例えば酸化シリコン(SiO2 )からなる層間絶縁膜13が形成され、該層間絶縁膜13には、下端部が各ソースドレイン領域21のいずれか一方と電気的に接続され、上端部が各容量素子30の下部電極31と電気的に接続されたタングステン(W)又はポリシリコンからなる複数のコンタクトプラグ14が形成されている。
下部電極31の側面及び層間絶縁膜13上における下部電極31の側方の領域は、例えば膜厚が5nm〜100nm程度の酸化アルミニウム(Al2O3)からなり酸素及び水素の拡散を防ぐ第1の絶縁性バリア層15により覆われている。
ここで、下部電極31における基板面方向の径は、容量絶縁膜32及び上部電極33の基板面方向の径の寸法よりも小さく、従って、容量絶縁膜32及び上部電極33の周縁部は下部電極31の周縁部から張り出している。
下部電極31における側方で且つ容量絶縁膜32の張り出し部分の下側の領域は、酸化シリコン(SiO2)又は窒化シリコン(Si3N4)からなる埋込み絶縁膜16により埋め込まれている。
埋込み絶縁膜16は、互いに隣接する下部電極31同士を電気的に絶縁し、その表面は下部電極31の表面とほぼ同等の高さとなるように平坦化されている。
なお、容量絶縁膜32、上部電極33及び埋込み絶縁膜16はそれぞれ同一のマスクによりエッチングされて形成されており、一方、第1の絶縁性バリア層15は、上部電極33及び容量絶縁膜32等とは異なるマスクによりエッチングされている。
上部電極33の上面並びに該上部電極33、容量絶縁膜32及び埋込み絶縁膜16の各側面は、例えば膜厚が5nm〜100nm程度の酸化アルミニウムからなり水素の拡散を防ぐ第2の絶縁性バリア層17により覆われている。このとき、第2の絶縁性バリア層17は、下部電極31の側方の領域、すなわち埋込み絶縁膜16の下部側方の領域で絶縁性バリア層15の上面と接している。その結果、下部電極31はその側面が酸素及び水素の拡散を防ぐ第1の絶縁性バリア層15により覆われる。また、上部電極33、容量絶縁膜32及び埋込み絶縁膜16は、酸素及び水素の拡散を防ぐ第1の絶縁性バリア層15と水素の拡散を防ぐ第2の絶縁性バリア層17とにより隙間なく覆われる。
なお、ここでは、第1の絶縁性バリア層15及び第2の絶縁性バリア層17は、容量素子30以外の領域、例えばソースドレイン領域21へのコンタクトホールを形成する領域には設けていない。
以下、前記のように構成された容量素子を含む半導体記憶装置の製造方法について説明する。
図2(a)〜図2(c)及び図3(a)、図3(b)は本発明の第1の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。
まず、図2(a)に示すように、シリコンからなる半導体基板11上に、ゲート絶縁膜22及びゲート電極23を形成し、さらにゲート絶縁膜22及びゲート電極23の側面上にサイドウォール絶縁膜24を形成する。続いて、ゲート電極23及びサイドウォール絶縁膜24をマスクとして半導体基板11に対して不純物注入を行なって、ソースドレイン領域21を形成する。ここで、サイドウォール絶縁膜24を形成する前にも不純物注入を行なうと、ソースドレイン領域21をLDD構造又はエクステンション構造を持つ構成とすることができる。その後、CVD法により、半導体基板11上に、複数のセルトランジスタ20を含む全面にわたって酸化シリコンからなる層間絶縁膜13を堆積する。続いて、堆積した層間絶縁膜13の上面を化学機械的研磨(CMP)法等を用いて平坦化する。続いて、リソグラフィ法及びドライエッチング法により、層間絶縁膜13における各セルトランジスタ20のソースドレイン領域21の一方にコンタクトホールをそれぞれ形成し、CVD法により、タングステン又はポリシリコンからなる導体膜を各コンタクトホールに充填されるように堆積する。続いて、堆積した導体膜に対してエッチバック又は化学機械的研磨を行なって、層間絶縁膜13上の導体膜を除去することにより、複数のコンタクトプラグ14を形成する。
次に、複数のコンタクトプラグ14を含む層間絶縁膜13上に、例えばスパッタリング法により、酸素及び水素の拡散を防ぐ窒化チタンアルミニウムからなる第1の導電性バリア層、酸素の拡散を防ぐイリジウムからなる第2の導電性バリア層、酸素の拡散を防ぐ二酸化イリジウムからなる第3の導電性バリア層、及び白金からなる導電層を順次堆積して下部電極形成膜を成膜する。続いて、リソグラフィ法及びドライエッチング法により、下部電極形成膜に対してコンタクトプラグ14を含むようにパターニングを行なって、下部電極形成膜からなる複数の下部電極31を形成する。その後、スパッタ法又はCVD法により、層間絶縁膜13上に下部電極31の上面及び側面を覆うように、膜厚が5nm〜100nm程度の酸化アルミニウムからなり酸素及び水素の拡散を防ぐ第1の絶縁性バリア層15を成膜する。ここで、第1の絶縁性バリア層15の成膜後に、酸化性雰囲気で熱処理を行なうと、第1の絶縁性バリア層15を構成する酸化アルミニウムが緻密化されるため好ましい。続いて、例えばモノシラン(SiH4 )を原料とする、水素を含む雰囲気でのCVD法により、第1の絶縁性バリア層15を覆うように、膜厚が400nm〜600nm程度の酸化シリコン又は窒化シリコンからなる埋込み絶縁膜16を堆積する。
次に、図2(b)に示すように、CMP法を用いて、埋込み絶縁膜16及び第1の絶縁性バリア層15に対して各下部電極31が露出するまで平坦化することにより、各下部電極31の周囲を埋込み絶縁膜16により埋め込む。従って、下部電極31の上面は埋込み絶縁膜16及び第1の絶縁性バリア層15の露出面とほぼ同一の高さとなる。
次に、図2(c)に示すように、有機金属分解法(MOD法)、有機金属化学気相堆積法(MOCVD法)又はスパッタリング法により、第1の絶縁性バリア層15、埋込み絶縁膜16及び下部電極31の上に全面にわたって、膜厚が50nm〜150nm程度のビスマス層状ペロブスカイト構造を持つタンタルニオブ酸ストロンチウムビスマス(SrBi2(Ta1−xNbx)2O9)からなる容量絶縁膜形成膜32Aを成膜する。続いて、スパッタリング法により、容量絶縁膜形成膜32Aの上に膜厚が50nm〜100nm程度の白金からなる上部電極形成膜33Aを成膜する。その後、温度が650℃〜800℃程度の酸素雰囲気で熱処理を行なって、容量絶縁膜形成膜32Aを構成する金属酸化物を結晶化する。
次に、図3(a)に示すように、リソグラフィ法により、上部電極形成膜33Aの上にレジストパターン(図示せず)を形成し、形成したレジストパターンをマスクとして、上部電極形成膜33A、容量絶縁膜形成膜32A及び埋込み絶縁膜16に対して順次ドライエッチングを行なって、上部電極形成膜33Aから上部電極33を形成し、容量絶縁膜形成膜32Aから容量絶縁膜32を形成する。これにより、コンタクトプラグ14と電気的に接続される下部電極31と容量絶縁膜32と上部電極33とからなる容量素子30が形成される。
ここでは、第1の絶縁性バリア層15に対するパターニングは行なわず、埋込み絶縁膜16のエッチング時に第1の絶縁性バリア層15が露出した時点でエッチングを終了する。
次に、図3(b)に示すように、CVD法又はスパッタ法により、第1の絶縁性バリア層15の上に、上部電極33の上面及び側面、並びに容量絶縁膜32及び埋込み絶縁膜16の側面を覆うように、膜厚が5nm〜100nm程度の酸化アルミニウムからなり水素の拡散を防ぐ第2の絶縁性バリア層17を成膜する。これにより、第2の絶縁性バリア層17は、下部電極31の側方の領域において、ここでは埋込み絶縁膜16の下部側方において第1の絶縁性バリア層15の上面と隙間なく接することになる。
なお、第1の絶縁性バリア層15及び第2の絶縁性バリア層17における容量素子30を除く領域、例えばソースドレイン領域21との他のコンタクトホールを形成する領域は、エッチングにより除去している。
以上説明したように、第1の実施形態によると、酸素及び水素の拡散を防ぐ第1の絶縁性バリア層15が容量素子30の下部電極31の側面を覆うため、下部電極31を構成する酸素バリアである酸化イリジウム等の導電性酸化物が水素により還元されてその酸素バリア性が劣化することを防止できる。
さらに、水素の拡散を防ぐ第2の絶縁性バリア層17が容量素子30全体を酸素及び水素の拡散を防ぐ第1の絶縁性バリア層15と接することにより隙間なく覆うため、容量絶縁膜32を構成する金属酸化物が水素により還元されて容量素子30の電気特性が劣化することを防止できる。
以下、第1の実施形態に係る半導体記憶装置と従来例に係る半導体記憶装置の電気的特性を比較する。
まず、コンタクトプラグ14と下部電極31とのコンタクト抵抗の評価結果を示す。
図4は径が約20.3cm(8インチ相当)のシリコンウエハにおける面内でのコンタクト抵抗の第1の実施形態と従来例との測定結果である。図4に示すように、従来例に係る半導体記憶装置の場合には、コンタクト抵抗が45Ω〜7000Ωにまで大きくばらついている。これは、従来例に係る下部電極110の酸素バリアとなる導電性酸化物である二酸化イリジウムが水素により還元されて酸素バリア性が劣化してしまい、高誘電体や強誘電体の結晶化に必要な高温酸素アニール時に、酸素が下部電極110の内部を拡散してコンタクトプラグ107の表面が酸化するためである。一方、第1の実施形態に係る半導体記憶装置の場合には、ウエハ面内でコンタクト抵抗が25Ω〜35Ωの範囲にあり、ばらつきが極めて小さく且つその抵抗値も25Ω〜40Ωと低抵抗化を実現できていることが分かる。
次に、第1の実施形態に係る半導体記憶装置における耐還元性の評価結果を示す。
図5は評価用であって、容量素子30に対する400℃の水素アニール処理を行なう前後の、該容量素子30のそれぞれの残留分極(2Pr)値を表わしている。図5に示すように、第1の実施形態に係る容量素子30は、水素アニール処理を行なっても、残留分極特性がほとんど変化せず、水素による還元が十分に防止できていることが分かる。このように、第1の実施形態に係る容量素子及び半導体記憶装置は電気的特性が著しく向上する。
(第1の実施形態の変形例)
図6(a)〜図6(c)は本発明の第1の実施形態に係る半導体記憶装置の第1〜第3変形例であって、下部電極とその側面を覆う第1の絶縁性バリア層の近傍との断面構成を示している。ここで、図6(a)〜図6(c)において、図1(a)に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
まず、図6(a)の第1変形例に示すように、第1の絶縁性バリア層15における下部電極31の側面を覆う上端部は、必ずしも下部電極31の側面全体を覆う必要はなく、少なくとも、導電性金属酸化物である二酸化イリジウムからなる第3の導電性バリア層31cの側面を覆うように形成すれば良い。
また、この場合の埋込み絶縁膜16の上面の高さは、図6(a)の第1変形例に示すように、第1の絶縁性バリア層15の上端と同一でもよく、また、図6(b)の第2変形例に示すように、下部電極31の導電層31dの上面と同一でもよく、また、図6(c)の第3変形例に示すように、第1の絶縁性バリア層15の上端よりも低くなるように形成されていてもよい。
(第2の実施形態)
以下、本発明の第2の実施形態について図面を参照しながら説明する。
図7は本発明の第2の実施形態に係る容量素子を含む半導体記憶装置の要部の断面構成を示している。図7において、図1に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
図7に示すように、第2の実施形態においては、第2の絶縁性バリア層17が層間絶縁膜13の上に直接に形成されており、第1の絶縁性バリア層15Aは、ゲート長方向に隣接する容量素子30同士の間で分割されている。
図8(a)及び図8(b)は第2の実施形態に係る半導体記憶装置の製造方法の要部の工程を示している。
ここでは第1の実施形態との相違点のみを説明する。
第1の実施形態においては、図3(a)に示すように、容量素子30を構成する容量絶縁膜32、上部電極33及び下部電極31を埋め込む埋込み絶縁膜16のパターニングを同一のマスクを用いて行なう際に、第1の絶縁性バリア層15に対するパターニングを行なわない。
一方、図7及び図8(a)に示すように、第2の実施形態に係る半導体記憶装置においては、上部電極33及び容量絶縁膜32等をパターニングするエッチング工程において、上部電極33と同一のマスクを用いて、埋込み絶縁膜16のエッチングを行なった後、第1の絶縁性バリア層15に対してエッチングを行なって第1の絶縁性バリア層15Aとする。このとき、酸化シリコン又は窒化シリコンからなる埋込み絶縁膜16に対するエッチングには、フロロカーボンを主成分とするエッチングガスを用い、酸化アルミニウムからなる第1の絶縁性バリア層15Aに対するエッチングには、塩素ガスを主成分とするエッチングガスを用いる。
次に、図8(b)に示すように、その後工程である、水素の拡散を防ぐ第2の絶縁性バリア層17の成膜工程において、第2の絶縁性バリア層17は、下部電極31の側方であって、埋込み絶縁膜16の下側に位置する第1の絶縁性バリア層15の端面と接するようになる。
なお、第2の実施形態においても、第1の絶縁性バリア層15A及び第2の絶縁性バリア層17における容量素子30を除く領域、例えばソースドレイン領域21との他のコンタクトホールを形成する領域は、エッチングにより除去している。
以上説明したように、第2の実施形態によると、第1の実施形態と同様に、酸素及び水素の拡散を防ぐ第1の絶縁性バリア層15Aが容量素子30の下部電極31の側面を覆うため、下部電極31を構成する酸素バリアである酸化イリジウム等の導電性酸化物が水素により還元されてその酸素バリア性が劣化することを防止できる。
さらに、水素の拡散を防ぐ第2の絶縁性バリア層17が容量素子30全体を酸素及び水素の拡散を防ぐ第1の絶縁性バリア層15Aと接することにより隙間なく覆うため、容量絶縁膜32を構成する金属酸化物が水素により還元されて容量素子30の電気特性が劣化することを防止できる。その結果、第2の実施形態においても、図4及び図5に示した測定結果と同様の、優れた電気的特性を有する容量素子30を含む半導体記憶装置を実現することができる。
また、第2の実施形態は、以下に示すように他の効果をも有している。
すなわち、層間絶縁膜13上の容量素子30以外の領域に形成された絶縁性バリア層15、17を除去する工程において、第1の実施形態においては、第2の絶縁性バリア層17と第1の絶縁性バリア層15との2層に対してエッチングを行なう必要がある。一方、第2の実施形態においては、第2の絶縁性バリア層17のみをエッチングすれば済むため、エッチング時間を大幅に短縮することができる。その上、層間絶縁膜13上において、容量素子30を設ける部分と設けない部分とにより段差が生じるものの、エッチング時間が短縮されることにより、容量素子30の上側でレジストパターンの膜厚が薄くなる部分でも、エッチング中にレジストが消失しにくくなり、プロセスマージンを拡大することができる。
(第3の実施形態)
以下、本発明の第3の実施形態について図面を参照しながら説明する。
図9(a)〜図9(c)は本発明の第3の実施形態に係る半導体記憶装置であって、図9(a)はメモリセルアレイを構成する複数のセルからなるセルブロックの平面構成を示し、図9(b)は図9(a)のIXb−IXb線における断面構成を示し、図9(c)は図9(a)のIXc−IXc線における断面構成を示している。また、これら図9(a)〜図9(c)において、図7に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
図9(a)に示すように、半導体基板11の主面上には、セルトランジスタ20のゲート電極(ワード線)23に沿って、例えば2n 又は(2n +1)個(但し、nは3以上の整数である)の下部電極31を含むセルブロック50が配置されている。容量素子30の容量絶縁膜32及び上部電極33は、セルブロック50ごとに、該セルブロック50に含まれる複数の下部電極31を覆うように形成されている。
また、図9(a)及び図9(c)に示すように、第2の絶縁性バリア層17は、互いに隣接する2つのセルブロック50を覆うと共に、そのゲート電極23が延びる方向の側部が層間絶縁膜13と接している。さらに、図9(b)に示すように、第2の絶縁性バリア層17は、第2の実施形態と同様に、各セルブロック50におけるゲート電極23と交差する方向、すなわちゲート長方向側の側部が層間絶縁膜13と接している。
これにより、容量素子30における下部電極31はその側面が第1の絶縁性バリア層15Aにより覆われると共に、該下部電極31を埋め込む埋込み絶縁膜16の側面を含め、容量素子の上部電極33の上面及び側面並びに容量絶縁膜32の側面が第2の絶縁性バリア層17によって、セルブロック単位(ここでは2ブロック単位)で覆われている。このとき、第2の絶縁性バリア層17は、埋込み絶縁膜16の下側に位置する第1の絶縁性バリア層15Aとはその端面で接している。
その上、図9(a)及び図9(c)に示すように、各セルブロック50の容量絶縁膜32に対して、上部電極33が複数の下部電極31のうちのいずれか1つと電気的に接続されるように開口部32aを設け、この開口部32aに上部電極33の一部が充填されることにより上部電極プラグ33aが形成されている。ここでは、一例としてそれぞれ右端に位置する下部電極31を上部電極接続用電極31Aとしており、これにより、セルトランジスタ20のソースドレイン領域21からコンタクトプラグ14、上部電極接続用電極31A及び上部電極プラグ33aを介して上部電極33に所定の電圧を印加することが可能となる。
このように、容量素子30の下部電極31とコンタクトプラグ(第1のコンタクトプラグ)14を介して電気的に接続されるセルトランジスタ(第1のトランジスタ)20とは異なり、上部電極接続用電極31Aは容量素子30を構成しない。従って、上部電極接続用電極31Aとコンタクトプラグ(第2のコンタクトプラグ)14を介して電気的に接続されるセルトランジスタ(第2のトランジスタ)20は、第1のトランジスタとはその動作が異なる。
このように、第3の実施形態においては、セルトランジスタ20を介して上部電極33に動作電圧を印加することができるため、上部電極33の上面、すなわち第2の絶縁性バリア層17に対してコンタクトホールを開口する必要がない。このため、セルブロック50を覆う第2の絶縁性バリア層17に開口部を設ける必要がなくなるので、開口後のレジストのアッシング処理、プラグの充填処理及び配線処理が不要となる。その結果、第2の絶縁性バリア層17の形成後には、容量素子30が水素にさらされることがなくなるので、容量素子30の特性の劣化を防止することができる。
なお、第3の実施形態においては、第2の絶縁性バリア層17が2つのセルブロック50を覆う構成としたが、これに限られず、1つ以上のセルブロック50を覆う構成であればよい。
また、上部電極33とセルトランジスタ20との電気的な接続には、必ずしも上部電極接続用電極31Aを介在させる必要はなく、上部電極プラグ33aとコンタクトプラグ14とが直接に接続されていても良いが、セルブロック50に含まれるすべての容量素子30が同一の構造を有することから、下部電極31と同一構造の上部電極接続用電極31Aを介在させる方が、プロセスが簡単化されるため好ましい。
以下、前記のように構成された容量素子及び上部電極接続用電極を含む半導体記憶装置の製造方法について図面を参照しながら説明する。
図10(a)〜図10(c)及び図11(a)、図11(b)は本発明の第3の実施形態に係る半導体記憶装置の製造方法であって、図9(a)のIXc−IXc線における工程順の断面構成を示している。
まず、シリコンからなる半導体基板11上に、図9(b)に示したゲート絶縁膜22、ゲート電極23及びサイドウォール絶縁膜24を選択的に形成し、続いて、半導体基板11におけるゲート電極23の両側方の領域にソースドレイン領域21を形成することにより、複数のセルトランジスタ20を形成する。
次に、図10(a)に示すように、CVD法により、半導体基板11の上に複数のセルトランジスタ20を含む全面にわたって、例えばBPSG等の酸化シリコンからなる層間絶縁膜13を堆積する。続いて、堆積した層間絶縁膜13の上面をCMP法等により平坦化する。続いて、リソグラフィ法及びドライエッチング法により、層間絶縁膜13における各セルトランジスタ20のソースドレイン領域21の一方にコンタクトホールをそれぞれ形成し、CVD法により、タングステン又はポリシリコンからなる導体膜を各コンタクトホールに充填されるように堆積する。続いて、堆積した導体膜に対してエッチバック法又はCMP法によって層間絶縁膜13上の導体膜を除去することにより、複数のコンタクトプラグ14を形成する。次に、形成したコンタクトプラグ14を含む層間絶縁膜13の上に、例えばスパッタリング法により、酸素及び水素の拡散を防ぐ窒化チタンアルミニウムからなる第1の導電性バリア層31a、酸素の拡散を防ぐイリジウムからなる第2の導電性バリア層、酸素の拡散を防ぐ二酸化イリジウムからなる第3の導電性バリア層、及び白金からなる導電層を順次堆積して下部電極形成膜を成膜する。ここで、酸素及び水素の拡散を防ぐ第1の導電性バリア層31aの膜厚は40nm〜100nm程度とし、酸素の拡散を防ぐ第2の導電性バリア層31b及び第2の導電性バリア層31b、並びに導電層の膜厚はそれぞれ50nm〜100nm程度としている。続いて、リソグラフィ法及びドライエッチング法により、下部電極形成膜に対してコンタクトプラグ14を含むようにパターニングを行なって、下部電極形成膜からなる複数の下部電極31を形成する。その後、スパッタ法又はCVD法により、層間絶縁膜13の上に下部電極31の上面及び側面を覆うように、膜厚が20nm〜200nm程度の酸化アルミニウムからなり酸素及び水素の拡散を防ぐ第1の絶縁性バリア層15を成膜する。ここで、第1の絶縁性バリア層15の成膜後に、酸化性雰囲気で熱処理を行なうと、第1の絶縁性バリア層15を構成する酸化アルミニウムが緻密化されるため好ましい。続いて、例えばモノシランを原料とする、水素を含む雰囲気でのCVD法により、第1の絶縁性バリア層15を覆うように、膜厚が400nm〜600nm程度の酸化シリコン又は窒化シリコンからなる埋込み絶縁膜16を堆積する。
次に、図10(b)に示すように、CMP法を用いて、埋込み絶縁膜16及び第1の絶縁性バリア層15に対して下部電極31が露出するまで平坦化することにより、各下部電極31の周囲を埋込み絶縁膜16により埋め込む。従って、下部電極31の上面は埋込み絶縁膜16及び第1の絶縁性バリア層15の露出面とほぼ同一の高さとなる。
次に、図10(c)に示すように、MOD法、MOCVD法又はスパッタリング法により、第1の絶縁性バリア層15、埋込み絶縁膜16及び下部電極31の上に全面にわたって、膜厚が50nm〜150nm程度のビスマス層状ペロブスカイト構造を持つタンタルニオブ酸ストロンチウムビスマス(SrBi2(Ta1−xNbx)2O9)からなる容量絶縁膜形成膜32Aを成膜する。続いて、リソグラフィ法及びドライエッチング法により、成膜した容量絶縁膜形成膜32Aにおける上部電極接続用電極31Aの上側部分を選択的に除去する。これにより、容量絶縁膜形成膜32Aに開口部32aが形成され、形成された開口部32aから上部電極接続用電極31Aが露出する。続いて、スパッタリング法により、容量絶縁膜形成膜32Aの上に開口部32aを充填するように、膜厚が50nm〜150nm程度の白金からなる上部電極形成膜33Aを成膜する。これにより、開口部32aには白金が充填されて上部電極プラグ33aが形成され、この上部電極プラグ33aによって上部電極接続用電極31Aと上部電極33とが電気的に接続される。その後、温度が650℃〜800℃程度の酸素雰囲気で熱処理を行なって、容量絶縁膜形成膜32Aを構成する金属酸化物を結晶化する。
次に、図11(a)に示すように、各セルブロック50をマスクするレジストマスク(図示せず)を用いて、上部電極形成膜33A、容量絶縁膜形成膜32A、埋込み絶縁膜16、及び第1の絶縁性バリア層15に対して順次ドライエッチングを行なって、上部電極形成膜33Aから上部電極33を形成し、容量絶縁膜形成膜32Aから容量絶縁膜32を形成する。このとき、第1の絶縁性バリア層15がパターニングされてなる第1の絶縁性バリア層15Aが得られる。
次に、図11(b)に示すように、CVD法又はスパッタ法により、層間絶縁膜13の上に、それぞれセルブロック50ごとにパターニングされた、上部電極33の上面及び側面、容量絶縁膜32及び埋込み絶縁膜16の側面、並びに第1の絶縁性バリア層15Aの端面を覆うように全面にわたって、膜厚が5nm〜100nm程度の酸化アルミニウムからなり水素の拡散を防ぐ第2の絶縁性バリア層17を成膜する。これにより、第2の絶縁性バリア層17は、セルブロック50の周囲において、埋込み絶縁膜16の下側に位置する第1の絶縁性バリア層15Aの端面と接する構成を得る。続いて、図9(a)に示すように、成膜した第2の絶縁性バリア層17に対して、互いに隣接する2つのセルブロック50を含むように、ドライエッチング法によりパターニングを行なう。但し、この第2の絶縁性バリア層17に対するパターニングは必ずしも行なう必要はない。
第3の実施形態に係る製造方法の一変形例として、第1の実施形態に係る製造方法と同様に、図11(a)に示した、上部電極33及び容量絶縁膜32等をセルブロック50ごとにパターニングする工程において、第1の絶縁性バリア層15に対してはパターニングを行なわず、図11(b)に示した後工程で、第2の絶縁性バリア層17と連続して第1の絶縁性バリア層15をパターニングしてもよい。
(本発明の参考例)
以下、本発明の参考例について図面を参照しながら説明する。
図12(a)〜図12(c)は本発明の参考例に係る半導体記憶装置であって、図12(a)はメモリセルアレイを構成する複数のセルからなるセルブロックの平面構成を示し、図12(b)は図12(a)のXIIb−XIIb線における断面構成を示し、図12(c)は図12(a)のXIIc−XIIc線における断面構成を示している。また、これら図12(a)〜図12(c)において、図9(a)〜図9(c)に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
図12(b)及び図12(c)に示すように、参考例に係る第1の絶縁性バリア層45は、層間絶縁膜13の上にのみ形成されており、従って、コンタクトプラグ14は層間絶縁膜13及び第1の絶縁性バリア層45を貫通して形成されている。さらに、容量素子30の下部電極31を構成する第1の導電性バリア層31aは、第1の絶縁性バリア層45の上に形成されている。
ここで、酸素及び水素の拡散を防ぐ第1の絶縁性バリア層45は、第1〜第3の実施形態と同様に、酸化アルミニウム、酸化チタンアルミニウム又は酸化タンタルアルミニウムを用いることが好ましく、さらには、窒化シリコン(Si3N4)又は酸窒化シリコン(SiON)を用いることが好ましい。窒化シリコン又は酸窒化シリコンを用いると、コンタクトプラグ14の形成時のコンタクトホールの形成が、酸化アルミニウム等と比べて容易となる。
また、図12(a)に示すように、第2の絶縁性バリア層17は、互いに隣接する2つのセルブロック50を覆うように形成されている。さらに、図12(b)に示すように、第2の絶縁性バリア層17は、各セルブロック50におけるゲート電極23と交差する方向において層間絶縁膜13と接している。これにより、容量素子30における下部電極31は、該下部電極31を埋め込む埋込み絶縁膜16の側面を含め、容量素子の上部電極33の上面及び側面並びに容量絶縁膜32の側面が第2の絶縁性バリア層17によって、セルブロック単位(ここでは2ブロック単位)で覆われている。このとき、第2の絶縁性バリア層17は、埋込み絶縁膜16の下側に位置する第1の絶縁性バリア層15とはその端面で接している。
さらに、第3の実施形態と同様に、上部電極33が複数の下部電極31のうちのいずれか1つと電気的に接続されるように開口部32aを設け、この開口部32aに上部電極33の一部が充填されることにより上部電極プラグ33aが形成されている。このため、セルブロック50の上面及び側面を覆う第2の絶縁性バリア層17を開口することなく、セルトランジスタ20を介して上部電極33に動作電圧を印加することができる。従って、開口後のレジストのアッシング処理、プラグの充填処理及び配線処理が不要となるため、第2の絶縁性バリア層17の形成後には、容量素子30が水素にさらされることがなくなるので、容量素子30の特性の劣化を防止することができる。
なお、参考例においても、第3の実施形態と同様に、第2の絶縁性バリア層17が2つのセルブロック50を覆う構成としたが、これに限られず、1つ以上のセルブロック50を覆う構成であればよい。
また、上部電極33とセルトランジスタ20との電気的な接続には、必ずしも上部電極接続用電極31Aを介在させる必要はない。
以下、前記のように構成された容量素子及び上部電極接続用電極を含む半導体記憶装置の製造方法について図面を参照しながら説明する。
図13(a)〜図13(c)及び図14(a)、図14(b)は本発明の参考例に係る半導体記憶装置の製造方法であって、図12(a)のXIIc−XIIc線における工程順の断面構成を示している。
まず、シリコンからなる半導体基板11上に、図12(b)に示したゲート絶縁膜22、ゲート電極23及びサイドウォール絶縁膜24を選択的に形成し、続いて、半導体基板11におけるゲート電極23の両側方の領域にソースドレイン領域21を形成することにより、複数のセルトランジスタ20を形成する。
次に、図13(a)に示すように、CVD法により、半導体基板11の上に複数のセルトランジスタ20を含む全面にわたって、例えばBPSG等の酸化シリコンからなる層間絶縁膜13を堆積する。続いて、堆積した層間絶縁膜13の上面をCMP法等により平坦化し、その後、CVD法又はスパッタリング法により、膜厚が20nm〜200nm程度の、例えば窒化シリコン又は酸化アルミニウムからなり、酸素及び水素の拡散を防ぐ第1の絶縁性バリア層45を成膜する。続いて、リソグラフィ法及びドライエッチング法により、層間絶縁膜13及び第1の絶縁性バリア層45における各セルトランジスタ20のソースドレイン領域21の一方にコンタクトホールをそれぞれ形成し、CVD法により、タングステン又はポリシリコンからなる導体膜を各コンタクトホールに充填されるように堆積する。続いて、堆積した導体膜に対してエッチバック法又はCMP法によって層間絶縁膜13上の導体膜を除去することにより、複数のコンタクトプラグ14を形成する。その後、形成したコンタクトプラグ14を含む層間絶縁膜13の上に、例えばスパッタリング法により、酸素及び水素の拡散を防ぐ窒化チタンアルミニウムからなる第1の導電性バリア層31a、酸素の拡散を防ぐイリジウムからなる第2の導電性バリア層、酸素の拡散を防ぐ二酸化イリジウムからなる第3の導電性バリア層、及び白金からなる導電層を順次堆積して下部電極形成膜を成膜する。ここで、酸素及び水素の拡散を防ぐ第1の導電性バリア層31aの膜厚は40nm〜100nm程度とし、酸素の拡散を防ぐ第2の導電性バリア層31b及び第2の導電性バリア層31b、並びに導電層の膜厚はそれぞれ50nm〜100nm程度としている。続いて、リソグラフィ法及びドライエッチング法により、下部電極形成膜に対してコンタクトプラグ14を含むようにパターニングを行なって、下部電極形成膜からなる複数の下部電極31を形成する。続いて、例えばモノシランを原料とする、水素を含む雰囲気でのCVD法により、複数の下部電極31を覆うように、膜厚が400nm〜600nm程度の酸化シリコン又は窒化シリコンからなる埋込み絶縁膜16を堆積する。
次に、図13(b)に示すように、CMP法を用いて、埋込み絶縁膜16に対して下部電極31が露出するまで平坦化することにより、各下部電極31の周囲を埋込み絶縁膜16により埋め込む。従って、下部電極31の上面は埋込み絶縁膜16の露出面とほぼ同一の高さとなる。
次に、図13(c)に示すように、MOD法、MOCVD法又はスパッタリング法により、埋込み絶縁膜16及び下部電極31の上に全面にわたって、膜厚が50nm〜150nm程度のビスマス層状ペロブスカイト構造を持つタンタルニオブ酸ストロンチウムビスマスからなる容量絶縁膜形成膜32Aを成膜する。続いて、リソグラフィ法及びドライエッチング法により、成膜した容量絶縁膜形成膜32Aにおける上部電極接続用電極31Aの上側部分を選択的に除去する。これにより、容量絶縁膜形成膜32Aに開口部32aが形成され、形成された開口部32aから上部電極接続用電極31Aが露出する。続いて、スパッタリング法により、容量絶縁膜形成膜32Aの上に開口部32aを充填するように、膜厚が50nm〜150nm程度の白金からなる上部電極形成膜33Aを成膜する。これにより、開口部32aには白金が充填されて上部電極プラグ33aが形成され、この上部電極プラグ33aによって上部電極接続用電極31Aと上部電極33とが電気的に接続される。その後、温度が650℃〜800℃程度の酸素雰囲気で熱処理を行なって、容量絶縁膜形成膜32Aを構成する金属酸化物を結晶化する。
次に、図14(a)に示すように、各セルブロック50をマスクするレジストマスク(図示せず)を用いて、上部電極形成膜33A、容量絶縁膜形成膜32A、埋込み絶縁膜16、及び第1の絶縁性バリア層45に対して順次ドライエッチングを行なって、上部電極形成膜33Aから上部電極33を形成し、容量絶縁膜形成膜32Aから容量絶縁膜32を形成する。
次に、図14(b)に示すように、CVD法又はスパッタ法により、層間絶縁膜13の上に、それぞれセルブロック50ごとにパターニングされた、上部電極33の上面及び側面、容量絶縁膜32及び埋込み絶縁膜16の側面、並びに第1の絶縁性バリア層45の端面を覆うように全面にわたって、膜厚が5nm〜100nm程度の酸化アルミニウムからなり水素の拡散を防ぐ第2の絶縁性バリア層17を成膜する。これにより、第2の絶縁性バリア層17は、セルブロック50の周囲において、埋込み絶縁膜16の下側に位置する第1の絶縁性バリア層45の端面と接する構成を得る。続いて、図12(a)に示すように、成膜した第2の絶縁性バリア層17に対して、互いに隣接する2つのセルブロック50を含むように、ドライエッチング法によりパターニングを行なう。但し、この第2の絶縁性バリア層17に対するパターニングは必ずしも行なう必要はない。
参考例に係る製造方法の一変形例として、第1の実施形態に係る製造方法と同様に、図14(a)に示した、上部電極33及び容量絶縁膜32等をセルブロック50ごとにパターニングする工程において、第1の絶縁性バリア層45に対してはパターニングを行なわず、図14(b)に示した後工程で、第2の絶縁性バリア層17と連続して第1の絶縁性バリア層45をパターニングしてもよい。
なお、第1〜第3の実施形態及び参考例においては、容量絶縁膜32に、タンタルニオブ酸ストロンチウムビスマス(SrBi2(Ta1−xNbx)2O9)を用いたが、これに限られず、ビスマス層状ペロブスカイト構造を有する強誘電体であればよい。例えば、チタン酸ジルコン鉛、チタン酸ストロンチウムバリウム又は五酸化タンタル等を用いるとよい。
また、第1〜第3の実施形態及び参考例において、第1の絶縁性バリア層15、15A、45には、酸化アルミニウム(Al2O3)を用いたが、これに代えて、酸化チタンアルミニウム(TiAlO)又は酸化タンタルアルミニウム(TaAlO)を用いてもよい。このようにすると、酸化アルミニウムを含め、これらの金属酸化物は、埋込み絶縁膜16から下部電極31への側面方向からの酸素及び水素の拡散をほぼ完全に防止することができる。但し、前述したように、参考例に係る第1の絶縁性バリア層45については、その加工性の容易さから窒化シリコン(Si3N4)又は酸窒化シリコン(SiON)を用いることが好ましい。
同様に、第2の絶縁性バリア層17は、酸化アルミニウム(Al2O3)の代わりに、酸化チタンアルミニウム(TiAlO)又は酸化タンタルアルミニウム(TaAlO)を用いてもよい。このようにすると、容量絶縁膜32に対する基板面に垂直な方向及び平行な方向からの水素の拡散をほぼ完全に抑止することができる。
また、第1〜第3の実施形態及び参考例に係る下部電極31は、第1の導電性バリア層31aとして、窒化チタンアルミニウム(TiAlN)を用いたが、これに代えて、チタンアルミニウム(TiAl)、窒化珪化チタン(TiSiN)、窒化タンタル(TaN)、窒化珪化タンタル(TaSiN)、窒化タンタルアルミニウム(TaAlN)、及びタンタルアルミニウム(TaAl)のうちのいずれか1つにより構成されるか、又はTiAlNを含め、これらのうちの少なくとも2つを含む積層膜により構成されていることが好ましい。このようにすると、容量絶縁膜32を構成する高誘電体又は強誘電体の結晶化を行なうための高温の酸素アニール時に、酸素がコンタクトプラグ14にまで拡散することを防止でき、且つ、下部電極31から容量絶縁膜32への基板方向からの水素の拡散を防止することができる。
また、下部電極31を構成する第2の導電性バリア層31bにはイリジウム(Ir)を用い、第3の導電性バリア層31cには、二酸化イリジウム(IrO2)を用いたが、これらに限られない。
すなわち、第2及び第3の導電性バリア層31b、31cとして、二酸化イリジウム(IrO2)からなる単層膜、二酸化ルテニウム(RuO2)からなる単層膜、及び下層から順次形成されたルテニウム(Ru)と二酸化ルテニウム(RuO2)とからなる積層膜のいずれを用いてもよい。さらには、イリジウム(Ir)と二酸化イリジウム(IrO2)とからなる積層膜を含め、これら単層膜及び積層膜のうちの少なくとも2つを含むさらなる積層膜により構成されていてもよい。このようにすると、容量絶縁膜32を構成する高誘電体又は強誘電体の結晶化を行なうための高温の酸素アニール時に、酸素がコンタクトプラグ14にまで拡散して、拡散した酸素がコンタクトプラグ14の表面を酸化することによってコンタクト抵抗が上昇することを防止できる。
また、第1〜第3の実施形態及び参考例において、下部電極31の側方の領域を埋め込む埋込み絶縁膜16に、酸化シリコン(SiO2)又は窒化シリコン(Si3N4)を用いているため、互いに隣接する下部電極31同士を電気的に絶縁すると共に平坦化を容易に行なえるため、容量絶縁膜32を成膜する下地層として好ましい。