JP4006929B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタの誘電体膜に強誘電体材料を用いた不揮発性半導体メモリ(FeRAM:
Ferroelectric Random Access Memory) 、又はキャパシタの誘電体膜に高誘電体材料を用いた揮発性半導体メモリ(DRAM:Dynamic Random Access Memory)、又はこれらのメモリ素子とロジック素子とを混載したシステムLSIに代表される半導体装置とその製造方法に関する。
【0002】
【従来の技術】
近年、低消費電力の不揮発性半導体メモリとしてキャパシタの誘電体膜に強誘電体材料を用いたFeRAMが注目されている。また、半導体メモリの微細化及び高集積化が要求されており、その要求にこたえるべくキャパシタの誘電体膜に高誘電体材料を用いたDRAMが開発されている。
【0003】
これらのFeRAMの強誘電体材料、DRAMの高誘電体材料として、それぞれ金属酸化物が通常使用されている。
【0004】
そのような強誘電体材料、高誘電体材料は還元性雰囲気に弱く、特に強誘電体材料では分極特性が劣化しやすいという性質がある。
【0005】
次に、従来のFeRAMについて説明する。従来のFeRAMは、絶縁膜上に例えばPt(白金)からなる下部電極、PZTからなる強誘電体膜、Ptからなる上部電極をこの順に積層した強誘電体キャパシタを備えている。この強誘電体キャパシタを覆うように、層間絶縁膜が形成され、アルミニウム配線が形成されている。そして、これらを保護するために、シリコン酸化膜とシリコン窒化膜とからなるパッシベーション膜が形成されている。
【0006】
【発明が解決しようとする課題】
ところが、従来のパッシベーション膜では、ビット線として使用されるアルミニウム配線パターンの膜厚が厚いので、その上に形成されるパッシベーション膜の表面の凹凸の段差が大きくなる。
【0007】
そして、このパッシベーション膜表面の凹凸が大きくなり、アルミニウム配線の配線間隔が狭くなると、配線間に空洞が形成されてしまう。特に、プラズマCVD法によりパッシベーション膜を形成する場合には、パッシベーション膜の表面の凹凸の段差が大きくなりやすい。
【0008】
この空洞は、配線間隔が広がるところまで形成されており、その後のパッドを形成するために、レジストマスクを用いてコンタクトホールを形成する際に、この空洞の終点付近上において、空洞に溜まっていたガスが抜けることでレジストが破裂するといった問題が生じる。
【0009】
本発明の目的は、強誘電体材料又は高誘電体材料を用いたキャパシタ上に形成されるパッシベーション膜について、その上に形成するレジストの破裂を防止するとともに、キャパシタの劣化を防止するための半導体装置及びその製造方法を提供することにある。
【0010】
【課題を解決するための手段】
上記した課題は、半導体基板にトランジスタを形成する工程と、前記半導体基板上に、前記トランジスタを覆う第1の絶縁膜を形成する工程と、強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第 1 の絶縁膜の上に形成する工程と、前記キャパシタの上方に第 2 の絶縁膜を形成する工程と、前記第2の絶縁膜上に配線層を形成する工程と、前記配線層を覆うシリコン窒化膜を形成する工程と、前記シリコン窒化膜上にオゾンとTEOSガスを用いる熱CVD法により第1のシリコン酸化膜を形成する工程と、プラズマアニールによって前記第 1 のシリコン酸化膜の窒化処理を施す工程とを含むことを特徴とする半導体装置の製造方法によって解決される。
【0012】
特に、第1のシリコン酸化膜として、CVD法でオゾン(O3 )とTEOSとを用いて形成したシリコン酸化膜(TEOS−O3 膜)を含むパッシベーション膜を形成している。
【0013】
このTEOS−O3 膜は、カバレッジがよく、成長温度が300℃という低温で成膜することができるので、下層の窒化膜から脱ガスが生じ、キャパシタ特性を劣化させることがない。一方、TEOSガスを用いるプラズマCVD法により形成したシリコン酸化膜(P−TEOS膜)は、TEOS−O3 膜に比べてカバレッジが悪く、上記の空洞を完全に覆うことが難しい。また、P−TEOS膜は、400℃程度の高温で成膜するため、下層の窒化膜から脱ガスが生じ、キャパシタ特性を劣化させてしまう。
【0014】
ところが、TEOS−O3 膜は、P−TEOS膜に比べて、膜中の水分が多い。この水分を除去するために、本発明においては、例えばN2 Oガス又はNOガスのプラズマ雰囲気中でのアニールによってTEOS−O3 膜の脱水処理を施している。
【0015】
ところで、脱水のための熱処理として電気炉を用いる場合には、パッシベーション膜の下層に金属配線層があるため、電気炉内のアニールは例えばアルミニウムの耐熱温度450℃以下に限定される。このような単なる熱処理では脱水処理の効果が不十分である。これに対して、本発明のように、プラズマアニールを用いると、450℃以下の温度でより確実に絶縁膜から水分を除去することが可能であり、かつ、このような温度では金属配線層が酸化してしまうという問題も発生しない。
【0016】
従って、そのようなプラズマアニールでは、単なる熱処理に比べてパッシベーション膜の中の水分をより確実に除去することができる。これにより、パッシベーション膜中の水分に起因する強誘電体膜又は高誘電体膜の還元やキャパシタの劣化が防止され、良好なFeRAM又はDRAMを製造することができる。
【0017】
N2 Oガス又はNOガスのプラズマアニールによれば、TEOS−O3 膜には、少なくともその表面には窒素が含まれることになる。TEOS−O3 膜中に導入された窒素は、外からの水分の浸入に対してブロックすることが可能であり、耐湿性を向上させることができる。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【0019】
図1〜図16は本発明の一実施形態の半導体装置の製造方法を工程順に示す断面図である。なお、本実施形態の半導体装置としてFeRAMを例に挙げて説明する。
【0020】
まず、図1に示す断面構造を得るまでの工程を説明する。
【0021】
図1に示すように、p型シリコン(半導体)基板10表面に、LOCOS(Local Oxidation of Silicon)法により素子分離絶縁膜11を選択的に形成する。素子分離絶縁膜11の形成はLOCOS法の他、STI(Shallow Trench Isolation)を採用してもよい。
【0022】
そのような素子分離絶縁膜11を形成した後に、シリコン基板10のメモリセル領域1、周辺回路領域2における所定の活性領域(トランジスタ形成領域)にp型不純物及びn型不純物を選択的に導入して、pウェル12a及びnウェル12bを形成する。なお、図1には示していないが、周辺回路領域2ではCMOSを形成するためにpウェル(不図示)も形成される。
【0023】
その後、シリコン基板10の活性領域表面を熱酸化して、ゲート絶縁膜10aとしてシリコン酸化膜を形成する。
【0024】
次に、シリコン基板10の上側全面にアモルファスシリコン膜及びタングステンシリサイド膜を順次形成し、これらのアモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極13a〜13c及び配線14を形成する。なお、ゲート電極13a〜13cを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【0025】
メモリセル領域1では、1つのpウェル12a上には2つのゲート電極13a,13bがほぼ平行に配置され、それらのゲート電極13a、13bはワード線WLの一部を構成する。
【0026】
次に、メモリセル領域1において、ゲート電極13a,13bの両側のpウェル12a内にn型不純物をイオン注入して、nチャネルMOSトランジスタのソース・ドレインとなるn型不純物拡散領域15aを形成する。これと同時に、周辺回路領域2のpウェル(不図示)にもn型不純物拡散領域を形成してもよい。続いて、周辺回路領域2において、ゲート電極13cの両側のnウェル12bにp型不純物をイオン注入して、pチャネルMOSトランジスタのソース・ドレインとなるp型不純物拡散領域15bを形成する。n型不純物とp型不純物の打ち分けは、レジストパターンを使用して行われる。
【0027】
その後に、シリコン基板10の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極13a〜13c及び配線14の両側部分にのみ側壁絶縁膜16として残す。その絶縁膜として、例えばCVD法によりシリコン酸化膜(SiO2膜)を形成する。
【0028】
次に、プラズマCVD法によりシリコン基板10の全面に、カバー膜3として酸窒化シリコン(SiON)膜を約200nmの厚さに形成する。その後、TEOSガスを用いるプラズマCVD法により、カバー膜3の上にSiO2膜を約1.0μmの厚さに成長させ、これにより第1の層間絶縁膜17を形成する。なお、TEOSを用いてプラズマCVD法により形成されるSiO2膜を、以下にP−TEOS膜ともいう。
【0029】
続いて、第1の層間絶縁膜17の緻密化処理として、常圧の窒素雰囲気中で第1の層間絶縁膜17を700℃の温度で30分間熱処理する。その後に、第1の層間絶縁膜17を化学的機械研磨(Chemical Mechanical Polishing :以下、CMPという)法により研磨して第1の層間絶縁膜17上面を平坦化する。
【0030】
次に、図2に示す構造を形成するまでの工程を説明する。
【0031】
まず、フォトリソグラフィ法により、不純物拡散領域15a,15bに到達する深さのコンタクトホール17a〜17dと、配線14に到達する深さのビアホール17eをそれぞれ第1の層間絶縁膜17に形成する。その後、第1の層間絶縁膜17上面とホール17a〜17e内面に膜厚20nmのTi(チタン)薄膜と膜厚50nmのTiN (チタンナイトライド)薄膜をスパッタ法により順に形成する。さらに、CVD法によりタングステン(W)をTiN 薄膜上に成長する。この結果、コンタクトホール17a〜17d、ビアホール17e内にタングステン膜が埋め込まれる。
【0032】
その後、第1の層間絶縁膜17上面が露出するまでタングステン膜、TiN 薄膜及びTi薄膜をCMP法により研磨する。この研磨後にホール17a〜17e内に残存するタングステン膜等は、不純物拡散領域15a,15bと配線14に後述の配線を電気的接続するためのプラグ18a〜18eとして使用される。
【0033】
メモリセル領域1の1つのpウェル12aにおいて2つのゲート電極13a,13bに挟まれるn型不純物拡散領域15a上の第1のプラグ18aは後述するビット線に接続され、さらに、残り2つの第2のプラグ18bは後述するキャパシタに接続される。
【0034】
なお、コンタクトホール17a〜17d、ビアホール17eを形成した後に、コンタクト補償のために不純物拡散領域15a,15bに不純物をイオン注入してもよい。
【0035】
次に、図3に示すように、プラグ18a〜18eの酸化を防止するために、シラン(SiH4)を用いるプラズマCVD法により、第1の層間絶縁膜17上とプラグ18a〜18e上にSiON膜(絶縁膜)21を100nmの厚さに形成し、さらに、反応ガスとしてTEOSと酸素を用いるプラズマCVD法によりSiO2膜22を130nmの厚さに形成する。なお、SiON膜21は、第1の層間絶縁膜17への水の侵入を防止するために形成される。
【0036】
その後、SiON膜21、SiO2膜22の緻密化のために、それらの膜を常圧の窒素雰囲気中で温度650℃で30分間熱処理する。
【0037】
なお、TEOSガスを用いてプラズマCVD法により形成された第1の層間絶縁膜17とSiO2膜22はそれぞれ650〜700℃の温度で加熱されるが、その下にはアルミニウムのような融点の低い金属膜が存在しないので、その程度の温度の加熱による悪影響は発生しない。
【0038】
次に、図4に示すように、DC(Direct Current)スパッタ法によりSiO2膜22上に、Ti及びPt(白金)を順次堆積させて二層構造の第1の導電膜23aを形成する。この場合、Ti膜の厚さを10〜30nm程度、Pt膜の厚さを100〜300nm程度とする。例えば、Ti膜の厚さを20nm、Pt膜の厚さを175nmとする。なお、第1の導電膜23aとして、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム(IrO2)、酸化ルテニウムストロンチウム(SrRuO3:SRO)等の膜を形成してもよい。
【0039】
続いて、RF(Radio Frequency) スパッタ法により、第1の導電膜23aの上に強誘電体材料であるチタン酸ジルコン酸鉛(PZT; Pb(Zr1-xTix )O3 )を100〜300nmの厚さに堆積させてPZT膜24aを形成する。例えば、PZT膜24aの厚さを200nmとする。
【0040】
そして、PZT膜24aの結晶化処理として、酸素雰囲気中で温度650〜850℃、30〜120秒間の条件でRTA(Rapid Thermal Annealing) を行う。例えば、温度750℃で60秒間アニールする。
【0041】
強誘電体材料膜の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、MOD(Metal Organi Deposition) 法、MOCVD法がある。また、強誘電体材料としてはPZTの他に、ジルコン酸チタン酸ランタン鉛(PLZT)、SrBi2(Tax Nb1-x )2O9(但し、0<x<1)、Bi4Ti2O12 等がある。更に、DRAMを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3(BST)、チタン酸ストロンチウム(STO)等の高誘電体材料を使用すればよい。
【0042】
そのようなPZT膜24aを形成した後に、その上に第2の導電膜25aとしてPt膜をDCスパッタ法により100〜300nmの厚さに形成する。例えば、第2の導電膜25aの厚さを200nmとする。なお、第2の導電膜25aとして、IrO2膜またはSRO膜をスパッタ法により形成してもよい。
【0043】
次に、第2の導電膜25a、PZT膜24a及び第1の導電膜23aをフォトリソグラフィ法により順次パターニングすることにより、それらの膜から図5に示すような所定形状のキャパシタを形成する。
【0044】
ここで、第2の導電膜25aは上部電極25となり、PZT膜24aは誘電体膜24となり、第1の導電膜23aは下部電極23となる。そして、上部電極25、誘電体膜24及び下部電極23によりキャパシタQが構成される。キャパシタQは、1つのpウェル12a内に形成されたMOSトランジスタと同じ数だけpウェル12aの周囲に形成される。
【0045】
ところで、第2の導電膜25aをパターニングして上部電極25を形成した後には、キャパシタQのダメージ除去のために回復アニールを施す。具体的には、酸素雰囲気中にシリコン基板10を置いて、キャパシタQを500〜700℃の温度で30〜120分間加熱する。例えば、温度650℃で60分間加熱する回復アニールを実施するものとする。また、第1の導電体膜23aをパターニングして下部電極23を形成した後にも同じ条件で回復アニールを実施する。
【0046】
以上のような工程を経てキャパシタQを形成した後、図6に示すように、全面にP−TEOS膜及びSOG(Spin-On-Glass) 膜からなる2層構造の第2の層間絶縁膜26を形成し、この第2の層間絶縁膜26によりキャパシタQを覆う。
【0047】
そのP−TEOS膜は、TEOSガスを用いるプラズマCVD法により、成長温度が390℃、パワーが400Wの条件でシリコン基板10の上側全面に100〜300nmの厚さで形成される。また、SOG膜は、P−TEOS膜上にSOG溶液を80〜200nmの厚さに塗布した後に、これを加熱することにより形成される。この例では、P−TEOS膜の厚さを200nm、SOG膜の厚さを100nmとする。ここで、SOG膜は塗布性絶縁膜であるので、その表面の凹凸差は小さくなる。なお、SOG膜はエッチバックで除去してもよい。この場合には、P−TEOS膜の膜厚を500nm、SOG膜の膜厚を100nmとする。
【0048】
そして、フォトリソグラフィ法により第2の層間絶縁膜26をパターニングして、キャパシタQの上部電極25の上にコンタクトホール26aを形成する。その後、誘電体膜24に対して回復アニールを実施する。具体的には、酸素雰囲気中で500〜650℃の温度で30〜120分間加熱する。この例では、550℃の温度で60分間加熱するものとする。
【0049】
次に、第2の層間絶縁膜26、SiON膜21、SiO2膜22をフォトリソグラフィ法によりパターニングして、メモリセル領域1の第2のプラグ18bの上にコンタクトホール26bを形成して第2のプラグ18bを露出させる。そして、第2の層間絶縁膜26上とコンタクトホール26a,26b内に、膜厚100nmのTiN 膜をスパッタ法により形成する。
【0050】
続いて、そのTiN 膜をフォトリソグラフィ法でパターニングすることにより、メモリセル領域1においてコンタクトホール26a,26bを通してpウェル12a上の第2のプラグ18bとキャパシタ上部電極25とを電気的接続するための局所配線(ローカル配線)27を形成する。
【0051】
次に、図7に示すような構造を形成するまでの工程を説明する。
【0052】
まず、局所配線27と第2の層間絶縁膜26の上に、P−TEOS膜を200〜400nm、例えば300nmの厚さに形成する。このP−TEOS膜は第3の層間絶縁膜31として使用される。なお、その上の第3の層間絶縁膜31の上面の凹凸差は、その下の第2の層間絶縁膜26の上面の凹凸差を反映し、研磨を必要とするほどの大きさではない。
【0053】
続いて、メモリセル領域1における第3の層間絶縁膜31からその下方のSiON膜21までをフォトリソグラフィ法によりパターニングすることにより、pウェル12aの中央位置の第1のプラグ18aの上にコンタクトホール31aを形成するとともに、周辺回路領域2の各プラグ18c〜18e上にもコンタクトホール31c〜31eを形成する。
【0054】
さらに、第3の層間絶縁膜31の上とコンタクトホール31c〜31eの中に、例えば、厚さ20nmのTi膜、厚さ50nmのTiN 膜、厚さ600nmのAl(アルミニウム)膜、厚さ5nmのTi膜及び厚さ150nmのTiN 膜の5層を順次積層する。そして、これらの金属膜をパターニングすることにより、メモリセル領域1でビット線32aを形成するとともに、周辺回路領域2では配線32c〜32eを形成する。これらのビット線32a、配線32c〜32eは、一層目のアルミニウム配線となる。
【0055】
なお、メモリセル領域1のビット線32aは第1のプラグ18aに接続され、また、周辺回路領域2の配線32c〜32eは各プラグ18c〜18eに接続される。
【0056】
次に、図8に示すように、TEOSガスと酸素(O2)ガスを使用するプラズマCVD法により、厚さ2. 0μmのSiO2からなる第4の層間絶縁膜33を第3の層間絶縁膜31、ビット線32a及び配線32c〜32eの上に形成する。
【0057】
そのプラズマCVDに使用する装置は、シリコン基板10を載せる第1の電極とこれに対向する第2の電極が配置されるチャンバを有するとともに、第2の電極に高周波電力を印加し、第1の電極を定電圧とする単周波印加構造を有している。
【0058】
このときの成膜条件は、成長温度を400℃以下、例えば390℃とし、圧力を1.2Paとする。また、高周波電力の周波数を13.56MHz 、そのパワーを200Wとする。なお、TEOSガスに対する酸素の流量比を例えば1程度とする。これらの条件によれば、成膜中にキャパシタQを構成する強誘電体材料は殆ど劣化しないし、ビット線32a及び配線32c〜32eに悪影響を与えることもない。
【0059】
ところで、TEOSガスと酸素ガスを使用するプラズマCVD法により形成された第4の層間絶縁膜33は等方的に成長するために、第4の層間絶縁膜33の上面形状はその下のビット線32aや配線32c〜32e等の一層目のアルミニウム配線の形状の影響を受け易くなる。従って、第4の層間絶縁膜33であるP−TEOS膜の上に二層目のアルミニウム配線を形成しようとすると、二層目のアルミニウム配線のパターニング精度が低下したり、断線が発生し易くなる等の問題がある。
【0060】
そこで、第4の層間絶縁膜33であるP−TEOS膜の上面を平坦化するために、図9に示すように、その上面をCMP法により研磨する工程を採用する。その研磨量は、最上面から約1.0μmの厚さ相当程度とする。
【0061】
ところで、第4の層間絶縁膜33をCMP法により研磨した後に、後述するように第4の層間絶縁膜33を加熱すると、その加熱によりキャパシタQの分極電荷量が小さくなることが実験により明らかになった。
【0062】
これは、CMP法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分が、第4の層間絶縁膜33であるP−TEOS膜の表面に付着したりその内部に吸収され、その下方のキャパシタQまで達し、その水分が加熱によってキャパシタQを劣化させるからである。
【0063】
即ち、第4の層間絶縁膜33の研磨後にキャパシタQが高温で加熱されることにより、キャパシタ誘電体膜24を構成する強誘電体材料が層間絶縁膜中の水分により還元されて強誘電性が失われ、或いは、強誘電体材料と電極の界面が水分により劣化されるためであると考えられる。特に、第4の層間絶縁膜33が後述する金属膜に覆われた状態で第4の層間絶縁膜33、第3の層間絶縁膜31が加熱されると、第4の層間絶縁膜33に吸収された水分は、外部に放出されにくくなって、ビット配線32aの間の隙間を通って第3の層間絶縁膜31内に浸透してキャパシタQの周囲に到達することになり、水分によるキャパシタQの劣化が進むことになる。
【0064】
そこで、研磨時に第4の層間絶縁膜33内に入り込んだ水分やその表面に付着している水分を除去してキャパシタQの劣化を防止するために、図10に示すように第4の層間絶縁膜33に対してプラズマアニールによる脱水処理を施す。
【0065】
すなわち、第4の層間絶縁膜33をCMP法により平坦化した後、シリコン基板10をプラズマ発生装置(不図示)のチャンバ内に載置し、そのチャンバ内でN2 Oガスを700sccm、N2 ガスを200sccmの流量で供給し、これらのガスをプラズマ化して、基板温度を450℃以下、例えば350℃として3分間以上、好ましくは4分以上の時間で第4の層間絶縁膜33をプラズマに曝す。これにより、第4の層間絶縁膜33内の水分が外部に放出されるとともに、第4の層間絶縁膜33の少なくとも表面には、窒素(N)原子が入り込んでSiONが形成され、その後に水分が入り難くい状態となる。
【0066】
プラズマを使用しない熱処理を用いてN原子でプラズマTEOS膜を窒化しようとすると、使用されるN2 分子が不活性なため、1000℃以上の熱処理が必要である。また、より活性なアンモニア(NH3) 分子を用いる場合でも、750℃以上の熱処理が必要であり、下層のアルミニウム配線層が溶融してしまう問題が生じる。効果的にP−TEOS膜を窒化しようとすれば、プラズマアニールが最も有効である。
【0067】
そのプラズマアニールは、450℃以下の温度で行っているので、その下方でアルミニウムから形成された一層目のアルミニウム配線32a、32c〜32eに悪影響を与えることはない。
【0068】
ところで、特開平10−83990号公報(米国特許6017784)では、TEOSガスを使用して酸化シリコン膜を形成した後にN2 又はN2 Oのプラズマ処理によって酸化シリコン膜中の水素を脱ガスすることが記載されている。このプラズマ処理は、研磨された酸化シリコン膜に対して行われるものではなく、しかも、強誘電体キャパシタを覆っている酸化シリコン膜に対して行われるものではない。
【0069】
これに対して、本実施形態では、P−TEOSを用いて形成されたSiO2からなる第4の層間絶縁膜33の表面を研磨した後に、第4の層間絶縁膜33をプラズマアニールしているのであり、その研磨処理工程で侵入した水分を除去するためにN2 Oプラズマアニールが有効であることについては、上記文献には記載がない。また、本実施形態では、上記した条件のプラズマアニールを経ても強誘電体又は高誘電体キャパシタQの特性が良好に維持されることを明らかにしている。以上のようなプラズマアニール処理を終えた後、図11に示すように、再堆積層間絶縁膜34としてTEOS膜を層間絶縁膜33の上に100nm以上の厚さ、例えば200nmの厚さに形成する。再堆積層間絶縁膜34は、次に述べるように第4の層間絶縁膜33の研磨面に現れる空洞を覆うために形成される。再堆積層間絶縁膜34はキャップ層として作用し、層間絶縁膜33の再吸湿を防止するという効果もある。再堆積層間絶縁膜34の最適膜厚については後述する。なお、再堆積層間絶縁膜34をN2 Oプラズマアニールしてもよい。
【0070】
ところで上記したように、第4の層間絶縁膜33の研磨面にはキーホールやスリットと呼ばれる空洞(ス、ボイドともいう)が現れることがあるが、これは次のような理由による。
【0071】
プラズマCVD法によりTEOS膜を形成すると、そのP−TEOS膜は等方的に成長してその膜厚が2.0μm程度の厚さになると、一層目のアルミニウム配線間、即ちメモリセル領域1のビット線32a相互間や周辺回路領域2の一層目のアルミニウム配線32c〜32eの相互間で空洞が発生し易くなる。
【0072】
また、ビット線32aはキャパシタQによって持ち上げられているので、ビット線32a間に発生する空洞33uは、他の領域で発生する空洞33uよりも高い位置に形成されることになる。
【0073】
従って、TEOS膜からなる第4の層間絶縁膜33を研磨した後には、メモリセル領域1に存在する空洞33uが研磨面から露出し易くなる。
【0074】
そのように、メモリセル領域1において第4の層間絶縁膜33上から露出する空洞33uは、ビット線32aの間に沿って溝状に表出するので、その空洞33uが露出した状態で第4の層間絶縁膜33の上に直に配線形成用金属膜を形成すると、その金属膜が空洞33u内に埋め込まれることになり、金属膜をパターニングして配線を形成した後でも、空洞33u内の金属膜が除去されずに残ってしまう。その空洞33u内の金属膜は、これと同じ金属膜から形成された配線同士を短絡させる媒体になるので、空洞33u内に金属膜を予め形成しないようにする必要がある。
【0075】
本実施形態では、図11に示したように、第4の層間絶縁膜33を研磨した後に、再堆積層間絶縁膜34で第4の層間絶縁膜33の研磨面を覆うようにしているので、第4の層間絶縁膜34の研磨面から露出した空洞33u内には金属膜が形成されないことになる。
【0076】
以上のような再堆積層間絶縁膜34を形成した後に、図12〜図16に示すように、二層目のアルミニウム配線を形成する工程に移る。
【0077】
まず、図12に示すように、フォトリソグラフィ法により再堆積層間絶縁膜34及び第4の層間絶縁膜33をパターニングして、一層目のアルミニウム配線、例えば周辺回路領域2の配線32dに到達するビアホール33aを形成する。その後に、ビアホール33aを通してその下の配線32dの表面を所定量、例えば35nmの深さでエッチングする。
【0078】
続いて、図13に示すように、ビアホール33aの内面と再堆積層間絶縁膜34の上面に、膜厚20nmのTi膜と膜厚50nmのTiN 膜をスパッタリングにより順次形成し、それらの膜をグルーレイヤ35aとする。
【0079】
その後、六フッ化タングステン(WF6)ガスとシラン(SiH4) ガス、および水素(H2)ガスを使用してCVD法によりグルーレイヤ35aの上にタングステンシード(不図示)を形成する。さらに、WF6 ガスにH2ガスを加えて、成長温度を430℃としてグルーレイヤ35a上にタングステン膜35bを形成する。これにより、図14に示すように、ビアホール33a内には、グルーレイヤ35aとタングステン膜35bが充填される。
【0080】
その後、再堆積層間絶縁膜34上面のタングステン膜35bをCMP法又はエッチバックにより除去して、ビアホール33a内にのみ残存させる。このとき、再堆積層間絶縁膜34上のグルーレイヤ35aは除去しても、しなくてもよい。図15ではグルーレイヤ35aを再堆積層間絶縁膜34上面からCMP法により除去した場合を示している。
【0081】
これにより、配線32dと上層配線とを電気的に接続するためのビア(プラグ)35がビアホール33a内に形成される。
【0082】
ところで、上記した第4の層間絶縁膜33の研磨面から現れる空洞33uの幅は、CMP法による研磨のばらつきなどによって均一とはならない。空洞33uの露出幅がばらつくと、次のような問題が発生する。
【0083】
即ち、第4の層間絶縁膜33上から露出した空洞33uの上に薄い再堆積層間絶縁膜34を形成すると、空洞33uが再堆積層間絶縁膜34によって完全に覆われずにその一部が露出することがある。そして、そのような状態で、上記したグルーレイヤ35aを形成すると、グルーレイヤ35aが空洞33uの上で段切れを起こしてスリットが形成されるおそれがあり、そのスリットが存在すると、タングステン膜35bを形成する際に使用する反応ガス中の水素が、そのスリットを通してその下の第4の層間絶縁膜33に入ってしまう。第4の層間絶縁膜33中に侵入した水素は、キャパシタQを還元してキャパシタ特性を劣化させるので好ましくない。
【0084】
そこで、第4の層間絶縁膜33から露出した空洞33uを確実に覆うためには再堆積層間絶縁膜34が少なくとも300nm以上の膜厚が必要である。
【0085】
ところで、空洞33u内にグルーレイヤ35aやタングステン膜35bが充填されることを防止するために、再堆積層間絶縁膜34の膜厚がどの程度必要かを調査したところ、再堆積層間絶縁膜34の膜厚が50nmでは配線間のリークの頻度が大きく、その膜厚を増やすに従って配線間リーク頻度が減少し、100nmでほぼ配線間ショートを防止できることがわかった。従って、空洞33uの露出による配線間のリークを低減するためには再堆積層間絶縁膜34の膜厚が少なくとも100nmあることが望ましい。
【0086】
一方、再堆積層間絶縁膜34の上にグルーレイヤ35a、タングステン膜35bを形成し、これをパターニングしてプラグ35を形成し、その上に後述する二層目のアルミニウム配線を形成し、さらに、二層目のアルミニウム配線を絶縁膜で覆うといった一連の工程を終えた後に、再堆積層間絶縁膜34の膜厚と加速試験によるキャパシタ分極電荷量の変化の関係を調査したところ、加速試験前の状態では、再堆積層間絶縁膜が厚い方が分極電荷量が僅かに大きくなっている。しかし、加熱後は、試料間の分極電荷量の差が顕著になる。特に、再堆積層間絶縁膜34を形成しないときには、分極電荷量が加熱後に半分以下に減り、強誘電体キャパシタQは著しく特性が劣化する。また、再堆積層間絶縁膜34が300nmの時は、強誘電体キャパシタQの劣化は軽度であり、加熱後の分極電荷量は22.6μC/cm2となって、FeRAMを正常に動作させるためには十分な値となっている。
【0087】
なお、再堆積層間絶縁膜34の300nmという膜厚は、空洞33uの露出する部分のばらつきを考慮して決定されるのである。
【0088】
ところで、再堆積層間絶縁膜34が厚すぎると、ビアホール33aのアスペクト比が増大してビアホール33a内でグルーレイヤ35aやタングステン膜35bのカバレッジが悪くなる。即ち、再堆積層間絶縁膜34の膜厚の上限値は、ビアホール33aのアスペクト比から決定される。例えば、ビアホール33aのアスペクト比を2.3とする場合に、ビアホール33aの直径を0.6μm、第4の層間絶縁膜33の厚さを1.0μmとすれば、再堆積層間絶縁膜34の膜厚は約0.4μm(400nm)必要となる。
【0089】
以上のような工程によって再堆積層間絶縁膜34、ビア35を形成する工程を終えた後に、再堆積層間絶縁膜34の上に第1のTiN 膜を50nm、Al膜を500nm、第2のTiN 膜を50nmの厚さに順次形成し、これらの膜をパターニングすることにより、配線36を形成する。なお、再堆積層間絶縁膜34上面にグルーレイヤ35aを残す場合には、第1のTiN 膜の形成を省略してグルーレイヤ35aの上にAl膜と第2のTiN 膜を形成することになる。
【0090】
次に、図16に示すように、第1及び第2のTiN 膜とAl膜、又は、第2のTiN 膜とAl膜とグルーレイヤをフォトリソグラフィ法によりパターニングすることにより、二層目のアルミニウム配線36を再堆積層間絶縁膜34上に形成する。
【0091】
その後、TEOSを用いるプラズマCVD法により、二層目のアルミニウム配線36と再堆積層間絶縁膜34の上に、第1のパッシベーション絶縁膜37としてSiO2膜を200nmの厚さに形成する。このとき、上記N2 Oプラズマアニールの条件と同様の条件で、N2 Oプラズマアニールを行う。
【0092】
さらに、第1のパッシベーション絶縁膜37の上に、プラズマCVD法によりSiN よりなる第2のパッシベーション絶縁膜38を500nmの厚さに形成する。このとき、アニミニウム配線間には、空洞40が形成される。
【0093】
次に、図17に示すように、第2のパッシベーション絶縁膜38の上に、TEOSガスとO3 を用いてSiO2よりなる第3のパッシベーション絶縁膜39を400nmの厚さに形成する。この時の成長条件は、例えば、成長温度300℃、TEOSガス8.0 slm 、酸素ガス37.5slm 、オゾン120.0g/m3 とする。このTEOS−O3 膜は、平坦性に優れており、第1,第2のパッシベーション膜表面に形成された凹凸を、平坦化することができる。これらの第1〜第3のパッシベーション膜37〜39により二層目の配線36が被覆される。
【0094】
次に、図18に示すように、フォトリソグラフィ法により、第1〜第3のパッシベーション絶縁膜37〜39をパターニングすることにより、二層目のアルミニウム配線層36上にコンタクトホール40を形成する。
【0095】
二層目のアルミニウム配線36が形成された後のメモリセル領域1における各種導電パターンの平面的な位置関係は図19のようになる。なお、図19中で素子分離絶縁膜11以外の絶縁膜及びコンタクトホール40は省略されている。
【0096】
以上のような工程により、キャパシタ誘電体膜24として強誘電体を用いたFeRAMの基本的な構造が完成する。
【0097】
本実施の形態においては、パッシベーション膜を3層構造とし、下層のシリコン酸化膜及びシリコン窒化膜に形成された空洞を、上層のTEOS−O3 膜を形成することで、完全にふたをしている。これにより、レジストの破裂を防止することができる。また、ポリイミドとの密着性も向上する。
【0098】
ところで、本発明者は、パッシベーション膜の構造について、更なる開発を進めた結果、以下のことがわかってきた。
【0099】
まず、FeRAMで用いる強誘電体材料は、水素により劣化する傾向がある。すなわち、強誘電体を水素が還元することにより、強誘電体キャパシタ特性が劣化してしまう。強誘電体キャパシタの劣化を調べる方法として、耐湿性試験が有効である。
【0100】
シリコン基板上に、トランジスタおよび強誘電体キャパシタを、層間絶縁膜を介して形成し、上層の層間絶縁膜上に、下から膜厚20nmのTi、膜厚50nmのTiN 、膜厚600nmのAl-Cu (0.5 %)、膜厚10nmのTi、膜厚100nmのTiN を積層して、パターニングすることにより、配線層を形成した。その配線層上に、TEOSを用いたプラズマCVD法により形成した第1のパッシベーション膜となる厚さ200nmのシリコン酸化膜、プラズマCVD法により形成した第2のパッシベーション膜となる厚さ500nmのシリコン窒化膜、O3 とTEOSを用いたCVD法により形成した第3のパッシベーション膜となる厚さ400nmのシリコン酸化膜を順次積層した。その後、第1〜第3のパッシベーション膜にコンタクトホールを形成し、プラスチックパッケージに組み込んで実験を行った。
【0101】
条件は、圧力2気圧、温度121℃、湿度100%、バイアス5.5Vで行った。この耐湿性試験の結果、168時間後に、不良が多発した。この不良の状態を図20に示す。
【0102】
図20は、パッシベーション膜構造の断面図を示している。図20から、第2のパッシベーション膜であるシリコン窒化膜が欠損し、このため、耐湿性不良が起こったと考えられる。シリコン窒化膜が欠損する理由は、明確には分からないが、本発明者は次のように考えている。
【0103】
まず、この欠損が発生する場所であるが、アルミ配線の間隔が狭まっているところで発生している。0.6 μmの間隔以下にアルミ配線の狭まっているところでは、シリコン窒化膜のカバレッジが悪く、膜質が悪いと考えられる。その膜質の悪いところにTEOS−O3 が入り込み、温度,湿度、圧力が加わったことで、TEOS−O3 の膜中に存在するH2 Oが活性化し、膜質の悪いシリコン窒化膜から窒素を奪い、アルカリ性のNH3 水溶液が発生する。圧力が高いほど平衡アンモニア濃度が高いので、その高濃度のNH3 水溶液がシリコン窒化膜に接触すると、ケイ酸塩とNH3 に分解され、その分解したNH3 が、NH3 水溶液に代わり、さらに濃度を増やして侵食が進行すると考えられる。
【0104】
そこで、本発明者は、鋭意研究を重ねた結果、第3のパッシベーション膜であるTEOS−O3 を用いて成膜したシリコン酸化膜に対して、N2 Oガスによるプラズマ処理を行うことで、耐湿性試験を行ってもシリコン窒化膜の欠損を防止し、十分な耐湿性を確保することができることを見出した。
【0105】
表1は、温度350℃、プラズマに印加するパワー300W、N2 Oの流量700sccm、N2 ガスの流量200sccmでN2 Oプラズマアニールを2分間行った場合と、先に説明した行わなかった場合との比較を示す表である。
【0106】
【表1】
なお、第3のパッシベーション膜に対して、N2 Oプラズマアニールを行うことにより、シリコン窒化膜の欠損を防止することができるのは、以下の理由によるものと考えられる。
【0107】
すなわち、N2 Oプラズマアニールにより、TEOS−O3 により成膜したシリコン酸化膜中のH2 O濃度を減少させることで、NH3 の発生が抑えられたと考えられる。また、N2 Oプラズマアニールにより、シリコン窒化膜の膜質の悪い部分を改質したと考えられる。さらに、TEOS−O3 により成膜したシリコン酸化膜に、窒素を導入したことで、第3のパッシベーション膜自身の耐湿性が向上したことが考えられる。
【0108】
なお、プラズマアニールの時間は、30秒未満程度では効果が乏しく、5分より長いと、層間膜などから生じる脱ガスや窒化膜からの水素の拡散によるキャパシタの劣化が考えられるため、30秒から5分が好ましい。
【0109】
図21は、SIMS(Secondary Ion-Mass Spectrography)の結果を示したものである。詳細には、シリコン基板上に、TEOS−O3 により成膜した厚さ800nmのシリコン酸化膜を形成し、次いで、N2 O,N2 ,O2 ガスを用いたプラズマアニールを行い、酸素と窒素の深さ方向の含有量を比較したものである。図中、(a)はプラズマアニールなしの場合、(b)はO2 ガスを用いた場合、(c)はN2 ガスを用いた場合、(d)はN2 Oガスを用いた場合を示しており、縦軸は物質の濃度、横軸は試料の深さを示している。
【0110】
この結果から、N2 O,N2 ガスを用いた場合には、シリコン酸化膜中に窒素が導入されており、特にN2 Oを用いた場合には、シリコン酸化膜の深さ方向に均一に窒素が導入されていることが分かる。
【0111】
次に、本発明者は、パッシベーション膜の違いによる強誘電体キャパシタのリテンション特性を調べた。図22は、リテンション特性のパッシベーション膜依存性を示す図であり、強誘電体キャパシタを搭載したデバイスのリテンション加速試験の結果を示したものである。具体的には、キャパシタに予め「1」の情報を書き込み、その後、150℃のベークを行い、情報「1」が残っているかを確かめる試験である。
図中、縦軸はリテンション試験をした時の歩留まり、横軸はベーク時間を示している。
【0112】
この結果から、3層構造をリファレンスとして、それにN2 Oプラズマアニールを行ったパッシベーション構造が、他の2層構造や4層構造に比べて劣化していないことが分かる。
【0113】
また、本実施形態においては、N2 Oプラズマアニールを450℃以下で行っているので、アルミニウム配線を劣化させることもない。そのようなN2 Oプラズマアニール工程を入れてFeRAMを形成した場合と、その工程を省略してFeRAMを形成した場合のキャパシタQの分極電荷量を調べたところ、N2 Oプラズマアニールがキャパシタの劣化を防止するために有効であることが確かめられた。
【0114】
また、本発明者は、パッシベーション膜の成膜順序の違いによる強誘電体キャパシタのリテンション特性を調べた。図23は、リテンション特性のパッシベーション膜依存性を示す図であり、強誘電体キャパシタを搭載したデバイスのリテンション加速試験の結果を示したものである。具体的には、キャパシタに予め「1」の情報を書き込み、その後、150℃のベークを行い、情報「1」が残っているかを確かめる試験である。
図中、縦軸はリテンション試験をした時の歩留まり、横軸はベーク時間を示している。
【0115】
この結果から、P−SINの上にTEOS−O3 を形成すると、リテンション特性が良いが、P−SINの下にTEOS−O3 を形成すると、非常に劣化が起こっていることが分かる。
【0116】
なお、上記の実施の形態では、N2Oを用いたプラズマアニールにより第3のパッシベーション膜39を脱水処理する場合について説明したが、脱水処理に用いるガスはN2Oに限定されるものではなく、例えばN2 ガス又はNOガスを用いたプラズマアニールでも同様の効果が得られる。また、プラズマアニールに使用するガスは、N2O+N2、N2+O2等の混合ガスでもよい。さらに、そのような単体ガス又は混合ガスに、アルゴン(Ar)、ヘリウム(He)、ネオン(Ne)の不活性ガスを混合してプラズマ化してもよい。
【0117】
さらに、本実施形態では、3層パッシベーション膜の構造として、下層から、P−TEOS膜、プラズマ窒化膜、TEOS−O3 により形成したシリコン酸化膜を用いて説明した。しかし、最下層のP−TEOS膜は、成膜しなくてもよく、プラズマ窒化膜とTEOS−O3 により形成したシリコン酸化膜との2層構造でもよい。ただし、配線層に直接、ストレスの高いシリコン窒化膜を形成すると、配線層のストレスマイグレーションが悪くなると考えられるため、最下層には、シリコン酸化膜を形成することが好ましい。また、最下層のシリコン酸化膜については、上述したプラズマCVD法により形成したTEOS膜(P−TEOS膜)に代えて、熱CVD法でオゾン(O3)とTEOSとを用いて形成したシリコン酸化膜(TEOS−O3 膜)、プラズマCVD法により形成したSiO2(P−SiO2)膜、ノンバイアスのHDP(High Density Plasma) を用いたCVDにより形成したSiO2膜などを使用してもよい。但し、TEOS−O3 膜は、水分含有量がP−TEOS膜に比べて多いので、本実施形態ではP−TEOS膜を用いている。
【0118】
また、上記した実施形態では、FeRAM及びその形成工程について説明したが、高誘電体キャパシタを有する揮発性メモリ(DRAM)についても、パッシベーション膜の部分で破裂したり、水分と加熱によって高誘電体材料の絶縁性が劣化したり、高誘電体材料膜と電極との界面が劣化し易くなる。そこで、上記したと同様に、3層構造のパッシベーション膜を形成して、最上面を略平坦化した後に、その表面をN2 O、NO等のガスを用いてTEOS−O3 膜の脱水処理をしてもよい。高誘電体材料として、(BaSr)TiO3などの高誘電体材料を使用すればよい。
【0119】
また、本発明は、強誘電体不揮発性半導体メモリ又は高誘電体半導体メモリとロジックデバイスとを混載したいわゆるシステムLSIの製造に適用することもできる。
【0120】
(付記1)半導体基板に形成された第1の不純物領域及び第2の不純物領域と該半導体基板上に形成されたゲート電極とを有するトランジスタと、
前記トランジスタを覆う第1の絶縁膜と、
前記第1の絶縁膜の上に形成され、強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜とこれを挟む上部電極及び下部電極とを有するキャパシタと、
前記キャパシタ上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された配線層と、
前記配線層を覆う窒化膜と、
前記窒化膜上に形成され、少なくとも表面に窒素を含む第1のシリコン酸化膜と
を有することを特徴とする半導体装置。(1)
(付記2)前記配線層と前記窒化膜の間には、さらに第2のシリコン酸化膜を有することを特徴とする付記1に記載の半導体装置。(2)
(付記3)前記第2のシリコン酸化膜は、少なくとも表面に窒素を含むことを特徴とする付記2に記載の半導体装置。(3)
(付記4)前記第1のシリコン酸化膜は、前記第2のシリコン酸化膜よりも平坦性がよいことを特徴とする付記2又は付記3に記載の半導体装置。(4)
(付記5)半導体基板に形成された第1の不純物領域及び第2の不純物領域と該半導体基板上に形成されたゲート電極とを有するトランジスタと、
前記トランジスタを覆う第1の絶縁膜と、
前記第1の絶縁膜の上に形成され、強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜とこれを挟む上部電極及び下部電極とを有するキャパシタと、
前記キャパシタ上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された配線層と、
前記配線層を覆うパッシベーション膜とを備え、
前記パッシベーション膜は、第1のシリコン酸化膜と、前記第1のシリコン酸化膜上に形成された窒化膜と、前記窒化膜上に形成された第2のシリコン酸化膜からなることを有することを特徴とする半導体装置。
【0121】
(付記6)前記第2のシリコン酸化膜は、前記第1のシリコン酸化膜よりも平坦性がよいことを特徴とする付記5に記載の半導体装置。
【0122】
(付記7)半導体基板にトランジスタを形成する工程と、
前記半導体基板上に、前記トランジスタを覆う第1の絶縁膜を形成する工程と、
強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第1の絶縁膜の上に形成する工程と、
前記キャパシタの上方に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に配線層を形成する工程と、
前記配線層を覆う窒化膜を形成する工程と、
前記窒化膜上に第1のシリコン酸化膜を形成する工程と、
プラズマアニールによって前記第1のシリコン酸化膜の脱水処理を施す工程とを含むことを特徴とする半導体装置の製造方法。(5)
(付記8)前記配線層を形成した後であって、前記窒化膜を形成する前に、さらに第2のシリコン酸化膜を形成する工程を含むことを特徴とする付記7に記載の半導体装置の製造方法。(6)
(付記9)前記第2のシリコン酸化膜を形成した後であって、前記窒化膜を形成する前に、プラズマアニールによって前記第2のシリコン酸化膜の脱水処理を施すことを特徴とする付記8に記載の半導体装置の製造方法。(7)
(付記10)前記第2のシリコン酸化膜は、TEOSガスを用いるプラズマCVD法により形成されることを特徴とする付記8に記載の半導体装置の製造方法。(8)
(付記11)前記第1のシリコン酸化膜は、オゾンとTEOSガスを用いる熱CVD法により形成されることを特徴とする付記7乃至10のいずれかに記載の半導体装置の製造方法。(9)
(付記12)前記プラズマアニールは、N2 O、N2 、NO、O2 のいずれかの単体又はこれらの混合ガスをプラズマ化して行われることを特徴とする付記7乃至10のいずれかに記載の半導体装置の製造方法。(10)
(付記13)半導体基板にトランジスタを形成する工程と、
前記半導体基板上に、前記トランジスタを覆う第1の絶縁膜を形成する工程と、
強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第1の絶縁膜の上に形成する工程と、
前記キャパシタの上方に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に配線層を形成する工程と、
前記配線層を覆う第1のシリコン酸化膜を形成する工程と、
前記第1のシリコン酸化膜上に窒化膜を形成する工程と、
前記窒化膜上に第2のシリコン酸化膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【0123】
(付記14)前記第2のシリコン酸化膜は、オゾンとTEOSガスを用いる熱CVD法により形成されることを特徴とする付記13に記載の半導体装置の製造方法。
【0124】
(付記15)前記第1のシリコン酸化膜は、TEOSガスを用いるプラズマCVD法により形成されることを特徴とする付記13又は付記14に記載の半導体装置の製造方法。
【0125】
【発明の効果】
以上述べたように本発明によれば、キャパシタとその上を通る配線のさらに上に形成された絶縁膜を研磨して平坦化するようにしたので、その絶縁膜の平坦面の上に配線を精度良く形成することが容易になる。
【0126】
また、研磨された絶縁膜に対し対しN2 O又はNOを含むプラズマアニールによる脱水処理を施すようにしたので、その絶縁膜の表面に付着している水分、及び絶縁膜中に侵入している水分をより確実に除去することができて、キャパシタを構成する強誘電体材料又は高誘電体材料の還元や、キャパシタ劣化を防止できる。従って、強誘電体材料又は高誘電体材料の誘電特性の劣化を回避でき、良好な特性のFeRAM又はDRAMを製造することができる。
【図面の簡単な説明】
【図1】図1は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その1)である。
【図2】図2は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その2)である。
【図3】図3は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その3)である。
【図4】図4は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その4)である。
【図5】図5は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その5)である。
【図6】図6は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その6)である。
【図7】図7は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その7)である。
【図8】図8は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その8)である。
【図9】図9は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その9)である。
【図10】図10は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その10)である。
【図11】図11は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その11)である。
【図12】図12は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その12)である。
【図13】図13は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その13)である。
【図14】図14は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その14)である。
【図15】図15は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その15)である。
【図16】図16は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その16)である。
【図17】図17は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その17)である。
【図18】図18は、本発明の実施の形態の半導体装置の製造方法を示す断面図(その18)である。
【図19】図19は、本発明の実施の形態における半導体装置のメモリセル領域の導電パターンの配置を示す平面図である。
【図20】図20は、パッシベーション膜構造を示す断面図である。
【図21】図21は、SIMSの分析結果を示す図である。
【図22】図22は、リテンション特性のパッシベーション膜依存性を示す図である。
【図23】図23は、リテンション特性のパッシベーション膜依存性を示す図である。
【符号の説明】
10…半導体基板
11…素子分離絶縁膜
12a,12b…ウェル領域、
13a,13b,13c…ゲート電極、
15a,15b…不純物拡散領域、
16…サイドウォール、
17,26,31,33…層間絶縁膜、
18…プラグ、
21…SiON膜、
22…SiO2膜、
23…下部電極、
24…誘電体膜、
25…上部電極、
27…局所配線、
32a…ビット線、
32b〜32g…配線、
34…再堆積層間絶縁膜、
35a…グルーレイヤ、
35b…タングステン膜、
35…プラグ、
36…アルミニウム配線、
37…第1のパッシベーション膜、
38…第2のパッシベーション膜、
38a…空洞、
39…第3のパッシベーション膜、
40…コンタクトホール。
Claims (5)
- 半導体基板にトランジスタを形成する工程と、
前記半導体基板上に、前記トランジスタを覆う第 1 の絶縁膜を形成する工程と、
強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第 1 の絶縁膜の上に形成する工程と、
前記キャパシタの上方に第 2 の絶縁膜を形成する工程と、
前記第 2 の絶縁膜上に配線層を形成する工程と、
前記配線層を覆うシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上にオゾンとTEOSガスを用いる熱CVD法により第 1 のシリコン酸化膜を形成する工程と、
プラズマアニールによって前記第 1 のシリコン酸化膜の窒化処理を施す工程とを含むことを特徴とする半導体装置の製造方法。 - 前記配線層を形成した後であって、前記シリコン窒化膜を形成する前に、さらに第2のシリコン酸化膜を形成する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2のシリコン酸化膜を形成した後であって、前記シリコン窒化膜を形成する前に、プラズマアニールによって前記第2のシリコン酸化膜の脱水処理を施すことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記第2のシリコン酸化膜は、TEOSガスを用いるプラズマCVD法により形成されることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記プラズマアニールは、 N2O 、 N2 、 NO のいずれかの単体もしくはこれらの混合ガス又はこれらのガスと O2 の混合ガスをプラズマ化して行われることを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。
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