JPH10335458A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH10335458A
JPH10335458A JP9142447A JP14244797A JPH10335458A JP H10335458 A JPH10335458 A JP H10335458A JP 9142447 A JP9142447 A JP 9142447A JP 14244797 A JP14244797 A JP 14244797A JP H10335458 A JPH10335458 A JP H10335458A
Authority
JP
Japan
Prior art keywords
film
oxide film
wiring
semiconductor device
via hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9142447A
Other languages
English (en)
Inventor
Noriaki Oda
典明 小田
Akira Matsumoto
明 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9142447A priority Critical patent/JPH10335458A/ja
Priority to KR1019980020134A priority patent/KR100311755B1/ko
Priority to CN98109607A priority patent/CN1203450A/zh
Priority to US09/088,048 priority patent/US6633082B1/en
Publication of JPH10335458A publication Critical patent/JPH10335458A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H01L21/3124—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 低誘電率膜を層間絶縁膜に用いる半導体装置
では、低誘電率膜が含み易い水分による隣接配線間リー
クや配線信頼性低下、さらにヴァイア・ホール抵抗の上
昇やオープン不良が発生し易い。 【解決手段】 配線８を覆うように第１の酸化膜９に窒
素を含む領域１９ａを形成し、その上に低誘電率膜（Ｈ
ＳＱ）１０を形成し、その上に第２の酸化膜１１を形成
する。また、低誘電率膜１０を含む層間絶縁膜に形成さ
れたヴァイア・ホール１２の側壁に窒素を含む領域１９
ｂを形成する。窒素を含む領域１９ａ，１９ｂが水分を
遮断することにより、低誘電率膜１０に含まれる水分に
よる隣接配線間リークや配線信頼性の低下が防止でき、
またヴァイア・ホール１２内への水分の噴出によるヴァ
イア・ホール抵抗の上昇やオープン不良が防止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に低誘電率膜を層間絶縁膜の材料と
して用いる配線構造あるいは多層配線構造を有する半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年における半導体装置の高集積化に伴
って多層配線構造が採用され、かつ配線の高密度化も進
められている。これらの配線は、隣接する配線及び上下
の各層の配線を層間絶縁膜によって相互に絶縁分離する
構成がとられている。このような半導体装置の構造とし
て、特開平８−１０７１４９号公報に記載されている例
を、図１０の断面図に示す。半導体基板１０１上に素子
分離領域１０２が設けられ、この素子分離領域１０２で
画成される素子領域の半導体基板１０１には、拡散層領
域１０３が形成される。この、拡散層領域１０３上に
は、ソース・ドレイン領域１２１、ゲート酸化膜１２
２、ゲート電極１２３、側壁酸化膜１２４からなるＭＯ
Ｓトランジスタが形成される。また、前記素子分離領域
１０２及び拡散層領域１０３上には、全体を覆う第１の
層間絶縁膜１０４が設けられ、この第１の層間絶縁膜１
０４にはコンタクト開口部１０５が選択的に形成されて
いる。そして、このコンタクト開口部１０５の内部は、
第１の層間絶縁膜１０４上まで延在するバリアメタル１
０６、及びタングステン１０７で埋め込まれている。
【０００３】そして、前記第１の層間絶縁膜１０４上に
は、少なくとも前記コンタクト開口部１０５を含む領域
にアルミニウムを主材料とする第１層配線１０８が形成
され、第１層配線１０８の上面、及び側面を含む全体を
覆う第１の酸化膜１０９が設けられる。さらに、この第
１の酸化膜１０９の上には、低誘電率膜としてＨＳＱ
（Hydorogen Silsesquioxane）１１０が全面に形成され
ており、このＨＳＱ１１０の上面に第２の酸化膜１１１
が形成される。この第２の酸化膜１１１の上面は、グロ
ーバル平坦化されている。なお、前記第１の酸化膜１０
９は、第１層配線１０８の側面の膜厚のはうが上面の膜
厚よりも薄くなっている。例えば、プラズマＣＶＤ法で
上面に１００ｎｍ付けると、側面には約５０ｎｍしか付
かない。このように側面の酸化膜厚が薄いことにより、
低誘電率膜が埋め込まれる領域が大きくなり、隣接配線
間容量を下げる効果がある。また、低誘電率膜として
は、前記したＨＳＱ以外に、パリレン、ＢＣＢ等を用い
てもよい。
【０００４】さらに、前記第１の酸化膜１０９、ＨＳＱ
１１０、第２の酸化膜１１１には、選択的にヴァイア・
ホール１１２が開口されており、ヴァイア・ホール１１
２の側壁には、第２の酸化膜１１１上まで延在するバリ
アメタル１１３があり、ヴァイア・ホール１１２内の残
りの空間がタングステン１１４で埋められている。そし
て、前記第２の酸化膜１１１上には、少なくともヴァイ
ア・ホール１１２の上部を含む領域に、アルミニウムを
含む合金よりなる第２層配線１１５が形成される。その
上で、前記第２層配線１１５の上には、膜厚１μｍのプ
ラズマＳｉＯＮよりなるカバー膜１１６が形成されてい
る。
【０００５】このような構成の半導体装置の製造方法を
図１１，図１２の断面図を参照して説明する。まず、図
１１（Ａ）に示すように、半導体基板１０１上にＬＯＣ
ＯＳ法等によって素子分離領域１０２を形成し、かつこ
の素子分離領域１０２で画成される半導体基板にイオン
注入により拡散層領域１０３を形成する。この拡散層領
域１０３には、ソース・ドレイン領域１２１が形成さ
れ、またゲート駿化膜１２２、ポリシリコンよりなるゲ
ート電極１２３、側壁酸化膜１２４からなるＭＯＳトラ
ンジスタが形成される。そして、素子分離領域１０２及
び拡散層領域１０３の上を覆う第１の層間絶縁膜１０４
が形成され、前記ソース・ドレイン領域１２１上にコン
タクト開口部１０５が選択的に形成される。また、全面
にバリアメタル１０６を形成し、コンタクト開口部１０
５内をＣＶＤ法により形成したタングステン１０７で埋
め、０．４μｍ厚のアルミニウムを含む合金よりなる第
１層配線１０８をパターニング形成する。このときの第
１層配線１０８の間隔は約０．３μｍである。第１の層
間絶縁膜１０４は、例えば下から１００ｎｍ程度の膜厚
をもつ酸化膜、７００ｎｍ程度の膜厚をもつＢＰＳＧ
（Boron Phospho Silicate Glass）よりなっている。
【０００６】次に、図１１（Ｂ）に示すように、第１の
酸化膜１０９を、平坦部で約１００ｎｍの膜厚になるよ
うにプラズマＣＶＤ法により形成し、ＨＳＱ１１０を、
平坦部での膜厚が約４００ｎｍとなるように回転塗布法
により形成し、続いて３５０℃程度の温度でベークを行
い、さらに４００℃程度の温度で熱処理することによ
り、溶媒であるイソメチルブチル・ケトン等の有機成分
を離脱させる。
【０００７】次に、図１２に示すように、ＨＳＱ１１０
上に全面に第２の酸化膜１１１を約２μｍ形成し、ＣＭ
Ｐ（Chemical Mechanicao Polishing ）等により平坦化
させる。そして、ヴァイア・ホール１１２を選択的に開
口し、窒化チタンよりなるバリアメタル１１３を全面に
形成し、ヴァイア・ホール１１２内をブランケットＣＶ
Ｄ法により形成したタングステン１１４で埋め、エツチ
バックを行い、０．４μｍ厚のアルミニウムを含む合金
よりなる第２層配線１１５をパターニング形成する。さ
らに、その上に膜厚約１μｍのプラズマＳｉＯＮよりな
るカバー膜１１６を形成することにより、図１０の構造
が完成する。
【０００８】
【発明が解決しようとする課題】このような従来の半導
体装置では、ＨＳＱ１１０を用いることによる低誘電率
化の効果を出すために、第１層配線１０８の側壁に形成
する第１の酸化膜１０９を薄くする必要があるが、その
ときに第１層配線１０８の隣接配線間リーク電流が増加
したり、配線のエレタトロ・マイグレーション耐性等の
信頼性が劣化する、といった問題があった。この傾向
は、半導体装置の微細化が進んで、より配線ピッチが小
さくなった場合により顕著なものとなる。これは、配線
のスペーシング部が小さくなると隣接間の配線容量を低
減するためには、配線側壁の酸化膜厚さをより薄くする
必要があるからである。
【０００９】また、ヴァイア・ホールを選択的に形成す
る際にマスクとして用いていたフォト・レジスト（前記
説明では図示されていない）を剥離するときにＯ2 プラ
ズマによるアツシング処理及びウェットの処理を行うの
が一般的であるが、このウェットの処理を行う場合に水
分がヴァイア・ホールの側壁に露出しているＨＳＱ１１
０に吸収され、この吸収された水分がバリアメタルのス
パッタ形成時、あるいは形成後の熱工程でヴァイア・ホ
ールに噴出することにより、ヴァイア・ホール内に空洞
が生じ、ヴァイア・ホール抵抗が高くなったり、オープ
ン不良が発生するといった問題があった。この傾向は、
ヴァイア・ホールの径が小さくなるはど顕著となる。な
ぜなら、ヴァイア・ホールの水分の含まれているＨＳＱ
の霞出している側面積とヴァイア・ホールの体積の比
が、ヴァイア・ホール径が小さくなるにつれて大きくな
るからである。さらに、隣接するヴァイア・ホール間に
ＨＳＱでつながっているパスが存在するため、ヴァイア
・ホール間でのリーク電流が大きくなるという問題点が
あった。
【００１０】このようなヴァイア・ホール不良の問題点
に対しては、例えば特開平３ー２０９８２８号公報や特
開平８−１３９１９４号公報に記載のような、ヴァイア
・ホールの側壁を酸化膜等の無機材料を形成して覆うと
いう技術が採用できる。しかし、これらは、いずれもヴ
ァイア・ホールを開口した後に酸化膜等の絶縁膜を成長
しているため、設計上のヴァイア・ホールの径寸法より
も完成されたヴァイア・ホールの径寸法のはうが小さく
なってしまい、ヴァイア・ホール抵抗が高くなるという
問題があった。また、ヴァイア・ホール径の制御が困難
となり、ヴァイア・ホール抵抗が一定にならないという
問題が生じる。このようなヴァイア・ホール抵抗を低減
するため、ヴァイア・ホール底部に露出する下層配線上
の自然酸化膜を除去するため、プラズマ処理を施す提案
が、特開平８−０４６０３８号公報にてなされている。
しかしこれは、イオン照射ダメージを抑えるため、拡散
型のプラズマ源を用いて行っているため、装置自体が高
価であり、コストがかかるという新たな問題が生じるこ
とになる。
【００１１】本発明の目的は、配線ピッチが小さくなっ
た場合における隣接配線間リーク電流の増加を抑え、ま
た、配線の信頼性の劣化を抑えた半導体装置とその製造
方法を提供することにある。また、ヴァイア・ホール抵
抗の上昇やオープン不良の発生、さらにはヴァイア・ホ
ールのエレクトロ・マイグレーション耐性が劣化するこ
と、さらには陸電流の増加を防止した半導体装置とその
製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
基板上に形成された配線と、前記配線の表面上に被着さ
れた第１の酸化膜と、この第１の酸化膜上に設けられた
低誘電率膜と、前記低誘電率膜上に設けられた第２の酸
化膜を有し、前記第１の酸化膜には窒素を含む領域が形
成されていることを特徴とする。また、本発明の半導体
装置は、複数の配線層を有する半導体装置において、第
１の配線層と第２の配線層とが低誘電率膜を含む層間絶
縁膜によって分離され、前記層間絶縁膜には前記第１の
配線層と前記第２の配線層とを電気的に接続するヴァイ
ア・ホールが形成され、前記ヴァイア・ホールの側壁に
窒素を含んだ領域が形成されていることを特徴とする。
【００１３】前記した各半導体装置を製造するための本
発明の製造方法は、基板上に所要のパターンの配線を形
成する工程と、前記配線を覆うように第１の酸化膜を形
成する工程と、前記第１の酸化膜に窒素をドーピングす
る工程と、前記第１の酸化膜上に、比誘電率が３．０以
下の低誘電率膜を形成する工程と、前記低誘電率膜上に
第２の酸化膜を形成する工程を含むことを特徴とする。
また、基板上に所要のパターンの第１の配線層を形成す
る工程と、前記第１の配線層を覆うように比誘電率が
３．５以下の低誘電率膜を含む層間絶縁膜を形成する工
程と、前記層間絶縁膜上に選択的に形成したフォト・レ
ジストをマスクとして前記層間絶縁膜に選択的にヴァイ
ア・ホールを開口する工程と、前記フォトレジストを剥
離する工程と、前記ヴァイア・ホールの側壁に窒素をド
ーピングする工程と、前記ヴァイア・ホールの側壁及び
底部を含む前記層間絶縁膜上に第２の配線層を形成する
工程を含むことを特徴とする。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は、本発明の第１の実施形態の
断面図である。半導体基板１の主面に素子分離領域２が
形成されており、この素子分離領域２で画成された半導
体基板１の素子形成領域には拡散層領域３が形成されて
いる。この拡散層領域３上には各種素子が形成される
が、ここでは、ＭＯＳトランジスタのソース・ドレイン
領域２１、ゲート酸化膜２２、ポリシリコンよりなるゲ
ート電極２３が形成される。また、前記素子分離領域２
及び拡散層額域３上には、約８００ｎｍの膜厚をもつ、
全体を覆う第１の層間絶縁膜４が設けられており、この
層間絶縁膜４に選択的に形成されたコンタクト開口部５
の内部は、層間絶縁膜４上まで延在するバリアメタル
６、及びタングステン７で埋め込まれている。バリアメ
タル６は、例えば、下から約３０ｎｍの膜厚をもつチタ
ン、約１００ｎｍの膜厚をもつ窒化チタンよりなってい
る。
【００１５】前記第１の層間絶縁膜４上には、少なくと
も前記コンタクト開口部５を含む領域にアルミニウムを
主材料とする第１層配線８が所要のパターンで形成され
ており、この第１層配線８の表面、すなわち上面、及び
側面を含む全体を覆うように第１の酸化膜９が形成され
ている。なお、前記第１層配線８の間隔は約０．３μｍ
に設定されている。また、前記第１の酸化膜９は、平坦
部で約５０ｎｍの膜厚をもち、第１層配線８の側壁にお
いては、約２５ｎｍの膜厚をもっている。そして、前記
第１の酸化膜９は、表面から約２０ｎｍの深さまで、窒
素が約２Ｅ２１ｃｍ-3ドーピングされた領域１９ａを有
している。
【００１６】前記第１の酸化膜９の上には、ＨＳＱ１０
が全面に形成されており、このＨＳＱ１０の上面に膜厚
約５００ｎｍの第２の酸化膜１１が形成され、この第２
の酸化膜１１の上面は、グローバル平坦化されている。
前記第１の酸化膜９、ＨＳＱ１０、及び第２の酸化膜１
１には、選択的にヴァイア・ホール１２が開口されてお
り、このヴァイア・ホール１２に臨む前記各膜９，１
０，１１の内側壁には窒素を含む領域１９ｂが存在され
る。この窒素を含む領域１９ｂでは、窒素が表面から約
１５ｎｍの顔さまで１Ｅ２１ｃｍ-3以上含まれている。
前記ヴァイア・ホール１２の側壁、及び底面には、第２
の酸化膜１１上まで延在するバリアメタル１３が設けら
れ、かつこのバリアメタル１３内にはタングステン１４
が埋め込まれている。なお、前記バリアメタルは、例え
ば、膜厚約１００ｎｍの窒化チタンよりなる。
【００１７】さらに、前記第２の酸化膜１１上の少なく
ともヴァイア・ホール１２の上部を含む領域にはアルミ
ニウムを含む合金よりなる第２層配線１５が所要のパタ
ーンに形成される。前記第２の配線の上には、膜厚１μ
ｍのプラズマＳｉＯＮよりなるカバー膜１６が形成され
ており、これにより多層配線構造（２層配線構造）の半
導体装置が完成される。なお、この実施形態では、低誘
電率膜として、比誘電率が約３．０のＨＳＱ１０を用い
ているが、この他にも、例えば、パリレン、ポリマーＳ
ＯＧ、テフロン、ポリイミド、アモルファス・カーボン
等の材料が採用できる。また、この実施形態は、２層配
線の場合であるが、より多層の配線構造の場合もあり得
る。
【００１８】前記した第１の実施形態の半導体装置の製
造方法を図２〜図４の工程断面図を参照して説明する。
まず、図２（Ａ）に示すように、半導体基板１の主面
に、例えばＬＯＣＯＳ法により素子分離領域２を選択的
に形成し、かつ選択形成した図外のフォトレジスト等を
マスクにして素子分離領域２以外の部分の半導体基板に
イオン注入により拡散層領域３を形成する。次いで、ゲ
ート酸化膜２２、ゲート電極２３を形成し、前記拡散層
領域３に対してイオン注入によりソース・ドレイン領域
２１を形成して素子を形成する。さらに、前記素子分離
領域２及び拡散層領域３の上を覆う第１の層間絶縁膜４
を形成した後、前記ソース・ドレイン領域２１を含む領
域にコンタクト開口部５を選択的に開口する。この第１
の層間絶縁膜４は、例えば下から順に１００ｎｍ程度の
膜厚をもつ酸化膜、７００ｎｍ程度の膜厚をもつＢＰＳ
Ｇの積層構造として形成される。そして、全面に金属を
被着してバリアメタル６を形成し、かつ前記コンタクト
開口部５内をＣＶＤ法により形成したタングステン７で
埋める。そして、前記第１の層間絶縁膜４上に０．４μ
ｍ厚のアルミニウムを含む合金膜を被着した後、この合
金膜と前記バリアメタル６を同時に選択的にエッチング
して前記コンタクト開口部５を含む領域に第１層配線８
を形成する。
【００１９】次に、図２（Ｂ）に示すように、前記第１
の酸化膜９を、約５０ｎｍの厚さにプラズマＣＶＤ法に
より形成し、ＮＨ3 プラズマ処理により、表面から約２
０ｎｍの探さまで窒素をドーピングする。このときの窒
素プラズマ処理の条件は、例えばＮＨ3 流量が５００な
いし１０００ｓｃｃｍ、気圧２００ないし３００Ｔｏｒ
ｒ、温度約３００℃、電力５００ないし１０００Ｗであ
る。これにより、窒素を含む領域１９ａが形成される
【００２０】次に、図３（Ａ）に示すように、ＨＳＱ１
０を、平坦部での膜厚が約４００ｎｍとなるように回転
塗布法により形成し、続いて３５０℃程度の温度でベー
タを行い、さらに４００℃程度の温度で熱処理すること
により、溶媒であるイソメチルブチル・ケトン等の有機
成分を離脱させる。次に、図３（Ｂ）に示すように、前
記ＨＳＱ１０上に全面にシリコン酸化膜１１を約２００
０ｎｍ形成し、かつその表面をＣＭＰ等により平坦化す
る。さらに、フォトリソグラフィ工程及びそれに続く反
応性イオンエッチングにより前記シリコン酸化膜１１お
よびＨＳＱ１０にヴァイア・ホール１２を選択的に開口
する。なお、この開口に利用した図外のフォトレジスト
は酸素プラズマによるアツシング、及びＨ2 ＳＯ4 とＨ
2 Ｏ2 の混合液によるウェット処理により剥離する。
【００２１】次に、図４（Ａ）に示すように、アンモニ
ア中のプラズマ処理によりヴァイア・ホール１２に臨む
前記シリコン酸化膜１１とＨＳＱ１０の内側壁を含む領
域に窒素をドーピングして、窒素を含む領域１９ｂを形
成する。この処理は、窒素プラズマ処理で行っており、
その条件は、例えばＮＨ3 流量が５００ないし１０００
ｓｃｃｍ、気圧２００ないし３００Ｔｏｒｒ、温度約３
００℃、電力５００ないし１０００Ｗ、時間は約３０分
である。しかる上で、図４（Ｂ）に示すように、窒化チ
タン１３を全面に形成し、ヴァイア・ホール１２内をブ
ランケットＣＶＤ法により形成したタングステン１４で
埋め、エツチバックを行い平坦化する。その上で、０．
４μｍ厚のアルミニウムを含む合金膜を形成し、かつこ
の合金膜をパターニングして第２層配線１５を形成す
る。その上に膜厚約１０００ｎｍのプラズマＳｉＯＮよ
りなるカバー膜１６を形成することにより、図１の構造
が完成する。なお、前記したＮＨ3 プラズマ処理に用い
られるプラズマ源は、通常の平行平板型でよいが、ＥＣ
Ｒ（Electron Cycrotron Resonance）やヘリコン波等の
拡散型プラズマ源を用いてもよい。
【００２２】このように製造される図１の半導体装置で
は、第１層配線８とＨＳＱ１０の間の第１の酸化膜９
に、窒素を含む領域１９ａが設けられているため、ＨＳ
Ｑ１０が吸湿したとしても、その水分が第１層配線８ま
で拡散することを防止でき、配線の信頼性を向上させる
ことができる。また、配線間リーク電流を低減すること
ができる。この効果について、図５を参照して説明す
る。図５は、本実施形態の半導体装置の配線のエレタト
ロ・マイグレーション寿命、隣接配線間リーク電流、及
び隣接配線問容量を示す特性図であり、第１の酸化膜９
にアンモニアプラズマ処理を施さない場合と施した場合
とを比較した図である。また、アンモニアプラズマ処理
の時間を変えた場合の変化も示してある。アンモニアプ
ラズマ処理の時間が長いはど、エレタトロ・マイグレー
ション寿命は長くなり、隣接配線間リーク電流は低減で
きるが、隣接配線間容量が大きくなるため、回路動作さ
せるときに配線遅延が増加する。配線のエレタトロ・マ
イグレーション寿命、隣接配線間リーク電流、及び隣接
配線問容量の３つを満足させるには、第１の酸化膜９の
窒化される深さは、表面から１０ｎｍから２０ｎｍの範
囲である。この範囲では、隣接配線間容量の増加を５％
以内に抑え、配線間リーク電流を１桁低減しつつ、配線
のエレクトロ・マイグレーション寿命を約１０％向上さ
せることができる。
【００２３】また、前記実施形態の構成では、ヴァイア
・ホール１２の側壁に、窒素を含む領域１９ｂが存在す
るため、ヴァイア・ホール１２を開口するときのエッチ
ングマスクとしてのフォトレジストを剥離するときの、
ウェット処理によりヴァイア・ホール１２の側壁のＨＳ
Ｑ１０が露出している部分に水分が吸収されても、直後
のバリアメタルのスパッタ工程やその後の熱工程におい
て吸収された水分がヴァイア・ホール内に出てくること
を防止でき、ヴァイア・ホール抵抗の上昇やオープン不
良の発生を抑えることができるのみならず、ヴァイア・
ホールのエレクトロ・マイグレーション耐性の向上にも
効果がある。この効果を、図６を用いて説明する。図６
は、ヴァイア・ホール径を変えた場合のヴァイア・ホー
ル抵抗、オープン不良率、エレクトロ・マイグレーショ
ン耐性を、ヴァイア・ホール内へのアンモニアプラズマ
処理の有無で比較したものである。ヴァイア・ホール径
が０．５μｍ以下になると、アンモニアプラズマ処理な
しのものでは、ヴァイア・ホール抵抗が急激に上昇し、
また、オープン不良率も高くなり、エレタトロ・マイグ
レーション耐性も悪くなる。それに対し、ヴァイア・ホ
ール内にアンモニアプラズマ処理を施したものでは、
０．３μｍ径以下までヴァイア・ホール抵抗が低い値に
抑えられており、オープン不良率も極めて低く、また、
エレクトロ・マイグレーション耐性もアンモニアプラズ
マ処理なしのものに比べて約１０％高くなる。なお、こ
の実施形態は、低誘電率膜としてＨＳＱを用いた場合で
あるが、より吸湿性の大きい有機系塗布膜を用いた場合
には、さらに大きな効果が得られる。
【００２４】次に、本発明の前記した製造方法とは異な
る第２の実施形態について図７〜図９の断面図を用いて
説明する。まず、図７（Ａ）は、第１層配線８を形成す
るところまでを示してあり、第１の実施形態の図２
（Ａ）と全く同じ工程である。次に、図７（Ｂ）に示す
ように、第１の酸化膜９を、約５０ｎｍの厚さにプラズ
マＣＶＤ法により形成し、窒素のイオン注入により第１
の酸化膜９中に窒素をドーピングし、窒素を含む領域１
９ａを形成する。窒素のイオン注入条件は、例えば、加
速エネルギ２０ｋｅＶ、ドーズ量１Ｅ１７ｃｍ-2、７°
で回転斜め方向から注入する。
【００２５】次に、図８（Ａ）に示すように、ＨＳＱ１
０を、平坦部での膜厚が約４００ｎｍとなるように回転
塗布法により形成し、続いて３５０℃程度の温度でベー
クを行い、さらに４００℃程度の温度で熱処理すること
により、溶媒であるイソメチルブチル・ケトン等の有機
成分を離脱させる。次に、図８（Ｂ）に示すように、Ｈ
ＳＱ１０上に全面にシリコン酸化膜１１を約２０００ｎ
ｍ形成し、ＣＭＰ等により平坦化させ、ヴァイア・ホー
ル１２を選択的に開口する。
【００２６】次に、図９（Ａ）に示すように、ヴァイア
・ホール１２の側壁を含む全面に窒素をイオン注入し、
窒素を含む領域１９ｂを形成する。ここでの窒素のイオ
ン注入条件は、例えば、加速エネルギ２０ｋｅＶ、ドー
ズ量１Ｅ１７ｃｍ-2、７°で回転斜め方向から注入す
る。次に、図９（Ｂ）に示すように、窒化チタン１３を
全面に形成し、ヴァイア・ホール１２内をブランケット
ＣＶＤ法により形成したタングステン１４で埋め、エツ
チバックを行い平坦化する。その上で、０．４μｍ厚の
アルミニウムを含む合金膜を形成し、かつこれをパター
ニングして第２層配線１５を形成する。その上に、膜厚
約１０００ｎｍのプラズマＳｉＯＮよりなるカバー膜１
６を形成する。
【００２７】このように、この実施形態の製造方法で
は、第１の酸化膜９及びヴァイア・ホール１２の側壁に
窒素をドーピングして窒素を含む領域１９ａ，１９ｂを
形成する方法として、窒素のイオン注入により行ってい
る点が第１の実施形態とは異なっている。そして、この
実施形態においては、窒素を回転斜めイオン注入により
導入している。前記した注入条件では、第１の酸化膜９
のうち、第１層配線８の側壁部には表面から約１５ｎｍ
の深さの位置に窒素のドーズ量のピークがくるため、隣
接配線間容量を増加させることなしに、ＨＳＱ１０が吸
湿した水分が第１層配線８まで拡散することを防止する
ことがでさ、配線の信頼性を向上させることがでさる。
また、配線間リーク電流を低滅することができるという
効果もある。
【００２８】
【発明の効果】以上説明したように本発明は、第１層配
線とＨＳＱの間に窒素がドーピングされた第１の酸化膜
が存在しているため、ＨＳＱが吸湿したとしても、その
水分が配線まで拡散することが防止でき、配線ピッチが
小さくなったときの配線の信頼性を向上することができ
るとともに、ＨＳＱでのリークを窒素がドーピングされ
た層で止めることができ、配線間スペースが小さくなっ
ても配線間リーク電流を低減することができる。
【００２９】また、ヴァイア・ホールの側壁に窒素を含
む領域が存在しているため、低誘電率膜によるリーク・
パスが遮断され、隣接するヴァイア・ホール間のリーク
電流を抑えることができる。さらに、このヴァイア・ホ
ールの製造に際しては、ヴァイア・ホールを選択的に形
成するときのマスクとなるフォト・レジストを剥離する
ときのウェット処理の後にヴァイア・ホール側壁に窒素
がドーピングされるため、フォト・レジストを剥離する
ときのウェット処理を行う際に、水分がヴァイア・ホー
ルの側壁に露出している低誘電率膜に吸収されたとして
も、この吸収された水分がその後のバリアメタルのスバ
ッタ形成時、あるいは形成後の熱工程でヴァイア・ホー
ルに噴出することが抑えられるため、ヴァイア・ホール
抵抗の上昇やオープン不良の発生、さらにはヴァイア・
ホールのエレタトロ・マイグレーション耐性が劣化する
のを防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態の断面図
である。
【図２】図１の半導体装置の製造方法を工程順に示す断
面図のその１である。
【図３】図１の半導体装置の製造方法を工程順に示す断
面図のその２である。
【図４】図１の半導体装置の製造方法を工程順に示す断
面図のその３である。
【図５】本発明の効果を説明するために、配線のエレク
トロ・マイグレーション寿命、隣接配線間リーク電流、
及び隣接配線間容量を、アンモニアプラズマ処理の有無
で比較して示す図である。
【図６】本発明の効果を説明するために、ヴァイア・ホ
ール径を変えた場合のヴァイア・ホール抵抗、オープン
不良率、エレクトロ・マイグレーション耐性を、ヴァイ
ア・ホール内へのアンモニアプラズマ処理の有無で比較
して示す図である。
【図７】本発明の半導体装置の他の製造方法を工程順に
示す断面図のその１である。
【図８】本発明の半導体装置の他の製造方法を工程順に
示す断面図のその２である。
【図９】本発明の半導体装置の他の製造方法を工程順に
示す断面図のその３である。
【図１０】従来の半導体装置の一例の断面図である。
【図１１】図１０の半導体装置の製造方法を工程順に示
す断面図のその１である。
【図１２】図１０の半導体装置の製造方法を工程順に示
す断面図のその２である。
【符号の説明】
１ 半導体基板 ３ 拡散層領域 ８ 第１層配線 ９ 第１の酸化膜 １０ 低誘電率膜（ＨＳＱ） １１ 第２の酸化膜 １２ ヴァイア・ホール １３ バリアメタル １４ タングステン １５ 第２層配線 １６ カバー膜 １９ａ，１９ｂ 窒素を含む領域

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 基板上に形成された配線と、前記配線の
    表面上に被着された第１の酸化膜と、この第１の酸化膜
    上に設けられた低誘電率膜と、前記低誘電率膜上に設け
    られた第２の酸化膜を有し、前記第１の酸化膜には窒素
    を含む領域が形成されていることを特徴とする半導体装
    置。
  2. 【請求項２】 複数の配線層を有する半導体装置におい
    て、第１の配線層と第２の配線層とが低誘電率膜を含む
    層間絶縁膜によって分離され、前記層間絶縁膜には前記
    第１の配線層と前記第２の配線層とを電気的に接続する
    ヴァイア・ホールが形成され、前記ヴァイア・ホールの
    側壁に窒素を含んだ領域が形成されていることを特徴と
    する半導体装置。
  3. 【請求項３】 前記第１の酸化膜中の窒素を含む領域、
    または前記側壁中の窒素を含む領域は、前記第１の酸化
    膜の表面または側壁の表面から１０ｎｍないし２０ｎｍ
    の深さまで、濃度が１Ｅ２１ｃｍ-3以上であることを特
    徴とする請求項１または２に記載の半導体装置。
  4. 【請求項４】 前記低誘電率膜の比誘電率が３．５以下
    であることを特徴とする請求項３に記載の半導体装置。
  5. 【請求項５】 請求項１，３，４に記載の半導体装置を
    製造するための方法にあって、基板上に所要のパターン
    の配線を形成する工程と、前記配線を覆うように第１の
    酸化膜を形成する工程と、前記第１の酸化膜に窒素をド
    ーピングする工程と、前記第１の酸化膜上に、比誘電率
    が３．０以下の低誘電率膜を形成する工程と、前記低誘
    電率膜上に第２の酸化膜を形成する工程を含むことを特
    徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項２，３，４に記載の半導体装置を
    製造するための方法であって、基板上に所要のパターン
    の第１の配線層を形成する工程と、前記第１の配線層を
    覆うように比誘電率が３．５以下の低誘電率膜を含む層
    間絶縁膜を形成する工程と、前記層間絶縁膜上に選択的
    に形成したフォト・レジストをマスクとして前記層間絶
    縁膜に選択的にヴァイア・ホールを開口する工程と、前
    記フォトレジストを剥離する工程と、前記ヴァイア・ホ
    ールの側壁に窒素をドーピングする工程と、前記ヴァイ
    ア・ホールの側壁及び底部を含む前記層間絶縁膜上に第
    ２の配線層を形成する工程を含むことを特徴とする半導
    体装置の製造方法。
  7. 【請求項７】 前記第１の酸化膜またはヴァイア・ホー
    ルの側壁に窒素をドーピングする工程は、ＮＨ3 中での
    プラズマ処理であることを特徴とする請求項５または６
    に記載の半導体装置の製造方法。
  8. 【請求項８】 前記第１の酸化膜またはヴァイア・ホー
    ルの側壁に窒素をドーピングする工程は、窒素のイオン
    注入であることを特徴とする請求項５または６に記載の
    半導体装置の製造方法。
  9. 【請求項９】 前記低誘電率膜を形成する工程は、塗布
    膜を塗布する工程と、この塗布膜をベークする工程を含
    むことを特徴とする請求項５，６，７，８のいずれかに
    記載の半導体装置の製造方法。
  10. 【請求項１０】 前記フォトレジストを剥離する工程
    は、ウェット処理を含むことを特徴とする請求項６，
    ７，８，９のいずれかに記載の半導体装置の製造方法。
JP9142447A 1997-05-30 1997-05-30 半導体装置及びその製造方法 Pending JPH10335458A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP9142447A JPH10335458A (ja) 1997-05-30 1997-05-30 半導体装置及びその製造方法
KR1019980020134A KR100311755B1 (ko) 1997-05-30 1998-05-30 반도체장치및그제조방법
CN98109607A CN1203450A (zh) 1997-05-30 1998-06-01 半导体器件及其制造方法
US09/088,048 US6633082B1 (en) 1997-05-30 1998-06-01 Semiconductor device and method for manufacturing the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9142447A JPH10335458A (ja) 1997-05-30 1997-05-30 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH10335458A true JPH10335458A (ja) 1998-12-18

Family

ID=15315532

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9142447A Pending JPH10335458A (ja) 1997-05-30 1997-05-30 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US6633082B1 (ja)
JP (1) JPH10335458A (ja)
KR (1) KR100311755B1 (ja)
CN (1) CN1203450A (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133137A (en) * 1997-09-02 2000-10-17 Nec Corporation Semiconductor device and method of manufacturing the same
US6531755B1 (en) 1999-10-15 2003-03-11 Nec Corporation Semiconductor device and manufacturing method thereof for realizing high packaging density
JP2004031937A (ja) * 2002-05-21 2004-01-29 Agere Systems Inc 半導体デバイス障壁層
KR100465835B1 (ko) * 2002-06-29 2005-01-13 주식회사 하이닉스반도체 반도체소자 제조방법
JP2006086545A (ja) * 2005-11-28 2006-03-30 Sony Corp 半導体装置
JP2006157062A (ja) * 2006-03-10 2006-06-15 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2006344956A (ja) * 2005-06-08 2006-12-21 Samsung Electronics Co Ltd 半導体集積回路装置及びそれの製造方法
US7190015B2 (en) 2004-02-16 2007-03-13 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7247525B2 (en) 2002-04-12 2007-07-24 Renesas Technology Corp. Method for manufacturing a semiconductor device
JP2008294123A (ja) * 2007-05-23 2008-12-04 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US7589014B2 (en) 2001-06-12 2009-09-15 Kabushiki Kaisha Toshiba Semiconductor device having multiple wiring layers and method of producing the same
US8034708B2 (en) * 2007-12-21 2011-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP4063619B2 (ja) 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US7042095B2 (en) * 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
JP2004111796A (ja) * 2002-09-20 2004-04-08 Hitachi Ltd 半導体装置
US20060183317A1 (en) * 2003-03-14 2006-08-17 Junji Noguchi Semiconductor device and a method of manufacturing the same
US20050035455A1 (en) * 2003-08-14 2005-02-17 Chenming Hu Device with low-k dielectric in close proximity thereto and its method of fabrication
US7256498B2 (en) * 2004-03-23 2007-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Resistance-reduced semiconductor device and methods for fabricating the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2940041B2 (ja) 1990-01-12 1999-08-25 日本電気株式会社 多層構造半導体装置の製造方法
JPH056939A (ja) 1991-06-27 1993-01-14 Kawasaki Steel Corp 半導体装置の製造方法
US5532516A (en) * 1991-08-26 1996-07-02 Lsi Logic Corportion Techniques for via formation and filling
JPH05259297A (ja) 1992-03-09 1993-10-08 Oki Electric Ind Co Ltd 半導体素子の製造方法
JP2809018B2 (ja) * 1992-11-26 1998-10-08 日本電気株式会社 半導体装置およびその製造方法
JPH06349950A (ja) 1993-06-07 1994-12-22 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5486493A (en) * 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
JPH08139194A (ja) 1994-04-28 1996-05-31 Texas Instr Inc <Ti> 半導体デバイス上に電気接続を作製する方法および該方法により作製された電気接続を有する半導体デバイス
JP3326974B2 (ja) 1994-07-28 2002-09-24 ソニー株式会社 多層配線の形成方法および半導体装置の製造方法
DE69535488T2 (de) 1994-08-31 2008-01-03 Texas Instruments Inc., Dallas Verfahren zur Isolierung von Leitungen unter Verwendung von Materialien mit niedriger dielektrischer Konstante und damit hergestellte Strukturen
JP3789501B2 (ja) 1994-12-14 2006-06-28 ソニー株式会社 半導体装置に用いられる絶縁膜構造の製造方法
JP2679680B2 (ja) * 1995-04-24 1997-11-19 日本電気株式会社 半導体装置の製造方法
JP3070450B2 (ja) 1995-07-14 2000-07-31 ヤマハ株式会社 多層配線形成法
JPH0964034A (ja) 1995-08-18 1997-03-07 Toshiba Corp 半導体装置およびその製造方法
JP3961044B2 (ja) * 1996-05-14 2007-08-15 シャープ株式会社 電子回路装置
US5716890A (en) * 1996-10-18 1998-02-10 Vanguard International Semiconductor Corporation Structure and method for fabricating an interlayer insulating film

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133137A (en) * 1997-09-02 2000-10-17 Nec Corporation Semiconductor device and method of manufacturing the same
US6531755B1 (en) 1999-10-15 2003-03-11 Nec Corporation Semiconductor device and manufacturing method thereof for realizing high packaging density
US7855141B2 (en) 2001-06-12 2010-12-21 Kabushiki Kaisha Toshiba Semiconductor device having multiple wiring layers and method of producing the same
US7745326B2 (en) 2001-06-12 2010-06-29 Kabushiki Kaisha Toshiba Semiconductor device having multiple wiring layers and method of producing the same
US7589014B2 (en) 2001-06-12 2009-09-15 Kabushiki Kaisha Toshiba Semiconductor device having multiple wiring layers and method of producing the same
US7247525B2 (en) 2002-04-12 2007-07-24 Renesas Technology Corp. Method for manufacturing a semiconductor device
US7372154B2 (en) 2002-04-12 2008-05-13 Renesas Technology Corp. Semiconductor device
US7772700B2 (en) 2002-04-12 2010-08-10 Renesas Technology Corp. Semiconductor device
US7986041B2 (en) 2002-04-12 2011-07-26 Renesas Electronics Corporation Semiconductor device
JP2004031937A (ja) * 2002-05-21 2004-01-29 Agere Systems Inc 半導体デバイス障壁層
KR100465835B1 (ko) * 2002-06-29 2005-01-13 주식회사 하이닉스반도체 반도체소자 제조방법
US7190015B2 (en) 2004-02-16 2007-03-13 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2006344956A (ja) * 2005-06-08 2006-12-21 Samsung Electronics Co Ltd 半導体集積回路装置及びそれの製造方法
JP2006086545A (ja) * 2005-11-28 2006-03-30 Sony Corp 半導体装置
JP2006157062A (ja) * 2006-03-10 2006-06-15 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2008294123A (ja) * 2007-05-23 2008-12-04 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US8034708B2 (en) * 2007-12-21 2011-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs

Also Published As

Publication number Publication date
KR19980087543A (ko) 1998-12-05
US6633082B1 (en) 2003-10-14
KR100311755B1 (ko) 2002-02-19
CN1203450A (zh) 1998-12-30

Similar Documents

Publication Publication Date Title
KR0169283B1 (ko) 반도체장치 및 그 제조방법
JPH10335458A (ja) 半導体装置及びその製造方法
JP4948715B2 (ja) 半導体ウエハ装置およびその製造方法
US5652182A (en) Disposable posts for self-aligned non-enclosed contacts
US5861345A (en) In-situ pre-PECVD oxide deposition process for treating SOG
JP2003332418A (ja) 半導体装置及びその製造方法
EP0534631B1 (en) Method of forming vias structure obtained
JP3193335B2 (ja) 半導体装置の製造方法
US5861673A (en) Method for forming vias in multi-level integrated circuits, for use with multi-level metallizations
KR100389034B1 (ko) 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치
US5502006A (en) Method for forming electrical contacts in a semiconductor device
US5830804A (en) Encapsulated dielectric and method of fabrication
JP3123450B2 (ja) 半導体装置およびその製造方法
CN112435983A (zh) 金属内连线结构及其制作方法
JP4159824B2 (ja) 半導体装置及びその製造方法
JP3097839B2 (ja) 半導体装置およびその製造方法
JP4232215B2 (ja) 半導体装置の製造方法
KR100315455B1 (ko) 반도체 소자 및 그 제조 방법
JP2003203975A (ja) 半導体素子の金属配線形成方法
KR0165379B1 (ko) 반도체 장치의 층간접속방법
KR100355864B1 (ko) 반도체 소자의 제조 방법
KR100483838B1 (ko) 금속배선의 듀얼 다마신 방법
KR100512051B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100593210B1 (ko) 반도체 소자의 컨택 홀형성방법
KR100415988B1 (ko) 반도체 장치의 비아홀 형성 방법