JP2005227529A - アクティブマトリクス型半導体装置 - Google Patents

Abstract

【課題】 アレイ基板に電源回路を配置した半導体装置に関し、電源配線による面積増加を抑え、小型化を実現する。
【解決手段】 本発明の特徴は、電源回路５が電源電圧入力端子６ａと信号線駆動回路３とに隣接して配置されていることである。電源回路５と電源電圧入力端子６ａとの間の電源配線８及び電源回路５と信号線駆動回路３の間の電源配線９には、非常に多くの電流が流れる。そこで、電源回路５を電源電圧入力端子６ａと信号線駆動回路３とに隣接して配置することにより、これらの間の電源配線８，９を短くする。すると、その長さと幅との積に比例する配線抵抗が小さくなるので、電源配線８，９を細くしても許容される。したがって、電源配線８，９を短くかつ細くすることができるので、配線面積を低減できる。
【選択図】 図１

Description

本発明は、スイッチ素子をマトリクス状に多数配列したアクティブマトリクス型半導体装置に関する。

スイッチ素子として薄膜トランジスタ（以下「ＴＦＴ」という。）をマトリクス状に多数配列したアクティブマトリクス型半導体装置は、小型かつ低電力で信頼性の高い装置を実現できるため、広く利用されている。例えば、アクティブマトリクス型半導体装置は、液晶やＥＬ材料を用いた表示装置やフォトダイオードなど受光素子を備えたセンサー装置に用いられ、薄型かつ軽量などの特性を持つことから、携帯型情報端末機器（以下「携帯機器」という。）などの入出力部として広く活用されている。近年では、ＴＦＴをマトリクス状に多数配列するアレイ基板上に、走査線駆動回路や信号線駆動回路などの周辺回路を同じＴＦＴで形成する技術の開発が盛んである。このようにアレイ基板に周辺回路を集積化することにより、表示部又は感受部としてのアクティブマトリクス領域の有効面積を広げることができ、また周辺回路に要していたコストを削減することができる。

携帯機器の場合、外部より入力される外部電源電圧は一般に電池などの低い電圧に限られる。しかしながら、液晶などの表示素子やフォトダイオードなどの受光素子を駆動する電圧は、必ずしも外部電源電圧とは一致せず、一般に高い電圧が必要となる。また、ＴＦＴを選択状態又は非選択状態にするためには、走査線駆動回路より更に高い電圧で駆動する必要がある。そのため、携帯機器では、電池などの外部電源電圧を昇圧する電源回路が必須となる。昇圧回路としては、小型かつ低消費電力の特徴を持つ、コンデンサ及びスイッチで構成されるチャージポンプ回路が多用される。

下記特許文献１，２では、チャージポンプ昇圧回路を周辺回路と同様にアレイ基板上に形成する技術が開示されている。アレイ基板上に形成された電源回路の機能は、アレイ基板の外に配置される外部ＩＣから電圧を入力して、アクティブマトリクス領域及び周辺回路へ供給する電源電圧を生成することである。一般に、アクティブマトリクス領域に供給する電源電圧は、論理回路などが駆動する電源電圧に対して高電位、又は極性の反転した負電位である場合が多い。そのため外部ＩＣが直接周辺回路に電源電圧を供給する場合には、外部ＩＣの製造に論理回路用とは別の高耐圧のトランジスタ製造工程が必要となる。よって、電源回路をアレイ基板上に形成する効果は、外部ＩＣにおける電源回路の構成及び製造工程の簡略化をもたらすので、コストの低減につながる。

特開２００２−１７５０２７号公報 特開２００１−３４３９４５号公報

解決しようとする第１の問題点は、従来のアレイ基板上に配置した電源回路では電源配線に要するレイアウト面積が大きくなる点である。そのため、アレイ基板の中でアクティブマトリクス領域以外の占める面積が増えることにより、小型の装置が実現できない。この問題が生じる理由は、電源電圧入力端子を含む接続端子群と電源回路との距離が長いので、配線抵抗を下げるために配線幅を広げる必要があるからである。

第２の問題点は、消費電力の高い信号線駆動回路に安定した電圧を供給することができない点である。その理由は、電源回路と信号線駆動回路との距離が離れていることにより、それらの間の配線抵抗が大きいので、供給電流の変化によって電圧降下が変動するためである。

そこで、本発明の目的は、アレイ基板に電源回路を配置したアクティブマトリクス型半導体装置（以下、単に「半導体装置」という。）に関し、電源配線による面積増加を抑え、小型化を実現することにある。

本発明に係る半導体装置（請求項１）は、アクティブマトリクス領域と、走査線駆動回路及び信号線駆動回路と、接続端子群と、電源回路とが、同一基板上に形成されたものである。アクティブマトリクス領域は、複数の信号線と複数の走査線とがマトリクス状に配列され、これらの信号線と走査線との各交点に当該信号線と走査線とを介して制御されるスイッチ素子が配置され、これらのスイッチ素子に負荷が接続されたものである。走査線駆動回路は走査線を駆動し、信号線駆動回路は信号線を駆動する。接続端子群は、外部との電気的な接続に用いられる。電源回路は、接続端子群の中の電源電圧入力端子から電源電圧を入力して所定の出力電圧に変換し、これを少なくとも信号線駆動回路に供給する。そして、本発明の特徴は、電源回路が電源電圧入力端子と信号線駆動回路とに隣接して配置されたことである。

電源回路と電源電圧入力端子との間の電源配線及び電源回路と信号線駆動回路の間の電源配線には、非常に多くの電流が流れる。そこで、電源回路を電源電圧入力端子と信号線駆動回路とに隣接して配置することにより、これらの間の電源配線を短くする。すると、その長さと幅との積に比例する配線抵抗が小さくなるので、電源配線を細くしても許容される。したがって、これらの電源配線を短くかつ細くすることができるので、配線面積を低減できる。

請求項２記載の半導体装置は、請求項１記載の半導体装置において、電源回路が走査線駆動回路にも隣接して配置されたものである。

電源回路を走査線駆動回路にも隣接して配置することにより、これらの間の電源配線も短くかつ細くすることができるので、配線面積をより低減できる。

請求項３記載の半導体装置は、請求項１又は２記載の半導体装置において、アクティブマトリクス領域が四辺形であり、この四辺形の一辺に対向して信号線駆動回路が配置され、一辺に隣接する四辺形の他辺に対向して走査線駆動回路が配置され、一辺と他辺とによって挟まれた四辺形の隅に対向して電源回路が配置されたものである。

このとき、電源回路は信号線駆動回路と走査線駆動回路との両方に隣接する。また、信号線駆動回路や走査線駆動回路が配置されていない領域に、電源回路を配置することにより、基板の大きさを大きくする必要がない。なお、四辺形は四角形と言うこともできる。

請求項４記載の半導体装置は、請求項１記載の半導体装置において、アクティブマトリクス領域が四辺形であり、この四辺形の一辺に対向して信号線駆動回路が配置され、一辺に隣接する四辺形の二つの他辺の一方に対向して走査線駆動回路が配置され、一辺と前記他辺の他方とによって挟まれた四辺形の隅に対向して電源回路が配置されたものである。

このとき、電源回路は信号線駆動回路のみに隣接する。消費電力は信号線駆動回路の方が走査線駆動回路よりも大きい。そのため、電源回路を信号線駆動回路のみに隣接させても、一定の効果が得られる。

請求項５記載の半導体装置は、請求項１〜４記載の半導体装置において、電源回路は出力電圧を安定化する電圧安定化回路を含む、というものである。

信号線駆動回路に隣接した電圧安定化回路から信号線駆動回路に電源電圧を供給することにより、配線抵抗が小さくなるので、供給電流の変動に対して安定した電圧を供給することができる。

請求項６記載の半導体装置は、請求項１〜５記載の半導体装置において、電源回路は、電源電圧を昇圧して出力電圧に変換する昇圧回路と、昇圧回路を駆動する駆動回路とを含む、というものである。

昇圧回路を駆動する駆動回路を設けることにより、昇圧回路での電力損失が減少し電力供給能力が上がるので、昇圧回路の面積を低減することができる。換言すると、駆動回路を設けることで、昇圧回路での電力損失が減り、電力供給能力も上がるため、昇圧回路を構成するスイッチの占める面積を低減した、小面積の電源回路を構成できる。なお、昇圧回路は例えばチャージポンプ回路、駆動回路は例えばレベルシフト回路である。

請求項７記載の半導体装置は、請求項６記載の半導体装置において、昇圧回路はゲート長方向に一列に配置され複数のＴＦＴを含み、これらのＴＦＴの隣接するもの同士はソース電極又はドレイン電極を互いに共有する、というものである。

隣接するＴＦＴ同士がソース電極又はドレイン電極を互いに共有することから、昇圧回路全体が狭幅化及び少面積化される。

請求項８記載の半導体装置は、請求項１〜７記載の半導体装置において、負荷が表示素子である、というものである。請求項９記載の半導体装置は、請求項１〜７記載の半導体装置において、負荷が検出素子である、というものである。

電源配線の面積が小さいので、表示部面積の割合の高い表示装置、又はセンサー部面積の割合の高いセンサー装置が実現できる。なお、表示素子は例えば液晶、ＥＬ、ＬＥＤなどであり、検出素子は例えば光検出素子、温度検出素子、圧力検出素子などである。

請求項１０記載の半導体装置は、請求項１〜９記載の半導体装置において、スイッチ素子がＴＦＴである、というものである。

スイッチ素子がＴＦＴであれば、同一基板上の他の回路を構成するＴＦＴと同じプロセスで製造できる。なお、スイッチ素子は、ＴＦＤやＭＩＭとしてもよい。

本発明に係る半導体装置によれば、電源電圧入力端子と信号線駆動回路とに隣接して電源回路を配置したことにより、これらの間の電源配線を短くかつ細くすることができるので、配線面積を低減できる。したがって、配線面積が低減する分、基板を縮小して小型化することができ、又は基板の大きさをそのままにして他の回路を基板上に作成することにより高集積化することもできる。また、本発明は、請求項ごとに「課題を解決するための手段」で述べた効果を奏する。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

図１は本発明に係る半導体装置の第一実施形態を示す回路図である。以下、この図面に基づき説明する。

本実施形態の半導体装置は、同一の基板１上に、アクティブマトリクス領域２、信号線駆動回路３、走査線駆動回路４、電源回路５及び接続端子群６が形成されたものである。アクティブマトリクス領域２は、複数の信号線２１と複数の走査線２２とがマトリクス状に配列され、これらの信号線２１と走査線２２との各交点に信号線２１と走査線２２とを介して制御される画素トランジスタ２３が配置され、これらの画素トランジスタ２３に画素素子２４が接続されたものである。信号線駆動回路３は信号線２１を駆動し、走査線駆動回路４は走査線２２を駆動する。電源回路５は、接続端子群６の中の電源電圧入力端子６ａから電源電圧ＶＤＤを入力して所定の電圧に変換し、これを信号線駆動回路３及び走査線駆動回路４に供給する。本実施形態の特徴は、電源回路５が電源電圧入力端子６ａと信号線駆動回路３とに隣接して配置されていることである。また、アクティブマトリクス領域２が四辺形であり、この四辺形の一辺に対向して信号線駆動回路３が配置され、一辺に隣接する四辺形の他辺に対向して走査線駆動回路４が配置され、一辺と他辺とによって挟まれた四辺形の隅に対向して電源回路５が配置されている。

電源回路５と電源電圧入力端子６ａとの間の電源配線８及び電源回路５と信号線駆動回路３の間の電源配線９には、非常に多くの電流が流れる。そこで、電源回路５を電源電圧入力端子６ａと信号線駆動回路３とに隣接して配置することにより、これらの間の電源配線８，９を短くする。すると、その長さと幅との積に比例する配線抵抗が小さくなるので、電源配線８，９を細くしても許容される。したがって、電源配線８，９を短くかつ細くすることができるので、配線面積を低減できる。

また、電源回路５は、走査線駆動回路１０にも隣接して配置されている。そのため、これらの間の電源配線１０も短くかつ細くすることができるので、配線面積をより低減できる。

次に、更に詳しく説明する。

ガラス基板など絶縁体の基板１の上に形成されるアクティブマトリクス領域２は、互いにマトリクス状に配置された信号線２１及び走査線２２と、信号線２１と走査線２２との交点に配置された画素トランジスタ２３と、画素トランジスタ２３に接続された画素素子２４とで構成される。なお、信号線２１、走査線２２、画素トランジスタ２３及び画素素子２４は、極めて数が多いので図面では便宜上それぞれ一つのみ示す。ここで、画素素子２４は、表示装置の場合は液晶などであり、センサー装置の場合はフォトダイオードなどであり、これに画素の電圧を保持する画素容量などが含まれる。信号線２１は信号線駆動回路３に接続され、走査線２２は走査線駆動回路４に接続されている。電源回路５には、電源電圧入力端子６及び電源配線８を介して、電源電圧ＶＤＤが入力される。このとき、電源回路５と電源電圧入力端子６ａとは、互いに隣接した位置に配置される。電源回路５によって生成された電圧は、電源配線９及び電源配線１０を介して、信号線駆動回路３及び走査線駆動回路４にそれぞれ供給される。ここで、電源配線９及び電源配線１０は、それぞれ複数種類又は複数本であっても構わない。

本実施形態の特徴は、電源電圧入力端子６ａに電源回路５が隣接していること、及び、アクティブマトリクス領域２の四辺のうち信号線駆動回路３が配置されている辺に電源回路５が配置されていることである。これにより、電源配線８の面積を低減することができる。電源回路５が他の回路に供給する電力は電源配線８を通して入力されるため、電源配線８は他の電源配線よりも多くの電流が流れる。そのため、電源配線８は、配線抵抗を下げる必要がある。本実施形態では、電源電圧入力端子６ａと電源回路５とが隣接していることにより、細く短い配線でも低抵抗にすることができる。一方、従来技術のように電源回路が電源電圧入力端子と離れていると、配線長が伸び、かつ低抵抗にするために配線幅を広げるので、結果として配線面積（配線長×配線幅）が増加するという欠点が生じる。

図２は、本発明に係る半導体装置の第二実施形態を示す回路図である。以下、この図面に基づき説明する。ただし、図１と同じ部分は同じ符号を付すことにより説明を省略する。

本実施形態の半導体装置は、第一実施形態と同様の特徴を持っている。ただし、電源回路５は、電源電圧入力端子６ａや信号線駆動回路３とは隣接して配置されているが、走査線駆動回路４とは電源配線１０ａを介して離れた位置に配置されている。電源配線の低抵抗化は電流供給時の電圧降下を回避するためであり、供給電流の多い配線、すなわち消費電力の大きな回路に接続した配線ほど低抵抗化する必要がある。信号線駆動回路３は、外部より入力されたディジタルデータを画素素子２４に印加するアナログ電圧に変換するディジタル・アナログ変換器や、画素素子２４が保持するアナログ電圧を読み出してディジタルデータに変換して基板１の外部へ出力するアナログ・ディジタル変換器が含まれるため、その消費電力も高くなる。一方、走査線駆動回路４は、画素トランジスタ２３をオン・オフさせるために画素トランジスタ２３のゲート端子につながった走査線２２の電位を上げ下げするだけであるので、消費電力も少ない。よって、配線面積の低減の観点から、電源回路５は走査線駆動回路４よりも信号線駆動回路３に隣接させた方がより効果的である。

図３は、本発明に係る半導体装置の第三実施形態を示す回路図である。以下、この図面に基づき説明する。ただし、図１と同じ部分は同じ符号を付すことにより説明を省略する。

本実施形態における第一実施形態との違いは、電源電圧ＶＤＤをより高い電圧に変換する昇圧回路５１と安定した電圧を供給する電圧安定化回路５２とを、電源回路５ａが含んでいる点である。信号線駆動回路３は、特に消費電力が大きく、かつその電力が変動する不安定な負荷である。そのため、昇圧回路５１で生成された電圧を、安定化回路５２を通した上で信号線駆動回路３に印加することにより、負荷変動に対して一定の電圧を得ている。本実施形態とは異なり、安定化回路５２を含んだ電源回路５ａを信号線駆動回路３から離して配置すると、これらの間の電源配線９が伸びてその抵抗が高くなるので、電圧供給時に顕著な電圧降下が生じて、安定な電圧を供給できなくなる。そこで、本実施形態のように、電圧安定化回路５２を含んだ電源回路５ａを信号線駆動回路３に隣接させることにより、電源配線面積を増加させることなく、安定な電圧を供給することができる。

図４は、第三実施形態における電圧安定化回路の一例を示す回路図である。以下、この図面に基づき説明する。

電圧安定化回路５２は、差動増幅用のトランジスタ８１〜８７及び分圧用の抵抗器８８，８９からなる一般的な差動増幅回路であり、昇圧電圧Ｖ１（変動）と基準電圧Ｖｒｅｆ（固定）との差を一定にした安定化電圧ＶＲ１を出力する。

図５は、本発明に係る半導体装置の第四実施形態を示す回路図である。以下、この図面に基づき説明する。ただし、図１と同じ部分は同じ符号を付すことにより説明を省略する。

第一実施形態との違いは、電源電圧ＶＤＤをより高い電圧に変換する昇圧回路５１と昇圧回路５１を駆動するレベルシフト回路５３とを、電源回路５ｂが含んでいる点である。レベルシフト回路５３は、昇圧回路５１を構成するスイッチのオン・オフを制御するための、振幅の大きな信号を生成する。

図６［１］は図５における昇圧回路としてのチャージポンプ回路の原理を示す回路図であり、図６［２］は図６［１］のチャージポンプ回路の具体例を示す回路図であり、図７［１］は従来技術におけるチャージポンプ回路を示す回路図であり、図７［２］は本実施形態と従来技術とのチャージポンプ回路の性能を示すグラフである。図８は図５におけるレベルシフト回路の一例を示し、図８［１］は入出力信号を示す波形図であり、図８［２］は構成を示す回路図である。以下、図５乃至図８に基づき説明する。

図６［１］に示すチャージポンプ回路５１ａは、スイッチ５８〜６１、昇圧用のコンデンサ６２及び電圧保持用のコンデンサ６３からなり、入力した電源電圧ＶＤＤを二倍の昇圧電圧Ｖ１に変換するものである。チャージポンプ回路５１ａの動作を説明する。まず、スイッチ５８，５９を閉かつスイッチ６０，６１を開にして、コンデンサ６２に電源電圧ＶＤＤを印加する。続いて、スイッチ５８，５９を開かつスイッチ６０，６１を閉にして、コンデンサ６２に更に電源電圧ＶＤＤを印加する。これにより、コンデンサ６２の充電電圧が２ＶＤＤになるので、電源電圧ＶＤＤの二倍の昇圧電圧Ｖ１が得られる。次に、チャージポンプ回路５１ａを具現化した二例について説明する。

図７［１］に示すチャージポンプ回路５１ｃは、前述の特許文献２に開示されたものであり、ＴＦＴ５８ｃ〜６１ｃ、昇圧用のコンデンサ６２ｃ及び電圧保持用のコンデンサ６３ｃからなり、入力した電源電圧ＶＤＤを約二倍の昇圧電圧Ｖ１’に変換するものである。チャージポンプ回路５１ｃでは、ＴＦＴ５８ｃ，６１ｃのゲートとソースとを接続したダイオード接続を採用している。これにより、クッロック信号ＣＬＫだけで動作するので、特別なゲート信号が不要であり、ゲート信号を生成する回路も必要ない。しかしながら、ダイオード接続されたＴＦＴ５８ｃ，６１ｃは、ゲートに印加されるしきい値電圧がドレイン−ソース間電圧に含まれるので、オン抵抗がその分高くなる。そのため、チャージポンプ回路５１ｃでコンデンサ６２ｃ，６３ｃに充電される電圧は、ＴＦＴ５８ｃ，６１ｃのしきい値電圧分だけそれぞれ低下する。ＴＦＴのしきい値電圧は１Ｖ以上と高いため、電圧低下とそれによる効率の低下は無視できない。更に、ダイオード接続されたＴＦＴ５８ｃ，６１ｃは、オン抵抗が高いため、高負荷時の内部電圧低下が激しい。すなわち、コンデンサ６２ｃ，６３ｃに電荷を充電し負荷に電流を供給するとき、ＴＦＴ５８ｃ，６１ｃに流れる電流が多くなるとＴＦＴ５８ｃ，６１ｃのドレイン・ソース電極間の電圧降下が大きく生じるため、十分な昇圧電圧Ｖ１’を供給できなくなる。

これに対し、図６［２］に示すチャージポンプ回路５１ｂは、本実施形態で用いられるものであり、ＴＦＴ５８ｂ〜６１ｂ、昇圧用のコンデンサ６２ｂ及び電圧保持用のコンデンサ６３ｂからなり、入力した電源電圧ＶＤＤを二倍の昇圧電圧Ｖ１に変換するものである。チャージポンプ回路５１ｂでは、図８［２］に示すレベルシフト回路５３を用いてＴＦＴ５８ｂ〜６１ｂにゲート信号Ａ，Ｂを与えることにより、ＴＦＴ５８ｂ〜６１ｂをオン・オフさせる。これにより、ＴＦＴ５８ｂ〜６１ｂは、ダイオード接続をしなくてもよいので、しきい値電圧分の電圧低下もなく、オン抵抗も低くすることができる。

図８［２］に示すレベルシフト回路５３は、ＴＦＴ３０〜３３及びインバータ３４〜４０からなり、入力したクロック信号ＣＬＫ（電源電圧ＶＤＤ）をゲート信号Ａ，Ｂ（昇圧電圧Ｖ１）に変換するものである。ゲート信号Ａ，Ｂとしては、チャージポンプ回路５１ｂで生成した昇圧電圧Ｖ１のうち最も高い電圧及び最も低い電圧を、それぞれ高電位レベル及び低電位レベルとする信号であればよい。すなわち、チャージポンプ回路５１ｂが生成した昇圧電圧Ｖ１を電源電圧として用い、低振幅のクロック信号ＣＬＫを入力信号として用いるレベルシフト回路５３によって、高振幅のゲート信号Ａ，Ｂを生成することができる。クロック信号ＣＬＫは、外部より供給されるか、又は基板１の上に配置されたクロック生成回路（図示せず）によって供給される。

チャージポンプ回路５１ｂを駆動するためのレベルシフト回路５３を電源回路５に含む場合、回路の追加による回路面積の増加が懸念される。図８［２］に示したレベルシフト回路５３の面積のうち大部分は、出力段のバッファとして機能するインバータ３５〜４０が占めている。最終段にあるインバータ３９，４０を構成するＴＦＴ（図示せず）はチャージポンプ回路５１ｂの大きなＴＦＴ５８ｂ〜６１ｂを駆動するため、全ＴＦＴ５８ｂ〜６１ｂの面積の１／１０〜１／３程度が必要である。更にその前段にあるインバータ３７，３８はその１／１０〜１／３程度の大きさのＴＦＴで構成する必要がある。レベルシフト回路５３を構成する数十（μｍ）^２のＴＦＴからチャージポンプ回路５１ｂを構成する数千（μｍ）^２のＴＦＴを駆動するまで、上記の比率でインバータを大きくしていくと、３〜６段のインバータが必要となる。

ここではバッファの全面積を定式的に求めるために、最終段から比率（１／３）倍に極限まで縮小していくバッファの面積を合計してみる。バッファの占める全面積は、チャージポンプ回路のＴＦＴが占める面積をＳとすると、
Ｓ・Σ_n=1 ^∞（１／３）^ｎ ＝ Ｓ／２
で表される。よってチャージポンプ回路とレベルシフト回路の合計の面積は（１＋１／２）・Ｓであり、チャージポンプ回路のみに比べて１．５倍程度に大きくなる。

同じ面積サイズのＴＦＴを、ダイオード接続で使用した場合（図７［１］、以下「ダイオード型」という。）と、ゲート信号を与えたスイッチとして使用した場合（図６［２］、以下「スイッチ型」という。）との性能を比べる。ここで外部より供給される振幅ＶＤＤのクロック信号ＣＬＫには昇圧用のコンデンサ６２ｃを充電するほどの駆動能力がないため、ダイオード型の場合にはクロックバッファを基板１の上に追加する必要がある。そのためＴＦＴの数はともに４個となる。

充電の際の昇圧用のコンデンサの端子の電位Ｖｃと、そのときＴＦＴのドレイン−ソース端子間に流れる電流Ｉｄｄとの関係を、図７［２］に示す。電流Ｉｄｄは、ダイオード型の場合をＩｄｄ２とし、スイッチ型の場合をＩｄｄ１とする。充電が進んでＶｃの電位がＶＤＤまで増加していく過程で、充電するために流れるＩｄｄは減少していくが、常にスイッチ型の方がダイオード型よりも大きいことがわかる。これはスイッチ型の方が負荷に電流を供給した場合の電圧降下が小さいことを表している。電流ＩｄｄはＴＦＴのチャネル幅に比例して増えるから、より大きな面積のＴＦＴを用いれば、ダイオード型でもスイッチ型と同じ電流を得ることができる。そこでダイオード型のＴＦＴをｍ倍することによる電流の増加と面積の増加を調べる。

図７［１］のチャージポンプ回路５１ｃにおいてダイオード接続で使用していて、ｍ倍の大きさが必要なＴＦＴ５８ｃ，６１ｃは全体の半分であるので、ダイオード接続のＴＦＴ５８ｃ，６１ｃの面積は（（１＋ｍ）／２）Ｓである。図６［２］のスイッチ型のチャージポンプ回路５１ｂのＴＦＴ面積は、４つのスイッチＴＦＴ５８ｂ〜６１ｂの面積Ｓにレベルシフト回路５３の面積を加えて（３／２）Ｓとなる。よってスイッチ型の面積が小さくなる条件は
（（１＋ｍ）／２）Ｓ） ＞ （３／２）Ｓ
より、ｍ＞２となる。

面積が等しいｍ＝２の場合での電流能力を、スイッチ型とダイオード型で比較する。図７［２］に示すとおり、昇圧容量への充電が３３％以下（Ｖｃ／ＶＤＤ＜０．３３）では、ダイオード型の方が多くの電流が流れる。しかしながらこれ以上の充電電圧の時は、電流は急激に低下し、スイッチ型の性能が良くなる。充電電圧が３０％程度であると、昇圧される電圧は１．３ＶＤＤ以下と低くなってしまい、十分な昇圧動作が見込めなくなる。

図９は、本発明に係る半導体装置の第五実施形態を示す部分平面図である。以下、この図面に基づき説明する。ただし、図６と同じ部分は同じ符号を付すことにより説明を省略する。

本実施形態では、チャージポンプ回路５１ｂのレイアウトに特徴がある。その特徴は、複数のＴＦＴ５８ｂ〜６１ｂがゲート長方向に配置され、隣接するＴＦＴ５８ｂ〜６１ｂがソース電極又はドレイン電極を互いに共有している点である。チャージポンプ回路５１ｂは、電極層４１ａ〜４１ｅ、半導体層４２ａ〜４２ｄ、絶縁体層４３ａ，４３ｂ、図示しないゲート電極等からなる。そして、半導体層４２ａ上に電極層４１ａ，４１ｂが形成され、半導体層４２ｂ上に電極層４１ｂ，４１ｃが形成され、半導体層４２ｃ上に電極層４１ｃ，４１ｄが形成され、半導体層４２ｄ上に電極層４１ｄ，４１ｅが形成されている。絶縁体層４３ａは電極層４１ａ，４１ｅによって挟持され（電極層４１ｅのみ図示）、絶縁体層４３ｂは電極層４１ｂ，４１ｄによって挟持されている（電極層４１ｄのみ図示）。また、電極層４１ａは、グランド電圧ＶＳＳが印加され、ＴＦＴ５９ｂのソース電極とコンデンサ６３ｂの低電位側電極となっている。電極層４１ｂは、ＴＦＴ６０ｂのソース電極とＴＦＴ５９ｂのドレイン電極とコンデンサ６２ｂの低電位側電極となっている。電極層４１ｃは、電源電圧ＶＤＤが印加され、ＴＦＴ５８ｂのドレイン電極とＴＦＴ６０ｂのドレイン電極となっている。電極層４１ｄは、ＴＦＴ５８ｂのソース電極とＴＦＴ６１ｂのドレイン電極とコンデンサ６２ｂの高電位側電極となっている。電極層４１ｅは、昇圧電圧Ｖ１が印加され、ＴＦＴ６１ｂのソース電極とコンデンサ６３ｂの高電位側電極となっている。ここでは、コンデンサ６２ｂ，６３ｂは、ＴＦＴ５８ｂ〜６１ｂと同様に基板上に形成するように示しているが、基板の外に配置した上で外部接続パッド４４ａ〜４４ｃを介してＴＦＴ５８ｂ〜６１ｂに接続してもよい。なお、半導体層４２ａ〜４２ｄは、全体で一つになっていてもよいし、個々に分割されていてもよい。

次に、本発明の実施例１を、図面を参照して説明する。本実施例の半導体装置は、ガラスなどの基板上に形成された表示装置の例である。

図１０は、本発明に係る半導体装置の実施例１を示す回路図である。図１１は、図１０における電源回路を示すブロック図である。以下、これらの図面に基づき説明する。

基板１００の上には、液晶などの表示部１０１、信号線駆動回路１０２、走査線駆動回路１０３、それらが使用する電源電圧を生成する電源回路１０４、基板外部からの信号や電源電圧を基板１００上の回路に送るための信号配線（符号省略）及び電源配線８ａ，９ａ，１０ｂ，１１、電源電圧入力用の接続端子１０５等が形成されている。電源回路１０４は、電源配線８ａが短くなるように接続端子１０５に隣接されて配置される。また、電源回路１０４が生成した出力電圧を信号線駆動回路１０２に供給するための電源配線９ａも短くなるように、電源回路１０４は信号線駆動回路１０２に隣接して配置される。これにより、低抵抗が必要な電源配線８ａ，９ａの配線面積が低減されるので、基板１００上の表示装置全体の面積を低減することができる。

また、基板１００は、ＦＰＣ１０６を介して外部基板１０７に接続されている。外部基板１０７にはコントローラ１０８が設けられている。

表示部１０１は、マトリクス状に配列された信号線１２０及び走査線１２１、信号線１２０及び走査線１２１の交差部に配置された画素ＴＦＴ１２２、保持容量１２３、液晶１２４等で構成される。これらの構成要素は、便宜上各一つのみ図示するが、実際は多数である。

走査線駆動回路１０３は、図示しないシフトレジスタ及びバッファ回路により構成され、垂直転送クロック（図示せず）に同期して垂直選択パルスを順次発生して垂直走査を行う。垂直走査のタイミングで走査線１２１に与える電位の高低を制御することによって、画素ＴＦＴ１２２を選択又は非選択の状態にすることができる。

信号線駆動回路１０２は、図示しないシフトレジスタ、ラッチ回路及びディジタル−アナログコンバータ（以下「ＤＡＣ」という。）などで構成される。信号線駆動回路１０２に入力されたビデオ信号は、ラッチ回路により保持される。また、信号線駆動回路１０２は、水平転送クロック（図示せず）に同期して水平選択パルスを順次発生して水平走査を行う。ラッチされたビデオ信号をアナログ電圧に変換した電位は、水平走査のタイミングで信号線１２０にサンプリングされる。この電位は選択された画素ＴＦＴ１２２を介して、液晶１２４及び保持容量１２３に印加される。この電圧と共通電圧端子１２５の電圧との差に応じて、液晶１２４の透過率が変化して階調が表現される。

信号線駆動回路１０２の電源電圧は、液晶に印加するデータ電圧以上の電圧が必要であり、一般にはバッテリなどの外部電源から供給される電圧よりも高い。更に信号線駆動回路１０２の消費電力は、表示している画像に依存して変動するため、電源回路１０４から見た場合、負荷変動の大きな電源電圧となる。

そのため、安定した電圧を信号線駆動回路１０２に供給するためには、外部入力した電源電圧ＶＤＤの電位を昇圧回路５１ｄで昇圧した後、これを電圧安定化回路５２ａを介して出力することが必要となる。

走査線駆動回路１０３の電源電圧は、少なくとも二つ必要である。それは、画素ＴＦＴ１２２を選択するための高電圧と、画素ＴＦＴ１２２を非選択とするための低電圧とである。高電圧は、少なくとも画素ＴＦＴ１２２のしきい値電圧分以上、データ電圧よりも高い必要がある。また、一般に低電圧には負電源が用いられることが多い。それは、液晶の劣化を防ぐように一定周期毎に液晶に印加する電圧の極性を反転させるため、画素容量１２３の画素ＴＦＴ１２２側端子又は信号線１２０が負電位になった場合においても、確実に画素ＴＦＴ１２２を非選択にするためである。

電源回路１０４は、信号線駆動回路１０２及び走査線駆動回路１０３に電源電圧を供給する。電源回路１０４は、外部のコントローラ１０８から接続端子１０５及び電源配線８ａを通して入力された電源電圧ＶＤＤを、昇圧回路５１ｄで正及び負の高圧電圧に変換する。電源電圧ＶＤＤ７を二倍に昇圧した昇圧電圧Ｖ１は、電圧安定化回路５２によって負荷変動に対して安定な安定電圧ＶＲ１に変換され、電源配線９ａを通して信号線駆動回路１０２に供給される。電源電圧ＶＤＤを三倍に昇圧した三倍昇圧電圧Ｖ２は、電源配線１０ｂを通して走査線駆動回路１０３に供給され、画素ＴＦＴ１２２の選択電圧として用いられる。また、電源電圧ＶＤＤをマイナス二倍に反転昇圧した反転昇圧電圧Ｖ３は、電源配線１１を通して走査線駆動回路１０３に供給され、画素ＴＦＴ１２２の非選択電圧として用いられる。

図１２は図１１における昇圧回路を示す回路図であり、図１２［１］は第一の回路、図１２［２］は第二の回路、図１２［３］は第三の回路である。以下、図１１及び図１２に基づき説明する。

昇圧回路５１ｄは、図１２に示す三つの回路からなる。第一の回路は、図６［１］の構成と同じであり、スイッチ５８〜６１と昇圧容量６２と保持容量６３とで構成された二倍昇圧回路である。タイミングＡの時に、スイッチ５８，５９が導通し、昇圧容量６２に電源電圧ＶＤＤが保持される。続いて、タイミングＢの時に、スイッチ６０，６１が導通して、出力端子の電位が２×ＶＤＤに昇圧されて昇圧電圧Ｖ１となり、この昇圧電圧Ｖ１が保持容量６３に保持される。

第二の回路は、スイッチ６４〜６７と昇圧容量６８と保持容量６９とで構成され、三倍の昇圧電圧を生成する。タイミングＡの時、スイッチ６４，６５が導通し、昇圧容量６８に電源電圧ＶＤＤが保持される。続いて、タイミングＢの時、スイッチ６６，６７が導通して出力端子の電位が３×ＶＤＤに昇圧されて三倍昇圧電圧Ｖ２となり、この三倍昇圧電圧Ｖ２が保持容量６９に保持される。

第三の回路は、スイッチ７０〜７３と容量７４と保持容量７５で構成され、マイナス二倍の電圧を生成する。タイミングＡの時、スイッチ７０，７１が導通し、容量７４には昇圧電圧Ｖ１（２×ＶＤＤ）が保持される。続いて、タイミングＢの時、スイッチ７２，７３が導通して出力端子の電位は−２×ＶＤＤに反転されて反転昇圧電圧Ｖ３となり、この反転昇圧電圧Ｖ３が保持容量７５に保持される。

図１３は、図１２における昇圧回路を駆動するレベルシフト回路を示す回路図である。図１４は、図１３のレベルシフト回路の入出力信号を示す波形図である。以下、図１０乃至図１４に基づき説明する。

レベルシフト回路５３ａは、昇圧回路５１ｄの各スイッ５８，…を駆動するための信号Ａ，Ｂを生成し、電源回路１０４に含まれる。レベルシフト回路５３ａは、三倍昇圧電圧Ｖ２及び反転昇圧電圧Ｖ３を用いて、図１４に示すように低振幅のクロック信号ＣＬＫを高振幅の信号にレベル変換する。レベルシフト回路５３ａの構成及び動作は、図８に示したレベルシフト回路に準ずる。

次に、本発明の実施例２を、図面を参照して説明する。本実施例は、ガラスなど基板上に形成されたセンサー装置の例である。

図１５は、本発明に係る半導体装置の実施例２を示す回路図である。以下、この図面に基づき説明する。ただし、図１０と同じ部分は同じ符号を付すことにより説明を省略する。

基板１００上には、フォトダイオードなどの感受部１１０、信号線駆動回路１０２、走査線駆動回路１０３、それらが使用する電源電圧を生成する電源回路１０４、基板１００の外部からの信号や電源電圧を基板１００上の回路に送るための信号配線（符号省略）及び電源配線８ａ，９ａ，１０ｂ，１１、電源電圧を入力する接続端子１０５等が形成されている。電源回路１０４は、電源配線８ａが短くなるように接続端子１０５に隣接して配置される。また、電源回路１０４が生成した出力電圧を信号線駆動回路１０２に供給するための電源配線９ａも短くなるように、電源回路１０４は信号線駆動回路１０２に隣接して配置される。これにより、低抵抗が必要な電源配線８ａ，９ａの配線面積が低減されるので、基板１００上のセンサー装置全体の面積を低減することができる。

感受部１１０は、マトリクス状に配列された信号線１２０及び走査線１２１、信号線１２０及び走査線１２１の交差部に配置された画素ＴＦＴ１２２、保持容量１２３、フォトダイオード１２６等で構成される。これらの構成要素は、便宜上各一つのみ図示するが、実際は多数である。フォトダイオード１２６の一端は共有電圧端子１２７に接続され、この共通電圧端子１２７に正の電圧を印加してフォトダイオード１２６を逆バイアス状態とすると、光量に応じた電流が流れる。この電流は保持容量１２３に画素信号電荷として蓄えられる。

走査線駆動回路１０３は、図示しないシフトレジスタ及びバッファ回路により構成され、垂直転送クロック（図示せず）に同期して垂直選択パルスを順次発生して垂直走査を行う。垂直走査のタイミングで走査線１２１に与える電位の高低を制御することによって、画素ＴＦＴ１２２を選択又は非選択の状態にすることができる。

信号線駆動回路１０２は、図示しないシフトレジスタ、センスアンプ回路及びＡＤＣなどで構成される。信号線１２０は、走査線駆動回路１０３による垂直走査で順次選択された保持容量１２３の電荷によって、画像信号レベルに応じた電圧に充電される。そしてセンスアンプ回路で増幅された後、ＡＤＣによりディジタル信号に変換される。

センサー装置の電源回路１０４においても、信号線駆動回路１０２には、負荷電流の変動に対して安定な、電源電圧ＶＤＤの二倍程度の電圧を供給する。この電圧は、共通電圧端子１２７に印加することにより、フォトダイオード１２６を逆バイアス状態とするためにも使われる。走査線駆動回路１０３には、表示装置と同様な画素ＴＦＴ１２２の選択又は非選択のための電圧を供給する。

本発明の利用例として、アクティブマトリクス領域を有する装置、例えば液晶表示装置やＥＬ表示装置を組み込んだ携帯端末や携帯電話、また光学式二次元センサー装置を組み込んだポータブルな指紋読み取り装置がある。

本発明に係る半導体装置の第一実施形態を示す回路図である。 本発明に係る半導体装置の第二実施形態を示す回路図である。 本発明に係る半導体装置の第三実施形態を示す回路図である。 第三実施形態における電圧安定化回路の一例を示す回路図である。 本発明に係る半導体装置の第四実施形態を示す回路図である。 図６［１］は第四実施形態における昇圧回路としてのチャージポンプ回路の原理を示す回路図であり、図６［２］は図６［１］のチャージポンプ回路の具体例を示す回路図である。 図７［１］は従来技術におけるチャージポンプ回路を示す回路図であり、図７［２］は第四実施形態と従来技術とのチャージポンプ回路の性能を示すグラフである。 第四実施形態におけるレベルシフト回路の一例を示し、図８［１］は入出力信号を示す波形図であり、図８［２］は構成を示す回路図である。 本発明に係る半導体装置の第五実施形態を示す部分平面図である。 本発明に係る半導体装置の実施例１を示す回路図である。 実施例１における電源回路を示すブロック図である。 実施例１における昇圧回路を示す回路図であり、図１２［１］は第一の回路、図１２［２］は第二の回路、図１２［３］は第三の回路である。 実施例１における昇圧回路を駆動するレベルシフト回路を示す回路図である。 実施例１におけるレベルシフト回路の入出力信号を示す波形図である。 本発明に係る半導体装置の実施例２を示す回路図である。

符号の説明

１，１００ 基板
２ アクティブマトリクス領域
３，１０２ 信号線駆動回路
４，１０３ 走査線駆動回路
５，５ａ，５ｂ，１０４ 電源回路
６ 接続端子群
６ａ 電源電圧入力端子
８，８ａ，９，９ａ，１０，１０ａ，１０ｂ，１１ 電源配線
２１，１２０ 信号線
２２，１２１ 走査線
２３ 画素トランジスタ
２４ 画素素子
５１，５１ｄ 昇圧回路
５１ａ，５１ｂ チャージポンプ回路（昇圧回路）
５２ 電圧安定化回路
５３，５３ａ レベルシフト回路（駆動回路）
１０１ 表示部（アクティブマトリクス領域）
１０５ 接続端子（電源電圧入力端子）
１１０ 感受部（アクティブマトリクス領域）
１２２ 画素ＴＦＴ
１２３ 画素容量
１２４ 液晶
１２５，１２７ 共通電圧端子
１２６ フォトダイオード

Claims (10)

1. 複数の信号線と複数の走査線とがマトリクス状に配列され、これらの信号線と走査線との各交点に当該信号線と走査線とを介して制御されるスイッチ素子が配置され、これらのスイッチ素子に負荷が接続されたアクティブマトリクス領域と、
   前記走査線を駆動する走査線駆動回路及び前記信号線を駆動する信号線駆動回路と、
   外部との電気的な接続に用いられる接続端子群と、
   この接続端子群の中の電源電圧入力端子から電源電圧を入力して所定の出力電圧に変換し、この出力電圧を少なくとも前記信号線駆動回路に供給する電源回路と、
   を同一基板上に備えたアクティブマトリクス型半導体装置において、
   前記電源回路が前記電源電圧入力端子と前記信号線駆動回路とに隣接して配置された、
   ことを特徴とするアクティブマトリクス型半導体装置。
2. 前記電源回路が前記走査線駆動回路にも隣接して配置された、
   請求項１記載のアクティブマトリクス型半導体装置。
3. 前記アクティブマトリクス領域が四角形であり、この四角形の一辺に対向して前記信号線駆動回路が配置され、前記一辺に隣接する前記四角形の他辺に対向して前記走査線駆動回路が配置され、前記一辺と前記他辺とによって挟まれた前記四角形の隅に対向して前記電源回路が配置された、
   請求項１又は２記載のアクティブマトリクス型半導体装置。
4. 前記アクティブマトリクス領域が四辺形であり、この四辺形の一辺に対向して前記信号線駆動回路が配置され、前記一辺に隣接する前記四辺形の二つの他辺の一方に対向して前記走査線駆動回路が配置され、前記一辺と前記他辺の他方とによって挟まれた前記四辺形の隅に対向して前記電源回路が配置された、
   請求項１記載のアクティブマトリクス型半導体装置。
5. 前記電源回路は、前記出力電圧を安定化する電圧安定化回路を含む、
   請求項１乃至４のいずれかに記載のアクティブマトリクス型半導体装置。
6. 前記電源回路は、前記電源電圧を昇圧して前記出力電圧に変換する昇圧回路と、この昇圧回路を駆動する駆動回路とを含む、
   請求項１乃至５のいずれかに記載のアクティブマトリクス型半導体装置。
7. 前記昇圧回路は、ゲート長方向に一列に配置され複数の薄膜トランジスタを含み、
   これらの薄膜トランジスタの隣接するもの同士は、ソース電極又はドレイン電極を互いに共有する、
   請求項６記載のアクティブマトリクス型半導体装置。
8. 前記負荷が表示素子である、
   請求項１乃至７のいずれかに記載のアクティブマトリクス型半導体装置。
9. 前記負荷が検出素子である、
   請求項１乃至７のいずれかに記載のアクティブマトリクス型半導体装置。
10. 前記スイッチ素子が薄膜トランジスタである、
    請求項１乃至９のいずれかに記載のアクティブマトリクス型半導体装置。

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