JPS6313582A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、固体撮像装置に関するもので、例えば、光
電変換素子により形成される画素信号をＭＯＳＦＥＴ　
（絶縁ゲート形電界効果トランジスタ）を介して取り出
す方式の固体撮像装置に利用して有効な技術に関するも
のである。

〔従来の技術〕

従来より、フォトダイオードとスイッチＭＯＳＦＥＴと
の組み合わせからなる固体撮像装置が公知である。この
ような固体撮像装置に関しては、例えば特開昭５６−１
５２３８２号公報がある。

〔発明が解決しようとする問題点〕

上記のような固体撮像装置において、ランダム雑音の低
減化を図るためには、信号線における寄生容量を小ざく
することが考えられる。しかしながら、素子の微細化や
配線幅を細くすることには限界がある。

この発明の目的は、比較的簡単な構成により高品質の画
像信号を得ることのできる固体撮像装置を提供すること
にある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、光電変換素子とそれを選択するスイッチ紫芋
からなる画素セルがマトリックス配置されて構成される
画素アレイを、偽信号を吸収する所定のバイアス電圧が
供給されるウェル領域に形成し、上記画素アレイの信号
線を出力線に接続させるスイッチＭＯＳＦＥＴを、その
ウェル領域と上記スイッチＭＯＳＦＥＴを構成する半導
体領域間における接合容量を小さくさせるバックバイア
ス電圧が供給されるウェル領域に形成するものである。

〔作　用〕

上記した手段によれば、画素アレイにおける偽信号の影
響を低減しつつ、その信号線に接続されるスイッチＭＯ
ＳＦＥＴの寄生容量を減らすことによって低雑音化を図
ることができる。

〔実施例〕

第１図には、この発明が適用される固体撮像装置の一実
施例の要部回路図が示されている。同図では、３行、２
列分の回路が代表として例示的に示されている。同図の
各回路素子は、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリンコンのような１
個の半導体基板上において形成される。特に制限されな
いが、同図の各回路素子は、後述するようにＮ型半導体
基板上に形成されるＰ型のウェル領域に形成される。こ
のように各回路素子をＰ型ウェル領域内に形成する構成
は、α線の影響を低減させるとこができる。

１つの画素セルは、フォトダイオードＤ１と垂直走査線
にそのゲートが結合されたスイッチＭＯ３Ｆ　ＥＴＱ　
１と、水平走査線にそのゲートが結合されたスイッチＭ
ＯＳＦＥＴＱ２の直列回路から構成される。上記フォト
ダイオードＤ１及びスイッチＭＯＳＦＥＴＱＩ、Ｑ２か
らなる画素セルと同じ行（水平方向）に配置される他の
同様な画素セル（Ｄ２．Ｑ３．Ｑ４）等の出力ノードは
、同図において横方向に延長される仏間線Ｈ３Ｉに結合
される。他の行についても上記同様な画素セルが同様に
結合される。上記信号線Ｈ３Ｉ等には、それに対応した
垂直走査ｍＶ１が平行して配置される。この垂直走査Ｗ
ＡＶＩには、ぞれに対応した画素セルのスイッチＭＯＳ
ＦＥＴＱＩ、Ｑ３等が結合される。このことは、例示的
に示されている他の行の垂直走査線ｖ２及びｖ３におい
ても同様である。

水平走査線は、同図において縦方向に延長され、同じ列
に配置される画素セルのスイッチＭＯＳＦＥＴＱ２．Ｑ
６．及びＱＩＯのゲートは、共通の水平走査線Ｈ１に結
合される。他の列に配置される画素セルも上記同様に対
応する水平走査線Ｈ２等に結合される。以上の各回路素
子及び配線から画素アレイが構成される。

上記垂直走査線■１、ｖ２及びｖ３は、上記信号線Ｈ３
ＩないしＨ３３を縦（垂直）方向に延長される出力線Ｖ
Ｓに結合させる読み出し用のスイッチＭＯＳＦＥＴＱＩ
　３ないしＱ１５のゲートにも結合される。この出力線
ｖＳとバイアス電圧ＶＢとの間には、読み出し用の負荷
抵抗Ｒが設けられる。この負荷抵抗Ｒを通して、画素セ
ルが選択されたとき、フォトダイオードに蓄積された光
信号に対応した電流が流れることによって、その画素セ
ルからの読み出し動作と、次の読み出し動作のためのリ
セット（プリチャージ）動作とが同時に行われる。上記
負荷抵抗Ｒにより得られた電圧信号は、センスアンプＳ
Ａによって増幅され、図示しない出力回路を通して出力
される。

上記画素アレイにおいては、上記信号１）（３１ないし
ＨＳ　３に結合されるスイッチＭＯＳＦＥＴのドレイン
等の半導体領域も感光性を持つことがあり、これら寄生
フォトダイオード等により形成される偽信号（スメア、
ブルーミング）が、非選択時にフローティング状態にさ
れる信号線に蓄積されてしまう。なお、このような偽信
号に関しては、例えば特開昭５７−１７２７６号公報に
詳細に述べられている。

この実施例では、上記スメア、ブルーミング等の偽信号
を除去するために、特に制限されないが、上記各行の信
号線Ｈ３ＩないしＨ３３には、リセット用ＭＯＳＦＥＴ
Ｑ２０ないしＱ２２が設けられる。これらのＭＯＳＦＥ
ＴＱ２０ないしＱ２２は、水平帰線期間内に発生するリ
セット信号Ｒ３によりオン状態にされ、各信号線Ｈ３Ｉ
ないしＨ８３等にバイアス電圧ＶＢを供給するものであ
る。

また、上記偽信号を影響を低減させるために、上記画素
アレイは、１つのウェル領域Ｐ　−ＷＥ　Ｌ　Ｉ、１に
形成される。このウェル領域Ｐ−ＷＥＬＬＩには、特に
制限されないが、後述するような基板バイアス電圧発生
回路ＶＧにより形成される約０゜８ｖ程度の正のバイア
ス電圧ｖｂｂが供給される。

また、ランダム雑音を低減させるために、言い換えるな
らば、上記信号線及び出力信号線の寄生容量を低減させ
るために、上記画素アレイの信号線を出力信号線に接続
させるスイッチＭＯＳＦＥＴＱ１３ないしＱ１５は、独
立したウェル領域Ｐ〜ＷＥＬＬ２に形成される。このウ
ェル領域Ｐ−ＷＥＬＬ２には、後述する基板バイアス発
生回路ＶＧから供給される約−４ないし６ｖのような負
のバンクバイアス電圧−ｖｂｂが供給される。

また、上記のようなりセット用ＭＯＳＦＥＴが設けられ
る場合、これらのＭＯＳＦＥＴＱ２０ないしＱ２２も、
独立したウェル領域Ｐ−ＷＥ　Ｌ　Ｈ３に形成され、こ
のウェル領域Ｐ　−ＷＥ　Ｌ　Ｌには上記同様に負のバ
ックバイアス電圧−ｖｂｂが供給される。なお、上記リ
セット用ＭＯＳＦＥＴＱ２０ないしＱ２２を、上記読み
出し用のスイッチＭＯＳＦＥＴＱＩ　３ないしＱ１５が
形成されるウェル領域Ｐ−ＷＥＬＬ２に形成してもよい
。しかし、この場合にはリセッ日旧言号線と上記出力信
号線とが平行に走ることによって、両者間で浮遊容量が
存在する。それ故、リセットパスルＲ３がカップリング
によって出力信号線ｖＳにノイズとして現れてしまう、
したがって、このようなカップリングノイズ対策を施し
た上で、上記リセット用ＭＯＳＦＥＴＱ２０ないしＱ２
２を上記読み出し用スイッチＭＯＳＦＥＴＱＩ　３ない
しＱ１５が形成されるウェル領域Ｐ−ＷＥＬＬ２に形成
する必要がある。

さらに、特に制限されないが、素子の微細化、言い換え
るならば、ＭＯＳＦＥＴのシラートチヤンネル化を図る
ために、上記バンクバイアス電圧−ｖｂｂを、水平シフ
トレジスタＨ３Ｒが形成されるウェル領域Ｐ−ＷＥＬＬ
４及び垂直シフトレジスタが形成されるウェル領域Ｐ−
ＷＥＬＬ５に供給するものであってもよい。これによっ
て、上記各シフトレジスタＨ３Ｒ，ＶＳＲを構成するＭ
ＯＳＦＥＴのショートチャンネル化による高密度化及び
容量低減による高速化が可能になる。

上記水平シフトレジスタＨ３Ｒは、画素アレイの水平走
査線Ｈ１、Ｈ２等の選択信号を形成する。

また、上記垂直シフト【／ジスタＶＳＲは、上記画素ア
レイの垂直走査線■１ないしｖ３等の選択信号を形成す
る。

第２図には、上記１つの画素セルの一実施例を示す概略
素子断面図が示されている。

Ｎ型半導体基板Ｎ−８ＵＢの表面に、Ｐ型のウェル領域
Ｐ−ＷＥ　Ｌ　１．１が形成される。上記Ｎ型半導体基
板Ｎ−３ＵＢは、電源電圧Ｖｃｃが供給される。上記ウ
ェル領域Ｐ−ＷＥＬＬＩには、上記圧のバイアス電圧ｖ
ｂｂが供給されることによって、ウェル領域ＰＷＥＬＬ
Ｉに発生する前記偽信号を吸収するようにされる。上記
ウェル領域Ｐ−ＷＥＬＬＩには、スイッチＭ６ＳＦＥＴ
Ｑ１及びＱ２並びにフォトダイオードＤＩを構成するＮ
９型の半導体領域が形成される。そして、スイッチＭＯ
ＳＦＥＴＱ２を構成するＮ＋領領域、信号線Ｈ３１を構
成する１線に接続される。また、特に制限されないが、
スイッチＭＯＳ　Ｆ　ＥＴＱ　１を構成するゲート電極
上には、絶縁膜を介して垂直走査線Ｖ１を構成する配線
が形成される。

第３図には、基板バイアス電圧発生回路ＶＣの一実施例
の回路図が示されている。

この実施例の基板バイアス電圧発生回路は、大まかに言
えば、リングオシレータと、分圧回路及びチャージポン
プ回路から構成される。

リングオシレータは、以下の各回路により構成される。

ＭＯＳＦＥＴＱ２４とＱ２５は、インバータ回路を構成
する。負荷ＭＯＳＦＥＴＱ２４は、そのしきい値電圧に
よるハイレベルの出力信号のレベル低下を防止するため
、そのゲートにはダイオード接続されたＭＯ３ＦＢＴＱ
２３を介して電源電圧Ｖｃｃが供給される。この負荷Ｍ
ＯＳＦＥＴＱ２４のゲートとソースとの間には、キャパ
シタＣ１が設けられる。これによって、駆動ＭＯＳ　Ｆ
　ＥＴＱ２５がオン状態のとき、その出力信号がはソ゛
回路の接地電位のようなロウレベルにされるため、キャ
パシタＣ１にはダイオード接続されたＭＯＳＦＥＴＱ２
３を介してプリチャージが行われる。

そして、駆動ＭＯＳＦＥＴＱ２５がオフ状態にされたと
き、負荷ＭＯＳＦＥＴＱ２４による出力電圧のハイレベ
ルへの立ち上がりに伴い、ゲート電圧がプリチャージ電
圧骨だけ昇圧される。これによって、負荷ＭＯＳＦＥＴ
Ｑ２４からは電源電圧Ｖｃｃのようなハイレベルの信号
が出力される。

上記インバータ回路の出力信号は、電源電圧側の出力Ｍ
ＯＳＦＥＴＱ２６のゲートに伝えられる。

この出力ＭＯＳＦＥＴＱ２６には、上記インバータ回路
の入力信号を受ける接地電位側出力ＭＯＳＦＥＴＱ２６
と直列接続される。これによって、いわゆるインバーチ
イツトプツシ；プル回路が構成される。

これらの出力回路の信号信号と上記インバータ回路の入
力信号とは、プッシュプル出力回路を構成するＭＯＳＦ
ＥＴＱ２９とＱ２８のゲートにそれぞれ供給される。こ
れによって、上記プツシプル出力回路の出力信号は、上
記インバータ回路の人力信号に対して同相の信号とされ
る。この出力回路の出力端子と回路の接地電位点との間
には、遅延回路を構成するキャパシタＣ３が設けられる
。

すなわち、上記キャパシタＣ３と出力ＭＯＳＦＥＴ０２
Ｂ又はＱ２９のコンダクタンスに従った時定数による遅
延回路が構成される。

上記出力器Ｂ　（Ｑ２Ｂ、Ｑ２９）の出力信号は、ＭＯ
ＳＦＥＴＱ３０ないしＱ３４及びキャパシタＣ２からな
る上記同様なインバーチイツトプッシュプル回路に供給
される。このインバーチイツトプッシュプル回路の出力
信号器よ、同図においてブラックボッスクにより示され
、上記同様な遅延用のキャパシタＣ４が＋ｍ力に設けら
れるインバーチイツトプッシュプル回路■■の入力端子
に伝えられる。さらに、このインバーチイツトプッシュ
プル回路ＩＶの出力信号は、ＭＯＳ　Ｆ　Ｅｌ、ＴＱ　
３５ないしＱ３９及びキャパシタＣ５からなる、上記間
様なインバーチイツトプッシュプル回路の入力端子に伝
えられる。そして、このインバーチイツトプッシュプル
回路におけるインバータ回路の出力信号は、上記初段の
インバーチイツトプッシュプル回路の入力信号として正
帰還される。

これによって、合計５段の反転回路がリング状に接続さ
れることによって、リングオシレータを構成する。この
リングオシレータは、上記各段を通した信号伝播遅延時
間に従った周波数により発振動作を行うものとなる。

この実施例では、上記圧のバイアス電圧ｖｂｂを形成す
る回路は、電源電圧Ｖｃｃと回路の接地電位点との間に
、直列接続されたダイオード形態のＭＯＳＦＥＴＱ４２
ないしＱ４６から構成される。

これら直列ＭＯＳＦＥＴＱ４２ないしＱ４６のコンダク
タンス比に従って、上記ＭＯＳＦＥＴＱ４３とＱ４４の
接続点から、上記バイアス電圧ｖｂｂが出力される。

この実施例では、特に制限されないが、上記直列ＭＯＳ
ＦＥＴＱ４２ないしＱ４６を通して定常的な直流電流が
流れるのを防止するため、ＭＯＳＦＥＴＱ４２とＱ４３
の接続点には、キャパシタＣ７を介して、上記初段のイ
ンバーチイツトプッシュプル回路の出力信号が供給され
る。

すなわち、上記インバーチイツトプッシュプル回路の出
力信号がハイレベルからロウレベルに変化するとき、Ｍ
ＯＳＦＥＴＱ４２のゲート電圧が負の電位にされるため
、ＭＯＳＦＥＴＱ４２がオフ状態にされ上記直流電流の
発生を防止する。

また、負のバンクバイアス電圧を形成する回路は、以下
のチャージポンプ回路及びその駆動回路から構成される
。駆動回路は、上記最終段のインバーチイツトプッシュ
プル回路の出力信号を受ける回路の接地電位側出力Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４１と、上記初段のインバーチ
イツトプッシュプル回路の出力信号を受ける電源電圧側
の出力ＭＯＳＦＥＴＱ４０から構成される。上記出力Ｍ
ＯＳＦＥＴＱ４０のゲートには、キャパシタＣ６を介し
て上記インパーティソドプッシュプル回！ＩＩＶの入力
出力が供給される。この理由は、上記初段回路の出力信
号がロウレベルからハイレベルにされるとき、上記信号
が上記インバーチイツトプッシュプル回路ＩＶの入力端
子に伝えるられる迄の間、キャパシタＣ６にプリチャー
ジがなされ、上記回路ＩＶの入力信号がハイレベルにさ
れたときＭＯＳＦＥＴＱ４０を通したチャージポンプ回
路のキャパシタＣ８へのプリチャージ電圧を電源電圧Ｖ
ｃｃまで高めるためのものである。

上記キャパシタＣ８には、上記ＭＯＳ　Ｆ　ＥＴＱ４２
のゲートと共通接続されたスイッチＭＯＳＦＥＴＱ４７
を介して回路の接地電位に接続される。

上記ＭＯＳＦＥＴＱ４７とキャパシタＣ８の接続点は、
ダイオード形態のＭＯＳＦＥＴＱ４Ｂを介して、負のバ
ックバイアス電圧−ｖｂｈが与えられるべきウヱル領域
Ｐ−ＷＥＬＬ２等に接続される。

上記チャージポンプ回路の動作は、下記の通りである。

上記初段のインバーチイツトプッシュプル回路の出力信
号がハイレベルにされたとき、上記分圧回路を構成する
ＭＯＳＦＥＴＱ４２がオン状態にされるため、これに応
じてスイッチＭＯＳＦＥＴＱ４７もオン状態にされる。

このとき、上記初段回路のハイレベルによって出力ＭＯ
ＳＦＥＴＱ４０がオン状態になって、キャパシタＣ８に
Ｖｃｃ−Ｖｔｂ（ＶｔｈはＭＯＳＦＥＴＱ４０）のしき
い値電圧までプリチャージを行う。そして、上記初段回
路のハイレベルの出力信号が、上記インパーティッドプ
ソシュプル回路ＴＶの入力端子に伝えるられると、キャ
パシタＣ６を介して、ＭＯＳＦＥＴＱ４０のゲート電圧
が昇圧されるため、上記キャパシタＣ８には電源電圧Ｖ
ｃｃｔでプリチャージがなされる。

次に、上記インバーチイツトプッシュプル回路ＩＶの出
力信号が、その出力回路に設けられるキャパシタＣ４と
、比較的小さな７ンダクタンスを持つようにされるＭＯ
ＳＦＥＴとにより比較的大きな遅延時間を持ってロウレ
ベルにされると、最終段回路のインバーチイツトプッシ
ュプル回路の出力信号がロウレベルからハイレベルにさ
れる。

これにより、初段回路の出力信号がロウレベルになり、
上記スイッチＭＯＳＦＥＴＱ８と出力ＭＯＳＦＥＴＱ４
０をオフ状態にさせる。そして、上記最終段回路の出力
信号のハイレベルによって、出力ＭＯＳＦＥＴＱ４１が
オン状態になって、キャパシタＣ８に回路の接地電位を
供給する。このため、キャパシタＣ８から負の電圧が出
力され、ダイオード形態のＭＯＳＦＥＴＱ４Ｂがオン状
態になって、上記ウェル領域Ｐ−ＷＥＬＬ２等の寄生容
量（図示せず）を負の電位にチャージする。

以下、同様な動作の繰り返しによって、最終的には−Ｖ
ｃｃ＋Ｖｔｈ　（ＶｔｈはＭＯＳＦＥＴ０４Ｂのしきい
値電圧）のような負のバックバイアス電圧を上記の実施
例から得られる作用効果は、下記の逼りである。すなわ
ち、 （１）光電変換素子とそれを選択するスイッチ素子から
なる画素セルがマトリックス配置されて構成される画素
アレイを、偽信号が吸収可能な所定のバイアス電圧が供
給されるウェル領域に形成し、上記画素アレイの信号線
を出力線に接続させるスイッチＭＯＳＦＥＴを、そのウ
ェル領域と半導体領載量における接合容量を小さくさせ
るバックバイアス電圧が供給されるウェル領域に形成す
る。これにより、画素アレイにおける偽信号の影響を低
減しつつ、その信号線に接続されるスイッチＭＯＳＦＥ
Ｔの寄生容量を減らすことによって低雑音化を図ること
ができるという効果が得られる。

（２）上記読み出し用のスイッチＭＯＳＦＥＴの他、リ
セット用ＭＯＳＦＥＴを設けるとともに、それを上記バ
ックバイアスが供給されるウェル領域内に形成すること
により、上記ランダム雑音を抑えつつ、垂直帰線期間内
での偽信号の除去を図ることができるから、高品質の画
像信号を得ることができるという効果が得られる。

（３）上記読み出し用スイッチＭＯＳ　Ｆ　ＥＴ、リセ
ット用ＭＯＳＦＥＴ及び他の周辺回路のＭＯＳＦＥＴを
、上記バックバイアス電圧が供給されるウェル領域内に
形成することによって、ＭＯＳＦＥＴのショートチャン
ネル化による素子の微細化と、寄生容量の低減による動
作の高速化を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、固体撮像装置を
構成する半導体集積回路装置に内蔵される基板バイアス
電圧発生回路の具体的構成は、上記第３図に示した実施
例回路の他、例えば上記リングオシレータを省略して、
外部端子から供給される周期的な信号（クロック信号等
）を利用して、これを前記のようなチャージポンプ回路
に供給するもの等積々の実施形態を採ることができるも
のである。この場合、上記画素アレイが形成されるバイ
アス電圧発生回路と、負の電圧を形成するチャージポン
プ回路をそれぞれ独自の回路から構成されてもよい。ま
た、上記各バイアス電圧ｖｂｂ、−ｖｂｂは、外部端子
から供給されるようにするものであってもよい。

第１図の実施例回路において、画素アレイの選択方法は
、奇数フィールドと偶数フィールドとで１本分づらせて
一対づつ水平信号線を選択状態にするようにしてもよい
。これにより、インクレースに対して空間的重心を上下
に移動させた画像信号を得ることができる。この場合、
出力線も一対として上記一対づつ選択される水平信号線
に対応させるものとしてもよい。

画素アレイの構成は、水平、垂直走査信号により時系列
的に画素セルの信号が出力させるものであれば何であっ
てもよい。また、各スイッチ素子は、ＭＯＳＦＥＴのよ
うに制御端子を持ち、アナログスイッチ動作を行うもの
であれば何であってもよい。

この発明は、光電変換素子からの信号をアナログスイッ
チ素子を介して読み出す方式の固体撮像装置として広く
利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、光電変換素子とそれを選択するスイッチ素
子からなる画素セルがマトリックス配置されて構成され
る画素アレイを、偽信号の吸収可能な所定のバイアス電
圧が供給されるウェル領域に形成し、上記画素アレイの
信号線を出力線に接続させるスイッチＭＯＳＦＥＴを、
そのウェル領域と半導体領域間における接合容量を小さ
くさせるバックバイアス電圧が供給されるウェル領域に
形成することにより、画素アレイにおける偽信号の影響
を低減しつつ、その信号線に接続されるスイッチＭＯＳ
ＦＥＴの寄生容量を減らすことによってランダム低雑音
を減らすことができるという効果が得られる。

【図面の簡単な説明】

第１図は、この発明が適用される固体撮像装置の一例を
示す要部回路図、 第２図は、その画素セルの一実施例を示す概略素子断面
図、 第３図は、その基板バイアス電圧発生回路の一実施例を
示す回路図である。 ＶＳＲ・・垂直シフトレジスタ、Ｈ３Ｒ・・水平シフト
レジスタ、ＳＡ・・センスアンプ、■Ｇ・・基板バイア
ス電圧発生回路、Ｐ−ＷＥＬＬＩ〜Ｐ−ＷＥＬＬ５・・
Ｐ型つｘル領域、Ｎ−３ＵＢ・・Ｎ型半導体基板、ＩＶ
・・インパーティッドプッシュブル回路 第１図 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、光電変換素子とそれを選択するスイッチ素子からな
   る画素セルがマトリックス配置されて構成される画素ア
   レイと、上記画素アレイの信号線を垂直信号を受けて出
   力線に接続するスイッチＭＯＳＦＥＴとを含み、上記画
   素アレイが形成されるウェル領域には偽信号を吸収する
   所定のバイアス電圧を供給するとともに、上記スイッチ
   ＭＯＳＦＥＴが形成されるウェル領域には、そのウェル
   領域とスイッチＭＯＳＦＥＴを構成する半導体領域との
   接合容量を小さくさせるバックバイアス電圧を供給する
   ことを特徴とする固体撮像装置。 ２、画素アレイの信号線には、上記バックバイアス電圧
   が供給されるウェル領域に形成され、水平帰線期間内に
   信号線をバイアス電圧レベルにリセットさせるスイッチ
   ＭＯＳＦＥＴが設けられるものであることを特徴とする
   特許請求の範囲第１項記載の固体撮像装置。 ３、上記画素アレイは、光電変換素子と垂直走査線にそ
   の制御端子が結合されるスイッチ素子及び水平走査線に
   その制御端子が結合されるスイッチ素子からなる画素セ
   ルと、同じ行に配置された画素セルの出力ノードが共通
   に結合される信号線とからなるマトリックス構成である
   ことを特徴とする特許請求の範囲第１又は第２項記載の
   固体撮像装置。