JP2000284866A - 電源回路を搭載した半導体装置並びにそれを用いた液晶装置及び電子機器 - Google Patents
電源回路を搭載した半導体装置並びにそれを用いた液晶装置及び電子機器Info
- Publication number
- JP2000284866A JP2000284866A JP11089668A JP8966899A JP2000284866A JP 2000284866 A JP2000284866 A JP 2000284866A JP 11089668 A JP11089668 A JP 11089668A JP 8966899 A JP8966899 A JP 8966899A JP 2000284866 A JP2000284866 A JP 2000284866A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- potential
- logic
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000003990 capacitor Substances 0.000 claims abstract description 34
- 230000005856 abnormality Effects 0.000 claims abstract description 5
- 230000002159 abnormal effect Effects 0.000 claims description 13
- 239000000872 buffer Substances 0.000 abstract description 16
- 230000007257 malfunction Effects 0.000 abstract description 8
- 238000007599 discharging Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000002265 prevention Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/027—Arrangements or methods related to powering off a display
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Power Sources (AREA)
- Calculators And Similar Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 瞬時点灯の誤動作を防止できる半導体装置を
提供すること。 【解決手段】 外部電源から第１，第２の電源電位ＶＤ
Ｄ，ＶＳＳが供給され、その間の電位の絶対値を昇圧し
て容量にチャージする昇圧回路である。この昇圧回路
は、第２，第１の電源電位ＶＳＳ，ＶＤＤ間に直列接続
された第１，第２のＰＭＯＳ８１，８２と、第１，第２
の電源電位ＶＤＤ，ＶＳＳ間に直列接続された第３のＰ
ＭＯＳ８３及びＮ型ＭＯＳ８４とを有し、それらをオン
／オフすることで第２の容量Ｃ２に昇圧された電位の電
荷がチャージされる。第１，第２のＰＭＯＳ８１，８２
のゲートには、コンパレータ１００の出力がバッファ１
０２を介して入力される第１，第２のナンド回路９１，
９２の出力線が接続される。コンパレータ１００の出力
は、第２の電源電位ＶＳＳが基準電位ＶＲＥＧよりも高
い電源の強制切断時等にはＬＯＷが出力され、第１，第
２のナンド９１，９２を介して、第２の容量Ｃ２の電荷
をディスチャージする。
提供すること。 【解決手段】 外部電源から第１，第２の電源電位ＶＤ
Ｄ，ＶＳＳが供給され、その間の電位の絶対値を昇圧し
て容量にチャージする昇圧回路である。この昇圧回路
は、第２，第１の電源電位ＶＳＳ，ＶＤＤ間に直列接続
された第１，第２のＰＭＯＳ８１，８２と、第１，第２
の電源電位ＶＤＤ，ＶＳＳ間に直列接続された第３のＰ
ＭＯＳ８３及びＮ型ＭＯＳ８４とを有し、それらをオン
／オフすることで第２の容量Ｃ２に昇圧された電位の電
荷がチャージされる。第１，第２のＰＭＯＳ８１，８２
のゲートには、コンパレータ１００の出力がバッファ１
０２を介して入力される第１，第２のナンド回路９１，
９２の出力線が接続される。コンパレータ１００の出力
は、第２の電源電位ＶＳＳが基準電位ＶＲＥＧよりも高
い電源の強制切断時等にはＬＯＷが出力され、第１，第
２のナンド９１，９２を介して、第２の容量Ｃ２の電荷
をディスチャージする。
Description
【０００１】
【発明の属する技術分野】本発明は、電源回路を搭載し
た半導体装置並びにそれを用いた液晶装置及び電子機器
に関し、特に電池を引き抜いた場合などの電源異常時の
誤動作の防止に関する。
た半導体装置並びにそれを用いた液晶装置及び電子機器
に関し、特に電池を引き抜いた場合などの電源異常時の
誤動作の防止に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】液晶表示
装置では、電極が形成された基板間に封入された液晶に
電圧を印加して表示動作が行われる。この種の液晶表示
装置は、パーソナルコンピータ、ワードプロセッサ、携
帯電話、電子手帳など種々の電子機器に近年多用されて
いる。
装置では、電極が形成された基板間に封入された液晶に
電圧を印加して表示動作が行われる。この種の液晶表示
装置は、パーソナルコンピータ、ワードプロセッサ、携
帯電話、電子手帳など種々の電子機器に近年多用されて
いる。
【０００３】ここで、この液晶表示装置を有する電子機
器を、定められたシーケンスで電源ＯＦＦした時には画
面は一瞬にして消えるように対策されている。しかし、
表示駆動中に電池を不意に引き抜いたり、電子機器を強
制終了したときのように上記のシーケンス以外で表示を
終了した時には、瞬時点灯という現象が生ずる。この現
象は、例えば表示駆動中に電池を引き抜いた一瞬は一旦
画面が消え、その後に、画面内に横線などの点灯像がし
ばらくの間表示されるというものである。
器を、定められたシーケンスで電源ＯＦＦした時には画
面は一瞬にして消えるように対策されている。しかし、
表示駆動中に電池を不意に引き抜いたり、電子機器を強
制終了したときのように上記のシーケンス以外で表示を
終了した時には、瞬時点灯という現象が生ずる。この現
象は、例えば表示駆動中に電池を引き抜いた一瞬は一旦
画面が消え、その後に、画面内に横線などの点灯像がし
ばらくの間表示されるというものである。
【０００４】本発明者等は、この瞬時点灯現象の原因を
鋭意解析し、本発明に至った。
鋭意解析し、本発明に至った。
【０００５】本発明の目的は、電源の異常切断時に生ず
る瞬時点灯などの誤動作を防止することができる電源回
路を搭載した半導体装置並びにそれを用いた液晶装置及
び電子機器に関する。
る瞬時点灯などの誤動作を防止することができる電源回
路を搭載した半導体装置並びにそれを用いた液晶装置及
び電子機器に関する。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
は、外部電源から第１，第２の電源電位が供給され、そ
の間の電位の絶対値を昇圧して容量にチャージする昇圧
回路と、前記第１，第２の電源電位間の絶対値が所定値
を下回った電源異常時にアクティブとなる信号に基づい
て、前記第１，第２の電源電位が等しくなる前に、前記
昇圧回路の前記容量にチャージされた電位をディスチャ
ージさせるディスチャージ回路と、を含む電源回路が搭
載されていることを特徴とする。
は、外部電源から第１，第２の電源電位が供給され、そ
の間の電位の絶対値を昇圧して容量にチャージする昇圧
回路と、前記第１，第２の電源電位間の絶対値が所定値
を下回った電源異常時にアクティブとなる信号に基づい
て、前記第１，第２の電源電位が等しくなる前に、前記
昇圧回路の前記容量にチャージされた電位をディスチャ
ージさせるディスチャージ回路と、を含む電源回路が搭
載されていることを特徴とする。
【０００７】例えば電池を引き抜いた後の電源オフ時に
は、外部電源から供給される第１，第２の電源電位は、
ある時間経過後に等しくなって例えばグランド電位とな
る。
は、外部電源から供給される第１，第２の電源電位は、
ある時間経過後に等しくなって例えばグランド電位とな
る。
【０００８】瞬時点灯等の誤動作は、例えば電池を引き
抜いた後の電源オフ時後に昇圧回路内の容量にチャージ
されていた電荷がディスチャージされるのに要する放電
時間が、第１，第２の電源電位が等しくなるまでの時間
よりも長いことに起因して生ずる。
抜いた後の電源オフ時後に昇圧回路内の容量にチャージ
されていた電荷がディスチャージされるのに要する放電
時間が、第１，第２の電源電位が等しくなるまでの時間
よりも長いことに起因して生ずる。
【０００９】第１，第２の電源電位間の絶対値が所定値
を下回った電源異常時にアクティブとなる信号に基づい
て、第１，第２の電源電位が等しくなる前に、昇圧回路
の出力電位をディスチャージさせることで、瞬時点灯等
の誤動作を防止できた。
を下回った電源異常時にアクティブとなる信号に基づい
て、第１，第２の電源電位が等しくなる前に、昇圧回路
の出力電位をディスチャージさせることで、瞬時点灯等
の誤動作を防止できた。
【００１０】本発明では、昇圧回路は、昇圧時に論理信
号に基づいて前記容量の一端の接続をオン／オフするス
イッチング手段を含み、ディスチャージ回路は、電源異
常時に前記論理信号の論理に拘わらず前記スイッチング
手段を強制的にオンさせて、前記容量にチャージされた
電位をディスチャージさせることができる。
号に基づいて前記容量の一端の接続をオン／オフするス
イッチング手段を含み、ディスチャージ回路は、電源異
常時に前記論理信号の論理に拘わらず前記スイッチング
手段を強制的にオンさせて、前記容量にチャージされた
電位をディスチャージさせることができる。
【００１１】このように、昇圧時に論理信号に基づいて
容量の一端の接続をオン／オフするスイッチング手段
を、電源異常時には論理信号の論理に拘わらず強制的に
オンさせることで、容量にチャージされた電荷をディス
チャージさせることができる。
容量の一端の接続をオン／オフするスイッチング手段
を、電源異常時には論理信号の論理に拘わらず強制的に
オンさせることで、容量にチャージされた電荷をディス
チャージさせることができる。
【００１２】本発明では、ディスチャージ手段は、前記
所定値の電位と前記外部電源の電位とを比較する比較器
と、電源正常時には前記論理信号の論理に基づいて前記
スイッチング手段のオン／オフを制御し、前記電源異常
時には前記比較器の出力論理に基づいて前記スイッチン
グ手段を強制的にオンさせる論理ゲート回路と、を有す
ることができる。
所定値の電位と前記外部電源の電位とを比較する比較器
と、電源正常時には前記論理信号の論理に基づいて前記
スイッチング手段のオン／オフを制御し、前記電源異常
時には前記比較器の出力論理に基づいて前記スイッチン
グ手段を強制的にオンさせる論理ゲート回路と、を有す
ることができる。
【００１３】このように、電源異常を検出する比較器を
半導体装置内部に設け、電源異常時には比較器の出力論
理を優先させることで、スイッチング手段を強制的にオ
ンさせることができる。
半導体装置内部に設け、電源異常時には比較器の出力論
理を優先させることで、スイッチング手段を強制的にオ
ンさせることができる。
【００１４】本発明では、電源異常時にアクティブとな
るパワーオンリセット信号がディスチャージ手段に入力
されものであってもよい。この場合、ディスチャージ手
段は、電源正常時には前記論理信号の論理に基づいて前
記スイッチング手段のオン／オフを制御し、前記電源異
常時には前記パワーオンリセット信号の論理に基づいて
前記スイッチング手段を強制的にオンさせる論理ゲート
回路を有することができる。
るパワーオンリセット信号がディスチャージ手段に入力
されものであってもよい。この場合、ディスチャージ手
段は、電源正常時には前記論理信号の論理に基づいて前
記スイッチング手段のオン／オフを制御し、前記電源異
常時には前記パワーオンリセット信号の論理に基づいて
前記スイッチング手段を強制的にオンさせる論理ゲート
回路を有することができる。
【００１５】このように、上述の比較器を半導体装置内
部に設ける代わりに、半導体装置外部から供給されるパ
ワーオンリセット信号を利用して、電源異常時にはパワ
ーオンリセット信号の論理を優先させることで、スイッ
チング手段を強制的にオンさせることができる。
部に設ける代わりに、半導体装置外部から供給されるパ
ワーオンリセット信号を利用して、電源異常時にはパワ
ーオンリセット信号の論理を優先させることで、スイッ
チング手段を強制的にオンさせることができる。
【００１６】本発明では、前記電源回路は、前記昇圧回
路の出力電位に基づいて、複数種の電位を生成する電位
生成回路と、前記複数種の電位の中から選択された駆動
電位を出力する駆動回路と、前記駆動回路を制御して、
前記複数種の電位の中から前記駆動電位を選択制御する
駆動制御回路と、をさらに有することができる。
路の出力電位に基づいて、複数種の電位を生成する電位
生成回路と、前記複数種の電位の中から選択された駆動
電位を出力する駆動回路と、前記駆動回路を制御して、
前記複数種の電位の中から前記駆動電位を選択制御する
駆動制御回路と、をさらに有することができる。
【００１７】この場合、電位生成回路にて生成される複
数種の電位は、昇圧回路の出力電位の絶対値が降下され
ているので、同様にその絶対値も降下される。従って、
駆動回路が誤動作して複数種の中から駆動電位を選択し
ても、その駆動電位の絶対値が降下しているので誤動作
を防止できる。しかも、複数種の電位を全てディスチャ
ージする必要はなく、その元になる昇圧回路の電位のみ
をディスチャージさせることで足りる。
数種の電位は、昇圧回路の出力電位の絶対値が降下され
ているので、同様にその絶対値も降下される。従って、
駆動回路が誤動作して複数種の中から駆動電位を選択し
ても、その駆動電位の絶対値が降下しているので誤動作
を防止できる。しかも、複数種の電位を全てディスチャ
ージする必要はなく、その元になる昇圧回路の電位のみ
をディスチャージさせることで足りる。
【００１８】また本発明は、上述の半導体装置を用いた
液晶装置または電子機器にも適用できる。これらの液晶
装置または電子機器においては、その駆動電圧の絶対値
を速やかに降下させることができるので、瞬時点灯など
の誤動作が生ずることがない。
液晶装置または電子機器にも適用できる。これらの液晶
装置または電子機器においては、その駆動電圧の絶対値
を速やかに降下させることができるので、瞬時点灯など
の誤動作が生ずることがない。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２０】＜液晶装置の説明＞図１は液晶装置の主要
部の構成を示し、図２は図１の液晶パネルを駆動するた
めの駆動波形の一例を示している。
部の構成を示し、図２は図１の液晶パネルを駆動するた
めの駆動波形の一例を示している。
【００２１】図１において、液晶パネル例えば単純マト
リックス型液晶パネル１０は、コモン電極Ｃ０〜Ｃｍが
形成された第１の基板と、セグメント電極Ｓ０〜Ｓｎが
形成された第２の基板との間に、液晶を封止することで
形成されている。コモン電極の一本とセグメント電極の
一本とが交差する交点が表示画素となり、液晶パネル１
０には（ｍ＋１）×（ｎ＋１）の表示画素が存在する。
リックス型液晶パネル１０は、コモン電極Ｃ０〜Ｃｍが
形成された第１の基板と、セグメント電極Ｓ０〜Ｓｎが
形成された第２の基板との間に、液晶を封止することで
形成されている。コモン電極の一本とセグメント電極の
一本とが交差する交点が表示画素となり、液晶パネル１
０には（ｍ＋１）×（ｎ＋１）の表示画素が存在する。
【００２２】なお、本実施の形態に係る液晶パネルは、
単純マトリックス型液晶パネル１０に代えて、アクティ
ブマトリックス型液晶表示パネルなど、他の液晶パネル
を用いることもできる。
単純マトリックス型液晶パネル１０に代えて、アクティ
ブマトリックス型液晶表示パネルなど、他の液晶パネル
を用いることもできる。
【００２３】この液晶パネル１０を駆動する駆動回路２
０として、コモン電極Ｃ０〜Ｃｍにに接続されたコモン
ドライバ２２と、セグメント電極Ｓ０〜Ｓｎに接続され
たセグメントドライバ２４とが設けられている。これら
コモンドライバ２２，セグメントドライバ２４は、電源
回路３０から所定の電圧が供給されると共に、駆動制御
回路４０からの信号に基づいて、その所定の電圧をコモ
ン電極Ｃ０〜Ｃｍまたはセグメント電極Ｓ０〜Ｓｎに選
択的に供給するものである。
０として、コモン電極Ｃ０〜Ｃｍにに接続されたコモン
ドライバ２２と、セグメント電極Ｓ０〜Ｓｎに接続され
たセグメントドライバ２４とが設けられている。これら
コモンドライバ２２，セグメントドライバ２４は、電源
回路３０から所定の電圧が供給されると共に、駆動制御
回路４０からの信号に基づいて、その所定の電圧をコモ
ン電極Ｃ０〜Ｃｍまたはセグメント電極Ｓ０〜Ｓｎに選
択的に供給するものである。
【００２４】ここで、図１に示す液晶パネル１０のコモ
ン電極Ｃ３を選択するフレーム期間の駆動波形の一例を
図２に示す。
ン電極Ｃ３を選択するフレーム期間の駆動波形の一例を
図２に示す。
【００２５】図２において、太線はコモンドライバ２２
より各コモン電極Ｃ０〜Ｃｍに供給される駆動波形であ
り、細線はセグメントドライバ２４より各セグメント電
極Ｓ０〜Ｓｎに供給される駆動波形を示している。
より各コモン電極Ｃ０〜Ｃｍに供給される駆動波形であ
り、細線はセグメントドライバ２４より各セグメント電
極Ｓ０〜Ｓｎに供給される駆動波形を示している。
【００２６】図２において、液晶に印加される電圧の極
性は、極性反転化信号ＦＲに基づいて正、負に反転され
る。このため、駆動電位としてはＶ０〜Ｖ５の６レベル
が用いられる。
性は、極性反転化信号ＦＲに基づいて正、負に反転され
る。このため、駆動電位としてはＶ０〜Ｖ５の６レベル
が用いられる。
【００２７】図２に示すように、コモンドライバ２２か
ら供給される駆動波形は、電位Ｖ０，Ｖ１，Ｖ４，Ｖ５
の間で変化する。一方、セグメントドライバ２４から供
給される駆動波形は、電位Ｖ０，Ｖ２，Ｖ３，Ｖ５の間
で変化する。
ら供給される駆動波形は、電位Ｖ０，Ｖ１，Ｖ４，Ｖ５
の間で変化する。一方、セグメントドライバ２４から供
給される駆動波形は、電位Ｖ０，Ｖ２，Ｖ３，Ｖ５の間
で変化する。
【００２８】＜半導体装置の構成＞図３は図１の駆動回
路２０、電源回路３０及び駆動制御回路４０を含む１チ
ップ半導体装置の詳細を示している。なお本発明は、駆
動回路２０、電源回路３０及び駆動制御回路４０が複数
のチップに分けられている場合にも適用できる。
路２０、電源回路３０及び駆動制御回路４０を含む１チ
ップ半導体装置の詳細を示している。なお本発明は、駆
動回路２０、電源回路３０及び駆動制御回路４０が複数
のチップに分けられている場合にも適用できる。
【００２９】ここで、本実施の形態では第１の電源電位
ＶＤＤを、ＶＤＤ＝Ｖ０としている。電源回路３０は、
第１の電源電位ＶＤＤと第２の電源電位ＶＳＳとに基づ
いて、Ｖ１〜Ｖ５を生成している。
ＶＤＤを、ＶＤＤ＝Ｖ０としている。電源回路３０は、
第１の電源電位ＶＤＤと第２の電源電位ＶＳＳとに基づ
いて、Ｖ１〜Ｖ５を生成している。
【００３０】電源回路３０は、第１のロジック回路３１
と、第１〜第３のレベルシフタ３２〜３４と、昇圧回路
３５と、定電流回路３６と、レギュレータ３７と、ボル
テージフォロア回路３８とを有する。なお、定電流回路
３６と、レギュレータ３７と、ボルテージフォロア回路
３８とで、電位生成回路を構成している。
と、第１〜第３のレベルシフタ３２〜３４と、昇圧回路
３５と、定電流回路３６と、レギュレータ３７と、ボル
テージフォロア回路３８とを有する。なお、定電流回路
３６と、レギュレータ３７と、ボルテージフォロア回路
３８とで、電位生成回路を構成している。
【００３１】一方、駆動制御回路４０は、第２のロジッ
ク回路４１と、第４のレベルシフタ群４２と、電位選択
回路４３とを有する。
ク回路４１と、第４のレベルシフタ群４２と、電位選択
回路４３とを有する。
【００３２】第１〜第３のレベルシフタ３２〜３４は、
第１のロジック回路３１の論理出力Ｉとその反転出力Ｘ
Ｉとをそれぞれレベルシフトさせるものであり、第４の
レベルシフタ群４２は、第２のロジック回路４１の論理
出力Ｉとその反転出力ＸＩとをレベルシフトさせるもの
である。
第１のロジック回路３１の論理出力Ｉとその反転出力Ｘ
Ｉとをそれぞれレベルシフトさせるものであり、第４の
レベルシフタ群４２は、第２のロジック回路４１の論理
出力Ｉとその反転出力ＸＩとをレベルシフトさせるもの
である。
【００３３】駆動制御回路４０内の電位選択回路４３
は、第４のレベルシフタ群４２からの出力に従って、電
位Ｖ０〜Ｖ５の中のいずれの電位をコモン電極とセグメ
ント電極とに供給するかを選択する信号を、駆動回路２
０に出力するものである。
は、第４のレベルシフタ群４２からの出力に従って、電
位Ｖ０〜Ｖ５の中のいずれの電位をコモン電極とセグメ
ント電極とに供給するかを選択する信号を、駆動回路２
０に出力するものである。
【００３４】ここで、本実施の形態では、｜ＶＤＤ−Ｖ
ＳＳ｜＝３Ｖとし、例えばＶＤＤ＝０Ｖ，ＶＳＳ＝−３
Ｖする。一方、液晶に印加される電位は、駆動デューテ
ィにより異なり、例えばデューティが１／３２では５〜
７Ｖが必要となり、デューティが１／６４では８〜１２
Ｖが必要であり、いずれも｜ＶＤＤ−ＶＳＳ｜＝３Ｖで
は電位不足である。
ＳＳ｜＝３Ｖとし、例えばＶＤＤ＝０Ｖ，ＶＳＳ＝−３
Ｖする。一方、液晶に印加される電位は、駆動デューテ
ィにより異なり、例えばデューティが１／３２では５〜
７Ｖが必要となり、デューティが１／６４では８〜１２
Ｖが必要であり、いずれも｜ＶＤＤ−ＶＳＳ｜＝３Ｖで
は電位不足である。
【００３５】そこで、駆動回路３０には昇圧回路３５と
定電流回路３６とが設けられ、｜ＶＤＤ−ＶＳＳ｜＝３
Ｖを昇圧して、ＶＯＵＴを生成している。本実施の形態
では、ＶＯＵＴ＝−９Ｖとする。レギュレータ３７は、
図４に示すように、ＶＯＵＴに基づいて安定した一定電
位Ｖ５を生成する。さらに、ボルテージフォロア回路３
８では、第１の電源電位ＶＤＤ＝Ｖ０と、レギュレータ
３７からの電位Ｖ５とに基づいて、例えばそれを分圧し
て電位Ｖ１〜Ｖ４を生成する。このために、ボルテージ
フォロア回路３８は、例えば図５に示すように、抵抗分
割回路３８Ａと、第１〜第４の作動増幅装置３８Ｂ〜３
８Ｅを有する。以上の動作を図６に模式的に示す。
定電流回路３６とが設けられ、｜ＶＤＤ−ＶＳＳ｜＝３
Ｖを昇圧して、ＶＯＵＴを生成している。本実施の形態
では、ＶＯＵＴ＝−９Ｖとする。レギュレータ３７は、
図４に示すように、ＶＯＵＴに基づいて安定した一定電
位Ｖ５を生成する。さらに、ボルテージフォロア回路３
８では、第１の電源電位ＶＤＤ＝Ｖ０と、レギュレータ
３７からの電位Ｖ５とに基づいて、例えばそれを分圧し
て電位Ｖ１〜Ｖ４を生成する。このために、ボルテージ
フォロア回路３８は、例えば図５に示すように、抵抗分
割回路３８Ａと、第１〜第４の作動増幅装置３８Ｂ〜３
８Ｅを有する。以上の動作を図６に模式的に示す。
【００３６】図３に示す駆動回路２０は、図５に概念的
に示すように、Ｖ０〜Ｖ５のうちの２つの電位を選択す
るために、例えばＭＯＳトランジスタにて形成されたス
イッチＳＷ１〜ＳＷ６が設けられている。各スイッチＳ
Ｗ１〜ＳＷ６のゲート電位を、図２に示す電位選択回路
４３が制御することで、コモン電極、セグメント電極に
供給される電位が選択される。
に示すように、Ｖ０〜Ｖ５のうちの２つの電位を選択す
るために、例えばＭＯＳトランジスタにて形成されたス
イッチＳＷ１〜ＳＷ６が設けられている。各スイッチＳ
Ｗ１〜ＳＷ６のゲート電位を、図２に示す電位選択回路
４３が制御することで、コモン電極、セグメント電極に
供給される電位が選択される。
【００３７】＜瞬時点灯の発生原因について＞次に、上
述した液晶装置での瞬時点灯の発生原因について説明す
る。
述した液晶装置での瞬時点灯の発生原因について説明す
る。
【００３８】図３に示す第４のレベルシフタ群４２の詳
細を図７に示す。図７に示すように、この第４のレベル
シフタ群４２は、互いに並列接続された第１，第２の回
路５５，６５を有する。第１の電源電位ＶＤＤ（＝Ｖ
０）の供給線と電位Ｖ５の供給線との間に、第１のＰ型
ＭＯＳトランジスタ５０、第１のＮ型ＭＯＳトランジス
タ５１及び第２のＮ型ＭＯＳトランジスタ５２が直列に
接続されて、第１の回路５５が構成される。第１のＰ型
ＭＯＳトランジスタ５０及び第１のＮ型ＭＯＳトランジ
スタ５１のゲートには、図２に示す第２のロジック回路
４２からの出力Ｉがそれぞれ供給される。
細を図７に示す。図７に示すように、この第４のレベル
シフタ群４２は、互いに並列接続された第１，第２の回
路５５，６５を有する。第１の電源電位ＶＤＤ（＝Ｖ
０）の供給線と電位Ｖ５の供給線との間に、第１のＰ型
ＭＯＳトランジスタ５０、第１のＮ型ＭＯＳトランジス
タ５１及び第２のＮ型ＭＯＳトランジスタ５２が直列に
接続されて、第１の回路５５が構成される。第１のＰ型
ＭＯＳトランジスタ５０及び第１のＮ型ＭＯＳトランジ
スタ５１のゲートには、図２に示す第２のロジック回路
４２からの出力Ｉがそれぞれ供給される。
【００３９】これら各トランジスタ５０〜５１と並列
に、第２のＰ型ＭＯＳトランジスタ６０、第３のＮ型Ｍ
ＯＳトランジスタ６１及び第４のＮ型ＭＯＳトランジス
タ６２が直列接続され、第２の回路６５が構成される。
第２のＰ型ＭＯＳトランジスタ６０及び第３のＮ型ＭＯ
Ｓトランジスタ６１のゲートには、図２に示す第２のロ
ジック回路４２からの反転出力ＸＩがそれぞれ供給され
る。
に、第２のＰ型ＭＯＳトランジスタ６０、第３のＮ型Ｍ
ＯＳトランジスタ６１及び第４のＮ型ＭＯＳトランジス
タ６２が直列接続され、第２の回路６５が構成される。
第２のＰ型ＭＯＳトランジスタ６０及び第３のＮ型ＭＯ
Ｓトランジスタ６１のゲートには、図２に示す第２のロ
ジック回路４２からの反転出力ＸＩがそれぞれ供給され
る。
【００４０】ここで、第１のＰ型ＭＯＳトランジスタ５
０及び第１のＮ型ＭＯＳトランジスタ５１の間の電位
を、このレベルシフタ４２の反転出力ＸＯとし、第２の
Ｐ型ＭＯＳトランジスタ６０及び第３のＮ型ＭＯＳトラ
ンジスタ６１の間の電位を、このレベルシフタ４２の出
力Ｏとする。反転出力ＸＯは第４のＮ型ＭＯＳトランジ
スタ６２のゲートに供給され、出力Ｏは第２のＮ型ＭＯ
Ｓトランジスタ５２のゲートに供給される。
０及び第１のＮ型ＭＯＳトランジスタ５１の間の電位
を、このレベルシフタ４２の反転出力ＸＯとし、第２の
Ｐ型ＭＯＳトランジスタ６０及び第３のＮ型ＭＯＳトラ
ンジスタ６１の間の電位を、このレベルシフタ４２の出
力Ｏとする。反転出力ＸＯは第４のＮ型ＭＯＳトランジ
スタ６２のゲートに供給され、出力Ｏは第２のＮ型ＭＯ
Ｓトランジスタ５２のゲートに供給される。
【００４１】図７に示す従来のレベルシフタの入出力特
性は、下記の表１の通りである。
性は、下記の表１の通りである。
【００４２】
【表１】 ここで、上記の表１中のＩ＝ＸＩ＝Ｈ（ＶＤＤ）あるい
はＩ＝ＸＩ＝Ｌ（ＶＳＳ）の各状態が、電池を引き抜い
た場合等の電源の強制切断時の状態である。ＶＤＤ＝Ｏ
Ｖ，ＶＳＳ＝−３Ｖである場合には、電源の強制切断時
にはＩ＝ＸＩ＝ＶＤＤ＝ＯＶとなる。
はＩ＝ＸＩ＝Ｌ（ＶＳＳ）の各状態が、電池を引き抜い
た場合等の電源の強制切断時の状態である。ＶＤＤ＝Ｏ
Ｖ，ＶＳＳ＝−３Ｖである場合には、電源の強制切断時
にはＩ＝ＸＩ＝ＶＤＤ＝ＯＶとなる。
【００４３】このとき、電源の強制切断前の状態におい
て、図７に示す従来回路にてＩ＝Ｈ（ＶＤＤ），ＸＩ＝
Ｌ（ＶＳＳ）とし、この状態の後に電源が強制切断され
た場合について説明する。
て、図７に示す従来回路にてＩ＝Ｈ（ＶＤＤ），ＸＩ＝
Ｌ（ＶＳＳ）とし、この状態の後に電源が強制切断され
た場合について説明する。
【００４４】この場合、電源が強制切断されると第２の
ロジック回路４１からの入力Ｉ＝ＸＩ＝Ｈ（ＶＤＤ）と
なり、第２のＰ型ＭＯＳトランジスタ６０がオンからオ
フに変化し、第３のＮ型ＭＯＳトランジスタ６１はオフ
からオンに変化する。このとき、図２に示すＶＯＵＴか
ら生成されるＶ５もＶＤＤに変化するが、このＶ５→Ｖ
ＤＤの変化はＶＳＳ→ＶＤＤより遅い。
ロジック回路４１からの入力Ｉ＝ＸＩ＝Ｈ（ＶＤＤ）と
なり、第２のＰ型ＭＯＳトランジスタ６０がオンからオ
フに変化し、第３のＮ型ＭＯＳトランジスタ６１はオフ
からオンに変化する。このとき、図２に示すＶＯＵＴか
ら生成されるＶ５もＶＤＤに変化するが、このＶ５→Ｖ
ＤＤの変化はＶＳＳ→ＶＤＤより遅い。
【００４５】この理由を図８に詳細を示す従来の３倍昇
圧回路３５を用いて説明する。
圧回路３５を用いて説明する。
【００４６】図８では、第１，第３のＮ型ＭＯＳトラン
ジスタ８１，８３のゲートに、第３のレベルシフタ３４
のＯ出力が供給され、第２のＮ型ＭＯＳトランジスタ８
２のゲートに、第３のレベルシフタ３４のＸＯ出力が供
給される。
ジスタ８１，８３のゲートに、第３のレベルシフタ３４
のＯ出力が供給され、第２のＮ型ＭＯＳトランジスタ８
２のゲートに、第３のレベルシフタ３４のＸＯ出力が供
給される。
【００４７】この昇圧回路３５は、第３のレベルシフタ
３４のＯ出力、ＸＯ出力によりオン／オフ制御されるＮ
型ＭＯＳトランジスタ８１〜８３によって電荷がチャー
ジされる容量Ｃ１〜Ｃ３を有する。出力電位ＶＯＵＴは
容量Ｃ３にチャージされた電荷によって決定される。
３４のＯ出力、ＸＯ出力によりオン／オフ制御されるＮ
型ＭＯＳトランジスタ８１〜８３によって電荷がチャー
ジされる容量Ｃ１〜Ｃ３を有する。出力電位ＶＯＵＴは
容量Ｃ３にチャージされた電荷によって決定される。
【００４８】ここで、電源が強制切断されると、容量Ｃ
３の電荷がディスチャージされるが、この速度は遅く、
第１，第２の電源電位ＶＤＤ，ＶＳＳが等しくなった後
にもディスチャージは完了しない。電位Ｖ５は電位ＶＯ
ＵＴから生成されるため、この電位Ｖ５も容量Ｃ３の電
荷の影響によりすぐには電位ＶＤＤ（＝０Ｖ）にはなら
ないからである。
３の電荷がディスチャージされるが、この速度は遅く、
第１，第２の電源電位ＶＤＤ，ＶＳＳが等しくなった後
にもディスチャージは完了しない。電位Ｖ５は電位ＶＯ
ＵＴから生成されるため、この電位Ｖ５も容量Ｃ３の電
荷の影響によりすぐには電位ＶＤＤ（＝０Ｖ）にはなら
ないからである。
【００４９】次に図７を参照して説明すると、電源の強
制切断前の第４のレベルシフタ群４２の出力Ｏ＝ＶＤＤ
の電位をデータとすると、このデータは、容量にデータ
を残して保持するＤＲＡＭでのダイナミックなデータ保
持動作と同じく、容量から電荷が抜けるに従いリフレッ
シュされ、データをダイナミックホールドしていること
と同じとなる。
制切断前の第４のレベルシフタ群４２の出力Ｏ＝ＶＤＤ
の電位をデータとすると、このデータは、容量にデータ
を残して保持するＤＲＡＭでのダイナミックなデータ保
持動作と同じく、容量から電荷が抜けるに従いリフレッ
シュされ、データをダイナミックホールドしていること
と同じとなる。
【００５０】すなわち、図７に示す第２のＰ型ＭＯＳト
ランジスタ６０及び第３のＮ型ＭＯＳトランジスタ６１
のオン／オフ状態の変化により、出力Ｏの電位は中間レ
ベルに向け下降し、ついには第２のＮ型ＭＯＳトランジ
スタ５２がオンからオフに変化し、出力ＸＯの電位が上
がることになる。
ランジスタ６０及び第３のＮ型ＭＯＳトランジスタ６１
のオン／オフ状態の変化により、出力Ｏの電位は中間レ
ベルに向け下降し、ついには第２のＮ型ＭＯＳトランジ
スタ５２がオンからオフに変化し、出力ＸＯの電位が上
がることになる。
【００５１】こうすると、図３に示す電位選択回路４３
を介して、図５に示す駆動回路２０の第１〜第６のスイ
ッチ（ＭＯＳトランジスタ）ＳＷ１〜ＳＷ６のゲート電
位が変わり、しかも電位Ｖ１〜Ｖ５は図８に示す昇圧回
路の容量Ｃ２の影響により完全にディスチャージされて
いないので、これらに起因して上述した瞬時点灯が生ず
ることになる。
を介して、図５に示す駆動回路２０の第１〜第６のスイ
ッチ（ＭＯＳトランジスタ）ＳＷ１〜ＳＷ６のゲート電
位が変わり、しかも電位Ｖ１〜Ｖ５は図８に示す昇圧回
路の容量Ｃ２の影響により完全にディスチャージされて
いないので、これらに起因して上述した瞬時点灯が生ず
ることになる。
【００５２】＜昇圧回路３５での瞬時点灯対策＞図９
は、上述した瞬時点灯を防止する対策を施した図２中の
昇圧回路３５の回路図である。
は、上述した瞬時点灯を防止する対策を施した図２中の
昇圧回路３５の回路図である。
【００５３】図９に示す３倍昇圧回路３５について説明
する。図９において、この昇圧回路３５は、第１〜第３
のＮ型ＭＯＳトランジスタ８１〜８３を、デプレーショ
ン型トランジスタにて構成している。また、図９に示す
昇圧回路３５は、図８に示す構成に加えて、第１，第２
のナンド回路９１，９２と、コンパレータ１００と、バ
ッファ１０２とをさらに有する。
する。図９において、この昇圧回路３５は、第１〜第３
のＮ型ＭＯＳトランジスタ８１〜８３を、デプレーショ
ン型トランジスタにて構成している。また、図９に示す
昇圧回路３５は、図８に示す構成に加えて、第１，第２
のナンド回路９１，９２と、コンパレータ１００と、バ
ッファ１０２とをさらに有する。
【００５４】ナンドゲート９１の出力は、第１，第３の
Ｎ型ＭＯＳトランジスタ８１，８３のゲートに供給され
る。ナンドゲート９２の出力は、第２のＮ型ＭＯＳトラ
ンジスタ８２のゲートに供給される。
Ｎ型ＭＯＳトランジスタ８１，８３のゲートに供給され
る。ナンドゲート９２の出力は、第２のＮ型ＭＯＳトラ
ンジスタ８２のゲートに供給される。
【００５５】第１のナンド回路９１には第３のシフトレ
ジスタ３４のＯ出力と、バッファ１０２の出力とが入力
される。第２のナンド回路９２には、第３のシフトレジ
スタ３４のＸＯ出力と、バッファ１０２の出力とが入力
される。
ジスタ３４のＯ出力と、バッファ１０２の出力とが入力
される。第２のナンド回路９２には、第３のシフトレジ
スタ３４のＸＯ出力と、バッファ１０２の出力とが入力
される。
【００５６】コンパレータ１００のプラス端子には基準
電位ＶＲＥＧが入力され、マイナス端子に第２の電源電
位ＶＳＳが入力される。この基準電位ＶＲＥＧは、第１
の電源電位ＶＤＤ（＝ＯＶ）に基づいて基準電位生成回
路１０１にて生成され、基準電位ＶＲＥＧは例えば−
１．８Ｖである。基準電位生成回路１０１は例えば１ま
たは直列接続された複数のＭＯＳトランジスタにて構成
され、第１の電源電位ＶＤＤを各トランジスタにてしき
い値電位Ｖｔｈ分だけ電位降下させることで、基準電位
ＶＲＥＧを生成することができる。
電位ＶＲＥＧが入力され、マイナス端子に第２の電源電
位ＶＳＳが入力される。この基準電位ＶＲＥＧは、第１
の電源電位ＶＤＤ（＝ＯＶ）に基づいて基準電位生成回
路１０１にて生成され、基準電位ＶＲＥＧは例えば−
１．８Ｖである。基準電位生成回路１０１は例えば１ま
たは直列接続された複数のＭＯＳトランジスタにて構成
され、第１の電源電位ＶＤＤを各トランジスタにてしき
い値電位Ｖｔｈ分だけ電位降下させることで、基準電位
ＶＲＥＧを生成することができる。
【００５７】このコンパレータ１００の出力は、図１１
に示すように、第２の電源電位ＶＳＳが基準電位ＶＲＥ
Ｇよりも低い正常時にはＨＩＧＨ（ＶＤＤ）が出力さ
れ、第２の電源電位ＶＳＳが基準電位ＶＲＥＧよりも高
い電源の強制切断時等にはＬＯＷ（ＶＯＵＴ）が出力さ
れる。バッファ１０２の出力も、電源電位の正常時には
ＨＩＧＨ（ＶＤＤ）となり、電源電位の異常時にはＬＯ
Ｗ（ＶＯＵＴ）となる。
に示すように、第２の電源電位ＶＳＳが基準電位ＶＲＥ
Ｇよりも低い正常時にはＨＩＧＨ（ＶＤＤ）が出力さ
れ、第２の電源電位ＶＳＳが基準電位ＶＲＥＧよりも高
い電源の強制切断時等にはＬＯＷ（ＶＯＵＴ）が出力さ
れる。バッファ１０２の出力も、電源電位の正常時には
ＨＩＧＨ（ＶＤＤ）となり、電源電位の異常時にはＬＯ
Ｗ（ＶＯＵＴ）となる。
【００５８】なお、コンパレータ１００，基準電位生成
回路１０１及びバッファ１０２を、この電源回路３０な
どを搭載した半導体装置内に設けるものに限らず、バッ
ファ１０２の出力の代わりに、半導体装置外部から入力
されるパワーオンリセット信号を、第１，第２のナンド
回路９１，９２に供給しても良い。パワーオンリセット
信号は、外部電源の電位を常時検出するディテクタの出
力であり、電源電位が所定値以下になるとアクティブ
（例えばＬＯＷアクティブ）となる信号である。従っ
て、パワーオンリセット信号がアクティブであれば、バ
ッファ１０２の出力と等価となる。
回路１０１及びバッファ１０２を、この電源回路３０な
どを搭載した半導体装置内に設けるものに限らず、バッ
ファ１０２の出力の代わりに、半導体装置外部から入力
されるパワーオンリセット信号を、第１，第２のナンド
回路９１，９２に供給しても良い。パワーオンリセット
信号は、外部電源の電位を常時検出するディテクタの出
力であり、電源電位が所定値以下になるとアクティブ
（例えばＬＯＷアクティブ）となる信号である。従っ
て、パワーオンリセット信号がアクティブであれば、バ
ッファ１０２の出力と等価となる。
【００５９】ところで、電源電位の正常供給時には、バ
ッファ１０２の出力またはパワーオンリセット信号はＨ
ＩＧＨ（ＶＤＤ）である。このため、第１，第２のナン
ド回路９１，９２の出力として、第３のシフトレジスタ
３４のＯ出力、ＸＯ出力の論理が反転されて出力され
る。すなわち電源正常時には、Ｏ出力がＬＯＷ（Ｉ入力
がＬＯＷ）、ＸＯ出力がＨＩＧＨ（ＸＩ入力がＨＩＧ
Ｈ）であれば、第１のナンド回路９１の出力はＨＩＧ
Ｈ、第２のナンド回路９２の出力はＬＯＷとなる。逆
に、Ｏ出力がＨＩＧＨ（Ｉ入力がＨＩＧＨ）、ＸＯ出力
がＬＯＷ（ＸＩ入力がＬＯＷ）であれば、第１のナンド
回路９１の出力はＬＯＷ、第２のナンド回路９２の出力
はＨＩＧＨとなる。
ッファ１０２の出力またはパワーオンリセット信号はＨ
ＩＧＨ（ＶＤＤ）である。このため、第１，第２のナン
ド回路９１，９２の出力として、第３のシフトレジスタ
３４のＯ出力、ＸＯ出力の論理が反転されて出力され
る。すなわち電源正常時には、Ｏ出力がＬＯＷ（Ｉ入力
がＬＯＷ）、ＸＯ出力がＨＩＧＨ（ＸＩ入力がＨＩＧ
Ｈ）であれば、第１のナンド回路９１の出力はＨＩＧ
Ｈ、第２のナンド回路９２の出力はＬＯＷとなる。逆
に、Ｏ出力がＨＩＧＨ（Ｉ入力がＨＩＧＨ）、ＸＯ出力
がＬＯＷ（ＸＩ入力がＬＯＷ）であれば、第１のナンド
回路９１の出力はＬＯＷ、第２のナンド回路９２の出力
はＨＩＧＨとなる。
【００６０】ここで、図１２のタイミングｔ１では、第
１のＮ型ＭＯＳトランジスタ８１がオン、第２のＰ型Ｍ
ＯＳトランジスタ８２がオフ、第３のＮ型ＭＯＳトラン
ジスタ８３がオンしているとする。このため、第１の容
量Ｃ１の両端には電位ＶＳＳ、電位ＶＤＤ（Ｉ入力）が
印加されるので、第１の容量Ｃ１には電位ＶＳＳの電荷
がチャージされる。
１のＮ型ＭＯＳトランジスタ８１がオン、第２のＰ型Ｍ
ＯＳトランジスタ８２がオフ、第３のＮ型ＭＯＳトラン
ジスタ８３がオンしているとする。このため、第１の容
量Ｃ１の両端には電位ＶＳＳ、電位ＶＤＤ（Ｉ入力）が
印加されるので、第１の容量Ｃ１には電位ＶＳＳの電荷
がチャージされる。
【００６１】次に、図１２のタイミングｔ２では、第１
のＮ型ＭＯＳトランジスタ８１がオフ、第２のＮ型ＭＯ
Ｓトランジスタ８２がオン、第３のＮ型ＭＯＳトランジ
スタ８３がオフしている。このとき、第１の容量Ｃ２の
他端のＩ入力が電位ＶＤＤから電位ＶＳＳに変化するた
め、第１の容量Ｃ１には電位（２ＶＳＳ）の電荷がチャ
ージされることになる。
のＮ型ＭＯＳトランジスタ８１がオフ、第２のＮ型ＭＯ
Ｓトランジスタ８２がオン、第３のＮ型ＭＯＳトランジ
スタ８３がオフしている。このとき、第１の容量Ｃ２の
他端のＩ入力が電位ＶＤＤから電位ＶＳＳに変化するた
め、第１の容量Ｃ１には電位（２ＶＳＳ）の電荷がチャ
ージされることになる。
【００６２】ここで、第２のＮ型ＭＯＳトランジスタ８
２がオンし、第２の容量Ｃ２の一端には上記電位（２Ｖ
ＳＳ）が、他端には電位ＶＤＤ（ＸＩ入力）が印加され
ることから、第２の容量Ｃ２に電位（２ＶＳＳ）がチャ
ージされる。ただし、この第２の容量Ｃ２にチャージさ
れた電位は、第３のＮ型トランジスタ８３がオフ状態で
あるので、電位ＶＯＵＴとして出力されることはない。
２がオンし、第２の容量Ｃ２の一端には上記電位（２Ｖ
ＳＳ）が、他端には電位ＶＤＤ（ＸＩ入力）が印加され
ることから、第２の容量Ｃ２に電位（２ＶＳＳ）がチャ
ージされる。ただし、この第２の容量Ｃ２にチャージさ
れた電位は、第３のＮ型トランジスタ８３がオフ状態で
あるので、電位ＶＯＵＴとして出力されることはない。
【００６３】次に、図１２のタイミングｔ３では、再
び、第１のＮ型ＭＯＳトランジスタ８１がオン、第２の
Ｎ型ＭＯＳトランジスタ８２がオフ、第３のＰ型ＭＯＳ
トランジスタ８３がオンする。このとき、ＤＩ入力は電
位ＶＤＤから電位ＶＳＳに変化することから、第２の容
量Ｃ２の他端の電位が電位ＶＤＤから電位ＶＳＳに変化
する。このため、第２の容量Ｃ２には電位（３ＶＳＳ）
がチャージされる。この第２の容量Ｃ２にチャージされ
た電位（３ＶＳＳ）は、第３のＮ型トランジスタ８３が
オンしているため、第３の容量Ｃ３にチャージされると
共に、電位ＶＯＵＴとして出力される。
び、第１のＮ型ＭＯＳトランジスタ８１がオン、第２の
Ｎ型ＭＯＳトランジスタ８２がオフ、第３のＰ型ＭＯＳ
トランジスタ８３がオンする。このとき、ＤＩ入力は電
位ＶＤＤから電位ＶＳＳに変化することから、第２の容
量Ｃ２の他端の電位が電位ＶＤＤから電位ＶＳＳに変化
する。このため、第２の容量Ｃ２には電位（３ＶＳＳ）
がチャージされる。この第２の容量Ｃ２にチャージされ
た電位（３ＶＳＳ）は、第３のＮ型トランジスタ８３が
オンしているため、第３の容量Ｃ３にチャージされると
共に、電位ＶＯＵＴとして出力される。
【００６４】ここで、本実施の形態ではＶＳＳ＝−３Ｖ
であるから、−９ＶのＶＯＵＴ電位が得られ、３倍昇圧
が実施される。
であるから、−９ＶのＶＯＵＴ電位が得られ、３倍昇圧
が実施される。
【００６５】図１２に示すタイミングｔ３以降の任意の
タイミングｔｎにて、電源が強制切断されて、コンパレ
ータ１００及びバッファ１０２の出力がＨＩＧＨからＬ
ＯＷに変化するものとする。従って、第１，第２のナン
ド回路９１，９２の出力は、第３のシフトレジスタ３４
のＯ出力、ＸＯ出力の論理に拘わらず共にＨＩＧＨとな
る。
タイミングｔｎにて、電源が強制切断されて、コンパレ
ータ１００及びバッファ１０２の出力がＨＩＧＨからＬ
ＯＷに変化するものとする。従って、第１，第２のナン
ド回路９１，９２の出力は、第３のシフトレジスタ３４
のＯ出力、ＸＯ出力の論理に拘わらず共にＨＩＧＨとな
る。
【００６６】これにより、第１〜第３のＮ型ＭＯＳトラ
ンジスタ８１〜８３は強制的にオンされる。従って、第
２，第３の容量Ｃ２，Ｃ３にチャージされていた電荷は
ディスチャージされ、出力電位ＶＯＵＴの絶対値を速や
かに低下させることができる。
ンジスタ８１〜８３は強制的にオンされる。従って、第
２，第３の容量Ｃ２，Ｃ３にチャージされていた電荷は
ディスチャージされ、出力電位ＶＯＵＴの絶対値を速や
かに低下させることができる。
【００６７】ここで、第３のシフトレジスタ３４のＩ入
力、ＸＩ入力は、電源の強制切断により図１２のタイミ
ングｔｍにてＶＤＤ＝ＶＳＳ＝ＨＩＧＨ（０Ｖ）とな
る。
力、ＸＩ入力は、電源の強制切断により図１２のタイミ
ングｔｍにてＶＤＤ＝ＶＳＳ＝ＨＩＧＨ（０Ｖ）とな
る。
【００６８】しかし、第１〜第３のＮ型ＭＯＳトランジ
スタ８１〜８３の能力を大きくしてオン抵抗を小さくし
ておけば、ＶＳＳがＶＤＤと等しくなるより速く、第
２，第３の容量Ｃ２，Ｃ３にチャージされていた電荷
を、第１〜第３のＮ型ＭＯＳトランジスタ８１〜８３を
介してディスチャージさせることができる。
スタ８１〜８３の能力を大きくしてオン抵抗を小さくし
ておけば、ＶＳＳがＶＤＤと等しくなるより速く、第
２，第３の容量Ｃ２，Ｃ３にチャージされていた電荷
を、第１〜第３のＮ型ＭＯＳトランジスタ８１〜８３を
介してディスチャージさせることができる。
【００６９】このため、電源の強制切断時には、ＶＳＳ
がＶＤＤと等しくなる前に、昇圧回路３５の出力電位Ｖ
ＯＵＴを降下させることができるので、上述の通りに瞬
時点灯が防止される。
がＶＤＤと等しくなる前に、昇圧回路３５の出力電位Ｖ
ＯＵＴを降下させることができるので、上述の通りに瞬
時点灯が防止される。
【００７０】＜昇圧回路の変形例＞図１０は、昇圧回路
３５の変形例を示している。図１０に示す昇圧回路３５
は、図８に示す従来の昇圧回路の構成に加えて、第２の
容量Ｃ２に並列接続されたＰ型ＭＯＳトランジスタ８４
と、そのゲート電位を制御するコンパレータ１００及び
バッファ１０２とを有する。なお、コンパレータ１００
及びバッファ１０２の動作は、図９の動作と同様であ
る。
３５の変形例を示している。図１０に示す昇圧回路３５
は、図８に示す従来の昇圧回路の構成に加えて、第２の
容量Ｃ２に並列接続されたＰ型ＭＯＳトランジスタ８４
と、そのゲート電位を制御するコンパレータ１００及び
バッファ１０２とを有する。なお、コンパレータ１００
及びバッファ１０２の動作は、図９の動作と同様であ
る。
【００７１】図１０に示す昇圧回路３５における電源電
位の正常時の３倍昇圧動作は、図９と同様にして実施さ
れる。
位の正常時の３倍昇圧動作は、図９と同様にして実施さ
れる。
【００７２】ここで、第３の容量Ｃ３に電位（３ＶＳ
Ｓ）がチャージされているときに電源電位の異常が生ず
ると、図９と同様にしてバッファ１０２の出力がＬＯＷ
となる。これにより、第３の容量Ｃ３と並列接続された
Ｐ型ＭＯＳトランジスタ８４がオンされる。このため、
第３の容量Ｃ３にチャージされていた電荷がディスチャ
ージされ、図９と同様にして瞬時点灯が防止される。
Ｓ）がチャージされているときに電源電位の異常が生ず
ると、図９と同様にしてバッファ１０２の出力がＬＯＷ
となる。これにより、第３の容量Ｃ３と並列接続された
Ｐ型ＭＯＳトランジスタ８４がオンされる。このため、
第３の容量Ｃ３にチャージされていた電荷がディスチャ
ージされ、図９と同様にして瞬時点灯が防止される。
【００７３】＜ＶＯＵＴの出力段階での瞬時点灯対策＞
図１３は、図８に示す構成を有する従来の昇圧回路３５
の後段で、その昇圧回路３５の出力電位ＶＯＵＴをディ
スチャージさせる変形例を示している。
図１３は、図８に示す構成を有する従来の昇圧回路３５
の後段で、その昇圧回路３５の出力電位ＶＯＵＴをディ
スチャージさせる変形例を示している。
【００７４】図１３に示すように、ＶＯＵＴの出力線Ｌ
１と第１の電源電位ＶＤＤの供給線との間には、能力の
大きなＰ型ＭＯＳトランジスタ１１０が接続され、その
ゲートには上述したコンパレータ１００の出力がバッフ
ァ１０２を介して供給される。バッファ１０２の出力の
代わりに、上述したパワーオンリセット信号を用いても
良い。
１と第１の電源電位ＶＤＤの供給線との間には、能力の
大きなＰ型ＭＯＳトランジスタ１１０が接続され、その
ゲートには上述したコンパレータ１００の出力がバッフ
ァ１０２を介して供給される。バッファ１０２の出力の
代わりに、上述したパワーオンリセット信号を用いても
良い。
【００７５】この図８に示す回路構成では、図９の回路
構成とは異なり、電源の強制切断時に昇圧回路３５にて
第２の容量Ｃ２の電荷をディスチャージすることはでき
ない。
構成とは異なり、電源の強制切断時に昇圧回路３５にて
第２の容量Ｃ２の電荷をディスチャージすることはでき
ない。
【００７６】図１３に示す構成によれば、電源の強制切
断時には、バッファ１０２の出力あるいはパワーオンリ
セット信号がＬＯＷ（ＶＯＵＴ）となる。これにより、
Ｐ型ＭＯＳトランジスタ１１０がオンされ、図８の第３
の容量Ｃ３にチャージされていた電荷はディスチャージ
され、出力電位ＶＯＵＴを速やかに低下させることがで
きる。よって、図９、図１０の場合と同様にして、瞬時
点灯を防止することができる。
断時には、バッファ１０２の出力あるいはパワーオンリ
セット信号がＬＯＷ（ＶＯＵＴ）となる。これにより、
Ｐ型ＭＯＳトランジスタ１１０がオンされ、図８の第３
の容量Ｃ３にチャージされていた電荷はディスチャージ
され、出力電位ＶＯＵＴを速やかに低下させることがで
きる。よって、図９、図１０の場合と同様にして、瞬時
点灯を防止することができる。
【００７７】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
【００７８】例えば上述した実施の形態では、３倍昇圧
を例に挙げて説明したが、この昇圧倍率は適宜変更可能
である。
を例に挙げて説明したが、この昇圧倍率は適宜変更可能
である。
【００７９】また本発明は、図１に示す液晶パネル１０
が搭載された携帯電話、ゲーム機器、電子手帳、パーソ
ナルコンピータ、ワードプロセッサ、ナビゲーション装
置など各種の電子機器に適用することができる。
が搭載された携帯電話、ゲーム機器、電子手帳、パーソ
ナルコンピータ、ワードプロセッサ、ナビゲーション装
置など各種の電子機器に適用することができる。
【図１】本発明が適用される液晶装置を示す概略説明図
である。
である。
【図２】図１に示す液晶パネルに供給される駆動波形の
一例を示す波形図である。
一例を示す波形図である。
【図３】図１に示す駆動回路、駆動制御回路及び電源回
路を搭載した１チップの半導体装置のブロック図であ
る。
路を搭載した１チップの半導体装置のブロック図であ
る。
【図４】図３に示すレギュレータの出力特性を示す特性
図である。
図である。
【図５】図３に示すボルテージフォロア回路と、駆動回
路の一部とを示す回路図である。
路の一部とを示す回路図である。
【図６】図３に示す昇圧回路、レギュレータ及びボルテ
ージフォロア回路の動作を示す動作説明図である。
ージフォロア回路の動作を示す動作説明図である。
【図７】図３に示す第４のレベルシフタ群を構成するレ
ベルシフタの回路図である。
ベルシフタの回路図である。
【図８】図３に示す昇圧回路の従来例の回路図である。
【図９】本発明の実施の形態に係る昇圧回路の回路図で
ある。
ある。
【図１０】図９に示す昇圧回路の変形例を示す回路図で
ある。
ある。
【図１１】図９に示すコンパレータの出力を説明するた
めの波形図である。
めの波形図である。
【図１２】図９に示す昇圧回路の動作に用いられる信号
のタイミングチャートである。
のタイミングチャートである。
【図１３】ＶＯＵＴをディスチャージさせる本発明の他
の実施の形態を示す説明図である。
の実施の形態を示す説明図である。
１０ 液晶パネル ２０ 駆動回路 ３０ 電源回路 ３１ 第１のロジック回路 ３２〜３４ 第１〜第３のレベルシフタ ３５ 昇圧回路 ３６ 定電流回路 ３７ レギュレータ ３８ ボルテージフォロア回路 ３８Ａ 抵抗分割回路 ４０ 駆動制御回路 ４１ 第２のロジック回路 ４２ 第４のレベルシフタ群 ４３ 電位選択回路 ５０ 第１のＰ型ＭＯＳトランジスタ ５１ 第１のＮ型ＭＯＳトランジスタ ５２ 第２のＮ型ＭＯＳトランジスタ ５５ 第１の回路 ６０ 第２のＰ型ＭＯＳトランジスタ ６１ 第３のＮ型ＭＯＳトランジスタ ６２ 第４のＮ型ＭＯＳトランジスタ ６５ 第２の回路 ８１〜８３ Ｎ型ＭＯＳトランジスタ ８４ Ｐ型ＭＯＳトランジスタ ９１ 第１のナンド回路 ９２ 第２のナンド回路 Ｃ１ 第１の容量 Ｃ２ 第２の容量 Ｃ３ 第３の容量 １００ コンパレータ １０１ 基準電位生成回路 １０２ バッファ １１０ Ｐ型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B011 DA13 DB05 EB09 GG04 GG12 5B019 CA04 EA01 HF10 5C006 AC28 AF44 AF67 BB12 BB15 BF03 BF06 BF14 BF24 BF25 BF26 BF34 BF37 BF45 BF46 FA23 5F038 BB05 BG03 BG05 BG06 CD01 CD15 DF01 EZ20
Claims (7)
- 【請求項１】 外部電源から第１，第２の電源電位が供
給され、その間の電位の絶対値を昇圧して容量にチャー
ジする昇圧回路と、 前記第１，第２の電源電位間の絶対値が所定値を下回っ
た電源異常時にアクティブとなる信号に基づいて、前記
第１，第２の電源電位が等しくなる前に、前記昇圧回路
の前記容量にチャージされた電位をディスチャージさせ
るディスチャージ回路と、 を含む電源回路が搭載されていることを特徴とする半導
体装置。 - 【請求項２】 請求項１において、 前記昇圧回路は、昇圧時に論理信号に基づいて前記容量
の一端の接続をオン／オフするスイッチング手段を含
み、 前記ディスチャージ回路は、前記電源異常時に前記論理
信号の論理に拘わらず前記スイッチング手段を強制的に
オンさせて、前記容量にチャージされた電位をディスチ
ャージさせることを特徴とする半導体装置。 - 【請求項３】 請求項２において、 前記ディスチャージ手段は、 前記所定値の電位と前記外部電源の電位とを比較する比
較器と、 電源正常時には前記論理信号の論理に基づいて前記スイ
ッチング手段のオン／オフを制御し、前記電源異常時に
は前記比較器の出力論理に基づいて前記スイッチング手
段を強制的にオンさせる論理ゲート回路と、 を有することを特徴とする半導体装置。 - 【請求項４】 請求項２において、 前記ディスチャージ手段には、電源異常時にアクティブ
となるパワーオンリセット信号が入力され、 前記ディスチャージ手段は、電源正常時には前記論理信
号の論理に基づいて前記スイッチング手段のオン／オフ
を制御し、前記電源異常時には前記パワーオンリセット
信号の論理に基づいて前記スイッチング手段を強制的に
オンさせる論理ゲート回路を有することを特徴とする半
導体装置。 - 【請求項５】 請求項１乃至４のいずれかにおいて、 前記電源回路は、 前記昇圧回路の出力電位に基づいて、複数種の電位を生
成する電位生成回路と、 前記複数種の電位の中から選択された駆動電位を出力す
る駆動回路と、 前記駆動回路を制御して、前記複数種の電位の中から前
記駆動電位を選択制御する駆動制御回路と、 をさらに有することを特徴とする半導体装置。 - 【請求項６】 請求項１乃至５のいずれかに記載の半導
体装置と、 前記半導体装置から供給される電位に基づいて駆動され
る液晶パネルと、 を有することを特徴とする液晶装置。 - 【請求項７】 請求項６に記載の液晶装置を有すること
を特徴とする電子機器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08966899A JP3799869B2 (ja) | 1999-03-30 | 1999-03-30 | 電源回路を搭載した半導体装置並びにそれを用いた液晶装置及び電子機器 |
| US09/534,532 US6181584B1 (en) | 1999-03-30 | 2000-03-27 | Semiconductor device with internal power supply circuit, together with liquid crystal device and electronic equipment using the same |
| EP00106091A EP1041534A1 (en) | 1999-03-30 | 2000-03-30 | Semiconductor device with internal power supply circuit, together with liquid crystal device and electronic equipment using the same |
| US09/709,569 US6317344B1 (en) | 1999-03-30 | 2000-11-13 | Electrical device with booster circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08966899A JP3799869B2 (ja) | 1999-03-30 | 1999-03-30 | 電源回路を搭載した半導体装置並びにそれを用いた液晶装置及び電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000284866A true JP2000284866A (ja) | 2000-10-13 |
| JP3799869B2 JP3799869B2 (ja) | 2006-07-19 |
Family
ID=13977134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08966899A Expired - Lifetime JP3799869B2 (ja) | 1999-03-30 | 1999-03-30 | 電源回路を搭載した半導体装置並びにそれを用いた液晶装置及び電子機器 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6181584B1 (ja) |
| EP (1) | EP1041534A1 (ja) |
| JP (1) | JP3799869B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005227529A (ja) * | 2004-02-13 | 2005-08-25 | Nec Corp | アクティブマトリクス型半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795365B2 (en) * | 2002-08-23 | 2004-09-21 | Micron Technology, Inc. | DRAM power bus control |
| US6873503B2 (en) * | 2002-09-19 | 2005-03-29 | Sun Microsystems, Inc. | SSTL pull-up pre-driver design using regulated power supply |
| JP5090795B2 (ja) * | 2007-06-05 | 2012-12-05 | 株式会社ジャパンディスプレイイースト | 表示装置 |
| KR101537412B1 (ko) * | 2008-12-26 | 2015-07-17 | 엘지디스플레이 주식회사 | 액정표시장치와 그 구동방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5393350A (en) * | 1977-01-27 | 1978-08-16 | Canon Inc | Booster circuit |
| IT1221261B (it) * | 1988-06-28 | 1990-06-27 | Sgs Thomson Microelectronics | Moltiplicatore di tensione omos |
| ES2075866T3 (es) | 1989-10-27 | 1995-10-16 | Canon Kk | Dispositivo visualizador de cristal liquido con desconexion de potencia controlada. |
| JP2695981B2 (ja) | 1990-10-05 | 1998-01-14 | 株式会社東芝 | 液晶表示器駆動電源回路 |
| US5530640A (en) * | 1992-10-13 | 1996-06-25 | Mitsubishi Denki Kabushiki Kaisha | IC substrate and boosted voltage generation circuits |
| JP3159843B2 (ja) | 1993-09-03 | 2001-04-23 | 株式会社 沖マイクロデザイン | 液晶駆動電圧発生回路 |
| WO1996002865A1 (fr) | 1994-07-14 | 1996-02-01 | Seiko Epson Corporation | Circuit a sources de courant electrique, dispositif d'affichage a cristaux liquides et dispositif electronique |
| US5986649A (en) | 1995-01-11 | 1999-11-16 | Seiko Epson Corporation | Power circuit, liquid crystal display device, and electronic equipment |
| JPH09162713A (ja) * | 1995-12-11 | 1997-06-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5757632A (en) * | 1996-02-29 | 1998-05-26 | Sanyo Electric Co., Ltd. | Switched capacitance voltage multiplier |
| FR2758020B1 (fr) * | 1996-12-30 | 1999-02-26 | Alsthom Cge Alcatel | Moyens de commande de convertisseur d'energie electrique a niveaux multiples, dit convertisseur multiniveaux |
| EP0856935B1 (en) * | 1997-02-03 | 2003-11-05 | Denso Corporation | Charge pump circuit |
| JPH10333642A (ja) | 1997-05-27 | 1998-12-18 | Internatl Business Mach Corp <Ibm> | 液晶表示装置 |
| JP3962466B2 (ja) * | 1997-12-05 | 2007-08-22 | キヤノン株式会社 | スイッチング型直流電源装置 |
-
1999
- 1999-03-30 JP JP08966899A patent/JP3799869B2/ja not_active Expired - Lifetime
-
2000
- 2000-03-27 US US09/534,532 patent/US6181584B1/en not_active Expired - Lifetime
- 2000-03-30 EP EP00106091A patent/EP1041534A1/en not_active Withdrawn
- 2000-11-13 US US09/709,569 patent/US6317344B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005227529A (ja) * | 2004-02-13 | 2005-08-25 | Nec Corp | アクティブマトリクス型半導体装置 |
| US8264476B2 (en) | 2004-02-13 | 2012-09-11 | Nlt Technologies, Ltd. | Active matrix type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3799869B2 (ja) | 2006-07-19 |
| US6317344B1 (en) | 2001-11-13 |
| EP1041534A1 (en) | 2000-10-04 |
| US6181584B1 (en) | 2001-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107657983B (zh) | 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 | |
| CN108962154B (zh) | 移位寄存器单元、阵列基板栅极驱动电路、显示器以及栅极驱动方法 | |
| US8102357B2 (en) | Display device | |
| JP3428380B2 (ja) | 液晶表示装置の駆動制御用半導体装置および液晶表示装置 | |
| JP4421208B2 (ja) | レベルシフタ回路およびそれを備えた表示装置 | |
| US8754838B2 (en) | Discharge circuit and display device with the same | |
| CN107610632B (zh) | 显示驱动电路、电源管理装置、显示设备及其驱动方法 | |
| US9030125B2 (en) | Power circuit having multiple stages of charge pumps | |
| US11605360B2 (en) | Circuit and method for preventing screen flickering, drive circuit for display panel, and display apparatus | |
| US10692464B2 (en) | Voltage supply unit and method, display driving circuit and display device | |
| KR100218533B1 (ko) | 액정 표시 장치의 파워 오프 방전 회로 | |
| JP3584830B2 (ja) | 半導体装置並びにそれを用いた液晶装置及び電子機器 | |
| JP2018180414A (ja) | 液晶表示装置 | |
| KR20070065797A (ko) | 디스플레이 장치에서의 잔상 제거 방법 | |
| JP4042627B2 (ja) | 電源電圧変換回路およびその制御方法、ならびに表示装置および携帯端末 | |
| KR102507332B1 (ko) | 게이트 구동부 및 이를 포함하는 표시장치 | |
| JP2000284866A (ja) | 電源回路を搭載した半導体装置並びにそれを用いた液晶装置及び電子機器 | |
| US10135444B2 (en) | Semiconductor device with booster part, and booster | |
| CN113763866B (zh) | 移位寄存器及其驱动方法、栅极驱动电路、显示装置 | |
| TWI670702B (zh) | 雙閘極電晶體電路、畫素電路及其閘極驅動電路 | |
| CN112150976A (zh) | 液晶显示屏的掉电清屏方法 | |
| JP2000333444A (ja) | チャージポンプ回路、半導体装置、液晶表示装置及びそれを含む電子機器 | |
| CN118266019A (zh) | 移位寄存器单元、栅极驱动电路及显示装置 | |
| CN111711260A (zh) | 电压提供电路、电压提供方法和显示装置 | |
| JP2010145737A (ja) | 駆動回路、電気光学装置及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050808 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050810 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051011 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060404 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060417 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140512 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |