JP7344000B2 - アナログ－デジタル変換器、アナログ－デジタル変換方法及び変位検出装置 - Google Patents

Description

本発明は、アナログ－デジタル変換器、アナログ－デジタル変換方法及び変位検出装置に関する。

アナログ－デジタル（Analog to Digital ：Ａ／Ｄ）変換器の方式の一つとして、サイクリック型又はアルゴリズミック型と称されるＡ／Ｄ変換器が知られている。一般的なサイクリック型Ａ／Ｄ変換器の構成が、例えば特許文献１で提案されている。

このＡ／Ｄ変換器は、アナログ／デジタル（Ａ／Ｄ）変換回路、デジタル／アナログ（Ｄ／Ａ）変換回路、増幅回路、入力差分回路及び２つのスイッチを有する。Ａ／Ｄ変換回路は、入力されたアナログ信号をデジタル信号に変換する。Ｄ／Ａ変換回路は、Ａ／Ｄ変換回路の出力をアナログ信号に変換する。増幅回路は、入力されたアナログ信号を増幅する。特許文献１では、増幅回路は、入力されたアナログ信号を２倍に増幅している。入力差分回路は、増幅回路の出力とＤ／Ａ変換回路の出力との差分をとる。２つのスイッチの切り替えにより、アナログ入力信号及び入力差分回路の出力のいずれかが選択されて、Ａ／Ｄ変換回路及び増幅回路に入力される。

このＡ／Ｄ変換器では、あるサイクルでサンプルされた入力差分回路の出力が、次のサイクルにおいてＡ／Ｄ変換回路及び増幅回路に入力されることで、再帰的にＡ／Ｄ変換回路で変換が行われる。これにより、サイクルの繰り返しに応じて、最上位ビットから順に各ビットの値を取得することができる。よって、Ｎ（Ｎは、２以上の整数）回のサイクルを繰り返すことで、アナログ入力信号をＮとＡ／Ｄ変換回路のビット数の積で表されるビット数のデジタル信号に変換するＡ／Ｄ変換器を構成できる。

特開２００８－２８８２０号公報

上述の一般的なサイクリック型Ａ／Ｄ変換器は、パイプライン型Ａ／Ｄ変換器の１ステージをＮ回サイクルさせてアナログ／デジタル変換を行うものであり、回路規模を小さくすることができる。しかし、同じＡ／Ｄ変換回路を繰り返し使用するため、増幅のオフセットなどの誤差が積算し、直線性が悪くなりやすいという問題点がある。例えば、上述のＡ／Ｄ変換器では、あるサイクルで発生した誤差は、次のサイクルで増幅器によって２倍に増幅されてしまい、増幅回数が多くなるほど誤差が大きくなってしまう。

本発明は、上記の事情に鑑みて成されたものであり、サイクリック型アナログ－デジタル変換器での誤差を抑制することを目的とする。

本発明の第１の態様であるアナログ－デジタル変換器は、
アナログ入力信号に対して複数回のサイクル処理を行うことでデジタル出力信号に変換するサイクリック型のアナログ－デジタル変換器であって、
前記サイクル処理を行って前記デジタル出力信号の各ビットの値を示すデジタル信号を出力するサイクル処理部と、
前記サイクル処理部から出力された前記デジタル信号が入力され、１サイクルおきに前記デジタル信号を反転させた信号を出力信号として出力する出力回路と、を有し、
２回目以降のサイクルで前記サイクル処理部に入力される信号は、１つ前のサイクルでの前記サイクル処理において生成された信号であり、
前記サイクル処理では、前記サイクル処理部に入力された前記信号を反転させる処理を行うものである。

本発明の第２の態様であるアナログ－デジタル変換器は、上記のアナログ－デジタル変換器であって、
前記出力回路は、
反転出力端子が入力端子と接続されるＤ型フリップフロップと、
一方の入力に前記デジタル信号が入力され、他方の入力が前記Ｄ型フリップフロップの出力端子と接続される排他的論理和回路と、を有することが望ましい。

本発明の第３の態様であるアナログ－デジタル変換器は、上記のアナログ－デジタル変換器であって、
前記出力回路は、奇数回目のサイクルでは前記デジタル信号を前記出力信号として出力し、偶数回目のサイクルでは前記デジタル信号を反転させた信号を前記出力信号として出力することが望ましい。

本発明の第４の態様であるアナログ－デジタル変換器は、上記のアナログ－デジタル変換器であって、
初期状態において、前記Ｄ型フリップフロップの前記出力端子の出力値は「０」、前記反転出力端子の出力値は「１」に設定されることが望ましい。

本発明の第５の態様であるアナログ－デジタル変換器は、上記のアナログ－デジタル変換器であって、
前記サイクル処理部の出力を反転させた信号を前記サイクル処理部に出力する反転回路を更に有することが望ましい。

本発明の第６の態様であるアナログ－デジタル変換器は、上記のアナログ－デジタル変換器であって、
Ｎは、２以上の整数であり、
前記サイクル処理部は、
前記サイクル処理のそれぞれで１ビットの前記デジタル信号を取得することで、前記アナログ入力信号をＮビットのデジタル信号に変換し、
１回目のサイクルでは、前記アナログ入力信号を前記デジタル信号に変換し、
２回目以降のサイクルでは、前のサイクルで前記反転回路から出力された信号を前記デジタル信号に変換することが望ましい。

本発明の第７の態様であるアナログ－デジタル変換器は、上記のアナログ－デジタル変換器であって、
前記サイクル処理部は、
１回目のサイクルでは前記アナログ入力信号を、２回目以降のサイクルでは前記反転回路から出力された信号を出力する選択回路と、
前記選択回路から出力された前記信号をタイミング信号に応じてサンプリングし、サンプリングした信号を出力するサンプルホールド回路と、
前記サンプリングした信号の電圧とグランド電圧とを比較し、比較結果を前記デジタル信号として出力する比較器と、
前記デジタル信号が入力され、前記サンプリングした信号の電圧が前記グランド電圧よりも高い場合に基準電圧を反転させた電圧を出力し、前記サンプリングした信号の電圧が前記グランド電圧よりも低い場合に前記基準電圧を出力するＤ／Ａ変換回路と、
前記サンプリングした信号の電圧を２倍に増幅する増幅器と、
前記増幅器で増幅された電圧と前記Ｄ／Ａ変換回路が出力する電圧とを加算し、加算した電圧を前記反転回路へ出力する加算器と、を有することが望ましい。

本発明の第８の態様であるアナログ－デジタル変換器は、上記のアナログ－デジタル変換器であって、
前記サイクル処理部は、
１回目のサイクルでは前記アナログ入力信号を、２回目以降のサイクルでは１つ前のサイクルで前記サイクル処理部から出力された信号を出力する選択回路と、
前記選択回路から出力された信号をタイミング信号に応じてサンプリングし、サンプリングした信号を出力するサンプルホールド回路と、
前記サンプリングした信号の電圧とグランド電圧とを比較し、比較結果を前記デジタル信号として出力する比較器と、
前記デジタル信号が入力され、前記サンプリングした信号の電圧が前記グランド電圧よりも高い場合に基準電圧を出力し、前記サンプリングした信号の電圧が前記グランド電圧よりも低い場合に前記基準電圧を反転させた電圧を出力するＤ／Ａ変換回路と、
前記サンプリングした信号の電圧を２倍に増幅し、かつ、反転させる反転増幅器と、
前記反転増幅器でから出力された電圧と前記Ｄ／Ａ変換回路が出力する電圧とを加算し、加算した電圧を出力する加算器と、を有することが望ましい。

本発明の第９の態様であるアナログ－デジタル変換器は、上記のアナログ－デジタル変換器であって、
前記比較器の非反転入力端子に前記サンプリングした信号が入力され、反転入力端子に前記グランド電圧が入力され、
前記Ｄ／Ａ変換回路は、前記デジタル信号の値が「１」の場合に前記基準電圧を反転させた電圧を出力し、前記デジタル信号の値が「０」の場合に前記基準電圧を出力することが望ましい。

本発明の第１０の態様である変位検出装置は、
測定された変位を示すアナログ信号を出力する変位検出器と、
前記測定された変位を示すアナログ信号に基づいて変位を検出する信号処理部と、を有し、
前記信号処理部は、
上記のアナログ－デジタル変換器と、
前記アナログ－デジタル変換器が出力する前記デジタル信号に基づいて前記変位を算出する演算部と、を有し、
前記アナログ－デジタル変換器は、前記測定された変位を示すアナログ信号を前記アナログ入力信号として受け取って、前記デジタル信号に変換するものである。

本発明の第１１の態様であるアナログ－デジタル変換方法は、
アナログ入力信号に対して複数回のサイクル処理を行うことでデジタル出力信号に変換するサイクリック型のアナログ－デジタル変換器におけるアナログ－デジタル変換方法であって、
１つ前のサイクルで生成された信号を次のサイクル処理の入力として用いて、前記サイクル処理を行って前記デジタル出力信号の各ビットの値を示すデジタル信号を出力し、
１サイクルおきに前記デジタル信号を反転させた信号を出力信号として出力し、
２回目以降のサイクルで前記サイクル処理を行う信号は、１つ前のサイクルでの前記サイクル処理において生成された信号であり、
前記サイクル処理では、入力された前記信号を反転させる処理を行うものである。

本発明によれば、サイクリック型アナログ－デジタル変換器での誤差を抑制することができる。

本発明の上述及び他の目的、特徴、及び長所は以下の詳細な説明及び付随する図面からより完全に理解されるだろう。付随する図面は図解のためだけに示されたものであり、本発明を制限するためのものではない。

実施の形態１にかかるＡ／Ｄ変換器の構成を模式的に示す図である。 実施の形態１にかかるＡ／Ｄ変換器の構成をより詳細に示す図である。 奇数回目のサイクルでの出力回路を示す図である。 偶数回目のサイクルでの出力回路を示す図である。 実施の形態１にかかるＡ／Ｄ変換器でのオフセット誤差を示す図である。 比較例にかかるＡ／Ｄ変換器の構成を模式的に示す図である。 オフセット誤差がある場合のＡ／Ｄ変換特性を示す図である。 実施の形態１にかかるＡ／Ｄ変換器が搭載された光学式エンコーダの構成を模式的に示す図である。 実施の形態２にかかるＡ／Ｄ変換器の構成を模式的に示す図である。

以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。

実施の形態１
以下、実施の形態１にかかるアナログ－デジタル（Analog to Digital：Ａ／Ｄ）変換器について説明する。実施の形態１にかかるＡ／Ｄ変換器１００は、複数回のサイクル処理を行うことで、アナログ入力信号ＡＩＮを多ビットのデジタル信号ＯＵＴに変換する、サイクリック型Ａ／Ｄ変換器として構成される。具体的には、Ａ／Ｄ変換器１００は、Ｎ回（Ｎは、２以上の整数）のサイクル処理を行うことで、アナログ入力信号ＡＩＮをＮビットのデジタル信号ＯＵＴに変換する、サイクリック型Ａ／Ｄ変換器として構成される。換言すれば、Ａ／Ｄ変換器１００はＮビットの分解能を有するサイクリック型Ａ／Ｄ変換器であり、アナログ入力信号ＡＩＮに対してＮ回のサイクル処理を行うことで、上位ビットから順に各ビットの値を取得することができる。

図１に、実施の形態１にかかるＡ／Ｄ変換器１００の構成を模式的に示す。Ａ／Ｄ変換器１００は、サイクル処理部１０、反転回路２０及び出力回路３０を有する。サイクル処理部１０は、サイクリック型Ａ／Ｄ変換器の１サイクル分のＡ／Ｄ変換処理を行う１ビットのＡ／Ｄ変換回路として構成される。

サイクル処理部１０は、Ａ／Ｄ変換の結果を示すバイナリ信号ＢＳを出力回路３０へ出力し、次のサイクルでサイクル処理部１０に入力されるアナログ信号Ｓ４を反転回路２０へ出力する。反転回路２０は、アナログ信号Ｓ４を反転させたアナログ信号Ｓ５を、サイクル処理部１０へ出力する。

サイクル処理部１０は、１回目のサイクルではアナログ入力信号ＡＩＮをＡ／Ｄ変換し、２回目以降のサイクルでは反転回路２０から入力するアナログ信号Ｓ５をＡ／Ｄ変換するように構成される。

出力回路３０は、バイナリ信号ＢＳに基づいて、ｉ回目のサイクルに対応する最上位ビットからｉ回目のビットを示すバイナリ信号Ｂｉを、タイミング信号ＴＳに応じて出力する。ここで、ｉはサイクルの回数を示す値であり、１以上Ｎ以下の整数である。

図２に、実施の形態１にかかるＡ／Ｄ変換器１００の構成をより詳細に示す。図１と比較して、Ａ／Ｄ変換器１００には、タイミング信号ＴＳを生成する信号生成部４０が追加されている。なお、信号生成部４０は、Ａ／Ｄ変換器１００の外部に設けられていてもよい。

図２に示すように、サイクル処理部１０は、選択回路１１、サンプルホールド（Sample Holding：Ｓ／Ｈ）回路１２、増幅器１３、比較器１４、デジタル－アナログ（Digital to Analog：Ｄ／Ａ）変換回路１５及び加算器１６を有する。

選択回路１１は、２入力１出力のマルチプレクサ（ＭＵＸ）として構成される。選択回路１１の一方の入力にはアナログ入力信号ＡＩＮが入力され、他方の入力は反転回路２０の出力と接続されて反転回路２０からアナログ信号Ｓ５が入力される。選択回路１１は、タイミング信号ＴＳに基づいて、アナログ入力信号ＡＩＮ及びアナログ信号Ｓ５の一方を、入力信号ＩＮとしてＳ／Ｈ回路１２へ出力する。

１回目のサイクルでは、選択回路１１は、例えばタイミング信号ＴＳに応じて、アナログ入力信号ＡＩＮをＳ／Ｈ回路１２へ出力する。よって、１回目のサイクルでは、Ｓ／Ｈ回路１２は、アナログ入力信号ＡＩＮを入力信号ＩＮとして受け取る。

２回目以降のサイクルでは、選択回路１１は、例えばタイミング信号ＴＳに応じて、前のサイクルで出力されたアナログ信号Ｓ５をＳ／Ｈ回路１２へ出力する。よって、２回目以降のサイクルでは、Ｓ／Ｈ回路１２は、アナログ信号Ｓ５を入力信号ＩＮとして受け取る。

このようなサイクルに応じた入力信号ＩＮの選択は、選択回路１１がタイミング信号ＴＳに応じて自律的に行ってもよいし、別途設けられた制御部が選択回路１１を制御することで行ってもよい。

Ｓ／Ｈ回路１２は、入力信号ＩＮをサンプリングしたサンプル信号Ｓ１を出力する。

増幅器１３は、サンプル信号Ｓ１を２倍に増幅したアナログ信号Ｓ２を出力する。

比較器１４は、サンプル信号Ｓ１とグランド電圧ＧＮＤ（すなわち、ゼロ電圧）とを比較し、比較結果をバイナリ信号ＢＳとして出力する。図２では、比較器１４の非反転入力端子（＋）はＳ／Ｈ回路１２の出力と接続され、サンプル信号Ｓ１が入力される。比較器１４の反転入力端子（－）にはグランド電圧ＧＮＤが入力される。サンプル信号Ｓ１の電圧がグランド電圧ＧＮＤよりも大きい場合、比較器１４は、バイナリ信号ＢＳとして「１」（ＨＩＧＨ）を出力する。サンプル信号Ｓ１の電圧がグランド電圧ＧＮＤよりも小さい場合、比較器１４は、バイナリ信号ＢＳとして「０」（ＬＯＷ）を出力する。なお、サンプル信号Ｓ１の電圧とグランド電圧ＧＮＤとが等しい場合には、比較器１４は、必要に応じてバイナリ信号ＢＳとして「０」（ＬＯＷ）を出力してもよいし、「１」（ＨＩＧＨ）を出力してもよい。

Ｄ／Ａ変換回路１５は、バイナリ信号ＢＳをアナログ信号Ｓ３に変換する。ここでは、バイナリ信号ＢＳが「１」（ＨＩＧＨ）である場合、Ｄ／Ａ変換回路１５は、アナログ信号Ｓ３として電圧レベルが－Ｖ_ＲＥＦの信号を出力する。バイナリ信号ＢＳが「０」（ＬＯＷ）である場合、Ｄ／Ａ変換回路１５は、アナログ信号Ｓ３として電圧レベルが＋Ｖ_ＲＥＦの信号を出力する。ここで、Ｖ_ＲＥＦは、サイクル処理部１０で行う１ビットのＡ／Ｄ変換処理の基準電圧である。

加算器１６は、増幅器１３が出力したアナログ信号Ｓ２とＤ／Ａ変換回路１５が出力したアナログ信号Ｓ３（すなわち、＋Ｖ_ＲＥＦ又は－Ｖ_ＲＥＦ）とを加算して、アナログ信号Ｓ４を出力する演算器として構成される。

反転回路２０は、加算器１６から出力されたアナログ信号Ｓ４を反転し、反転したアナログ信号Ｓ５を選択回路１１へ出力する。

次いで、出力回路３０について説明する。図２に示すように、出力回路３０は、Ｄ型フリップフロップ(以下、ＤＦＦ：D flip flop)３１及び排他的論理和（以下、ＸＯＲ：exclusive or）回路３２を有する。

ＤＦＦ３１は、クロック端子ＣＬＫにタイミング信号ＴＳが入力される。入力端子であるＤ端子は、反転出力端子であるＱ－端子と接続される。出力端子であるＱ端子は、ＸＯＲ回路３２の一方の入力端子と接続される。ＸＯＲ回路３２の他方の入力端子には、バイナリ信号ＢＳが入力される。ＸＯＲ回路３２は、Ｑ端子から入力する信号とバイナリ信号ＢＳとの排他的論理和をバイナリ信号Ｂｉとして出力する。

次いで、本実施の形態にかかるＡ／Ｄ変換器１００の動作について説明する。１回目及び３回目以降の奇数回目のサイクルでは、Ｓ／Ｈ回路１２がサンプリングする入力信号ＩＮは、反転回路２０を０回又は偶数回通過した信号である。なお、以下では、０を偶数として取り扱う。これに対し、２回目以降の偶数回目のサイクルでは、Ｓ／Ｈ回路がサンプリングする入力信号ＩＮは、反転回路２０を奇数回通過した信号である。よって、入力信号ＩＮの電圧レベルはサイクルごとに反転するので、これに伴って比較器１４が出力するバイナリ信号ＢＳもサイクルごとに反転することとなる。そのため、本構成では、バイナリ信号ＢＳの反転を修正するために、出力回路３０が設けられている。

出力回路３０の動作について説明する。ＤＦＦ３１は、初めにＱ端子の出力が「０」、Ｑ－端子の出力が「１」となるように設定される。図３に奇数回目のサイクルでの出力回路３０を示し、図４に偶数回目のサイクルでの出力回路３０を示す。

１回目のサイクルでは、Ｑ端子の出力が「０」、Ｑ－端子の出力が「１」であるので、ＸＯＲ回路３２にはＱ端子から「０」が入力される。よって、ＸＯＲ回路３２は、バイナリ信号Ｂｉとして、バイナリ信号ＢＳと同じ値を出力することとなる。また、Ｑ－端子の出力「１」がＤ端子に入力されるので、ＤＦＦ３１がタイミング信号ＴＳを受け取るとＱ端子の出力は「０」から「１」に遷移し、Ｑ－端子の出力は「１」から「０」に遷移する。

２回目のサイクルでは、Ｑ端子の出力が「１」、Ｑ－端子の出力が「０」であるので、ＸＯＲ回路３２にはＱ端子から「１」が入力される。よって、ＸＯＲ回路３２は、バイナリ信号Ｂｉとして、バイナリ信号ＢＳを反転させた値（ＢＳ－）を出力することとなる。また、Ｑ－端子の出力「０」がＤ端子に入力されるので、ＤＦＦ３１がタイミング信号ＴＳを受け取るとＱ端子の出力は「１」から「０」に遷移し、Ｑ－端子の出力は「０」から「１」に遷移する。

３回目以降の奇数回目のサイクルについては１回目のサイクルと同様であり、４回目以降の偶数回目のサイクルについては２回目のサイクルと同様であるので、説明を省略する。

このように出力回路３０が比較器１４から出力されたバイナリ信号ＢＳを修正することで、ｉ番目のビットの値を示すバイナリ信号Ｂｉを出力することができる。

次いで、本実施の形態にかかるＡ／Ｄ変換器１００での誤差について検討する。図５に、実施の形態１にかかるＡ／Ｄ変換器１００でのオフセット誤差を示す。Ａ／Ｄ変換器１００では、入力信号ＩＮがサイクル処理部１０に入力されて加算器１６からアナログ信号Ｓ４が出力されるまでの間に、増幅などの影響によってオフセット誤差が生じる。図５では、サイクル処理部１０の出力と反転回路２０との間に仮想的な加算器５０を挿入し、オフセット誤差Ｖ_ｏｆｆが加算されるものとしている。このように、Ａ／Ｄ変換器１００では、１サイクルごとにオフセット誤差Ｖ_ｏｆｆが加算される。以下では、一般的なサイクリック型Ａ／Ｄ変換器と本実施の形態にかかるＡ／Ｄ変換器１００とを比較し、本実施の形態にかかるＡ／Ｄ変換器１００での誤差抑制について検討する。

まず、本実施の形態にかかるＡ／Ｄ変換器１００の誤差抑制を理解する前提として、一般的なサイクリック型Ａ／Ｄ変換器でのオフセット誤差の影響を検討する。ここでは、比較例の構成として、本実施の形態にかかるＡ／Ｄ変換器１００から反転回路２０と出力回路３０を除去したＡ／Ｄ変換器を例に検討する。図６に、比較例にかかるＡ／Ｄ変換器３００の構成を模式的に示す。比較例にかかるＡ／Ｄ変換器３００は、反転回路２０が無く、バイナリ信号の修正が必要ないので、比較器１４から出力される信号が、ｉ番目のビットの値を示すバイナリ信号Ｂｉとして出力される。

この場合、ｉ＋１サイクル目に加算器１６から出力されるアナログ信号Ｓ４の電圧Ｖ_ｉ＋１は、以下の式で表される。

ここで、Ｖ_ｉは、ｉサイクル目に加算器１６から出力されるアナログ信号Ｓ４にオフセット誤差Ｖ_ｏｆｆが加算される場合の電圧である。Ｄ_ｉは、Ｖ_ｉが正の値である場合は－１となり、Ｖ_ｉが負の値である場合は１となる値である。なお、Ｖ_ｉが０の場合には、Ｄ_ｉは必要に応じて－１及び１のいずれの値を取るように設定してもよい。

比較例にかかるＡ／Ｄ変換器３００では、サイクル処理部１０を繰り返して使用するため、１サイクルごとにオフセット誤差Ｖ_ｏｆｆが積算される。よって、あるサイクルで加算されたオフセット誤差Ｖ_ｏｆｆは、その後のサイクルごとに増幅器１３によって２倍に増幅される。そのため、ｉ回目のサイクルで加算器１６から出力されるアナログ信号Ｓ４に含まれるオフセット誤差Ｖ_ｅｉは、以下の式で表される。

Ｎビットのサイクリック型Ａ／Ｄ変換器では、最下位ビットＬＳＢの判定に使用するのはＮ－１サイクル目に加算器１６から出力されるアナログ信号Ｓ４の電圧Ｖ_Ｎ－１なので、オフセット誤差Ｖ_ｏｆｆがサイクリック型Ａ／Ｄ変換器３００に及ぼす合計誤差Ｖ_ｅｔｏｔは、以下の式で表される。

すなわち、サイクル数の増加に応じて、オフセット誤差が単調に積算されてゆくことが理解できる。図７に、オフセット誤差がある場合のＡ／Ｄ変換特性を示す。オフセット誤差がある場合は、図７に示すように、入力電圧に対する変換直線の中心が合計誤差Ｖ_ｅｔｏｔ分だけシフトしてしまい、入力電圧の変化に対して変換出力の感度がない不感帯と一部の変換出力値が出力されない値飛びが発生してしまう。そのため、Ａ／Ｄ変換の不具合を低減するには、合計誤差Ｖ_ｅｔｏｔを抑制することが求められる。本構成では、以下で説明する通り、反転回路２０で加算器１６の出力を反転することで、合計誤差Ｖ_ｅｔｏｔを抑制している。

続いて、本実施の形態にかかるＡ／Ｄ変換器１００での誤差について検討する。本構成では、ｉ＋１サイクル目の反転回路２０が出力するアナログ信号Ｓ５の電圧Ｖ_ｉ＋１は、以下の式で表される。

本構成では、加算器１６の後ろに反転回路２０を設けることで、前サイクルまでに積算されたオフセット誤差が１サイクルごとに反転する。そのため、サイクルが変わるごとにオフセット誤差Ｖ_ｏｆｆが相殺されることとなる。この場合、ｉ回目のサイクルの反転回路２０が出力するアナログ信号Ｓ５に含まれるオフセット誤差Ｖ_ｅｉは、以下の式で表される。

上述したように、Ｎビットのサイクリック型Ａ／Ｄ変換器の場合、最下位ビットＬＳＢの判定に使用するのはＮ－１サイクル目のアナログ信号Ｓ５の電圧Ｖ_Ｎ－１なので、オフセット誤差Ｖ_ｏｆｆがＡ／Ｄ変換器１００に及ぼす合計誤差Ｖ_ｅｔｏｔは、以下の式で表される。

以上、式［３］と式［６］とを比較すると、本実施の形態にかかるＡ／Ｄ変換器１００は、一般的なＡ／Ｄ変換器３００と比べて、合計誤差Ｖ_ｅｔｏｔの絶対値をおよそ１／３に低減できることがわかる。よって、本実施の形態にかかるＡ／Ｄ変換器１００によれば、サイクリック型Ａ／Ｄ変換器における誤差を抑制できることが理解できる。これにより、図７を参照して説明したような、Ａ／Ｄ変換における不感帯や値飛びを好適に抑制することが可能となる。

ここで、実施の形態１にかかるＡ／Ｄ変換器１００の用途の例について説明する。Ａ／Ｄ変換器１００は、例えば、エンコーダなどの変位検出装置におけるアナログ－デジタル変換に適用することが可能である。図８に、実施の形態１にかかるＡ／Ｄ変換器１００が搭載された光学式エンコーダ１０００の構成を模式的に示す。光学式エンコーダ１０００は、透過式又は反射式のエンコーダとして構成される。

図８に示すように、光学式エンコーダ１０００は、スケール１００１、検出ヘッド１００２及び信号処理部１００３を有する。スケール１００１と検出ヘッド１００２とは、スケール１００１の長手方向である測定方向に沿って相対的に移動可能に構成される。

スケール１００１は、位置検出に用いるパターンが設けられ、パターンに光が照射されることで干渉光が生じる。検出ヘッド１００２は、干渉光の測定方向の変化を検出し、検出結果を示す電気信号である検出信号ＤＥＴを信号処理部１００３に出力する。この検出信号ＤＥＴは、上述のアナログ入力信号ＡＩＮに対応する。換言すれば、スケール１００１及び検出ヘッド１００２は、スケール１００１と検出ヘッド１００２との間の相対的な変位を検出する変位検出器を構成する。

信号処理部１００３は、本実施の形態にかかるＡ／Ｄ変換器１００が搭載されており、受け取った検出信号ＤＥＴをデジタル信号ＯＵＴに変換する。デジタル信号ＯＵＴは、例えば、演算部１００３Ａ等に出力され、原点信号の生成や位置検出に用いられる。デジタル信号ＯＵＴは、Ａ／Ｄ変換器１００が検出信号ＤＥＴ（すなわち、アナログ入力信号ＡＩＮに対応）をＡ／Ｄ変換することによって得られるＮビットのデジタル信号である。

以上説明したように、本実施の形態にかかるＡ／Ｄ変換器１００を変位検出装置などの機器に搭載することが可能である。これにより、Ａ／Ｄ変換器１００を搭載した機器において、Ａ／Ｄ変換の誤差を抑制することが可能となる。

実施の形態２
実施の形態２にかかるＡ／Ｄ変換器について説明する。実施の形態１では、サイクル処理部１０とは別に設けた反転回路２０によって信号を反転させるＡ／Ｄ変換器１００につついて説明した。これに対し、本実施の形態では、サイクル処理部によって出力する信号を反転させる構成転換例について説明する。

図９に、実施の形態２にかかるＡ／Ｄ変換器２００の構成を模式的に示す。Ａ／Ｄ変換器２００は、Ａ／Ｄ変換器１００のサイクル処理部１０をサイクル処理部１０Ａに置換し、かつ、反転回路２０を取り除いた構成を有する。

サイクル処理部１０Ａは、サイクリック型Ａ／Ｄ変換器の１サイクル分のＡ／Ｄ変換処理を行う１ビットのＡ／Ｄ変換回路として構成される。

サイクル処理部１０Ａは、Ａ／Ｄ変換の結果を示すバイナリ信号ＢＳを出力回路３０へ出力し、次のサイクルでサイクル処理部１０Ａに入力されるアナログ信号Ｓ５を出力する。サイクル処理部１０Ａは、１回目のサイクルではアナログ入力信号ＡＩＮをＡ／Ｄ変換し、２回目以降のサイクルでは１つ前のサイクルで出力されたアナログ信号Ｓ５をＡ／Ｄ変換するように構成される。

出力回路３０は、バイナリ信号ＢＳに基づいて、ｉ回目のサイクルに対応する最上位ビットからｉ回目のビットを示すバイナリ信号Ｂｉを、タイミング信号ＴＳに応じて出力する。ここで、ｉはサイクルの回数を示す値であり、１以上Ｎ以下の整数である。

図９に示すように、サイクル処理部１０Ａは、サイクル処理部１０の増幅器１３及びＤ／Ａ変換回路１５を、反転増幅器１７及びＤ／Ａ変換回路１８に置換した構成を有する。サイクル処理部１０Ａのその他の構成は、サイクル処理部１０と同様である。

反転増幅器１７は、サンプル信号Ｓ１を２倍に増幅し、かつ、反転させたアナログ信号Ｓ６を出力する。すなわち、アナログ信号Ｓ６は、実施の形態１にかかるＡ／Ｄ変換器１００でのアナログ信号Ｓ２を反転させた信号（Ｓ６＝－Ｓ２）である。

Ｄ／Ａ変換回路１８は、バイナリ信号ＢＳをアナログ信号Ｓ７に変換する。ここでは、バイナリ信号ＢＳが「１」（ＨＩＧＨ）である場合、Ｄ／Ａ変換回路１８は、アナログ信号Ｓ７として電圧レベルが＋ＶＲＥＦの信号を出力する。バイナリ信号ＢＳが「０」（ＬＯＷ）である場合、Ｄ／Ａ変換回路１８は、アナログ信号Ｓ７として電圧レベルが－ＶＲＥＦの信号を出力する。

加算器１６は、反転増幅器１７が出力したアナログ信号Ｓ６とＤ／Ａ変換回路１８が出力したアナログ信号Ｓ７（すなわち、－Ｖ_ＲＥＦ又は＋Ｖ_ＲＥＦ）とを加算して、アナログ信号Ｓ５を出力する。

出力回路３０については、実施の形態１にかかるＡ／Ｄ変換器と同様であるので、説明を省略する。

次いで、本実施の形態にかかるＡ／Ｄ変換器２００の動作について説明する。Ａ／Ｄ変換器２００では、バイナリ信号ＢＳが「１」（ＨＩＧＨ）である場合、Ｄ／Ａ変換回路１８は、アナログ信号Ｓ７として電圧レベルが＋Ｖ_ＲＥＦの信号を出力する。この場合、加算器１６が出力するアナログ信号Ｓ５は、アナログ信号Ｓ７と＋Ｖ_ＲＥＦとを加算した信号となる。すなわち、Ｓ５＝－２×Ｓ１＋Ｖ_ＲＥＦとなる。

一方、バイナリ信号ＢＳが「０」（ＬＯＷ）である場合、Ｄ／Ａ変換回路１８は、アナログ信号Ｓ７として電圧レベルが－Ｖ_ＲＥＦの信号を出力する。この場合、加算器１６が出力するアナログ信号Ｓ５は、アナログ信号Ｓ７と－Ｖ_ＲＥＦとを加算した信号となる。すなわち、Ｓ５＝－２×Ｓ１－Ｖ_ＲＥＦとなる。

これに対し、Ａ／Ｄ変換器１００のアナログ信号Ｓ５について検討する。Ａ／Ｄ変換器１００では、バイナリ信号ＢＳが「１」（ＨＩＧＨ）である場合、Ｄ／Ａ変換回路１５は、アナログ信号Ｓ３として電圧レベルが－Ｖ_ＲＥＦの信号を出力する。この場合、加算器１６が出力するアナログ信号Ｓ４は、アナログ信号Ｓ３と－Ｖ_ＲＥＦとを加算した信号となる。すなわち、Ｓ４＝２×Ｓ１－Ｖ_ＲＥＦとなる。その結果、反転回路２０が出力するアナログ信号Ｓ５は、Ｓ５＝－２×Ｓ１＋Ｖ_ＲＥＦとなる。

一方、バイナリ信号ＢＳが「０」（ＬＯＷ）である場合、Ｄ／Ａ変換回路１５は、アナログ信号Ｓ３として電圧レベルが＋Ｖ_ＲＥＦの信号を出力する。この場合、加算器１６が出力するアナログ信号Ｓ４は、アナログ信号Ｓ３と＋Ｖ_ＲＥＦとを加算した信号となる。すなわち、Ｓ５＝２×Ｓ１＋Ｖ_ＲＥＦとなる。その結果、反転回路２０が出力するアナログ信号Ｓ５は、Ｓ５＝－２×Ｓ１－Ｖ_ＲＥＦとなる。

したがって、Ａ／Ｄ変換器２００は、Ａ／Ｄ変換器１００とは異なり反転回路２０を有しないものの、サイクル処理部の構成を変更することで、Ａ／Ｄ変換器１００と同様のＡ／Ｄ変換処理を行うことが理解できる。

以上、本実施の形態にかかるＡ／Ｄ変換器２００によれば、実施の形態１にかかるＡ／Ｄ変換器１００と同様に、サイクリック型Ａ／Ｄ変換器における誤差を抑制できることが理解できる。これにより、Ａ／Ｄ変換における不感帯や値飛びを好適に抑制することが可能となる。

なお、Ａ／Ｄ変換器１００に代えて、本実施の形態にかかるＡ／Ｄ変換器２００を変位検出装置などの機器に搭載することが可能であることは言うまでもない。これにより、Ａ／Ｄ変換器２００を搭載した機器において、Ａ／Ｄ変換の誤差を抑制することが可能となる。

その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、比較器１４の非反転入力端子にサンプル信号Ｓ１が入力され、反転入力端子にグランド電圧ＧＮＤが入力されているが、非反転入力端子と反転入力端子とを入れ換えてもよい。例えば、実施の形態１にかかるＡ／Ｄ変換器１００の比較器１４の非反転入力端子にグランド電圧ＧＮＤを入力し、反転入力端子にサンプル信号Ｓ１を入力してもよい。この場合、Ｄ／Ａ変換回路１５は、バイナリ信号が「０」（ＬＯＷ）のときに－Ｖ_ＲＥＦを出力し、バイナリ信号が「１」（ＨＩＧＨ）のときに＋Ｖ_ＲＥＦを出力すればよい。また、初期状態でのＤＦＦ３１のＱ端子の出力を「１」、Ｑ－端子の出力を「０」とすればよい。これにより、実施の形態１にかかるＡ／Ｄ変換器１００と同様のＡ／Ｄ変換を行うことができる。

また、例えば、実施の形態２にかかるＡ／Ｄ変換器２００の比較器１４の非反転入力端子にグランド電圧ＧＮＤを入力し、反転入力端子にサンプル信号Ｓ１を入力してもよい。この場合、Ｄ／Ａ変換回路１８は、バイナリ信号が「０」（ＬＯＷ）のときに＋Ｖ_ＲＥＦを出力し、バイナリ信号が「１」（ＨＩＧＨ）のときに－Ｖ_ＲＥＦを出力すればよい。また、初期状態でのＤＦＦ３１のＱ端子の出力を「１」、Ｑ－端子の出力を「０」とすればよい。これにより、実施の形態２にかかるＡ／Ｄ変換器２００と同様のＡ／Ｄ変換を行うことができる。

実施の形態１にかかるＡ／Ｄ変換器１００の加算器１６を、アナログ信号Ｓ２からアナログ信号Ｓ３を減算する減算器に置き換えてもよい。この場合、Ｄ／Ａ変換回路１５は、－Ｖ_ＲＥＦの代わりに＋Ｖ_ＲＥＦを、＋Ｖ_ＲＥＦの代わりに－Ｖ_ＲＥＦを出力すればよい。これにより、実施の形態１にかかるＡ／Ｄ変換器１００と同様のＡ／Ｄ変換を行うことができる。

実施の形態２にかかるＡ／Ｄ変換器２００の加算器１６を、アナログ信号Ｓ６からアナログ信号Ｓ７を減算する減算器に置き換えてもよい。この場合、Ｄ／Ａ変換回路１８は、＋Ｖ_ＲＥＦの代わりに－Ｖ_ＲＥＦを、－Ｖ_ＲＥＦの代わりに＋Ｖ_ＲＥＦを出力すればよい。これにより、実施の形態２にかかるＡ／Ｄ変換器２００と同様のＡ／Ｄ変換を行うことができる。

サイクル処理部１０の構成はこの構成に限られない。サイクリック型Ａ／Ｄ変換器のサイクル動作を実現できるならば、サイクル処理部は他の構成としてもよい。

例えば、Ａ／Ｄ変換器１００及び２００の出力回路３０の構成はこの構成に限られない。出力回路３０と同様にバイナリ信号ＢＳを修正してバイナリ信号Ｂｉを出力できるならば、他の構成を有する出力回路を用いてもよい。

また、上記では、サイクル処理部１０の増幅器１３の増幅率を２倍として説明したが、これは例示に過ぎない。すなわち、２倍以外の増幅率を有する増幅器を用いてサイクル処理部を構成してもよい。また、サイクル処理部１０Ａの反転増幅器１７の増幅率を－２倍として説明したが、これは例示に過ぎない。すなわち、－２倍以外の増幅率を有する反転増幅器を用いてサイクル処理部を構成してもよい。

上述の実施の形態にかかるＡ／Ｄ変換器１００及び２００が搭載される機器として、変位検出装置について説明したが、これは例示に過ぎない。変位検出装置以外の他の検出装置や、Ａ／Ｄ変換器の搭載が必要な検出装置以外の種々の機器にＡ／Ｄ変換器を搭載してもよい。

上述の実施の形態では、１回のサイクル処理で１ビットのバイナリ信号が得られる構成について説明したが、これは例示に過ぎない。例えば、１回のサイクルで２ビット以上のデジタル信号が得られるサイクル処理部を有するＡ／Ｄ変換器としてもよい。

上記では、Ａ／Ｄ変換器を１相（単相）の回路として構成されるものとして説明したが、用途に応じて全差動回路として構成してもよい。

実施の形態１では、サイクル処理部１０と反転回路２０とを分けて説明したが、サイクル処理部１０と反転回路２０とを含む回路を１つのサイクル処理部として設けてもよいことは、言うまでもない。

１０、１０Ａ サイクル処理部
１１ 選択回路
１２ Ｓ／Ｈ回路
１３ 増幅器
１４ 比較器
１５、１８ Ｄ／Ａ変換回路
１６ 加算器
１７ 反転増幅器
２０ 反転回路
３０ 出力回路
３１ ＤＦＦ
３２ ＸＯＲ回路
４０ 信号生成部
５０ 加算器
１００、２００、３００ Ａ／Ｄ変換器
１０００ 光学式エンコーダ
１００１ スケール
１００２ 検出ヘッド
１００３ 信号処理部
１００３Ａ 演算部
ＡＩＮ アナログ入力信号
Ｂｉ、ＢＳ バイナリ信号
ＣＬＫ クロック端子
ＤＥＴ 検出信号
ＧＮＤ グランド電圧
ＩＮ 入力信号
ＯＵＴ デジタル信号
Ｓ１ サンプル信号
Ｓ２－Ｓ７ アナログ信号
ＴＳ タイミング信号

Claims (9)

1. アナログ入力信号に対して複数回のサイクル処理を行うことでデジタル出力信号に変換するサイクリック型のアナログ－デジタル変換器であって、
   タイミング信号を生成する信号生成部と、
   前記タイミング信号に応じて前記サイクル処理を行って前記デジタル出力信号の各ビットの値の基となるデジタル信号を出力するサイクル処理部と、
   前記サイクル処理部から出力された前記デジタル信号が入力され、前記タイミング信号に応じて１サイクルおきに前記デジタル信号を反転させた信号を、前記デジタル出力信号の各ビットの値を示す出力信号として出力する出力回路と、を備え、
   ２回目以降のサイクルで前記サイクル処理部に入力される信号は、１つ前のサイクルでの前記サイクル処理において生成された信号であり、
   前記サイクル処理では、前記サイクル処理部に入力された前記信号を反転させる処理を行い、
   前記出力回路は、奇数回目のサイクルでは前記デジタル信号を前記出力信号として出力し、偶数回目のサイクルでは前記デジタル信号を反転させた信号を前記出力信号として出力し、
   前記出力回路は、
   反転出力端子が入力端子と接続され、クロック端子に前記タイミング信号が入力されるＤ型フリップフロップと、
   一方の入力に前記デジタル信号が入力され、他方の入力が前記Ｄ型フリップフロップの出力端子と接続され、出力から前記出力信号を出力する排他的論理和回路と、を備える、
   アナログ－デジタル変換器。
2. 初期状態において、前記Ｄ型フリップフロップの前記出力端子の出力値は「０」、前記反転出力端子の出力値は「１」に設定される、
   請求項１に記載のアナログ－デジタル変換器。
3. 前記サイクル処理部の出力を反転させた信号を前記サイクル処理部に出力する反転回路を更に備える、
   請求項１又は２に記載のアナログ－デジタル変換器。
4. Ｎは、２以上の整数であり、
   前記サイクル処理部は、
   前記サイクル処理のそれぞれで１ビットの前記デジタル信号を取得することで、前記アナログ入力信号をＮビットのデジタル信号に変換し、
   １回目のサイクルでは、前記アナログ入力信号を前記デジタル信号に変換し、
   ２回目以降のサイクルでは、前のサイクルで前記反転回路から出力された信号を前記デジタル信号に変換する、
   請求項３に記載のアナログ－デジタル変換器。
5. 前記サイクル処理部は、
   １回目のサイクルでは前記アナログ入力信号を、２回目以降のサイクルでは前記反転回路から出力された信号を出力する選択回路と、
   前記選択回路から出力された信号をタイミング信号に応じてサンプリングし、サンプリングした信号を出力するサンプルホールド回路と、
   前記サンプリングした信号の電圧とグランド電圧とを比較し、比較結果を前記デジタル信号として出力する比較器と、
   前記デジタル信号が入力され、前記サンプリングした信号の電圧が前記グランド電圧よりも高い場合に基準電圧を反転させた電圧を出力し、前記サンプリングした信号の電圧が前記グランド電圧よりも低い場合に前記基準電圧を出力するＤ／Ａ変換回路と、
   前記サンプリングした信号の電圧を２倍に増幅する増幅器と、
   前記増幅器で増幅された電圧と前記Ｄ／Ａ変換回路が出力する電圧とを加算し、加算した電圧を前記反転回路へ出力する加算器と、を備える、
   請求項４に記載のアナログ－デジタル変換器。
6. 前記サイクル処理部は、
   １回目のサイクルでは前記アナログ入力信号を、２回目以降のサイクルでは１つ前のサイクルで前記サイクル処理部から出力された信号を出力する選択回路と、
   前記選択回路から出力された信号をタイミング信号に応じてサンプリングし、サンプリングした信号を出力するサンプルホールド回路と、
   前記サンプリングした信号の電圧とグランド電圧とを比較し、比較結果を前記デジタル信号として出力する比較器と、
   前記デジタル信号が入力され、前記サンプリングした信号の電圧が前記グランド電圧よりも高い場合に基準電圧を出力し、前記サンプリングした信号の電圧が前記グランド電圧よりも低い場合に前記基準電圧を反転させた電圧を出力するＤ／Ａ変換回路と、
   前記サンプリングした信号の電圧を２倍に増幅し、かつ、反転させる反転増幅器と、
   前記反転増幅器でから出力された電圧と前記Ｄ／Ａ変換回路が出力する電圧とを加算し、加算した電圧を出力する加算器と、を備える、
   請求項３に記載のアナログ－デジタル変換器。
7. 前記比較器の非反転入力端子に前記サンプリングした信号が入力され、反転入力端子に前記グランド電圧が入力され、
   前記Ｄ／Ａ変換回路は、前記デジタル信号の値が「１」の場合に前記基準電圧を反転させた電圧を出力し、前記デジタル信号の値が「０」の場合に前記基準電圧を出力する、
   請求項５又は６に記載のアナログ－デジタル変換器。
8. 測定された変位を示すアナログ信号を出力する変位検出器と、
   前記測定された変位を示すアナログ信号に基づいて変位を検出する信号処理部と、を備え、
   前記信号処理部は、
   請求項１乃至７のいずれか一項に記載のアナログ－デジタル変換器と、
   前記アナログ－デジタル変換器が出力する前記デジタル信号に基づいて前記変位を算出する演算部と、を備え、
   前記アナログ－デジタル変換器は、前記測定された変位を示すアナログ信号を前記アナログ入力信号として受け取って、前記デジタル信号に変換する、
   変位検出装置。
9. アナログ入力信号に対して複数回のサイクル処理を行うことでデジタル出力信号に変換するサイクリック型のアナログ－デジタル変換器におけるアナログ－デジタル変換方法であって、
   １つ前のサイクルで生成された信号を次のサイクル処理の入力として用いて、タイミング信号に応じて前記サイクル処理を行って前記デジタル出力信号の各ビットの値の基となるデジタル信号を出力し、
   タイミング信号に応じて、奇数回目のサイクルでは前記デジタル信号を前記デジタル出力信号の各ビットの値を示す出力信号として出力し、偶数回目のサイクルでは前記デジタル信号を反転させた信号を前記出力信号として出力し、
   ２回目以降のサイクルで前記サイクルを行う信号は、１つ前のサイクルでの前記サイクル処理において生成された信号であり、
   前記サイクル処理では、入力された前記信号を反転させる処理を行い、
   前記出力信号を出力する回路は、
   反転出力端子が入力端子と接続され、クロック端子に前記タイミング信号が入力されるＤ型フリップフロップと、
   一方の入力に前記デジタル信号が入力され、他方の入力が前記Ｄ型フリップフロップの出力端子と接続され、出力から前記出力信号を出力する排他的論理和回路と、を備える、
   アナログ－デジタル変換方法。

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