JP4720842B2 - パイプライン型a/d変換器 - Google Patents
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Description
各ステージは、入力アナログ信号をサブA/D変換器で量子化してデジタル信号に変換し、このデジタル信号をサブD/A変換器によりD/A変換する。そして、入力アナログ信号とサブD/A変換器で得られたアナログ信号の減算処理を行い、得られた信号を演算増幅器で増幅して、次のステージに出力する。
ところで、パイプライン型A/D変換器において、アナログ入力とデジタル出力との関係が直線になる直線性の良好なものが望まれる。しかし、従来発明では、その入出力の直線性についていまだ十分な考慮がされておらず、その入出力の直線性の向上が望まれていた。
第1の発明は、縦続接続された第1〜第Nのステージと、前記第1〜第Nのステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路と、を備えたパイプライン型A/D変換器であって、前記第1〜第Nのステージのうちの第M(1≦M<N)のステージは、入力アナログ信号をA/D変換するサブA/D変換器と、前記サブA/D変換器からの出力デジタル信号をD/A変換するサブD/A変換器と、サンプルホールド回路と演算増幅器とを含み、サンプル動作とホールド動作とを行うことにより、前記入力アナログ信号と前記サブD/A変換器の出力信号との差分を求め、当該求めた差分を増幅する差分増幅回路と、前記差分増幅回路の動作時に、前記演算増幅器の入出力端子間の寄生容量に基づく前記演算増幅器の利得誤差を補償する補償回路と、を含み、前記補償回路は、前記入力アナログ信号を選択する第1スイッチと、所定電位を選択する第2スイッチと、前記第1スイッチで選択される前記入力アナログ信号と前記第2スイッチで選択される前記所定電位とを選択的に入力する第1補償用キャパシタとを含み、前記第1補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第1回路と、前記サブD/A変換器の出力信号を選択する第3スイッチと、前記所定電位を選択する第4スイッチと、前記第3スイッチで選択される前記出力信号と前記第4スイッチで選択される前記所定電位とを選択的に入力する第2補償用キャパシタとを含み、前記第2補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第2回路と、を有する。
第3の発明は、第1の発明において、前記補償回路は、前記差分増幅回路の動作時に、前記演算増幅器の入出力端子間の寄生容量に対して前記サンプルホールド回路のキャパシタから流れ込こむ電荷を、前記キャパシタに対して補償する。
このように本発明では、各ステージを構成する演算増幅器の入出力間の寄生容量に起因する演算増幅器の利得誤差を補償するようにしたので、アナログ入力とデジタル出力との直線性の向上を図ることができる。
(第1実施形態)
図1は、本発明のパイプライン型A/D変換器に係る第1実施形態の全体構成を示すブロック図である。
この第1実施形態に係るパイプラインA/D変換器は、図1に示すように、縦続接続された複数段の第1〜第Nのステージ1−1、1−2、1−3、1−4・・・1−Nを備えている。また、第1〜第Nのステージ1−1〜1−Nからの出力デジタル信号DQ1〜DQNが入力され、最終的なデジタル信号DQを出力するデジタル補正回路(誤差補正回路)2を備えている。
このため、第1実施形態では、後述のように、各ステージ1−1〜1−(N−1)に含まれる増幅器30の入出力端子間の寄生容量に起因する増幅器30の利得誤差を補償するために、補償回路56を設けるようにした。
その各ステージは、図2に示すように、サンプルホールド回路(S/H回路)51と、サブA/D変換器52と、サブD/A変換器53と、減算器54と、増幅器55と、補償回路56と、を備えている。
ここで、サンプルホールド回路51、減算器54、および増幅器55は、本発明の差分増幅回路を構成する。
サンプルホールド回路51は、入力アナログ信号VINのサンプリングとホールドの動作を行う。サブA/D変換器52は、サンプルホールド回路51の出力をA/D変換し、1.5ビットのデジタル信号を出力する。サブD/A変換器53は、サブA/D変換器52からの出力デジタル信号をD/A変換してアナログ信号を出力する。
なお、図2の例では、サブA/D変換器52はサンプルホールド回路51の出力をA/D変換するようになっているが、これに代えて入力アナログ信号VINをA/D変換するようにしても良い。
ここで、図3の演算増幅器(オペアンプ)60は、図2の減算器54や増幅器55に相当する。また、図3のサンプルホールド回路51や演算増幅器60は、本発明の差分増幅回路を構成する。
サンプルホールド回路51は、図3に示すように、スイッチング素子などからなるスイッチSW1〜SW4、SW9と、キャパシタC1、C2とを含む。
補償回路56は、図3に示すように、スイッチング素子などからなるスイッチSW5〜SW8と、補償用キャパシタCt1、Ct2とからなる。スイッチSW5、SW6および補償用キャパシタCt1、Ct2は、演算増幅器60の出力利得誤差(出力誤差)を補償するための機能を有する。
さらに具体的には、スイッチSW5は、その一端側が第1入力端子61に接続され、その他端側は補償用キャパシタCt1を介して演算増幅器60の反転入力端子に接続されている。また、スイッチSW5と補償用キャパシタCt1との共通接続部は、スイッチSW6を介してグランドに接続されている。
第1実施形態に係る発明は、図1に示す入力アナログ信号VINと出力デジタル信号DQの入出力特性において、不連続な点が発生する、即ち、微分非直線性誤差が発生するという点に着目したものである。そして、その原因がステージを構成する差分増幅器(演算増幅器)の入出力端子間の寄生容量に起因する差分増幅器の利得誤差であるということ見出し、その利得誤差を補償するようにしたものである。
そこで、図3の回路の動作を説明するのに先立ち、補償回路56を有しない場合のサンプルホールド回路51および演算増幅器60の動作の不具合と補償回路56の必要性について図5〜図7を参照して説明する。
サンプルホールド回路51は、入力電圧VINとサブD/A変換器53からの出力アナログ電圧VDACに基づき、サンプル動作とホールド動作(演算処理動作)とを行い、所望の出力電圧VOUTを出力する。
サンプル動作時には、各部の状態は図6(A)に示すようになり、キャパシタC1、C2に蓄えられる電荷QSは次式のようになる。
QS=(C1+C2)×(VIN)
一方、ホールド動作時には各部の状態は図6(B)に示すようになり、キャパシタC1、C2の電荷QHは、次式のようになる。
ここで電荷保存則により、QS=QHが成立するので、次式が成立する。
(C1+C2)×(VIN)=C1×VOUT+C2×VDAC
また、キャパシタC1、C2の容量値が等しくC1=C2=Cとすると、次式が得られる。
2×C×VIN=C×VOUT+C×VDAC
これにより、出力電圧VOUTは次の(1)式となる。
VOUT=2×VIN−VDAC・・・(1)
ここで、サブD/A変換器53からの出力アナログ電圧VDACは、サブA/D変換器52において信号VINと+(VREF/4)、−(VREF/4)とを比較した結果によって選択された+VREF、0V、−VREFのいずれかである。
この場合には、サンプル動作時には各部の状態は図7(A)に示すようになり、キャパシタC1、C2に蓄えられる電荷QSは次式のようになるが、寄生容量CPは両端が短絡されるので電荷は充電されない。
QS=(C1+C2)×(VIN)
QH=(C1+CP)×VOUT+C2×VDAC
ここで電荷保存則により、QS=QHが成立するので、次式が成立する。
(C1+C2)×(VIN)=(C1+CP)×VOUT+C2×VDAC
ここで、キャパシタC1、C2の容量値が等しくC1=C2=Cとすると、次式が得られる。
これにより、出力電圧VOUTは次の(2)式となる。
VOUT={2C/(C+CP)}×VIN−{C/(C+CP)}VDAC・・・(2)
ここで、(1)式と(2)式とを比べると、演算増幅器60の入出力端子間の寄生容量CPの存在が無視できない場合には、演算増幅器60の利得(出力)に誤差が生ずることがわかる。
そこで、その寄生容量CPに起因する演算増幅器60の出力利得誤差を補償するために、この第1実施形態では、図3に示すような補償回路56を追加するようにした。
VOUT={(2C+Ct1)/(C+CP)}×VIN−{(C+Ct2)/(C+CP)}VDAC・・・(3)
(3)式において、追加されたCt1、Ct2は補償用キャパシタCt1、Ct2の容量値に相当する。このため、(3)式において、Ct1=2CP、Ct2=CPとすれば、(3)式は(1)式と同様になる。
そこで、補償回路56は、補償用キャパシタCt1、Ct2と寄生容量CPとの関係が、Ct1=2CP、Ct2=CPを満たすようにし、寄生容量CPによる演算増幅器60の出力利得誤差を補償するようにした。
サンプルホールド回路51は、図4(A)で示すようなサンプル動作と同図(B)で示すようなホールド動作(演算処理動作)とを行う。
サンプル動作の場合には、スイッチSW1、SW2、SW5、SW8、SW9がオンになり、スイッチSW3、SW4、SW6、SW7がオフになるので、各部の状態は図4(A)に示すようになる。これにより、キャパシタC1、C2には(C1+C2)×VINの電荷が蓄えられ、補償用キャパシタCt1にはCt1×VINの電荷が蓄えられ、補償用キャパシタCt2にはCt2×VOUTの電荷が蓄えられる。
次に、ホールド動作の場合には、スイッチSW3、SW4、SW6、SW7がオンになり、スイッチSW1、SW2、SW5、SW8、SW9がオフになるので、各部の状態は図4(B)に示すようになる。これにより、キャパシタC1の電荷C1×VINは寄生容量CPを充電するので、キャパシタC1の電荷(C1×VIN)はその分だけ減少する。
そこで、寄生容量CPによる減少分を以下の方法で補償する。まず、入力電圧VINに関しては(Ct1×VIN)の電荷をホールド時に加算する事によって補償し、アナログ電圧VDACに関しては(Ct2×VDAC)の電荷を加算することによって補償する。
以上のように、第1実施形態では、図4(B)に示すホールド動作時に、演算増幅器60の入出力端子間の寄生容量CPによって減少した利得を補償用キャパシタCt1およびCt2を用いて電荷注入する事により補償できるようにした。このため、寄生容量CPが無視できない場合にも、演算増幅器60の出力利得誤差を補償できる。
この第2実施形態に係るパイプラインA/D変換器は、その全体構成は図1と同様に構成され、図1の第1のステージ1−1(広義には第Mのステージ(1≦M<N))および第2のステージ1−2(広義には第M+1のステージ)を図8のように構成した。
すなわち、この第2実施形態では、第1のステージ1−1と第2のステージ1−2において、図8に示すように演算増幅器からなる増幅器30を共用するようにし、共用のためにリセット回路31、32およびスイッチSW15、SW25を追加するようにした。
第1のステージ1−1は、図8に示すように、サブA/D変換器12と、サブD/A変換器14と、サンプルホールド回路16と、減算器18と、第1補償回路33と、を備えている。
サブA/D変換器22は、第1のステージが差分出力時の増幅器30の出力をA/D変換し、1.5ビットのデジタル信号を出力する。サブD/A変換器24は、サブA/D変換器22の出力デジタル信号をアナログ信号に変換する。サンプルホールド回路26は、第1のステージが差分出力時の増幅器30の出力のサンプリングとホールドの動作を行う。減算器28は、サンプルホールド回路26からの出力アナログ信号とサブD/A変換器24からの出力アナログ信号との減算処理を行う。第2補償回路34は、第2のステージ1−2が共用の増幅器30を使用して増幅する際に、増幅器30の利得誤差を補償する。
具体的には、サンプルホールド回路16(減算器18)の出力端子と増幅器30の入力端子の間にはスイッチSW15が設けられる。また、サンプルホールド回路26(減算器28)の出力端子と増幅器30の入力端子の間にはスイッチSW25が設けられる。
一方、スイッチSW25がオンかつスイッチSW15がオフになると、増幅器30は、第2のステージ1−2によって使用され、減算処理後のアナログ信号を増幅(ゲインG=2)する。このとき、増幅器30は、利得誤差が第2補償回路34によって補償される。
なお、第2実施形態では、全ての隣り合うステージ間において増幅器30を共用する必要は必ずしもなく、一部の隣り合うステージ間のみで増幅器30を共用するようにしてもよい。
そこで、第2実施形態では、図8に示すようなリセット回路31、32が設けられ、所定のタイミングで増幅器30がリセット状態になる。
図9の具体例は、図8の増幅器30を差動入力の全差動型の演算増幅器70で構成するようにしたものである。
このため、図9の回路では、図8の第1ステージ1−1におけるサブA/D変換器12、サブD/A変換器14、サンプルホールド回路16、および第1補償回路33は、それぞれ同様な2つの構成要素が必要となる。すなわち、図9に示すように、2つのサンプルホールド回路16−1、16−2、2つの第1補償回路33−1、33−2などを含んでいる。図8のリセット回路31としては、スイッチSW73、SW74を備えている。
サンプルホールド回路16−1、16−2は、それぞれ演算増幅器70の入力端子側に配置されている。サンプルホールド回路16−1は、図9に示すように、スイッチング素子などからなるスイッチSW51〜SW56、およびキャパシタC11、C12などからなる。また、サンプルホールド回路16−2は、同様にスイッチング素子などからなるスイッチSW56〜SW66、およびキャパシタC13、C14などからなる。
サンプルホールド回路26−1、26−2は、それぞれ演算増幅器70の出力端子側に配置されている。サンプルホールド回路26−1は、図9に示すように、スイッチング素子などからなるスイッチSW81〜SW84、およびキャパシタC21、C22などからなる。サンプルホールド回路26−2は、同様に、スイッチング素子などからなるスイッチSW91〜SW94、およびキャパシタC23、C24などからなる。
このために、補償回路33−1は、図9に示すように、スイッチング素子などからなるスイッチSW101〜SW104、および補償用キャパシタCt1、Ct3などからなる。また、補償回路33−2は、同様に、スイッチング素子などからなるスイッチSW111〜SW114、および補償用キャパシタCt1’、Ct3’などからなる。
なお、補償用キャパシタCt1、Ct3、Ct1’、Ct3’は、上記の要件を満たせば、特に設ける必要はなく、配線間の容量を使用することができる。また、配線間の容量だけでは上記の要件を満たさない場合には、不足分の容量値をキャパタを追加することで補うようにすれば良い。また、これらの補償用キャパシタとして、MOSトランジスタのゲート−ドレイン間もしくはゲート−ソース間の寄生容量を利用したMOS容量を用いても良い。
このために、補償回路34−1は、図9に示すように、スイッチング素子などからなるスイッチSW121〜SW124、および補償用キャパシタCt2、Ct4などからなる。また、補償回路34−2は、同様に、スイッチング素子などからなるスイッチSW131〜SW134、および補償用キャパシタCt2’、Ct4’などからなる。
なお、補償用キャパシタCt2、Ct4、Ct2’、Ct4’は、上記の要件を満たせば、特に設ける必要はなく、配線間の容量を使用することができる。また、配線間の容量だけでは上記の要件を満たさない場合には、不足分の容量値をキャパタを追加することで補うようにすれば良い。また、これらの補償用キャパシタとして、MOSトランジスタのゲート−ドレイン間もしくはゲート−ソース間の寄生容量を利用したMOS容量を用いても良い。
図9の回路では、第1の期間には、第1のステージ1−1がサンプル動作を行い、第2のステージ1−2がホールド動作を行い、各部のスイッチの状態は図9に示すようになる。第1の期間の終了後のリセット期間には、各部のスイッチの状態は図10に示すようになる。さらに、リセット期間の終了後の第2の期間には、第1のステージ1−1がホールド動作を行い、第2のステージ1−2がサンプル動作を行い、各部のスイッチの状態は図11に示すようになる。
このため、サンプルホールド回路16−1、16−2は、入力アナログ信号VIN+、VIN−のサンプリング動作を行う。
次にリセット期間では、各部の状態は図10に示すようになり、リセット回路31、32であるスイッチSW72〜SW74がオンなり、その他のスイッチはいずれもオフとなる。
一方、サンプルホールド回路26−1は、スイッチSW81、SW82がオンになり、スイッチSW83、SW84がオフになる。サンプルホールド回路26−2は、スイッチSW91、SW92がオンになり、スイッチSW93、SW94がオフになる。補償回路34−1は、スイッチSW121、SW123がオンとなり、スイッチSW122、SW124がオフとなる。補償回路34−2は、スイッチSW131、SW133がオンとなり、スイッチSW132、SW134がオフとなる。さらに、リセット回路31、32であるスイッチSW72〜SW74はオフとなる。
次にリセット期間では、各部の状態は図10に示すようになり、リセット回路31、32であるスイッチSW72〜SW74がオンなり、その他のスイッチはいずれもオフとなる。
図12の回路は、図9の回路を基本とし、その一部を以下のように置き換えたものである。
すなわち、図9の回路では、補償回路33−1は補償のために入力信号VIN−とD/A変換器出力VDAC−を使用し、補償用キャパシタCt1、Ct3とスイッチSW101〜SW104とで構成した。
しかし、補償回路33−1において、D/A変換器出力VDAC−としてD/A変換器出力(VDAC−)/2を用意できれば、図12に示す補償回路33a−1のように補償用キャパシタCt1、Ct3を、後述の理由によって1つの補償用キャパシタCt1にすることができる。
したがって、補償回路33a−1は、図12に示すように、補償用キャパシタCt1とスイッチSW101、SW102とで構成した。また、補償回路33a−2は、補償用キャパシタCt1’とスイッチSW111、SW112とで構成した。同様に、補償回路34a−1は、補償用キャパシタCt2とスイッチSW121、SW122とで構成するようにした。また、補償回路34a−2は、補償用キャパシタCt2’とスイッチSW131、SW132とで構成するようにした。
以上のように、補償回路33−1などが補償用キャパシタCt1、Ct3を1つの補償用キャパシタCt1にできるのは以下の理由による。
VOUT={2C/(C+CP)}×VIN+{Ct/(C+CP)}{VIN−(VDAC/2)}−{C/(C+CP)}VDAC
ここで、Ct(Ct1)=2×CPを代入すると、最終的に次式が得られる。
VOUT=2VIN−VDAC
このように、図12の回路ではVDAC±/2を用意することによって、簡略化された補償回路33a−1、33a−2、34a−1、34a−2を実現できる。
このような構成により、補償回路33b−1、33b−2、34b−1、34b−2は、図12の補償回路33a−1、33a−2、34a−1、34a−2と同じ補償効果を得ることができる。
Claims (4)
- 縦続接続された第1〜第Nのステージと、前記第1〜第Nのステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路と、を備えたパイプライン型A/D変換器であって、
前記第1〜第Nのステージのうちの第M(1≦M<N)のステージは、
入力アナログ信号をA/D変換するサブA/D変換器と、
前記サブA/D変換器からの出力デジタル信号をD/A変換するサブD/A変換器と、
サンプルホールド回路と演算増幅器とを含み、サンプル動作とホールド動作とを行うことにより、前記入力アナログ信号と前記サブD/A変換器の出力信号との差分を求め、当該求めた差分を増幅する差分増幅回路と、
前記差分増幅回路の動作時に、前記演算増幅器の入出力端子間の寄生容量に基づく前記演算増幅器の利得誤差を補償する補償回路と、を含み、
前記補償回路は、
前記入力アナログ信号を選択する第1スイッチと、所定電位を選択する第2スイッチと、前記第1スイッチで選択される前記入力アナログ信号と前記第2スイッチで選択される前記所定電位とを選択的に入力する第1補償用キャパシタとを含み、前記第1補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第1回路と、
前記サブD/A変換器の出力信号を選択する第3スイッチと、前記所定電位を選択する第4スイッチと、前記第3スイッチで選択される前記出力信号と前記第4スイッチで選択される前記所定電位とを選択的に入力する第2補償用キャパシタとを含み、前記第2補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第2回路と、を有することを特徴とするパイプライン型A/D変換器。 - 前記補償回路は、
前記サンプルホールド回路のサンプル動作時に、前記第1スイッチは前記入力アナログ信号を選択して当該選択した入力アナログ信号を前記第1補償用キャパシタに入力させるとともに、前記第4スイッチは前記所定電位を選択して当該選択した所定電位を前記第2補償用キャパシタに入力させ、
前記サンプルホールド回路のホールド動作時に、前記第2スイッチは前記所定電位を選択して当該選択した所定電位を前記第1補償用キャパシタに入力させるとともに、前記第3スイッチは前記サブD/A変換器の出力信号を選択して当該選択した出力信号を前記第2補償用キャパシタに入力させることを特徴とする請求項1に記載のパイプライン型A/D変換器。 - 前記補償回路は、前記差分増幅回路の動作時に、前記演算増幅器の入出力端子間の寄生容量に対して前記サンプルホールド回路のキャパシタから流れ込こむ電荷を、前記キャパシタに対して補償することを特徴とする請求項1に記載のパイプライン型A/D変換器。
- 縦続接続された第1〜第Nのステージと、前記第1〜第Nのステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路と、を備えたパイプライン型A/D変換器であって、
前記第1〜第Nのステージのうちの第M(1≦M<N)のステージと第M+1のステージとは時分割で使用する演算増幅器を共有し、
前記第Mのステージは、
入力アナログ信号をA/D変換する第1サブA/D変換器と、
前記第1サブA/D変換器からの出力デジタル信号をD/A変換する第1サブD/A変換器と、
第1サンプルホールド回路を含み、サンプル動作とホールド動作とを行うことにより、前記入力アナログ信号と前記第1サブD/A変換器の出力信号との差分を求め、当該求めた差分を前記演算増幅器で増幅する第1差分増幅回路と、
前記第1差分増幅回路が前記演算増幅器を使用する時に、当該演算増幅回路の入出力端子間の寄生容量に基づく前記演算増幅器の利得誤差を補償する第1補償回路とを含み、
かつ、前記第M+1のステージは、
前記演算増幅器の出力アナログ信号をA/D変換する第2サブA/D変換器と、
前記第2サブA/D変換器からの出力デジタル信号をD/A変換する第2サブD/A変換器と、
第2サンプルホールド回路を含み、サンプル動作とホールド動作とを行うことにより、前記演算増幅器の出力アナログ信号と前記第2サブD/A変換器の出力信号との差分を求め、当該求めた差分を前記演算増幅器で増幅する第2差分増幅回路と、
前記第2差分増幅回路が前記演算増幅器を使用する時に、当該演算増幅回路の入出力端子間の寄生容量に基づく前記演算増幅器の利得誤差を補償する第2補償回路と、を含み、
前記第1補償回路は、
前記入力アナログ信号を選択する第1スイッチと、所定電位を選択する第2スイッチと、前記第1スイッチで選択される前記入力アナログ信号と前記第2スイッチで選択される前記所定電位とを選択的に入力する第1補償用キャパシタとを含み、前記第1補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第1回路と、
前記第1サブD/A変換器の出力信号を選択する第3スイッチと、前記所定電位を選択する第4スイッチと、前記第3スイッチで選択される前記出力信号と前記第4スイッチで選択される前記所定電位とを選択的に入力する第2補償用キャパシタとを含み、前記第2補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第2回路と、を有し、
前記第2補償回路は、
前記演算増幅器の出力アナログ信号を選択する第5スイッチと、所定電位を選択する第6スイッチと、前記第5スイッチで選択される前記出力アナログ信号と前記第6スイッチで選択される前記所定電位とを選択的に入力する第3補償用キャパシタとを含み、前記第3補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第3回路と、
前記第2サブD/A変換器の出力信号を選択する第7スイッチと、前記所定電位を選択する第8スイッチと、前記第7スイッチで選択される前記出力信号と前記第8スイッチで選択される前記所定電位とを選択的に入力する第4補償用キャパシタとを含み、前記第4補償用キャパシタの一端側が前記演算増幅器の入力端子に接続される第4回路と、を有することを特徴とするパイプライン型A/D変換器。
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