JP2005223818A - A/d conversion circuit device and a/d conversion method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an A/D conversion circuit device which can accurately perform A/D conversion even when a voltage signal is inputted via an amplifier that operates by having a reference voltage resulting from dividing power supply voltage applied thereto. <P>SOLUTION: A control circuit 10 carries out A/D conversion processing by operating simultaneously both of: a pulse phase difference encoder circuit 1A; and a pulse phase difference encoder circuit 1B which is configured similarly to the circuit 1A and to which a reference voltage signal VR is applied to a voltage input terminal. The pulse phase difference encoder circuit 1A sequentially applies A/D conversion processing to the reference voltage VR and a conversion target voltage Vin' which is amplified by an amplifier, and the pulse phase difference encoder circuit 1B applies A/D conversion processing to the reference voltage VR all the time. If the voltage signal Vin' is given to the pulse phase difference encoder circuit 1A, a subtractor 25 operates (DR''-DR'), an adder 26 performs the addition of (DVin'+(DR''-DR')), and a divider 27 performs the division of [äDVin'+(DR''-DR')}/DR]. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、アナログの電圧信号を、二進数のデジタルデータに変換するＡ／Ｄ変換回路装置及びＡ／Ｄ変換方法に関する。   The present invention relates to an A / D conversion circuit device and an A / D conversion method for converting an analog voltage signal into binary digital data.

従来の一般的なＡ／Ｄ変換回路は、アナログコンパレータを用いて変換対象のアナログ電圧信号を基準電圧と比較することでデジタルデータに変換するようになっている。また、電圧信号の変化が微小である場合には、アナログ増幅器を介して増幅したアナログ信号をＡ／Ｄ変換する。ところが、斯様な構成では、高温環境下で使用する場合を想定すると、リーク電流の発生によりアナログ増幅器が誤動作するおそれがあり、Ａ／Ｄ変換を正常に行うことができなくなるという問題がある。   A conventional general A / D conversion circuit converts an analog voltage signal to be converted into digital data by comparing it with a reference voltage using an analog comparator. When the change in the voltage signal is very small, the analog signal amplified via the analog amplifier is A / D converted. However, in such a configuration, assuming use in a high temperature environment, there is a possibility that the analog amplifier may malfunction due to the occurrence of a leakage current, and A / D conversion cannot be performed normally.

斯様な問題を解決する技術として、特許文献１に開示されたものがある。この技術では、図９に示すパルス位相差符号化回路１を使用する。パルス位相差符号化回路１は、パルス周回回路２、カウンタ３、ラッチ回路４、パルスセレクタ（周回位置検出手段）５、エンコーダ（周回位置検出手段）６、信号処理回路７で構成されている。
パルス周回回路２は、複数個の反転ゲート（遅延ゲート）２ａをリング状に接続してなる所謂リングディレイラインを用いて構成されている。反転ゲートの１つは、ＮＡＮＤゲート２ｂとなっており、そのＮＡＮＤゲート２ｂの一方の入力端子に制御回路８より信号ＰＡが出力されると発振動作（パルス信号の周回動作）を開始する。カウンタ３は、パルス周回回路２内でリング状に伝送されるパルス信号の周回数をカウントし、そのカウントデータは、制御回路８により信号ＰＢが出力されるとラッチ回路４によりラッチされる。 As a technique for solving such a problem, there is one disclosed in Patent Document 1. In this technique, a pulse phase difference encoding circuit 1 shown in FIG. 9 is used. The pulse phase difference encoding circuit 1 includes a pulse circulation circuit 2, a counter 3, a latch circuit 4, a pulse selector (circulation position detection means) 5, an encoder (circulation position detection means) 6, and a signal processing circuit 7.
The pulse circuit 2 is configured using a so-called ring delay line formed by connecting a plurality of inversion gates (delay gates) 2a in a ring shape. One of the inverting gates is a NAND gate 2b. When the signal PA is output from the control circuit 8 to one input terminal of the NAND gate 2b, an oscillation operation (circulation operation of a pulse signal) is started. The counter 3 counts the number of circulations of the pulse signal transmitted in a ring shape in the pulse circuit 2, and the count data is latched by the latch circuit 4 when the signal PB is output by the control circuit 8.

パルスセレクタ５は、パルス周回回路２内を周回しているパルス信号の位置を示す信号を発生し、エンコーダ６は、パルスセレクタ５からの出力信号に対応したデジタルデータを発生する。信号処理回路７は、ラッチ回路４からのデジタルデータとエンコーダ６からのデジタルデータとを合成することで、制御回路８より出力されるパルス信号ＰＡ，ＰＢの位相差を表す二進数のデジタルデータＤ０１を生成出力する。
尚、パルス周回回路２が奇数個の反転ゲートで構成されている場合、信号処理回路７は、ラッチ回路４からのデータを上位ビット側とし、エンコーダ６からのデータを下位ビット側として連結したデータに対し、ラッチ回路４の出力データをＬＳＢ詰めで桁合わせして減算を行う必要がある。 The pulse selector 5 generates a signal indicating the position of the pulse signal that circulates in the pulse circuit 2, and the encoder 6 generates digital data corresponding to the output signal from the pulse selector 5. The signal processing circuit 7 synthesizes the digital data from the latch circuit 4 and the digital data from the encoder 6, thereby binary digital data D01 representing the phase difference between the pulse signals PA and PB output from the control circuit 8. Is generated and output.
When the pulse circuit 2 is composed of an odd number of inversion gates, the signal processing circuit 7 is a data obtained by connecting the data from the latch circuit 4 to the upper bit side and the data from the encoder 6 to the lower bit side. On the other hand, it is necessary to perform subtraction by aligning the output data of the latch circuit 4 with LSB filling.

そして、特許文献１における図６の構成は、図１０に示すように、制御回路８に代わって制御回路１０が用いられ、その制御回路１０が切換信号ＳＥＬを出力することで入力切換スイッチ１１の切り換えが行われるようになっている。即ち、パルス位相差符号化回路１への入力信号ＶＤ１が、Ａ／Ｄ変換対象の電圧信号Ｖinと基準電圧信号ＶＲとに順次切り換えられ、パルス位相差符号化回路１からは、各電圧信号Ｖin，ＶＲに対応したデジタルデータＤＶin，ＤＲが順次出力される。そして、電圧信号Ｖin，基準電圧信号ＶＲに対応したデジタルデータＤＶin、ＤＲが、切換えスイッチ１２を介してレジスタ１３，１４に夫々格納され、除算器１５による除算結果（ＤＶin／ＤＲ）が電圧信号ＶinのＡ／Ｄ変換結果を表すデジタルデータＤ０２として出力される。   In the configuration of FIG. 6 in Patent Document 1, as shown in FIG. 10, a control circuit 10 is used instead of the control circuit 8, and the control circuit 10 outputs a switching signal SEL to Switching is performed. That is, the input signal VD1 to the pulse phase difference encoding circuit 1 is sequentially switched between the A / D conversion target voltage signal Vin and the reference voltage signal VR, and the pulse phase difference encoding circuit 1 outputs each voltage signal Vin. , VR corresponding to digital data DVin, DR are sequentially output. The digital data DVin and DR corresponding to the voltage signal Vin and the reference voltage signal VR are respectively stored in the registers 13 and 14 via the changeover switch 12, and the division result (DVin / DR) by the divider 15 is the voltage signal Vin. Is output as digital data D02 representing the A / D conversion result.

斯様な構成によれば、温度変化によってパルス周回回路２内の反転ゲート２ａ，２ｂの反転動作時間が変化することで電圧信号Ｖinを表すデータＤＶinが変化した場合でも、基準電圧信号ＶＲを表すデータＤＲも同様に変化するため、除算器１５においてその変動分が相殺されるようになっている。従って、除算器１５から出力されるデジタルデータＤ０２は、温度変化による反転ゲート２ａ，２ｂの反転動作時間の変化の影響を受けることはなく、常に電圧信号Ｖinに対応したデジタルデータＤ０２を得ることが可能となる。
特開平５−２５９９０７号公報 According to such a configuration, the reference voltage signal VR is represented even when the data DVin representing the voltage signal Vin changes due to the change in the inverting operation time of the inverting gates 2a and 2b in the pulse circuit 2 due to the temperature change. Since the data DR changes similarly, the divider 15 cancels the fluctuation. Accordingly, the digital data D02 output from the divider 15 is not affected by the change in the inversion operation time of the inversion gates 2a and 2b due to the temperature change, and the digital data D02 corresponding to the voltage signal Vin can always be obtained. It becomes possible.
JP-A-5-259907

ここで、特許文献１の構成において、入力電圧Ｖinを、電源電圧を分圧した基準電圧ＶＲが与えられている増幅器を介してパルス位相差符号化回路１に入力することを想定する。すると、入力電圧ＶinをＡ／Ｄ変換する際に電源電圧の変動や動作環境温度の変動の影響を受けて基準電圧ＶＲが変動した場合には、その変動が増幅器の増幅動作についても影響を及ぼすため、Ａ／Ｄ変換結果が保障されなくなってしまうという問題がある。   Here, in the configuration of Patent Document 1, it is assumed that the input voltage Vin is input to the pulse phase difference encoding circuit 1 through an amplifier to which a reference voltage VR obtained by dividing the power supply voltage is applied. Then, when the reference voltage VR changes due to the influence of the fluctuation of the power supply voltage or the fluctuation of the operating environment temperature when the input voltage Vin is A / D converted, the fluctuation also affects the amplification operation of the amplifier. Therefore, there is a problem that the A / D conversion result is not guaranteed.

本発明は上記事情に鑑みてなされたものであり、その目的は、変換対象の電圧信号を、電源電圧を分圧した基準電圧が与えられて動作する増幅器を介して入力する場合でも、Ａ／Ｄ変換を正確に行うことができるＡ／Ｄ変換回路装置、及びＡ／Ｄ変換方法を提供することにある。   The present invention has been made in view of the above circumstances. The purpose of the present invention is to provide an A / A signal even when a voltage signal to be converted is input through an amplifier that operates by being supplied with a reference voltage obtained by dividing a power supply voltage. An object of the present invention is to provide an A / D conversion circuit device and an A / D conversion method capable of accurately performing D conversion.

請求項１記載のＡ／Ｄ変換回路装置によれば、第１パルス位相差符号化回路と同様に構成され、基準電圧信号が電圧信号入力端子に与えられるもう１つの第２パルス位相差符号化回路を用い、制御手段により両者に並行してＡ／Ｄ変換処理を実行させる。すると、第１パルス位相差符号化回路は、基準電圧と増幅器により増幅された変換対象電圧とを順次Ａ／Ｄ変換処理し、第２パルス位相差符号化回路は常に基準電圧をＡ／Ｄ変換処理することになる。   According to the A / D conversion circuit device of claim 1, the second pulse phase difference encoding is configured in the same manner as the first pulse phase difference encoding circuit, and the reference voltage signal is supplied to the voltage signal input terminal. A / D conversion processing is executed in parallel by the control means using a circuit. Then, the first pulse phase difference encoding circuit sequentially performs A / D conversion processing on the reference voltage and the voltage to be converted amplified by the amplifier, and the second pulse phase difference encoding circuit always converts the reference voltage to A / D conversion. Will be processed.

そして、第１電圧信号入力端子にＡ／Ｄ変換対象の電圧信号が与えられた場合、変動補償回路は、データ（Ａ）とデータ（Ｂ）とに基づき、第１パルス位相差符号化回路により出力されるＡ／Ｄ変換結果データ（Ｃ）について、増幅器の増幅動作に起因して発生する変動を補償するための演算を行なう。即ち、増幅器の基準電位が変動した場合には、その変動分が出力電圧に重畳されるため出力電圧も変動することになる。尚、「増幅器」には増幅率が「１」であるものも含むとする。   When a voltage signal to be A / D converted is supplied to the first voltage signal input terminal, the fluctuation compensation circuit is based on the data (A) and the data (B) by the first pulse phase difference encoding circuit. For the output A / D conversion result data (C), an operation is performed to compensate for fluctuations caused by the amplification operation of the amplifier. That is, when the reference potential of the amplifier fluctuates, the fluctuation is superimposed on the output voltage, so that the output voltage also fluctuates. The “amplifier” includes those having an amplification factor of “1”.

ここで、データ（Ａ）は、第１パルス位相差符号化回路が変換対象電圧をＡ／Ｄ変換している場合に、第２パルス位相差符号化回路が基準電圧をＡ／Ｄ変換したデータであり、データ（Ｂ）は、その１つ前の変換周期において何れかのパルス位相差符号化回路が基準電圧をＡ／Ｄ変換したデータである。従って、これら２回のＡ／Ｄ変換周期の間に基準電圧が変動したとすれば、データ（Ａ），（Ｂ）は異なる値となるはずであるから、それらの差分を得れば、増幅器の増幅動作に起因して発生する変動を補償することができる。
そして、除算器は、変動補償回路の演算結果（Ｄ）をデータ（Ｆ）で除算して出力するので、電圧信号を増幅器により増幅して入力する場合でも、基準電位の変動の影響を排除することができ、特許文献１と同様に、温度変化による遅延ゲートの伝搬遅延時間変化の影響を排除できる。 Here, the data (A) is data obtained by A / D converting the reference voltage by the second pulse phase difference encoding circuit when the first pulse phase difference encoding circuit performs A / D conversion on the conversion target voltage. The data (B) is data obtained by A / D converting the reference voltage by any one of the pulse phase difference encoding circuits in the immediately preceding conversion cycle. Therefore, if the reference voltage fluctuates between these two A / D conversion cycles, the data (A) and (B) should have different values. It is possible to compensate for fluctuations caused by the amplification operation.
Since the divider divides the calculation result (D) of the fluctuation compensation circuit by the data (F) and outputs the result, even when the voltage signal is amplified by an amplifier and input, the influence of the fluctuation of the reference potential is eliminated. As in the case of Patent Document 1, it is possible to eliminate the influence of the change in the propagation delay time of the delay gate due to the temperature change.

請求項２記載のＡ／Ｄ変換回路装置によれば、変動補償回路は、データ（Ａ）よりデータ（Ｂ）を減算し、その減算結果を増幅器の増幅極性に応じてデータ（Ｃ）に対し加算若しくは減算して演算結果（Ｄ）を得る。即ち、増幅器が反転増幅を行う場合に基準電位が増加すれば出力電圧はその増加分だけ減少し、増幅器が非反転増幅を行う場合に基準電位が増加すれば出力電圧はその増加分だけ増加する。従って、前者のケースでは、減算結果をデータ（Ｃ）に対し加算し、後者のケースでは減算結果をデータ（Ｃ）に対し減算することで、変動を増幅器の増幅極性に応じて適切に補償することができる。   According to the A / D conversion circuit device of claim 2, the fluctuation compensation circuit subtracts the data (B) from the data (A), and the subtraction result is obtained from the data (C) according to the amplification polarity of the amplifier. Addition or subtraction is performed to obtain the calculation result (D). That is, if the reference potential increases when the amplifier performs inverting amplification, the output voltage decreases by the increase, and if the reference potential increases when the amplifier performs non-inverting amplification, the output voltage increases by the increase. . Therefore, in the former case, the subtraction result is added to the data (C), and in the latter case, the subtraction result is subtracted from the data (C), so that the variation is appropriately compensated according to the amplification polarity of the amplifier. be able to.

請求項３記載のＡ／Ｄ変換回路装置によれば、データ（Ｂ）を、第２パルス位相差符号化回路によって出力されるデータとして、データ（Ａ）とデータ（Ｂ）との出力先を、出力切換え手段によって記憶手段側と変動補償回路側とに切換える。即ち、データ（Ａ），（Ｂ）を同じ第２パルス位相差符号化回路によってＡ／Ｄ変換することで、変動補償回路によって得られる差分データの精度をより向上させることができる。   According to the A / D conversion circuit device of the third aspect, the data (B) is output as the data output by the second pulse phase difference encoding circuit, and the output destinations of the data (A) and the data (B) are set. The output switching means switches between the storage means side and the fluctuation compensation circuit side. That is, by performing A / D conversion on the data (A) and (B) by the same second pulse phase difference encoding circuit, the accuracy of the difference data obtained by the fluctuation compensation circuit can be further improved.

（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。尚、図９及び図１０と同一部分には同一符号を付して説明を省略し、以下異なる部分においてのみ説明する。本実施例では、２つのパルス位相差符号化回路１Ａ，１Ｂを使用する。そして、一方のパルス位相差符号化回路１Ａ（第１パルス位相差符号化回路）には、図１０と同様に、入力切換スイッチ（入力切換手段）１１により入力電圧Ｖin側と基準電圧ＶＲ側とが切換えられるが、入力電圧Ｖinは、基準電圧ＶＲを基準として反転増幅を行う反転増幅器２１を介すことで電圧Ｖin‘として与えられている。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. 9 and 10 are denoted by the same reference numerals, description thereof is omitted, and only different portions will be described below. In this embodiment, two pulse phase difference encoding circuits 1A and 1B are used. Then, in one pulse phase difference encoding circuit 1A (first pulse phase difference encoding circuit), as in FIG. 10, an input changeover switch (input changeover means) 11 causes an input voltage Vin side and a reference voltage VR side to be connected. However, the input voltage Vin is given as the voltage Vin ′ through the inverting amplifier 21 that performs inverting amplification with the reference voltage VR as a reference.

尚、反転増幅器２１の増幅率は「１」であるとする。また、基準電圧ＶＲは、電源電圧を分圧して設定されるものである。そして、パルス位相差符号化回路１Ａの出力側には、図１０と同様に切換えスイッチ１２を介してレジスタ（記憶手段）１３，１４が接続されており、それらには、基準電圧信号ＶＲ，電圧信号Ｖin‘に対応したデジタルデータＤＲ，ＤＶin‘が夫々格納される。   It is assumed that the amplification factor of the inverting amplifier 21 is “1”. The reference voltage VR is set by dividing the power supply voltage. Similarly to FIG. 10, registers (storage means) 13 and 14 are connected to the output side of the pulse phase difference encoding circuit 1 </ b> A via the changeover switch 12, and the reference voltage signal VR, voltage Digital data DR and DVin ′ corresponding to the signal Vin ′ are respectively stored.

一方、パルス位相差符号化回路１Ｂ（第２パルス位相差符号化回路）には、基準電圧ＶＲが直接入力されている。そして、このパルス位相差符号化回路１Ｂにも、制御回路（制御手段）１０によって信号ＰＡ，ＰＢが出力されるようになっている。パルス位相差符号化回路１Ｂの出力側には、パルス位相差符号化回路１Ａと対称に、切換えスイッチ（出力切換え手段）２２を介してレジスタ２３，２４が接続されており、それらには、レジスタ１３，１４にデジタルデータＤＲ，ＤＶin‘が夫々格納されるタイミングにおいて、基準電圧信号ＶＲをＡ／Ｄ変換したデジタルデータＤＲ‘、ＤＲ‘‘が夫々格納される。また、切換えスイッチ２２の切換えも、切換信号ＳＥＬによって行なわれる。   On the other hand, the reference voltage VR is directly input to the pulse phase difference encoding circuit 1B (second pulse phase difference encoding circuit). The control circuit (control means) 10 also outputs signals PA and PB to the pulse phase difference encoding circuit 1B. Registers 23 and 24 are connected to the output side of the pulse phase difference encoding circuit 1B through a changeover switch (output switching means) 22 symmetrically with the pulse phase difference encoding circuit 1A. At the timing when the digital data DR and DVin ′ are stored in 13 and 14, respectively, digital data DR ′ and DR ″ obtained by A / D converting the reference voltage signal VR are stored. The changeover switch 22 is also switched by a changeover signal SEL.

レジスタ（記憶手段）２３，２４にラッチされたデータは減算器（変動補償回路）２５に与えられており、減算器２５において減算（ＤＲ‘‘−ＤＲ‘）が行われる。そして、レジスタ１４にラッチされたデータと減算器２５の減算結果とは加算器（変動補償回路）２６に与えられて加算され｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘）｝、加算器２６の加算結果とレジスタ１３にラッチされたデータとは、除算器２７に与えられている。そして、除算器２７における除算結果[｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘）｝／ＤＲ］が、Ａ／Ｄ変換結果データＤ０１として出力される。以上が、Ａ／Ｄ変換回路装置２８を構成している。   The data latched in the registers (storage means) 23 and 24 is given to a subtracter (variation compensation circuit) 25, and the subtracter 25 performs subtraction (DR'-DR '). Then, the data latched in the register 14 and the subtraction result of the subtracter 25 are given to an adder (variation compensation circuit) 26 and added {DVin ′ + (DR ″ −DR ′)}. The addition result and the data latched in the register 13 are given to the divider 27. Then, the division result [{DVin ′ + (DR ′ ′ − DR ′)} / DR] in the divider 27 is output as A / D conversion result data D01. The above constitutes the A / D conversion circuit device 28.

次に、本実施例の作用について図２及び図３も参照して説明する。図２は、回路動作のタイミングチャートであり、図３は、基準電圧ＶＲが変動する場合の入力電圧Ｖin‘の変化を示すものである。図２（ｃ）に示すように、入力電圧切換信号ＳＥＬにより入力切換スイッチ１１が切換えられることで、パルス位相差符号化回路１Ａには、基準電圧信号ＶＲ，電圧信号Ｖin‘が順次入力されてＡ／Ｄ変換処理が行なわれる。従って、信号ＰＡは、夫々の変換処理に対応して２回アクティブとなる（図２（ａ）参照）。そして、パルス位相差符号化回路１Ａは夫々のＡ／Ｄ変換結果を順次出力するが、それらのデータＤＲ，ＤＶin‘は、レジスタ１３，１４に夫々格納される（図２（ｄ），（ｅ）参照）。   Next, the operation of this embodiment will be described with reference to FIGS. FIG. 2 is a timing chart of the circuit operation, and FIG. 3 shows a change in the input voltage Vin ′ when the reference voltage VR varies. As shown in FIG. 2 (c), the reference voltage signal VR and the voltage signal Vin ′ are sequentially input to the pulse phase difference encoding circuit 1A by switching the input changeover switch 11 by the input voltage changeover signal SEL. A / D conversion processing is performed. Therefore, the signal PA is activated twice corresponding to each conversion process (see FIG. 2A). The pulse phase difference encoding circuit 1A sequentially outputs the respective A / D conversion results, but the data DR and DVin ′ are respectively stored in the registers 13 and 14 (FIGS. 2D and 2E). )reference).

また、図２（ｂ）に示すように、信号ＰＢを複数回アクティブにする場合には、信号ＰＢの出力周期がＡ／Ｄ変換時間（サンプリング時間）ＡＤＲｔ，ＡＤintとなる（信号ＰＡをアクティブにした後信号ＰＢを１回だけアクティブにする場合は、信号ＰＡ，ＰＢの立上がりエッジ間がＡ／Ｄ変換時間となる）。   As shown in FIG. 2B, when the signal PB is activated a plurality of times, the output period of the signal PB is A / D conversion time (sampling time) ADRt, ADint (the signal PA is activated). After that, when the signal PB is activated only once, the A / D conversion time is between the rising edges of the signals PA and PB).

一方、パルス位相差符号化回路１Ｂ側では常に基準電圧信号ＶＲをＡ／Ｄ変換するが、切換えスイッチ２２によって、パルス位相差符号化回路１Ａ側で基準電圧信号ＶＲがＡ／Ｄ変換されると同時にＡ／Ｄ変換されたデータ（Ｂ）はレジスタ２３に格納され、パルス位相差符号化回路１Ａ側で電圧信号Ｖin‘がＡ／Ｄ変換されると同時にＡ／Ｄ変換されたデータ（Ａ）はレジスタ２４に格納される（図２（ｆ），（ｇ）参照）。   On the other hand, the reference voltage signal VR is always A / D converted on the pulse phase difference encoding circuit 1B side, but when the reference voltage signal VR is A / D converted on the pulse phase difference encoding circuit 1A side by the changeover switch 22. Simultaneously A / D converted data (B) is stored in the register 23, and the A / D converted data (A) at the same time as the voltage signal Vin ′ is A / D converted on the pulse phase difference encoding circuit 1A side. Is stored in the register 24 (see FIGS. 2F and 2G).

そして、上述したように、減算器２５において減算（ＤＲ‘‘−ＤＲ‘）が行われ（図２（ｈ）参照）、レジスタ１４にラッチされたデータ（Ｃ）と上記減算結果とは加算器２６において加算される［｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘｝，（図２（ｉ）参照）］。また、その加算結果（Ｄ）とレジスタ１３にラッチされたデータ（Ｆ）とは除算器２７において除算され（図２（ｊ）参照）、データ[｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘）｝／ＤＲ］がＡ／Ｄ変換データＤ０１として出力される。   As described above, the subtracter 25 performs subtraction (DR ″ −DR ′) (see FIG. 2H), and the data (C) latched in the register 14 and the subtraction result are added to the adder. [{DVin ′ + (DR ″ −DR ′}, (see FIG. 2 (i)]]) The addition result (D) and the data latched in the register 13 (F) Dividing is performed by the divider 27 (see FIG. 2J), and data [{DVin ′ + (DR ″ −DR ′)} / DR] is output as A / D conversion data D01.

ここで、パルス位相差符号化回路１Ａに電圧信号Ｖin‘が入力されてＡ／Ｄ変換処理が行なわれる場合に、基準電圧信号ＶＲが、パルス位相差符号化回路１Ａが入力されてＡ／Ｄ変換処理が行なわれた時点から＋ΔＶＲだけ変動したとする。すると、パルス位相差符号化回路１Ａに対する入力電圧Ｖin‘は、（Ｖin−ΔＶＲ）となる（図３参照）。
この時、パルス位相差符号化回路１Ｂ側に入力される基準電圧信号は（ＶＲ＋ΔＶＲ）となるので、減算器２５における減算結果は、
（ＶＲ＋ΔＶＲ）−ＶＲ＝ΔＶＲ
に相当するデータとなる。すると、加算器２６における加算結果は、
（Ｖin‘−ΔＶＲ）＋ΔＶＲ＝Ｖin‘
に相当するデータとなるので、基準電圧信号ＶＲの変動分ΔＶＲはキャンセルされる。その結果、除算器２７においては、
Ｖin‘／ＶＲ
に相当するデータが得られることになる。従って、特許文献１と同様に、温度変化によりパルス周回回路２内の反転回路の反転動作時間が変化し、電圧信号Ｖin‘を表すデータＤＶinが変化した場合でも除算器２７においてその変動分を相殺させることができる。 Here, when the voltage signal Vin ′ is input to the pulse phase difference encoding circuit 1A and A / D conversion processing is performed, the reference voltage signal VR is input to the pulse phase difference encoding circuit 1A and A / D. It is assumed that there is a change of + ΔVR from the time when the conversion process is performed. Then, the input voltage Vin ′ to the pulse phase difference encoding circuit 1A becomes (Vin−ΔVR) (see FIG. 3).
At this time, since the reference voltage signal input to the pulse phase difference encoding circuit 1B side is (VR + ΔVR), the subtraction result in the subtracter 25 is
(VR + ΔVR) −VR = ΔVR
The data is equivalent to Then, the addition result in the adder 26 is
(Vin′−ΔVR) + ΔVR = Vin ′
Therefore, the variation ΔVR of the reference voltage signal VR is canceled. As a result, in the divider 27,
Vin '/ VR
Data corresponding to is obtained. Therefore, similarly to Patent Document 1, even when the inversion operation time of the inversion circuit in the pulse circuit 2 changes due to a temperature change and the data DVin representing the voltage signal Vin ′ changes, the divider 27 cancels the fluctuation. Can be made.

以上のように本実施例によれば、パルス位相差符号化回路１Ａと同様に構成され、基準電圧信号ＶＲが電圧信号入力端子に与えられるパルス位相差符号化回路１Ｂとを用い、制御回路１０は、両者に並行してＡ／Ｄ変換処理を実行させ、パルス位相差符号化回路１Ａは、基準電圧ＶＲと反転増幅器２１により反転増幅された変換対象電圧Ｖin‘とを順次Ａ／Ｄ変換処理し、パルス位相差符号化回路１Ｂは、常に基準電圧ＶＲをＡ／Ｄ変換処理する。   As described above, according to the present embodiment, the control circuit 10 is configured using the pulse phase difference encoding circuit 1B configured similarly to the pulse phase difference encoding circuit 1A and having the reference voltage signal VR applied to the voltage signal input terminal. Causes the A / D conversion process to be executed in parallel with each other, and the pulse phase difference encoding circuit 1A sequentially performs the A / D conversion process on the reference voltage VR and the conversion target voltage Vin ′ inverted and amplified by the inverting amplifier 21. The pulse phase difference encoding circuit 1B always performs A / D conversion processing on the reference voltage VR.

そして、パルス位相差符号化回路１Ａに電圧信号Ｖin‘が与えられた場合、減算器２５は（ＤＲ‘‘−ＤＲ‘）を演算し、加算器２６は、加算｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘｝を行い、除算器２７は、除算[｛ＤＶin‘＋（ＤＲ‘‘−ＤＲ‘）｝／ＤＲ］を行うようにした。従って、電圧信号Ｖinを反転増幅器２１により反転増幅して入力する場合でも、基準電位ＶＲの変動の影響を排除することができ、特許文献１と同様に、温度変化による遅延ゲートの伝搬遅延時間変化の影響を排除できる。   When the voltage signal Vin ′ is supplied to the pulse phase difference encoding circuit 1A, the subtractor 25 calculates (DR ″ −DR ′), and the adder 26 adds {DVin ′ + (DR ″). −DR ′} and the divider 27 performs division [{DVin ′ + (DR ″ −DR ′)} / DR] Therefore, the voltage signal Vin is inverted and amplified by the inverting amplifier 21. Even in the case of input, the influence of the fluctuation of the reference potential VR can be eliminated, and the influence of the change in the propagation delay time of the delay gate due to the temperature change can be eliminated as in Patent Document 1.

また、本実施例によれば、データＤＲ‘を、パルス位相差符号化回路１Ｂによって出力されるデータとして、データＤＲ‘とデータＤＲ‘‘との出力先を、出力切換えスイッチ２２によってレジスタ２３側，２４側に切換えるようにした。従って、データＤＲ‘，ＤＲ‘‘を、同じパルス位相差符号化回路１ＢによってＡ／Ｄ変換することで、差分データの精度をより向上させることができる。   Further, according to the present embodiment, the data DR ′ is the data output by the pulse phase difference encoding circuit 1B, the output destination of the data DR ′ and the data DR ″ is set to the register 23 side by the output changeover switch 22 , 24 side. Accordingly, the data DR ′ and DR ′ ′ are A / D converted by the same pulse phase difference encoding circuit 1B, so that the accuracy of the difference data can be further improved.

（第２実施例）
図４及び図５は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例では、第１実施例における反転増幅器２１に代えて、非反転増幅器３１を用いた場合を示す。非反転増幅器３１を用いる場合は、加算器２６に代えて減算器（変動補償回路）３２を用いることになる。その他の構成は第１実施例と同様であり、以上がＡ／Ｄ変換回路装置３３を構成している。 (Second embodiment)
4 and 5 show a second embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. In the second embodiment, a case where a non-inverting amplifier 31 is used in place of the inverting amplifier 21 in the first embodiment is shown. When the non-inverting amplifier 31 is used, a subtracter (variation compensation circuit) 32 is used instead of the adder 26. Other configurations are the same as those of the first embodiment, and the above constitutes the A / D conversion circuit device 33.

次に、第２実施例の作用について説明する。図５に示すように、パルス位相差符号化回路１Ａに非反転増幅器３１を介した電圧信号Ｖin‘が入力されてＡ／Ｄ変換処理が行なわれる場合に、基準電圧信号ＶＲが、そのＡ／Ｄ変換処理が行なわれた時点から＋ΔＶＲだけ変動すると、パルス位相差符号化回路１Ａに対する入力電圧Ｖin‘は（Ｖin＋ΔＶＲ）となる（図５参照）。   Next, the operation of the second embodiment will be described. As shown in FIG. 5, when the voltage signal Vin ′ via the non-inverting amplifier 31 is input to the pulse phase difference encoding circuit 1A and A / D conversion processing is performed, the reference voltage signal VR is converted to the A / D If it fluctuates by + ΔVR from the time when the D conversion process is performed, the input voltage Vin ′ to the pulse phase difference encoding circuit 1A becomes (Vin + ΔVR) (see FIG. 5).

すると、減算器３２における減算結果は、
（Ｖin‘＋ΔＶＲ）−ΔＶＲ＝Ｖin‘
に相当するデータとなるので、基準電圧信号ＶＲの変動分ΔＶＲはキャンセルされる。その他の処理は、第１実施例と同様である。
以上のように第２実施例によれば、非反転増幅器３１を介して非反転増幅した電圧信号Ｖin‘をＡ／Ｄ変換する場合でも、第１実施例と同様の効果が得られる。 Then, the subtraction result in the subtracter 32 is
(Vin ′ + ΔVR) −ΔVR = Vin ′
Therefore, the variation ΔVR of the reference voltage signal VR is canceled. Other processes are the same as those in the first embodiment.
As described above, according to the second embodiment, even when the voltage signal Vin ′ non-inverted and amplified through the non-inverting amplifier 31 is A / D converted, the same effect as in the first embodiment can be obtained.

（第３実施例）
図６は本発明の第３実施例を示すものであり、第１実施例と異なる部分についてのみ説明する。第３実施例では、レジスタ１４及び２４を削除すると共に、減算器２６及び加算器２７に代えて、両者の演算機能を統合した加減算器（変動補償回路）３４を用いたものである。その他の構成は第１実施例と同様であり、以上がＡ／Ｄ変換回路装置３５を構成している。 (Third embodiment)
FIG. 6 shows a third embodiment of the present invention, and only parts different from the first embodiment will be described. In the third embodiment, the registers 14 and 24 are deleted, and an adder / subtracter (variation compensation circuit) 34 in which both arithmetic functions are integrated is used in place of the subtractor 26 and the adder 27. Other configurations are the same as those of the first embodiment, and the above constitutes the A / D conversion circuit device 35.

以上のように構成された第３実施例によれば、基準電圧信号ＶＲがパルス位相差符号化回路１Ａ，１Ｂの双方でＡ／Ｄ変換されたデータは、第１実施例と同様にレジスタ１３及び２３に格納保持されるが、電圧信号Ｖin‘がパルス位相差符号化回路１ＡにおいてＡ／Ｄ変換される場合の当該変換データと、パルス位相差符号化回路１Ｂが基準電圧信号ＶＲをＡ／Ｄ変換したデータは、そのまま加減算器３４に入力されて演算が行なわれる。従って、レジスタ１４及び２４を削除して構成をより簡単にすることができる。   According to the third embodiment configured as described above, the data obtained by A / D converting the reference voltage signal VR in both the pulse phase difference encoding circuits 1A and 1B is the register 13 as in the first embodiment. And 23, the converted data when the voltage signal Vin ′ is A / D converted in the pulse phase difference encoding circuit 1A and the pulse phase difference encoding circuit 1B convert the reference voltage signal VR to A / D. The D-converted data is input to the adder / subtractor 34 as it is for calculation. Accordingly, the configuration can be simplified by removing the registers 14 and 24.

（第４実施例）
図７は本発明の第４実施例を示すものであり、第２，第３実施例と異なる部分についてのみ説明する。第４実施例では、第２実施例に第３実施例と同様の構成を適用したものである。即ち、レジスタ１４及び２４を削除すると共に、減算器２６及び３２に代えて、両者の演算機能を統合した加減算器（変動補償回路）３６を用いたものである。その他の構成は第２実施例と同様であり、以上がＡ／Ｄ変換回路装置３７を構成している。 (Fourth embodiment)
FIG. 7 shows a fourth embodiment of the present invention, and only parts different from the second and third embodiments will be described. In the fourth embodiment, the same configuration as that of the third embodiment is applied to the second embodiment. That is, the registers 14 and 24 are deleted, and instead of the subtracters 26 and 32, an adder / subtracter (variation compensation circuit) 36 that integrates the arithmetic functions of both is used. Other configurations are the same as those of the second embodiment, and the above constitutes the A / D conversion circuit device 37.

以上のように構成された第４実施例によれば、電圧信号Ｖin‘がパルス位相差符号化回路１ＡにおいてＡ／Ｄ変換される場合の当該変換データと、パルス位相差符号化回路１Ｂが基準電圧信号ＶＲをＡ／Ｄ変換したデータは、そのまま加減算器３６に入力されて演算が行なわれる。従って、第２実施例の構成について、第３実施例と同様に、レジスタ１４及び２４を削除して構成をより簡単にすることができる。   According to the fourth embodiment configured as described above, the conversion data when the voltage signal Vin ′ is A / D converted in the pulse phase difference encoding circuit 1A and the pulse phase difference encoding circuit 1B are used as a reference. Data obtained by A / D-converting the voltage signal VR is input to the adder / subtractor 36 as it is for calculation. Therefore, the configuration of the second embodiment can be simplified by deleting the registers 14 and 24 as in the third embodiment.

（第５実施例）
図８は本発明の第５実施例を示すものであり、第１実施例と異なる部分について説明する。第５実施例では、第１実施例の構成におけるパルス位相差符号化回路１Ｂ側より、切換えスイッチ２２及びレジスタ２３を削除し、減算器２５の減算値としてレジスタ１３のラッチデータＤＲを与えたものである。以上が、Ａ／Ｄ変換回路装置３８を構成している。 (5th Example)
FIG. 8 shows a fifth embodiment of the present invention, and the differences from the first embodiment will be described. In the fifth embodiment, the changeover switch 22 and the register 23 are deleted from the pulse phase difference encoding circuit 1B side in the configuration of the first embodiment, and the latch data DR of the register 13 is given as a subtraction value of the subtracter 25. It is. The above constitutes the A / D conversion circuit device 38.

即ち、第１実施例においてレジスタ２３，１３に格納されるデータは、基準電圧ＶＲを同じ期間にＡ／Ｄ変換したデータであるから、パルス位相差符号化回路１Ａ，１Ｂが同じ性能である場合には、それらのデータ値は等しくなるはずである。従って、この場合、構成をより簡単にすることができる。
本発明は前記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。 That is, since the data stored in the registers 23 and 13 in the first embodiment is A / D converted data of the reference voltage VR in the same period, the pulse phase difference encoding circuits 1A and 1B have the same performance. Their data values should be equal. Therefore, in this case, the configuration can be simplified.
The present invention is not limited to the embodiments described above and shown in the drawings, and the following modifications or expansions are possible.

パルス周回回路は、偶数個の遅延ゲートによって構成しても良い。その場合、信号処理回路７は、ラッチ回路４からのデータを上位ビット側とし、エンコーダ６からのデータと下位ビット側として連結するだけで良い。
増幅器の増幅率は「１」に限ることなく、個別の設計に応じて適宜設定すれば良い。
第２乃至第４実施例の構成に、第５実施例の構成を適用しても良い。 The pulse circuit may be composed of an even number of delay gates. In that case, the signal processing circuit 7 only needs to connect the data from the latch circuit 4 to the upper bit side and connect the data from the encoder 6 to the lower bit side.
The amplification factor of the amplifier is not limited to “1”, and may be set as appropriate according to the individual design.
The configuration of the fifth embodiment may be applied to the configurations of the second to fourth embodiments.

本発明の第１実施例であり、Ａ／Ｄ変換回路装置の構成を示す機能ブロック図1 is a functional block diagram illustrating a configuration of an A / D conversion circuit device according to a first embodiment of the present invention. 回路動作のタイミングチャートCircuit operation timing chart 基準電圧ＶＲが変動する場合の入力電圧ＤＶin‘の変化を示す図The figure which shows the change of input voltage DVin 'when the reference voltage VR fluctuates 本発明の第２実施例を示す図１相当図FIG. 1 equivalent view showing a second embodiment of the present invention. 図３相当図3 equivalent diagram 本発明の第３実施例を示す図１相当図FIG. 1 equivalent view showing a third embodiment of the present invention. 本発明の第４実施例を示す図１相当図FIG. 1 equivalent view showing a fourth embodiment of the present invention. 本発明の第５実施例を示す図１相当図FIG. 1 equivalent view showing a fifth embodiment of the present invention. 特許文献１に開示されているパルス位相差符号化回路の構成を示す図The figure which shows the structure of the pulse phase difference encoding circuit currently disclosed by patent document 1 図９のパルス位相差符号化回路を用いたＡ／Ｄ変換回路の構成を示す図The figure which shows the structure of the A / D conversion circuit using the pulse phase difference encoding circuit of FIG.

符号の説明Explanation of symbols

図面中、１Ａはパルス位相差符号化回路（第１パルス位相差符号化回路）、１Ｂはパルス位相差符号化回路（第２パルス位相差符号化回路）、２はパルス周回回路、２ａ，２ｂは反転ゲート（遅延ゲート）、３はカウンタ、５はパルスセレクタ（周回位置検出手段）、６はエンコーダ（周回位置検出手段）、１０は制御回路（制御手段）、１１はスイッチ（入力切換え手段）、１３はレジスタ（記憶手段）、２１は反転増幅器、２２は切換えスイッチ（出力切換え手段）、２３はレジスタ（記憶手段）、２５は減算器（変動補償回路）、２６は加算器（変動補償回路）、２７は除算器、２８はＡ／Ｄ変換回路装置、３１は非反転増幅器、３２は減算器（変動補償回路）、３３はＡ／Ｄ変換回路装置、３４は加減算器（変動補償回路）、３５はＡ／Ｄ変換回路装置、３６は加減算器（変動補償回路）、３７及び３８はＡ／Ｄ変換回路装置を示す。

In the drawings, 1A is a pulse phase difference encoding circuit (first pulse phase difference encoding circuit), 1B is a pulse phase difference encoding circuit (second pulse phase difference encoding circuit), 2 is a pulse circuit, 2a, 2b Is an inversion gate (delay gate), 3 is a counter, 5 is a pulse selector (circulation position detection means), 6 is an encoder (circulation position detection means), 10 is a control circuit (control means), and 11 is a switch (input switching means). , 13 is a register (storage means), 21 is an inverting amplifier, 22 is a changeover switch (output switching means), 23 is a register (storage means), 25 is a subtractor (variation compensation circuit), and 26 is an adder (variation compensation circuit). , 27 is a divider, 28 is an A / D conversion circuit device, 31 is a non-inverting amplifier, 32 is a subtractor (variation compensation circuit), 33 is an A / D conversion circuit device, and 34 is an adder / subtractor (variation compensation circuit). , 35 / D converting circuit device, 36 adder-subtracter (fluctuation compensating circuit), 37 and 38 show an A / D converter circuit device.

Claims (6)

アナログの電圧信号を、二進数のデジタルデータに変換するＡ／Ｄ変換回路装置であって、
複数の遅延ゲートをリング状に連結することでパルス信号を周回させるもので、その周回動作の停動が外部より制御可能に構成されるパルス周回回路と、
前記各遅延ゲートの電源ラインに接続され、前記電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
前記パルス周回回路におけるパルス信号の周回回数をカウントするカウンタと、
前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段とを備え、前記周回位置検出手段の周回位置データと前記カウンタのカウントデータとを合成した複数ビットのデジタルデータを、Ａ／Ｄ変換結果として出力する第１パルス位相差符号化回路と、
この第１パルス位相差符号化回路の第１電圧信号入力端子に、予め設定された基準電圧信号と、この基準電圧信号を電位基準として増幅を行う増幅器を介して出力されるＡ／Ｄ変換対象の電圧信号とを切り換えて与える入力切換手段と、
前記第１パルス位相差符号化回路と同様に構成され、前記基準電圧信号が電圧信号入力端子に与えられる第２パルス位相差符号化回路と、
前記第１及び第２パルス位相差符号化回路のパルス周回回路を同時に動作させて夫々にＡ／Ｄ変換処理を開始させ、その後所定のサンプリング時間が経過した時点で両者のカウンタ及び周回位置検出手段において得られるデータをサンプリングさせるように制御する制御手段と、
前記入力切換手段によって前記第１電圧信号入力端子に基準電圧信号が与えられたときに、前記第１パルス位相差符号化回路より出力されるＡ／Ｄ変換結果データを記憶する記憶手段と、
前記第１電圧信号入力端子にＡ／Ｄ変換対象の電圧信号が与えられた場合に、
前記第２パルス位相差符号化回路によって出力されるＡ／Ｄ変換結果データ（Ａ）と、前記第１電圧信号入力端子に基準電圧信号が入力された場合に何れかのパルス位相差符号化回路によって出力されたＡ／Ｄ変換結果データ（Ｂ）とに基づき、前記第１パルス位相差符号化回路により出力されるＡ／Ｄ変換結果データ（Ｃ）について前記増幅器の増幅動作に起因して発生する変動を補償するための演算を行なう変動補償回路と、
この変動補償回路により出力される演算結果（Ｄ）を、前記記憶手段に記憶されたデータ（Ｆ）で除算して出力する除算器とを備えたことを特徴とするＡ／Ｄ変換回路装置。 An A / D conversion circuit device for converting an analog voltage signal into binary digital data,
A pulse circulation circuit configured to circulate a pulse signal by connecting a plurality of delay gates in a ring shape, and configured so that the suspension of the circulation operation can be controlled from the outside,
A voltage signal input terminal connected to a power supply line of each delay gate and applying the voltage signal as a power supply voltage of each delay gate;
A counter for counting the number of laps of the pulse signal in the pulse circulator circuit;
A rotation position detection means for detecting a rotation position of the pulse signal in the pulse rotation circuit and generating data corresponding to the rotation position; and the rotation position data of the rotation position detection means and the count data of the counter A first pulse phase difference encoding circuit that outputs the combined multi-bit digital data as an A / D conversion result;
A reference voltage signal set in advance to the first voltage signal input terminal of the first pulse phase difference encoding circuit and an A / D conversion target output via an amplifier that performs amplification using the reference voltage signal as a potential reference Input switching means for switching and giving a voltage signal of
A second pulse phase difference encoding circuit configured similarly to the first pulse phase difference encoding circuit, wherein the reference voltage signal is applied to a voltage signal input terminal;
The counter circuit and the circuit position detecting means of both of the first and second pulse phase difference encoding circuits are operated simultaneously to start A / D conversion processing after a predetermined sampling time has elapsed. Control means for controlling to sample the data obtained in
Storage means for storing A / D conversion result data output from the first pulse phase difference encoding circuit when a reference voltage signal is applied to the first voltage signal input terminal by the input switching means;
When a voltage signal subject to A / D conversion is given to the first voltage signal input terminal,
A / D conversion result data (A) output by the second pulse phase difference encoding circuit and any pulse phase difference encoding circuit when a reference voltage signal is input to the first voltage signal input terminal The A / D conversion result data (C) output by the first pulse phase difference encoding circuit is generated due to the amplification operation of the amplifier based on the A / D conversion result data (B) output by A fluctuation compensation circuit that performs an operation to compensate for fluctuations
An A / D conversion circuit device comprising: a divider that divides a calculation result (D) output from the fluctuation compensation circuit by data (F) stored in the storage means and outputs the result. 前記変動補償回路は、前記データ（Ａ）より前記データ（Ｂ）を減算し、その減算結果を前記増幅器の増幅極性に応じて前記データ（Ｃ）に対し加算若しくは減算することで、演算結果（Ｄ）を得るように構成されていることを特徴とする請求項１記載のＡ／Ｄ変換回路装置。   The fluctuation compensation circuit subtracts the data (B) from the data (A), and adds or subtracts the subtraction result to the data (C) according to the amplification polarity of the amplifier, thereby obtaining an operation result ( 2. The A / D conversion circuit device according to claim 1, wherein the A / D conversion circuit device is configured to obtain (D). 前記データ（Ｂ）は、前記第２パルス位相差符号化回路によって出力されるデータであり、
前記データ（Ｂ）が記憶される記憶手段と、
前記第２パルス位相差符号化回路によって出力される前記データ（Ａ）とデータ（Ｂ）とを、前記記憶手段側と前記変動補償回路側とに切換えるための出力切換え手段とを備えることを特徴とする請求項１又は２記載のＡ／Ｄ変換回路装置。 The data (B) is data output by the second pulse phase difference encoding circuit,
Storage means for storing the data (B);
Output switching means for switching the data (A) and data (B) output by the second pulse phase difference encoding circuit between the storage means side and the fluctuation compensation circuit side is provided. The A / D conversion circuit device according to claim 1 or 2. 複数の遅延ゲートをリング状に連結することでパルス信号を周回させるもので、その周回動作の停動が外部より制御可能に構成されるパルス周回回路と、
前記各遅延ゲートの電源ラインに接続され、入力される電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
前記パルス周回回路におけるパルス信号の周回回数をカウントするカウンタと、
前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段とを備え、前記周回位置検出手段の周回位置データと前記カウンタのカウントデータとを合成した複数ビットのデジタルデータを、Ａ／Ｄ変換結果として出力するパルス位相差符号化回路を用いてＡ／Ｄ変換を行なう方法であって、
第１パルス位相差符号化回路の第１電圧信号入力端子に、予め設定された基準電圧信号と、この基準電圧信号を電位基準として増幅を行う増幅器を介して出力されるＡ／Ｄ変換対象の電圧信号とを切り換えて与えると共に、前記基準電圧信号を、第２パルス位相差符号化回路の第２電圧信号入力端子にも与え、
前記第１及び第２パルス位相差符号化回路のパルス周回回路を同時に動作させて夫々にＡ／Ｄ変換処理を開始させ、その後所定のサンプリング時間が経過した時点で両者のカウンタ及び周回位置検出手段において得られるデータをサンプリングさせ、
前記第１電圧信号入力端子に基準電圧信号が与えられたときに、前記第１パルス位相差符号化回路より出力されるＡ／Ｄ変換結果データを記憶手段に記憶し、
前記第１電圧信号入力端子にＡ／Ｄ変換対象の電圧信号が与えられた場合に、
前記第２パルス位相差符号化回路によって出力されるＡ／Ｄ変換結果データ（Ａ）と、前記第１電圧信号入力端子に基準電圧信号が入力された場合に何れかのパルス位相差符号化回路によって出力されたＡ／Ｄ変換結果データ（Ｂ）とに基づき、前記第１パルス位相差符号化回路により出力されるＡ／Ｄ変換結果データ（Ｃ）について前記増幅器の増幅動作に起因して発生する変動を補償するための演算を行ない、
この演算結果（Ｄ）を、前記記憶手段に記憶されたデータ（Ｆ）で除算して出力することを特徴とするＡ／Ｄ変換方法。 A pulse circulation circuit configured to circulate a pulse signal by connecting a plurality of delay gates in a ring shape, and configured so that the suspension of the circulation operation can be controlled from the outside,
A voltage signal input terminal connected to the power supply line of each delay gate and applying an input voltage signal as a power supply voltage of each delay gate;
A counter for counting the number of laps of the pulse signal in the pulse circulator circuit;
A rotation position detection means for detecting a rotation position of the pulse signal in the pulse rotation circuit and generating data corresponding to the rotation position; and the rotation position data of the rotation position detection means and the count data of the counter A method of performing A / D conversion by using a pulse phase difference encoding circuit that outputs combined multi-bit digital data as an A / D conversion result,
A reference voltage signal set in advance at the first voltage signal input terminal of the first pulse phase difference encoding circuit and an A / D conversion target output through an amplifier that performs amplification using the reference voltage signal as a potential reference Switching the voltage signal and giving the reference voltage signal to the second voltage signal input terminal of the second pulse phase difference encoding circuit,
The counter circuit and the circuit position detecting means of both of the first and second pulse phase difference encoding circuits are operated simultaneously to start A / D conversion processing after a predetermined sampling time has elapsed. Sampling the data obtained in
Storing A / D conversion result data output from the first pulse phase difference encoding circuit in a storage means when a reference voltage signal is applied to the first voltage signal input terminal;
When a voltage signal subject to A / D conversion is given to the first voltage signal input terminal,
A / D conversion result data (A) output by the second pulse phase difference encoding circuit and any pulse phase difference encoding circuit when a reference voltage signal is input to the first voltage signal input terminal The A / D conversion result data (C) output by the first pulse phase difference encoding circuit is generated due to the amplification operation of the amplifier based on the A / D conversion result data (B) output by To compensate for fluctuations,
An A / D conversion method characterized by dividing the calculation result (D) by the data (F) stored in the storage means and outputting the result. 前記データ（Ａ）より前記データ（Ｂ）を減算し、その減算結果を前記増幅器の増幅極性に応じて前記データ（Ｃ）に対し加算若しくは減算することで、演算結果（Ｄ）を得ることを特徴とする請求項４記載のＡ／Ｄ変換方法。   The calculation result (D) is obtained by subtracting the data (B) from the data (A) and adding or subtracting the subtraction result to the data (C) according to the amplification polarity of the amplifier. The A / D conversion method according to claim 4, wherein: 前記データ（Ｂ）に、前記第２パルス位相差符号化回路によって出力されるデータを用い、
前記第２パルス位相差符号化回路によって出力される前記データ（Ａ）とデータ（Ｂ）とを、前記データ（Ｂ）を記憶させるための記憶手段側と前記演算結果（Ｄ）を得るための演算処理側とに切換えることを特徴とする請求項４又は５記載のＡ／Ｄ変換方法。

Using the data output by the second pulse phase difference encoding circuit as the data (B),
For storing the data (A) and data (B) output by the second pulse phase difference encoding circuit, for storing the data (B), and for obtaining the calculation result (D) 6. The A / D conversion method according to claim 4, wherein switching to the arithmetic processing side is performed.

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