JP5507406B2 - スイッチトキャパシタ回路、サンプル・ホールド回路、および、a/d変換装置 - Google Patents
スイッチトキャパシタ回路、サンプル・ホールド回路、および、a/d変換装置 Download PDFInfo
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Description
このパイプライン型A/D変換装置における各ステージはスイッチトキャパシタ回路やA/Dコンバータ等から構成され、アナログ入力信号に応じた所定ビットのデジタル信号を出力する。
入力端Va1へのアナログ入力信号Vin1がA/Dコンバータ510によってデジタル出力信号Do1に変換され、出力端子Vb1から出力される。そして、これら各ステージから出力されたデジタル信号を合成することによって、アナログ信号に対応するデジタル信号を生成する。
即ち、入力端Va1へのアナログ入力信号Vin1が2系統のA/Dコンバータ611および612に供給されるよりも前段の位置にサンプル・ホールド回路630が設けられる。アナログ入力信号Vin2はこのサンプル・ホールド回路630でサンプル・ホールドされて信号Vin3となり、この信号Vin3が2系統のA/Dコンバータ611および612によって順次交互に時分割でデジタル出力信号Do(a)2およびDo(b)2に変換され、出力端子Vb21およびVb22から出力される。
図7は、従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の構成を示す回路構成図である。ここでは簡単のためシングルエンドで表記するが、実回路では差動回路として扱うことが多い。
このようなサンプル・ホールド回路は、例えば図7に示すようにスイッチトキャパシタ回路700で構成される。
図7に示すスイッチトキャパシタ回路700は、入力端子Va、出力端子Vb、演算増幅器710、スイッチSW701〜SW703およびコンデンサC1を備えて構成される。
スイッチSW701〜SW703は、例えば図示しない制御部から出力される制御信号によって回路の接続状態を切り替えることにより、アナログ入力信号Vinをサンプリング(サンプルおよびホールド)するためのサンプリング用スイッチである。
演算増幅器710は、コンデンサC1でサンプルおよびホールドされたアナログ入力信号Vinを、ゲインAおよびループ帰還係数βで増幅する。スイッチSW703がオンであるときには、演算増幅器710の反転入力(−)端子および出力端子VbにコンデンサC1が接続される。また、スイッチSW703がオフであるときには、コンデンサC1がグランドに接続される。
次に、ホールドフェーズで、スイッチSW701、SW702がオフとなると共に、スイッチSW703がオンとなる。コンデンサC1に蓄積された電荷が保持されるため、演算増幅器710によってアナログ入力信号Vinを保持したアナログ出力信号Voutが出力端子Vbから出力される。
しかしながら、このスイッチトキャパシタ回路700の出力精度は、演算増幅器710の有限ゲインAとホールド時のループ帰還係数βとに依存し、また、エラー量は、およそ1/(β・A)に比例する。このため、演算増幅器710のゲインAが十分大きくないときには、十分な出力精度を得られなくなる場合があった。さらに、演算増幅器710のアナログ出力信号Voutの振れ幅が大きくなると、演算増幅器710のゲインAが減少する可能性があり、そのため出力の振れ幅が制限されてしまう場合があった。
ここで、図8を参照して、CLS技術を用いて構成されるスイッチトキャパシタ回路の回路構成について説明する。
図8は、CLS技術を用いて構成される従来のスイッチトキャパシタ回路の構成を示す回路構成図である。
図8に示すスイッチトキャパシタ回路800は、図7に示したスイッチトキャパシタ回路700が備える演算増幅器710に相当する演算増幅器810、スイッチSW701〜SW703に相当するスイッチSW801〜SW803、および、コンデンサC1を含む構成に、さらに、スイッチSW804〜SW806およびコンデンサCclsを備えて構成される。
スイッチSW804〜SW806は、演算増幅器810とコンデンサCclsとの接続状態を切り替えるレベルシフト用スイッチとして機能する。
図8に示すスイッチトキャパシタ回路800において、スイッチSW801〜SW803は図7を参照して上述したスイッチトキャパシタ回路700におけるスイッチSW701〜SW703と同様の動作をするが、図8スイッチトキャパシタ回路800では、ホールドフェーズがエスティメート(Estimate)フェーズとレベルシフト(Level Shift)フェーズとの2つのフェーズに分割されている。
その後、レベルシフトフェーズで、スイッチSW804,SW806がオフとなると共に、スイッチSW805がオンとなる。すると、コンデンサCclsは、スイッチSW805を介して演算増幅器810の出力端子と出力端子Vbとの間に介挿されることになり、演算増幅器810の出力をコモンにレベルシフトする。
また、レベルシフトフェーズ時の演算増幅器810のゲインAは、演算増幅器810の出力動作点がコモンである時のゲインとなる。このため、演算増幅器810は出力の振れ幅が制限されること無く、ほぼレイル・ツー・レイルでの高精度な出力動作が可能となる。
即ち、CLS技術を用いて構成されるスイッチトキャパシタ回路800では、演算増幅器810のゲインAが小さくても、回路全体としては大きなゲインを得ることができる。さらに、アナログ出力信号Voutのノイズ成分よりも信号成分の方が大きくなることから、S/N比特性が向上するという利点を備えている。
本発明は上述したような状況に鑑みてなされたものであり、CLS技術を用いたスイッチトキャパシタ回路に適用する演算増幅器の動作速度に関する所要水準を抑制しつつ比較的振幅の大きい入力信号にも適合するという優位性を維持したスイッチトキャパシタ回路、サンプル・ホールド回路、および、A/D変換装置を提供することを目的とする。
(1) アナログ入力信号が入力されるアナログ信号入力端子と、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしホールドフェーズでホールドするサンプリング用コンデンサと、
前記サンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を出力する演算増幅器と、
既定のタイミングでオン・オフすることによって前記サンプリング用コンデンサにおけるサンプル動作およびホールド動作を切替える複数のスイッチと、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしレベルシフトフェーズでレベルシフトするレベルシフト用コンデンサ、および、前記レベルシフト用コンデンサと前記演算増幅器との接続関係を前記サンプリングフェーズおよびレベルシフトフェーズに順次対応する既定の状態となるように切り替える複数のスイッチを含んで構成されるCLS(Correlated Level Shift)回路と、
前記CLS回路でレベルシフトされたアナログ信号を出力するアナログ信号出力端子と、
を備えたスイッチトキャパシタ回路において、
前記レベルシフト用コンデンサを、前記サンプリングフェーズで、前記アナログ信号入力端子に入力されたアナログ入力信号で充電されるように接続し、前記レベルシフトフェーズで、前記アナログ信号出力端子と前記演算増幅器の出力端子との間に介挿されるように接続関係を切替える切替え回路を更に備えたことを特徴とするスイッチトキャパシタ回路。
上記(2)のスイッチトキャパシタ回路では、(1)のスイッチトキャパシタ回路において特に、上記バッファの介挿によって、外部から見た所要の負荷駆動電力が低減されたスイッチトキャパシタ回路が実現される。従って、このスイッチトキャパシタ回路によるサンプル・ホールド回路の電力増加を抑えられるのみならず、この回路を駆動する前段のバッファの負荷が軽減し、システム全体の増加を大幅に低減することが可能となる。
上記(3)のスイッチトキャパシタ回路では、(1)のスイッチトキャパシタ回路において特に、各A/Dコンバータの処理速度は半分となり、全体の消費電力が大幅に抑えられる可能性があるのみならず、サンプル・ホールド回路においても消費電力の増加を大幅に低減することが可能となる。
上記(4)のスイッチトキャパシタ回路では、(3)のスイッチトキャパシタ回路において特に、のスイッチトキャパシタ回路によるサンプル・ホールド回路が入力信号をサンプルする際に、次段のA/Dコンバータのコンデンサ(サンプリングキャパシタ)にも同時に入力信号をサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器の出力がコモンにレベルシフトされ、次段のA/Dコンバータに出力する信号のエラーが減少する。
上記(5)のA/D変換装置では、その各A/Dコンバータの処理速度は半分となり、全体の消費電力が大幅に抑えられる可能性があるのみならず、サンプル・ホールド回路においても消費電力の増加を大幅に低減することが可能となる。
上記(6)のA/D変換装置では、(5)のA/D変換装置において特に、上述のスイッチトキャパシタ回路によるサンプル・ホールド回路が入力信号をサンプルする際に、次段のA/Dコンバータのコンデンサ(サンプリングキャパシタ)にも同時に入力信号をサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器の出力がコモンにレベルシフトされ、次段のA/Dコンバータに出力する信号のエラーが減少する。
上記(7)のサンプル・ホールド回路では、上記(1)〜(4)の何れか一のスイッチトキャパシタ回路を備えて構成され、これにより、パイプライン型A/D変換装置を駆動するサンプル・ホールド回路おいて、演算増幅器の負荷を低減させ、スイッチトキャパシタ回路での電力の増加を大幅に低減できる。
(8)上記(7)のサンプル・ホールド回路の出力が複数の各A/Dコンバータの入力端に供給されるように構成されていることを特徴とするA/D変換装置。
上記(8)のA/D変換装置では、電力の増加を大幅に低減できる。
また、演算増幅器のゲインを大きくする必要がないので、低電力であっても、高精度な大きなアナログ出力信号を得ることができる。さらに、演算増幅器の動作速度に関する所要水準が低減されるために、回路全体のサイズを小さくしたり、生産コストを安価にしたりすることができる。
(第1実施形態に係るスイッチトキャパシタ回路)
先ず、図1を参照して、本発明の第1実施形態に係るスイッチトキャパシタ回路について説明する。
図1は、本発明の第1実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
図1に示すスイッチトキャパシタ回路100は、入力端子Va、出力端子Vb、演算増幅器110、スイッチSW101〜SW107およびコンデンサC1ならびにコンデンサCclsを図示のように備えて構成される。
ただし、図8を参照して説明した通常のCLS動作では、ホールドフェーズを2期間に分割したうちのエスティメートフェーズにおいて出力信号をコンデンサCclsに溜めて、レベルシフトフェーズにおいて演算増幅器の出力端子をコモンにレベルシフトするのに対し、図1の回路では、サンプリングフェーズにおいてスイッチSW107をオンにすることにより、アナログ入力信号を直接コンデンサCclsに蓄積する。
電荷保存則を用いて出力結果を計算すると、演算増幅器110のゲインをA、コンデンサC1の容量をC1、コンデンサCclsの容量をCclsとおくと、通常のサンプル・ホールド回路が約1/Aのエラーを持つのに対して、図1のサンプル・ホールド回路におけるエラーは約C1/Ccls/(A+1)となる。これは、CclsがC1に対して無限大に大きい場合にエラーが0になることを示している。
さらにまた、サンプリングフェーズにおいて、レベルシフト用のコンデンサCclsに入力信号を直接取り込むため、既述のようなエスティメートフェーズを経ずしてレベルシフトフェーズに遷移できるため、応答性に優れる。従って、演算増幅器110の信号処理速度に関する所要水準はCLS技術を用いない回路方式と同等程度に抑制される。
続いて、図2を参照して、本発明の第2実施形態に係るスイッチトキャパシタ回路について説明する。
図2は、本発明の第2実施形態に係るスイッチトキャパシタ回路の構成を示す回路図である。
図2に示すスイッチトキャパシタ回路200は、図1を参照して上述した第1実施形態に係るスイッチトキャパシタ回路100と多くの点で共通する回路構成である。
即ち、図2におけるスイッチトキャパシタ回路200を構成する各スイッチSW201〜SW207は図1のスイッチトキャパシタ回路100における各スイッチSW101〜SW107にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的であり、且つ、双方の回路200,100においてコンデンサC1ならびにコンデンサCclsの作用も相似的である。
このバッファ240自体はレプリカのスイッチトキャパシタ回路として構成され得る。また、図7に示したようなサンプル・ホールド回路であってもよく、また、単にソースフォロアの様なバッファであってもよい。
また、スイッチSW207が介挿された導体部、および、SW204、SW205、SW206は、レベルシフト用コンデンサCclsを、サンプリングフェーズで、アナログ入力信号Vinで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Vbと演算増幅器110の出力端子との間に介挿されるように接続関係を切替える切替え回路230を構成している。
そして、図2におけるスイッチトキャパシタ回路200では、図1の実施形態との共通部分では、同等の作用、効果を奏し、さらに、バッファ240を有するため、サンプリングフェーズにおいてこのスイッチトキャパシタ回路200に入力信号を供給するべく入力端子Vaに接続される外付け回路(図示せず)が、コンデンサCclsを直接駆動する必要が無くなり、負荷(即ち、上述の外付け回路における出力の所要の駆動能力)が小さくて済む。
続いて、図3を参照して、本発明の第3実施形態に係るスイッチトキャパシタ回路について説明する。
図3(a)は、第3実施形態に係るスイッチトキャパシタ回路の構成を示す回路図であり、図3(b)は、図3(a)のスイッチトキャパシタ回路の動作における各フェーズのタイミング関係を表すタイムチャートである。
図3に示すスイッチトキャパシタ回路300は、図1を参照して上述した第1実施形態に係るスイッチトキャパシタ回路100と多くの点で共通する回路構成である。
また、図3および図1の各スイッチトキャパシタ回路300および100においてコンデンサC1ならびにコンデンサCclsの接続および作用も相似的である。
即ち、図3のスイッチトキャパシタ回路300もサンプル・ホールド回路として機能する。
そして、図3におけるスイッチトキャパシタ回路300では、出力信号Voutを出力する出力端子Vbに複数のA/Dコンバータ320−1、320−2、…が並列に接続されていることが特徴である。
スイッチトキャパシタ回路300に着目すれば、上述のようなA/Dコンバータ320−1、320−2、…が並列に接続されている点以外は、既述のとおり、図1のスイッチトキャパシタ回路100におけると同様であり、コンデンサCclsおよびスイッチSW304、SW305、SW306を含んでCLS回路320が構成されている。
ここでは説明の便宜上、図中ADC(A)と表記のA/Dコンバータ320−1と図中ADC(B)と表記のA/Dコンバータ320−2との2チャンネルのA/Dコンバータを並列に接続した場合を例にする。
図示のとおり、A/Dコンバータ320−1は、一端が出力端子Vbに接続されたスイッチSW301aと、一端がこのスイッチSW301aの他端に接続され他端がスイッチSW303aの一端に接続されたコンデンサClaと、一端がコンデンサ(サンプリングキャパシタ)Claに接続され他端が接地されたスイッチSW303aとを含んで構成されている。
次に、図3(a)のスイッチトキャパシタ回路300の動作を図3(b)を参照して説明する。図3(b)はスイッチトキャパシタ回路300おける各フェーズのタイミング関係を表すタイムチャートである。
また、A/Dコンバータ320−2のスイッチSW301bはオフとなり、スイッチSW303bはオンでもオフでもどちらでも良い。
また、A/Dコンバータ320−2はサンプル状態となり、スイッチSW301b、SWb303bがオンとなり、サンプル・ホールド回路から出力される信号をコンデンサClbにサンプルする。一方、このフェーズ・4(φ4)の期間では、A/Dコンバータ320−1はホールド状態のままである。
そして、上記の動作を交互に繰り返すことによって信号処理が行われる。
続いて、図4を参照して、本発明の第4実施形態に係るスイッチトキャパシタ回路について説明する。
図4(a)は、第4実施形態に係るスイッチトキャパシタ回路の構成を示す回路図であり、図4(b)は、図4(a)のスイッチトキャパシタ回路の動作における各フェーズのタイミング関係を表すタイムチャートである。
図4に示すスイッチトキャパシタ回路400は、図3を参照して上述した第3実施形態に係るスイッチトキャパシタ回路300と多くの点で共通する回路構成である。
また、スイッチSW407が介挿された導体部、および、SW404、SW405、SW606は、レベルシフト用コンデンサCclsを、サンプリングフェーズで、アナログ入力信号Vinで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Vbと演算増幅器410の出力端子との間に介挿されるように接続関係を切替える切替え回路430を構成している。
そして、図4のスイッチトキャパシタ回路400もサンプル・ホールド回路として機能する。
同様に、A/Dコンバータ420−2は、一端が出力端子Vbに接続されたスイッチSW401bと、一端がこのスイッチSW401bの他端に接続され他端がスイッチSW403bの一端に接続されたコンデンサ(サンプリングキャパシタ)Clbと、一端がコンデンサClbに接続され他端が接地されたスイッチSW403bとを含み、更に、スイッチSW402bを含んで構成されている。
次に、図4(a)のスイッチトキャパシタ回路400の動作を図4(b)を参照して説明する。図4(b)はスイッチトキャパシタ回路400おける各フェーズのタイミング関係を表すタイムチャートである。
このとき、A/Dコンバータ420−1はホールド状態となり、スイッチSW401a、SW402aはオフとなり、フェーズ・2(φ2)の期間にサンプルした信号を処理しながら次段にアナログ信号を送る。
従って、図4に表されている回路は、全体として、スイッチトキャパシタ回路400の出力端子Vbに複数のA/Dコンバータ420−1、420−2、…が並列に接続されてA/D変換装置を構成している。
そして、スイッチトキャパシタ回路400に着目すれば、図3におけるスイッチトキャパシタ回路300と異なり、サンプル・ホールド回路が入力信号Vinをサンプルする際に、次段のA/Dコンバータのコンデンサ(サンプリングキャパシタ)にも同時に入力信号Vinをサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器410の出力がコモンにレベルシフトされ、次段のA/Dコンバータに出力する信号のエラーが減少する。
Va,Va′,Va1,Va2 入力端子
Vb,Vb1,Vb2,Vb11,Vb12,Vb21,Vb22 出力端子
110,210,310,410,510,610,710,810 増幅演算器
Claims (8)
- アナログ入力信号が入力されるアナログ信号入力端子と、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしホールドフェーズでホールドするサンプリング用コンデンサと、
前記サンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を出力する演算増幅器と、
既定のタイミングでオン・オフすることによって前記サンプリング用コンデンサにおけるサンプル動作およびホールド動作を切替える複数のスイッチと、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしレベルシフトフェーズでレベルシフトするレベルシフト用コンデンサ、および、前記レベルシフト用コンデンサと前記演算増幅器との接続関係を前記サンプリングフェーズおよびレベルシフトフェーズに順次対応する既定の状態となるように切り替える複数のスイッチを含んで構成されるCLS(Correlated Level Shift)回路と、
前記CLS回路でレベルシフトされたアナログ信号を出力するアナログ信号出力端子と、
を備えたスイッチトキャパシタ回路において、
前記レベルシフト用コンデンサを、前記サンプリングフェーズで、前記アナログ信号入力端子に入力されたアナログ入力信号で充電されるように接続し、前記レベルシフトフェーズで、前記アナログ信号出力端子と前記演算増幅器の出力端子との間に介挿されるように接続関係を切替える切替え回路を更に備えたことを特徴とするスイッチトキャパシタ回路。 - 前記切替え回路は、前記アナログ信号入力端子と前記レベルシフト用コンデンサの前記アナログ信号出力端子側の端部との間にバッファとスイッチとが直列に介挿された導体によって構成されていることを特徴とする請求項1に記載のスイッチトキャパシタ回路。
- 前記アナログ信号出力端子は、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のA/Dコンバータが並列に接続されていることを特徴とする請求項1に記載のスイッチトキャパシタ回路。
- 前記複数の各A/Dコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記A/Dコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする請求項3に記載のスイッチトキャパシタ回路。
- 請求項1に記載のスイッチトキャパシタ回路における前記アナログ信号出力端子に、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のA/Dコンバータが並列に接続されていることを特徴とするA/D変換装置。
- 前記複数の各A/Dコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記A/Dコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする請求項5に記載のA/D変換装置。
- 請求項1〜4のいずれか1項に記載されたスイッチトキャパシタ回路により構成されることを特徴とするサンプル・ホールド回路。
- 請求項7に記載されたサンプル・ホールド回路の出力が複数の各A/Dコンバータの入力端に供給されるように構成されていることを特徴とするA/D変換装置。
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