JP2015035618A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体層と、該半導体層の表面に形成されたゲート電極と、該半導体層の表面に形成されたエミッタ電極と、該半導体層の裏面に形成されたコレクタ電極とを有し、該ゲート電極にゲート駆動信号を伝送するゲート配線と、該ゲート駆動信号を遅延する遅延回路と、該半導体層に、該エミッタ電極を囲むように形成された複数のガードリングと、該複数のガードリングの外側とエミッタの間に設けられた複数の抵抗と、該遅延回路の出力電圧と該複数の抵抗の一部から取り出した電圧とを入力として、該遅延回路の出力電圧と該複数の抵抗の一部から取り出した電圧がともにハイレベルである場合に該ゲート配線を接地する接地手段と、を備える。
【選択図】図14
Description
本実施形態はガードリングが形成された半導体装置に関する。以後、図1〜図6を参照して本実施形態について詳細を説明する。まず図1は本実施形態の半導体装置10の断面図(一部模式図)である。この半導体装置10は、一つのチップをなす半導体基板にあって、パワーデバイスの形成される素子領域12と、その周囲に位置する耐圧保持領域14とを備える。なお、本実施形態においてパワーデバイスとは縦型IGBTのことをいい、複数のセルが集積されることにより構成されている。またこの例では、IGBTのセルにトレンチ型を使用しているが、プレーナ型であっても良い。
本実施形態は横型MOSFETであるパワーデバイスを有する半導体装置に関する。以後、図8、9、10、11を参照して本実施形態の詳細について説明する。図8は本実施形態の半導体装置70の断面図(一部模式図)である。半導体基板上に形成される横型MOSFETの半導体装置70は半導体層72を備える。半導体層72はn-層であって、その表面にはn+のドレイン74が形成され、ドレイン74と電気的に接続されたアルミニウムなどからなるドレイン電極76が設けられている。さらに、半導体層72の表面には、n+ドレイン74から距離を置いてpベース領域80が形成され、pベース領域80内表面にn+のソース91とp+領域93が形成されている。そして、ソース91及びp+領域93と電気的に接続されたアルミニウムなどからなるソース電極78が設けられている。ソース電極78は接地されている。
次いで、半導体装置70の平面図である図9について説明する。図9において図8と同一符号が付されたものは図8と同様であるから説明を省略する。なお、前述した図8は図9における破線B−Bに沿った断面図である。また、高抵抗素子98について図8においては回路図的に示したが、図9においては実際のレイアウトに即して示す。そして、この図9から明らかなように、図8に示した横型MOSFETはドレイン電極76を中心にして、各絶縁膜内電極86(ゲート電極も同じ)とソース電極78が同心円状に配置、形成されたものである。
図9に示されるとおり、本実施形態の高抵抗素子98は、ソース電極78とドレイン電極76とを結ぶ渦巻状に形成された一本の多結晶シリコンである。高抵抗素子98はコンタクト99によってソース電極78と接続され、コンタクト97により絶縁膜内電極86と接続される。なお、コンタクト99およびコンタクト97の構造に関しての理解を助けるため、図10に拡大断面図を示す。また、コンタクト95は高抵抗素子98とドレイン電極76を接続している。
本実施形態は半導体層内部に半導体層の電界を緩和する手段を有する半導体装置に関する。以後、図12を参照して本実施形態の構成について説明する。図12は本実施形態の半導体装置110の断面図(一部模式図)である。半導体装置110は実施形態2で図8を用いて説明した半導体装置70と以下の点を除き同様の構成である。
抵抗素子120は所望の電圧を取り出すために電気的に複数の抵抗素子部に分割され、直列に接続された抵抗素子122、124、126、128を備える。そして各埋め込み絶縁膜内電極114は、ドレイン74側の埋め込み絶縁膜内電極114から順番に、抵抗素子122、124、126、128(具体的には隣り合う抵抗素子の間の分岐部分)と接続される。そうすることによって、ドレイン電極76に電圧が印加されるとドレイン74側の埋め込み絶縁膜内電極114ほど高電圧が印加される。
本実施形態は、前述までの実施形態にあって、その特徴的な構成でもある高抵抗素子を使用して、さらに短絡保護機能を設けるようにした半導体装置に関する。以後、図14〜図27を参照して本実施形態の半導体装置210の詳細を説明する。本実施形態は、前述の実施形態における特徴に加え、ゲート電極の制御手段に特徴がある。従ってゲート電極があればパワーデバイスの種類は限定されないがここでは一例として縦型IGBTを挙げる。図14に示すように、本実施形態における半導体装置は、短絡保護回路501を除けば実施形態1と実質的に共通であるので、個々の構成の説明を省略するが、半導体層218、ゲート絶縁膜215、ゲート電極220、絶縁膜223、pベース層219、n+エミッタ層221、エミッタ電極230、コレクタ電極216、p+コレクタ層217、外周部234のn+チャネルストッパ領域229、ガードリング222、高抵抗素子530,532、ゲート配線231、ゲート端子(ゲートボンディングパット)232とを備える。
なお、所望レベルの出力電圧は、短絡保護回路内における信号の論理レベルに適合させることが必要であり、高抵抗素子530、532の両端に、例えば600Vの高電圧が印加されている状態において、ゲート駆動信号と同程度の15Vが出力されるように設定される。
そして、コレクタ−エミッタ間電圧検出(レベル変換)部528の出力は、短絡判別回路部520の他方の入力となる。短絡判別回路部520は遅延回路部510の出力とコレクタ−エミッタ間電圧検出(レベル変換)部528の出力を受け、この2つの信号レベルの組み合わせに応じて、正常動作状態か短絡状態であるかを判別する制御信号を出力する。
具体的には、遅延回路部510の出力とコレクタ−エミッタ間電圧検出(レベル変換)部528の出力、すなわち遅延されたゲート駆動信号と抵抗分割されたコレクタ−エミッタ間の信号(電圧)レベルがいずれもハイレベルである場合、短絡判別回路520からはハイレベルの信号が出力される。これは所謂2入力のAND論理をなすものであり、実回路としてはNOT回路540とNAND回路541で実現されている。遮断回路部550は短絡判別回路部520の出力を受け、ゲート配線231(ゲート電極220)とエミッタ電極230との間の電気的接続関係をオンオフすることにより切り替えるものである。この例ではN型MOSトランジスターを使用して、短絡判別回路部520の出力がハイレベルの場合、ゲート配線231(ゲート電極220)がエミッタ電極230と短絡され同電位(ゲート電圧が0V)とされる。
また、ゲート端子232とゲート配線231との間に設けられたゲート抵抗505は遮断回路部550によってゲート電圧が0Vとされた時に、ゲート端子232、すなわち遅延回路部510の入力信号レベルがローレベルにならないようにするものである。
すなわち、図20に記載のパワーデバイスの構成はn-層の半導体層272、n+のドレイン274、ドレイン電極276、pベース領域280、n+のソース291、p+領域293、ソース電極278、絶縁膜284、ゲート電極282、絶縁膜内電極286、高抵抗素子530、高抵抗素子532、ゲート配線281、ゲート端子283を備える点において実施形態2と一致する。そして、図20に記載のパワーデバイスの構成はゲート端子283とゲート配線281との間に設けられたゲート抵抗505、遅延回路部510、短絡判別回路部520、遮断回路部550、高抵抗素子530、532を利用したドレイン−ソース間電圧検出(レベル変換)部598とを備える。接地手段を含み、これらは前述の記載から把握できるため詳細な説明を省略する。
本実施形態は短絡保護のために特定のゲート電極に対してオン状態(定常状態)にのみゲート駆動信号を印加する半導体装置に関する。本実施形態の構成は図28を参照して説明する。ガードリングを有するパワーデバイスは実施の形態1で説明したIGBTと同様である。実施形態1との相違点を説明する。まず、ゲート電極409がゲート配線431によりゲート抵抗430を介してゲート端子432と接続されている。一方ゲート電極408およびゲート電極411は、ゲート端子432とNOT回路428およびNOR回路420を介して接続される。
Claims (7)
- 半導体層と、前記半導体層の表面に形成されたゲート電極と、前記半導体層の表面に形成されたエミッタ電極と、前記半導体層の裏面に形成されたコレクタ電極とを有し、
前記ゲート電極にゲート駆動信号を伝送するゲート配線と、
前記ゲート駆動信号を遅延する遅延回路と、
前記半導体層に、前記エミッタ電極を囲むように形成された複数のガードリングと、
前記複数のガードリングの外側とエミッタの間に設けられた複数の抵抗と、
前記遅延回路の出力電圧と前記複数の抵抗の一部から取り出した電圧とを入力として、前記遅延回路の出力電圧と前記複数の抵抗の一部から取り出した電圧がともにハイレベルである場合に前記ゲート配線を接地する接地手段と、を備えたことを特徴とする半導体装置。 - 前記接地手段は、
前記遅延回路の出力電圧と前記複数の抵抗の一部から取り出した電圧を入力とするNAND回路と、
前記NAND回路の出力を反転するNOT回路と、
前記NOT回路の出力がハイレベルである場合にオン状態となり前記ゲート配線を接地するトランジスターとを備えることを特徴とする請求項1に記載の半導体装置。 - 前記遅延回路が前記ゲート駆動信号を遅延させる時間は、前記ゲート駆動信号で制御されるパワーデバイスが、正常動作時にターンオンに要する時間よりも長く、短絡動作時に熱破壊する時間より短く設定されていることを特徴とする請求項1に記載の半導体装置。
- 半導体層と、前記半導体層の表面に形成されたゲート電極、ドレイン電極、ソース電極とを有し、
前記ゲート電極にゲート駆動信号を伝送するゲート配線と、
前記ゲート駆動信号を遅延する遅延回路と、
ドレインとソースの間に設けられた抵抗と、
前記遅延回路の出力電圧と前記抵抗の一部から取り出した電圧とを入力として、前記遅延回路の出力電圧と前記抵抗の一部から取り出した電圧がともにハイレベルである場合に前記ゲート配線を接地する接地手段と、
前記ドレイン電極と前記ソース電極の間に形成された、前記ゲート電極を覆う絶縁膜と、
前記ゲート電極と前記ドレイン電極の間に形成された、前記絶縁膜で覆われた複数の絶縁膜内電極と、を備え、
前記抵抗は、前記複数の絶縁膜内電極のうち前記ドレイン電極に近いものほど高電圧を印加するように、前記複数の絶縁膜内電極に接続されたことを特徴とする半導体装置。 - 前記接地手段は、
前記遅延回路の出力電圧と前記抵抗の一部から取り出した電圧を入力とするNAND回路と、
前記NAND回路の出力を反転するNOT回路と、
前記NOT回路の出力がハイレベルである場合にオン状態となり前記ゲート配線を接地するトランジスターとを備えることを特徴とする請求項4に記載の半導体装置。 - 前記接地手段は、前記NOT回路の出力を保持するフリップフロップ回路を更に備え、
前記フリップフロップ回路は前記半導体層とは異なる基板に形成され、
前記フリップフロップ回路が備えるNチャネルMOSFETとPチャネルMOSFETのドレイン領域の直下には絶縁膜が配置されることを特徴とする請求項2又は請求項5に記載の半導体装置。 - 前記絶縁膜は、前記NチャネルMOSFETのウェル領域と前記PチャネルMOSFETのウェル領域を分離することを特徴とする請求項6に記載の半導体装置。
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