JP2000059189A - ゲート回路 - Google Patents
ゲート回路Info
- Publication number
- JP2000059189A JP2000059189A JP10220954A JP22095498A JP2000059189A JP 2000059189 A JP2000059189 A JP 2000059189A JP 10220954 A JP10220954 A JP 10220954A JP 22095498 A JP22095498 A JP 22095498A JP 2000059189 A JP2000059189 A JP 2000059189A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- switch
- semiconductor switching
- power supply
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 一方の素子がターンオンするとき、過渡的に
他方の素子のゲート電位が振られるとこの素子もターン
オンして、アームが短絡してしまう。 【解決手段】 一方の端子が半導体スイッチング素子Ｓ
１のエミッタに接続されたオフゲート電源Ｅｏｆｆと、
上記オフゲート電源Ｅｏｆｆの他方の端子と半導体スイ
ッチング素子Ｓ１のゲートとを抵抗Ｒｇを介して接続す
るスイッチＳＷｏｆｆとからなるターンオフゲート回路
を有するゲート回路において、上記オフゲート電源Ｅｏ
ｆｆの他方の端子と半導体スイッチング素子Ｓ１のゲー
トとを接続する第２のスイッチＳＷｏｆｆ２を具備し、
第２のスイッチＳＷｏｆｆ２をターンオフ動作が完了し
たタイミングで閉じることにより、抵抗を介さずオフゲ
ート電源Ｅｏｆｆに接続する。
他方の素子のゲート電位が振られるとこの素子もターン
オンして、アームが短絡してしまう。 【解決手段】 一方の端子が半導体スイッチング素子Ｓ
１のエミッタに接続されたオフゲート電源Ｅｏｆｆと、
上記オフゲート電源Ｅｏｆｆの他方の端子と半導体スイ
ッチング素子Ｓ１のゲートとを抵抗Ｒｇを介して接続す
るスイッチＳＷｏｆｆとからなるターンオフゲート回路
を有するゲート回路において、上記オフゲート電源Ｅｏ
ｆｆの他方の端子と半導体スイッチング素子Ｓ１のゲー
トとを接続する第２のスイッチＳＷｏｆｆ２を具備し、
第２のスイッチＳＷｏｆｆ２をターンオフ動作が完了し
たタイミングで閉じることにより、抵抗を介さずオフゲ
ート電源Ｅｏｆｆに接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲート型半
導体素子のゲート回路に関する。
導体素子のゲート回路に関する。
【０００２】
【従来の技術】ＭＯＳゲート型半導体素子は、サイリス
タ系の半導体素子と比較してゲート回路が小型、低エネ
ルギー消費など多くの長所がある。図１１はＭＯＳゲー
ト型半導体素子を用いた単相インバータの構成図であ
る。
タ系の半導体素子と比較してゲート回路が小型、低エネ
ルギー消費など多くの長所がある。図１１はＭＯＳゲー
ト型半導体素子を用いた単相インバータの構成図であ
る。
【０００３】図１１において、Ｓ１〜Ｓ４はＭＯＳゲー
ト型半導体素子、３はコンデンサ、４は負荷であり、こ
こで、ＭＯＳゲート型半導体素子Ｓ１〜Ｓ４はＩＥＧＴ
としている。
ト型半導体素子、３はコンデンサ、４は負荷であり、こ
こで、ＭＯＳゲート型半導体素子Ｓ１〜Ｓ４はＩＥＧＴ
としている。
【０００４】ＭＯＳゲート型半導体素子Ｓ１〜Ｓ４に
は、ゲート回路Ｇ１〜Ｇ４が接続されており、その詳細
は図１２に示す。ゲート回路は、オンゲート電源Ｅｏｎ
と、オフゲート電源Ｅｏｆｆと、ターンオン用スイッチ
ＳＷｏｎと、ターンオフ用スイッチＳＷｏｆｆとを有
し、ターンオン用スイッチＳＷｏｎとターンオフ用スイ
ッチＳＷｏｆｆとの接続点がゲート抵抗Ｒｇを介してＭ
ＯＳゲート型半導体素子のゲートＧに接続され、オンゲ
ート電源Ｅｏｎとオフゲート電源Ｅｏｆｆとの接続点が
ＭＯＳゲート型半導体素子のエミッタＥに接続される。
は、ゲート回路Ｇ１〜Ｇ４が接続されており、その詳細
は図１２に示す。ゲート回路は、オンゲート電源Ｅｏｎ
と、オフゲート電源Ｅｏｆｆと、ターンオン用スイッチ
ＳＷｏｎと、ターンオフ用スイッチＳＷｏｆｆとを有
し、ターンオン用スイッチＳＷｏｎとターンオフ用スイ
ッチＳＷｏｆｆとの接続点がゲート抵抗Ｒｇを介してＭ
ＯＳゲート型半導体素子のゲートＧに接続され、オンゲ
ート電源Ｅｏｎとオフゲート電源Ｅｏｆｆとの接続点が
ＭＯＳゲート型半導体素子のエミッタＥに接続される。
【０００５】通常、オンゲート電源Ｅｏｎ、オフゲート
電源Ｅｏｆｆは１５Ｖ程度、ゲート抵抗Ｒｇは１０Ω程
度が使用される。単相インバータにおいて、ＭＯＳゲー
ト型半導体素子Ｓ１とＳ２又はＭＯＳゲート型半導体素
子Ｓ３とＳ４の関係を上下アームと呼ぶ。通常、上下ア
ーム例えばＭＯＳゲート型半導体素子Ｓ１とＳ２は同時
にスイッチングすることはなく、どちらか一方は点弧し
ないようにゲート回路は負バイアス状態にして、他方の
素子をオン／オフさせる。
電源Ｅｏｆｆは１５Ｖ程度、ゲート抵抗Ｒｇは１０Ω程
度が使用される。単相インバータにおいて、ＭＯＳゲー
ト型半導体素子Ｓ１とＳ２又はＭＯＳゲート型半導体素
子Ｓ３とＳ４の関係を上下アームと呼ぶ。通常、上下ア
ーム例えばＭＯＳゲート型半導体素子Ｓ１とＳ２は同時
にスイッチングすることはなく、どちらか一方は点弧し
ないようにゲート回路は負バイアス状態にして、他方の
素子をオン／オフさせる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ゲート回路には次のような問題点がある。負バイアスさ
れている素子例えば素子Ｓ１のゲート端子の電位が充分
に負バイアスされていれば問題ないが、もう一方の素子
Ｓ２がターンオンするとき、過渡的に素子Ｓ１のゲート
電位即ち負バイアスの電位が図１３に示すように正側に
振られると素子Ｓ１もターンオンして、素子Ｓ１とＳ２
が同時にターンオンしてアームが短絡してしまう。
ゲート回路には次のような問題点がある。負バイアスさ
れている素子例えば素子Ｓ１のゲート端子の電位が充分
に負バイアスされていれば問題ないが、もう一方の素子
Ｓ２がターンオンするとき、過渡的に素子Ｓ１のゲート
電位即ち負バイアスの電位が図１３に示すように正側に
振られると素子Ｓ１もターンオンして、素子Ｓ１とＳ２
が同時にターンオンしてアームが短絡してしまう。
【０００７】この過渡的に負バイアスが振られる現象は
ＭＯＳゲート型半導体素子が高耐圧化されるに従って顕
著になってきている。もう一つの問題は、一つのゲート
回路で複数の並列接続された素子をターンオフしようと
すると、ゲート回路のエミッタ配線と素子の主回路のエ
ミッタ配線の間に循環電流が発生して各素子のゲート電
位が不安定になり電流のアンバランスなどが発生するこ
とである。
ＭＯＳゲート型半導体素子が高耐圧化されるに従って顕
著になってきている。もう一つの問題は、一つのゲート
回路で複数の並列接続された素子をターンオフしようと
すると、ゲート回路のエミッタ配線と素子の主回路のエ
ミッタ配線の間に循環電流が発生して各素子のゲート電
位が不安定になり電流のアンバランスなどが発生するこ
とである。
【０００８】この現象について図１４、図１５を用いて
説明する。図１４は、各アームが２並列接続された素子
からなる単相インバータの構成図で、図１５は、図１４
の一部を拡大した詳細図である。
説明する。図１４は、各アームが２並列接続された素子
からなる単相インバータの構成図で、図１５は、図１４
の一部を拡大した詳細図である。
【０００９】ここで、素子Ｓ１１とＳ１２が導通状態で
電流を流していて、次に電流を遮断するために素子Ｓ１
１とＳ１２をターンオフさせる。すると、電流ｉ１１と
ｉ１２がループＡの循環電流となって、この電流の変化
と配線インダクタンスにより素子Ｓ１１とＳ１２のゲー
ト用エミッタ端子の電位が振れ、電流アンバランスが発
生する。
電流を流していて、次に電流を遮断するために素子Ｓ１
１とＳ１２をターンオフさせる。すると、電流ｉ１１と
ｉ１２がループＡの循環電流となって、この電流の変化
と配線インダクタンスにより素子Ｓ１１とＳ１２のゲー
ト用エミッタ端子の電位が振れ、電流アンバランスが発
生する。
【００１０】よって、本発明では、スイッチング時に負
バイアスが変動しないゲート回路及び並列接続素子のゲ
ート循環電流を無くすゲート回路を提供することを目的
とする。
バイアスが変動しないゲート回路及び並列接続素子のゲ
ート循環電流を無くすゲート回路を提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係るゲート回路では、半導体ス
イッチング素子のターンオフ時の電源となる一方の端子
が半導体スイッチング素子のエミッタに接続されたオフ
ゲート電源と、上記オフゲート電源の他方の端子と半導
体スイッチング素子のゲートとを抵抗を介して接続する
スイッチとからなるターンオフゲート回路を有するゲー
ト回路において、上記オフゲート電源の他方の端子と半
導体スイッチング素子のゲートとを接続する第２のスイ
ッチを具備する。第２のスイッチを所定のタイミングで
閉じることにより、抵抗を介さずオフゲート電源に接続
されることになり、負バイアスの効果が大きく安定する
ので、誤点弧する事が無くなる。
に、本発明の請求項１に係るゲート回路では、半導体ス
イッチング素子のターンオフ時の電源となる一方の端子
が半導体スイッチング素子のエミッタに接続されたオフ
ゲート電源と、上記オフゲート電源の他方の端子と半導
体スイッチング素子のゲートとを抵抗を介して接続する
スイッチとからなるターンオフゲート回路を有するゲー
ト回路において、上記オフゲート電源の他方の端子と半
導体スイッチング素子のゲートとを接続する第２のスイ
ッチを具備する。第２のスイッチを所定のタイミングで
閉じることにより、抵抗を介さずオフゲート電源に接続
されることになり、負バイアスの効果が大きく安定する
ので、誤点弧する事が無くなる。
【００１２】本発明の請求項２に係るゲート回路では、
半導体スイッチング素子のターンオフ時の電源となる一
方の端子が半導体スイッチング素子のエミッタに接続さ
れたオフゲート電源と、上記オフゲート電源の他方の端
子と半導体スイッチング素子のゲートとを抵抗を介して
接続するスイッチとからなるターンオフゲート回路を有
するゲート回路において、上記オフゲート電源よりも絶
対値の大きい一方の端子が半導体スイッチング素子のエ
ミッタに接続された第２のオフゲート電源と、上記第２
のオフゲート電源の他方の端子と半導体スイッチング素
子のゲートとを接続する第２のスイッチを具備する。第
２のスイッチを所定のタイミングで閉じることにより、
オフゲート電源よりも絶対値の大きい第２のオフゲート
電源に接続されることになり、負バイアスの効果が大き
く安定するので、誤点弧する事が無くなる。
半導体スイッチング素子のターンオフ時の電源となる一
方の端子が半導体スイッチング素子のエミッタに接続さ
れたオフゲート電源と、上記オフゲート電源の他方の端
子と半導体スイッチング素子のゲートとを抵抗を介して
接続するスイッチとからなるターンオフゲート回路を有
するゲート回路において、上記オフゲート電源よりも絶
対値の大きい一方の端子が半導体スイッチング素子のエ
ミッタに接続された第２のオフゲート電源と、上記第２
のオフゲート電源の他方の端子と半導体スイッチング素
子のゲートとを接続する第２のスイッチを具備する。第
２のスイッチを所定のタイミングで閉じることにより、
オフゲート電源よりも絶対値の大きい第２のオフゲート
電源に接続されることになり、負バイアスの効果が大き
く安定するので、誤点弧する事が無くなる。
【００１３】本発明の請求項３に係るゲート回路では、
上記第２のスイッチは上記抵抗よりも小さい第２の抵抗
を介して上記半導体スイッチング素子のゲートに接続す
る。第２のスイッチを所定のタイミングで閉じることに
より、上記抵抗よりも小さい抵抗を介してオフゲート電
源に接続されることになり、負バイアスの効果が大きく
安定するので、誤点弧する事が無くなる。
上記第２のスイッチは上記抵抗よりも小さい第２の抵抗
を介して上記半導体スイッチング素子のゲートに接続す
る。第２のスイッチを所定のタイミングで閉じることに
より、上記抵抗よりも小さい抵抗を介してオフゲート電
源に接続されることになり、負バイアスの効果が大きく
安定するので、誤点弧する事が無くなる。
【００１４】本発明の請求項４に係るゲート回路では、
上記第２のスイッチは上記スイッチが閉じられてから所
定時限後に閉じられる。ターンオフ動作が完了する程度
の時間経過後に第２のスイッチを閉じることで、従来よ
りも大きな負バイアスを与えることができるので、誤点
弧する事が無くなる。
上記第２のスイッチは上記スイッチが閉じられてから所
定時限後に閉じられる。ターンオフ動作が完了する程度
の時間経過後に第２のスイッチを閉じることで、従来よ
りも大きな負バイアスを与えることができるので、誤点
弧する事が無くなる。
【００１５】本発明の請求項５に係るゲート回路では、
上記第２のスイッチはゲート電圧が設定電圧値以下にな
ると閉じられる。ゲート電圧がターンオフ動作の重要な
部分が完了する程度の電圧まで低下すると第２のスイッ
チを閉じることで、従来よりも大きな負バイアスを与え
ることができるので、誤点弧する事が無くなる。
上記第２のスイッチはゲート電圧が設定電圧値以下にな
ると閉じられる。ゲート電圧がターンオフ動作の重要な
部分が完了する程度の電圧まで低下すると第２のスイッ
チを閉じることで、従来よりも大きな負バイアスを与え
ることができるので、誤点弧する事が無くなる。
【００１６】本発明の請求項６に係るゲート回路では、
上記第２のスイッチは上記半導体スイッチング素子に流
れる電流が設定電流値以下になると閉じられる。半導体
スイッチング素子に流れる電流がターンオフ動作の重要
な部分が完了する程度の電流まで低下すると第２のスイ
ッチを閉じることで、従来よりも大きな負バイアスを与
えることができるので、誤点弧する事が無くなる。
上記第２のスイッチは上記半導体スイッチング素子に流
れる電流が設定電流値以下になると閉じられる。半導体
スイッチング素子に流れる電流がターンオフ動作の重要
な部分が完了する程度の電流まで低下すると第２のスイ
ッチを閉じることで、従来よりも大きな負バイアスを与
えることができるので、誤点弧する事が無くなる。
【００１７】本発明の請求項７に係るゲート回路では、
上記第２のスイッチは上記半導体スイッチング素子にか
かる電圧が設定電圧値以上になると閉じられる。半導体
スイッチング素子にかかる電圧がターンオフ動作の重要
な部分が完了する程度の電圧まで上昇すると第２のスイ
ッチを閉じることで、従来よりも大きな負バイアスを与
えることができるので、誤点弧する事が無くなる。
上記第２のスイッチは上記半導体スイッチング素子にか
かる電圧が設定電圧値以上になると閉じられる。半導体
スイッチング素子にかかる電圧がターンオフ動作の重要
な部分が完了する程度の電圧まで上昇すると第２のスイ
ッチを閉じることで、従来よりも大きな負バイアスを与
えることができるので、誤点弧する事が無くなる。
【００１８】本発明の請求項８に係るゲート回路では、
請求項１乃至請求項３のいずれかに記載のゲート回路を
有する半導体スイッチング素子を直列接続し電力変換装
置のアームを構成したとき、上記第２のスイッチは、ア
ームの反対側の半導体スイッチング素子のターンオンに
同期して閉じられることで、従来よりも大きな負バイア
スを与えることができるので、誤点弧する事が無くな
る。
請求項１乃至請求項３のいずれかに記載のゲート回路を
有する半導体スイッチング素子を直列接続し電力変換装
置のアームを構成したとき、上記第２のスイッチは、ア
ームの反対側の半導体スイッチング素子のターンオンに
同期して閉じられることで、従来よりも大きな負バイア
スを与えることができるので、誤点弧する事が無くな
る。
【００１９】本発明の請求項９に係るゲート回路では、
複数の半導体スイッチング素子の主回路エミッタ端子を
並列接続し、また上記複数の半導体スイッチング素子の
ゲート用エミッタ端子が並列接続されて１個のゲート回
路の負バイアス電源に接続されるゲート回路において、
上記複数ゲート用エミッタ端子と上記ゲート回路の負バ
イアスを各々抵抗を介して接続する。これにより、エミ
ッタ側に循環電流が発生しないので、ゲートのエミッタ
電位が変動せず、電流バランスがとれるようになる。
複数の半導体スイッチング素子の主回路エミッタ端子を
並列接続し、また上記複数の半導体スイッチング素子の
ゲート用エミッタ端子が並列接続されて１個のゲート回
路の負バイアス電源に接続されるゲート回路において、
上記複数ゲート用エミッタ端子と上記ゲート回路の負バ
イアスを各々抵抗を介して接続する。これにより、エミ
ッタ側に循環電流が発生しないので、ゲートのエミッタ
電位が変動せず、電流バランスがとれるようになる。
【００２０】本発明の請求項１０に係るゲート回路で
は、請求項９に記載のゲート回路において、上記抵抗を
短絡する第３のスイッチを具備する。第３のスイッチを
所定のタイミングで閉じることにより、上記抵抗を短絡
することで、負バイアスを確実に印可することができ
る。
は、請求項９に記載のゲート回路において、上記抵抗を
短絡する第３のスイッチを具備する。第３のスイッチを
所定のタイミングで閉じることにより、上記抵抗を短絡
することで、負バイアスを確実に印可することができ
る。
【００２１】本発明の請求項１１に係るゲート回路で
は、上記第３のスイッチは上記半導体スイッチング素子
のターンオフ完了後に閉じられる。これにより、上記抵
抗が短絡され、負バイアスを確実に印可することができ
る。
は、上記第３のスイッチは上記半導体スイッチング素子
のターンオフ完了後に閉じられる。これにより、上記抵
抗が短絡され、負バイアスを確実に印可することができ
る。
【００２２】本発明の請求項１２に係るゲート回路で
は、請求項１０または請求項１１に記載のゲート回路を
有する半導体スイッチング素子を直列接続し電力変換装
置のアームを構成したとき、上記第３のスイッチは、ア
ームの反対側の半導体スイッチング素子のターンオンに
同期して閉じられる。これにより、上記抵抗が短絡さ
れ、負バイアスを確実に印可することができる。
は、請求項１０または請求項１１に記載のゲート回路を
有する半導体スイッチング素子を直列接続し電力変換装
置のアームを構成したとき、上記第３のスイッチは、ア
ームの反対側の半導体スイッチング素子のターンオンに
同期して閉じられる。これにより、上記抵抗が短絡さ
れ、負バイアスを確実に印可することができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態の構成図であり、図２は、第１の実施の形態の
タイムチャートである。ここで、図１２と同一要素につ
いては同一符号を付し説明を省略する。
て図面を参照して説明する。図１は、本発明の第１の実
施の形態の構成図であり、図２は、第１の実施の形態の
タイムチャートである。ここで、図１２と同一要素につ
いては同一符号を付し説明を省略する。
【００２４】図１において、図９と異なる点は、ゲート
抵抗Ｒｂを介してＭＯＳゲート型半導体素子Ｓ１のゲー
トＧに接続されるスイッチＳＷｏｆｆ２と、オフ信号を
所定時間遅らせてスイッチＳＷｏｆｆ２に与える時間遅
れ回路ＴＤとが追加されている点である。ゲート抵抗Ｒ
ｂは、ゲート抵抗Ｒｇよりも小さく、例えば、１Ω程度
である。
抵抗Ｒｂを介してＭＯＳゲート型半導体素子Ｓ１のゲー
トＧに接続されるスイッチＳＷｏｆｆ２と、オフ信号を
所定時間遅らせてスイッチＳＷｏｆｆ２に与える時間遅
れ回路ＴＤとが追加されている点である。ゲート抵抗Ｒ
ｂは、ゲート抵抗Ｒｇよりも小さく、例えば、１Ω程度
である。
【００２５】次に第１の実施の形態の作用について説明
する。実際のターンオフは、オフ信号が与えられると、
先ずスイッチＳＷｏｆｆが閉じて、ゲート抵抗Ｒｇを使
ったゲート回路で従来と同様に実行される。また、オフ
信号は、時間遅れ回路ＴＤによって設定される時間Ｔ
１、例えばターンオフ動作が完了する時間より少し長め
の時間Ｔ１後、例えば１０μｓ程度後には、スイッチＳ
Ｗｏｆｆ２を閉じてゲート抵抗Ｒｂを介して負バイアス
が印可される。
する。実際のターンオフは、オフ信号が与えられると、
先ずスイッチＳＷｏｆｆが閉じて、ゲート抵抗Ｒｇを使
ったゲート回路で従来と同様に実行される。また、オフ
信号は、時間遅れ回路ＴＤによって設定される時間Ｔ
１、例えばターンオフ動作が完了する時間より少し長め
の時間Ｔ１後、例えば１０μｓ程度後には、スイッチＳ
Ｗｏｆｆ２を閉じてゲート抵抗Ｒｂを介して負バイアス
が印可される。
【００２６】ゲート抵抗Ｒｂはゲート抵抗Ｒｇより抵抗
値が小さいので負バイアスの効果が大きくなる。さらに
抵抗Ｒｂが全く無しであっても良い。この場合電源Ｅｏ
ｆｆはゲート、エミッタ間に直に印可されるので負バイ
アスの効果が大きく、安定するので誤点弧の心配がな
い。また時間Ｔ１は、いわゆるデッドタイムと同じ時間
に設定しても良い。
値が小さいので負バイアスの効果が大きくなる。さらに
抵抗Ｒｂが全く無しであっても良い。この場合電源Ｅｏ
ｆｆはゲート、エミッタ間に直に印可されるので負バイ
アスの効果が大きく、安定するので誤点弧の心配がな
い。また時間Ｔ１は、いわゆるデッドタイムと同じ時間
に設定しても良い。
【００２７】また別のタイミングとして、上下アームの
反対側素子がターンオンするときにも、負バイアスが変
動するので、上下アームの反対側素子のターンオンスイ
ッチＳＷｏｎが閉じるのと同期して閉じることにより、
上下アームの反対側素子のターンオン時の負バイアス変
動も抑制することができる。
反対側素子がターンオンするときにも、負バイアスが変
動するので、上下アームの反対側素子のターンオンスイ
ッチＳＷｏｎが閉じるのと同期して閉じることにより、
上下アームの反対側素子のターンオン時の負バイアス変
動も抑制することができる。
【００２８】このように負バイアスが確実に印可される
ので、例えば上下アームの反対側素子のスイッチングの
影響により負バイアスが不安定になり誤点弧するような
ことがなくなる。
ので、例えば上下アームの反対側素子のスイッチングの
影響により負バイアスが不安定になり誤点弧するような
ことがなくなる。
【００２９】次に本発明の第２の実施の形態について説
明する。図３は、本発明の第２の実施の形態の構成図で
あり、図１と同一要素については同一符号を付し、説明
を省略する。
明する。図３は、本発明の第２の実施の形態の構成図で
あり、図１と同一要素については同一符号を付し、説明
を省略する。
【００３０】図３において、図１と異なる点は、オフゲ
ート電源ＥｏｆｆとＭＯＳゲート型半導体素子Ｓ１のエ
ミッタＥの間に接続されたコンデンサＣＢが追加された
点である。
ート電源ＥｏｆｆとＭＯＳゲート型半導体素子Ｓ１のエ
ミッタＥの間に接続されたコンデンサＣＢが追加された
点である。
【００３１】このようなゲート回路の場合、オフゲート
電源Ｅｏｆｆは、内部インピーダンスの大きい電解コン
デンサで構成される場合が多い。負バイアスをより効果
的に実効する場合には、周波数特性の良いコンデンサＣ
Ｂを追加し、かつ、ループ１が最短配線になるように構
成することにより、負バイアスの効果が更に高まる。
電源Ｅｏｆｆは、内部インピーダンスの大きい電解コン
デンサで構成される場合が多い。負バイアスをより効果
的に実効する場合には、周波数特性の良いコンデンサＣ
Ｂを追加し、かつ、ループ１が最短配線になるように構
成することにより、負バイアスの効果が更に高まる。
【００３２】次に本発明の第３の実施の形態について説
明する。図４は、本発明の第３の実施の形態の構成図で
あり、図１と同一要素については同一符号を付し、説明
を省略する。
明する。図４は、本発明の第３の実施の形態の構成図で
あり、図１と同一要素については同一符号を付し、説明
を省略する。
【００３３】図４において、図１と異なる点は、スイッ
チＳＷｏｆｆ２の電源をオフゲート電源Ｅｏｆｆとは別
の電源Ｅｏｆｆ２とした点である。電源Ｅｏｆｆ２の電
圧はオフゲート電源Ｅｏｆｆより大きく設定される。
チＳＷｏｆｆ２の電源をオフゲート電源Ｅｏｆｆとは別
の電源Ｅｏｆｆ２とした点である。電源Ｅｏｆｆ２の電
圧はオフゲート電源Ｅｏｆｆより大きく設定される。
【００３４】負バイアスの電圧は大きいほど安定である
が、ゲートには限界の耐圧があり、例えば４０Ｖや５０
Ｖ程度である。しかしゲート回路にはスイッチＳＷｏｎ
やＳＷｏｆｆがあり、また、ゲートには静電容量が存在
するので、過渡的な通電圧が発生する。
が、ゲートには限界の耐圧があり、例えば４０Ｖや５０
Ｖ程度である。しかしゲート回路にはスイッチＳＷｏｎ
やＳＷｏｆｆがあり、また、ゲートには静電容量が存在
するので、過渡的な通電圧が発生する。
【００３５】よって通常オンゲート電源Ｅｏｎやオフゲ
ート電源Ｅｏｆｆは１５Ｖを選択している。しかしター
ンオフ動作が終了すればゲート容量の充電も完了して過
渡過電圧が発生する心配がないので、オフゲート電源Ｅ
ｏｆｆより大きな負バイアス電源Ｅｏｆｆ２、たとえば
２５Ｖを使用できる。
ート電源Ｅｏｆｆは１５Ｖを選択している。しかしター
ンオフ動作が終了すればゲート容量の充電も完了して過
渡過電圧が発生する心配がないので、オフゲート電源Ｅ
ｏｆｆより大きな負バイアス電源Ｅｏｆｆ２、たとえば
２５Ｖを使用できる。
【００３６】これにより、負バイアス電圧が大きくなる
ので安定した負バイアスを期待できる。次に本発明の第
４の実施の形態について説明する。
ので安定した負バイアスを期待できる。次に本発明の第
４の実施の形態について説明する。
【００３７】図５は、本発明の第４の実施の形態の構成
図であり、図１と同一要素については同一符号を付し、
説明を省略する。図５において、図１と異なる点は、図
１がスイッチＳＷｏｆｆ２への信号を時間遅れ回路ＴＤ
によって与えているのに対し、ＭＯＳゲート型半導体素
子Ｓ１のゲート電圧が所定値以下になることで与える点
である。
図であり、図１と同一要素については同一符号を付し、
説明を省略する。図５において、図１と異なる点は、図
１がスイッチＳＷｏｆｆ２への信号を時間遅れ回路ＴＤ
によって与えているのに対し、ＭＯＳゲート型半導体素
子Ｓ１のゲート電圧が所定値以下になることで与える点
である。
【００３８】具体的には、比較器ＣＯＭでＭＯＳゲート
型半導体素子Ｓ１のゲート電圧ＶＧＥと設定電圧値Ｖｒ
ｅｆとを比較し、この比較器ＣＯＭの出力とオフ信号と
の論理積をＡＮＤ回路で取り、ＡＮＤ回路の出力をスイ
ッチＳＷｏｆｆ２への信号としている。
型半導体素子Ｓ１のゲート電圧ＶＧＥと設定電圧値Ｖｒ
ｅｆとを比較し、この比較器ＣＯＭの出力とオフ信号と
の論理積をＡＮＤ回路で取り、ＡＮＤ回路の出力をスイ
ッチＳＷｏｆｆ２への信号としている。
【００３９】ここで、実施の形態の作用について説明す
る。ゲート電圧ＶＧＥが設定電圧Ｖｒｅｆ例えば−１０
ＶになったらスイッチＳＷｏｆｆ２を閉じる。ゲート電
圧ＶＧＥが、この程度の電圧まで低下すればターンオフ
動作の重要な部分は完了しているのでゲート抵抗がＲｇ
からＲｂまたは抵抗無しに変更しても、問題になるター
ンオフサージ電圧や素子破壊を引き起こしたり、ＥＭＩ
ノイズを発生する高ｄｖ／ｄｔにはならない。
る。ゲート電圧ＶＧＥが設定電圧Ｖｒｅｆ例えば−１０
ＶになったらスイッチＳＷｏｆｆ２を閉じる。ゲート電
圧ＶＧＥが、この程度の電圧まで低下すればターンオフ
動作の重要な部分は完了しているのでゲート抵抗がＲｇ
からＲｂまたは抵抗無しに変更しても、問題になるター
ンオフサージ電圧や素子破壊を引き起こしたり、ＥＭＩ
ノイズを発生する高ｄｖ／ｄｔにはならない。
【００４０】このように、ターンオフ動作の重要な部分
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
【００４１】次に本発明の第５の実施の形態について説
明する。図６は本発明の第５の実施の形態の構成図であ
り、図１と同一要素については同一符号を付し、説明を
省略する。
明する。図６は本発明の第５の実施の形態の構成図であ
り、図１と同一要素については同一符号を付し、説明を
省略する。
【００４２】図６において、図１と異なる点は、ＭＯＳ
ゲート型半導体素子を電流センサ付素子に変更し、電流
センサにより測定された主電流Ｉｃが電流基準値Ｉｒｅ
ｆ以下になることでスイッチＳＷｏｆｆ２に信号を与え
る点である。
ゲート型半導体素子を電流センサ付素子に変更し、電流
センサにより測定された主電流Ｉｃが電流基準値Ｉｒｅ
ｆ以下になることでスイッチＳＷｏｆｆ２に信号を与え
る点である。
【００４３】具体的には、比較器ＣＯＭで電流センサに
より測定された主電流Ｉｃと設定電流値Ｉｒｅｆとを比
較し、この比較器ＣＯＭの出力とオフ信号との論理積を
ＡＮＤ回路で取り、ＡＮＤ回路の出力をスイッチＳＷｏ
ｆｆ２への信号としている。
より測定された主電流Ｉｃと設定電流値Ｉｒｅｆとを比
較し、この比較器ＣＯＭの出力とオフ信号との論理積を
ＡＮＤ回路で取り、ＡＮＤ回路の出力をスイッチＳＷｏ
ｆｆ２への信号としている。
【００４４】ここで、実施の形態の作用について説明す
る。主電流Ｉｃが設定電流値Ｉｒｅｆになったらスイッ
チＳＷｏｆｆ２を閉じる。主電流Ｉｃが、この程度の電
流まで低下すればターンオフ動作の重要な部分は完了し
ているのでゲート抵抗がＲｇからＲｂまたは抵抗無しに
変更しても、問題になるターンオフサージ電圧や素子破
壊を引き起こしたり、ＥＭＩノイズを発生する高ｄｖ／
ｄｔにはならない。
る。主電流Ｉｃが設定電流値Ｉｒｅｆになったらスイッ
チＳＷｏｆｆ２を閉じる。主電流Ｉｃが、この程度の電
流まで低下すればターンオフ動作の重要な部分は完了し
ているのでゲート抵抗がＲｇからＲｂまたは抵抗無しに
変更しても、問題になるターンオフサージ電圧や素子破
壊を引き起こしたり、ＥＭＩノイズを発生する高ｄｖ／
ｄｔにはならない。
【００４５】このように、ターンオフ動作の重要な部分
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
【００４６】次に本発明の第６の実施の形態について説
明する。図７は本発明の第６の実施の形態の構成図であ
り、図１と同一要素については同一符号を付し、説明を
省略する。
明する。図７は本発明の第６の実施の形態の構成図であ
り、図１と同一要素については同一符号を付し、説明を
省略する。
【００４７】図７において、図１と異なる点は、ＭＯＳ
ゲート型半導体素子Ｓ１にかかる電圧が電圧基準値Ｖｒ
ｅｆＣＥ以上になることでスイッチＳＷｏｆｆ２に信号
を与える点である。
ゲート型半導体素子Ｓ１にかかる電圧が電圧基準値Ｖｒ
ｅｆＣＥ以上になることでスイッチＳＷｏｆｆ２に信号
を与える点である。
【００４８】具体的には、比較器ＣＯＭで分圧抵抗Ｒ
１，Ｒ２を用いて測定したＭＯＳゲート型半導体素子Ｓ
１にかかる電圧と設定電圧値ＶｒｅｆＣＥとを比較し、
この比較器ＣＯＭの出力とオフ信号との論理積をＡＮＤ
回路で取り、ＡＮＤ回路の出力をスイッチＳＷｏｆｆ２
への信号としている。
１，Ｒ２を用いて測定したＭＯＳゲート型半導体素子Ｓ
１にかかる電圧と設定電圧値ＶｒｅｆＣＥとを比較し、
この比較器ＣＯＭの出力とオフ信号との論理積をＡＮＤ
回路で取り、ＡＮＤ回路の出力をスイッチＳＷｏｆｆ２
への信号としている。
【００４９】ここで、実施の形態の作用について説明す
る。ＭＯＳゲート型半導体素子Ｓ１にかかる電圧を分圧
抵抗Ｒ１，Ｒ２を用いて測定し、この電圧が設定電圧値
ＶｒｅｆＣＥになったらスイッチＳＷｏｆｆ２を閉じ
る。ＭＯＳゲート型半導体素子Ｓ１にかかる電圧が、こ
の程度の電圧まで上昇すればターンオフ動作の重要な部
分は完了しているのでゲート抵抗がＲｇからＲｂまたは
抵抗無しに変更しても、問題になるターンオフサージ電
圧や素子破壊を引き起こしたり、ＥＭＩノイズを発生す
る高ｄｖ／ｄｔにはならない。
る。ＭＯＳゲート型半導体素子Ｓ１にかかる電圧を分圧
抵抗Ｒ１，Ｒ２を用いて測定し、この電圧が設定電圧値
ＶｒｅｆＣＥになったらスイッチＳＷｏｆｆ２を閉じ
る。ＭＯＳゲート型半導体素子Ｓ１にかかる電圧が、こ
の程度の電圧まで上昇すればターンオフ動作の重要な部
分は完了しているのでゲート抵抗がＲｇからＲｂまたは
抵抗無しに変更しても、問題になるターンオフサージ電
圧や素子破壊を引き起こしたり、ＥＭＩノイズを発生す
る高ｄｖ／ｄｔにはならない。
【００５０】このように、ターンオフ動作の重要な部分
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
【００５１】次に本発明の第７の実施の形態について説
明する。図８は、本発明の第７の実施の形態の構成図で
あり、図１２及び図１５と同一要素には同一符号を付
し、説明を省略する。
明する。図８は、本発明の第７の実施の形態の構成図で
あり、図１２及び図１５と同一要素には同一符号を付
し、説明を省略する。
【００５２】図８において、図１５と異なる点は、オン
ゲート電源Ｅｏｎとオフゲート電源Ｅｏｆｆの接続点と
ＭＯＳゲート型半導体素子Ｓ１１のエミッタＥ及びＭＯ
Ｓゲート型半導体素子Ｓ１２のエミッタＥとの接続を抵
抗Ｒｅを介して行うようにした点である。
ゲート電源Ｅｏｎとオフゲート電源Ｅｏｆｆの接続点と
ＭＯＳゲート型半導体素子Ｓ１１のエミッタＥ及びＭＯ
Ｓゲート型半導体素子Ｓ１２のエミッタＥとの接続を抵
抗Ｒｅを介して行うようにした点である。
【００５３】抵抗Ｒｅの抵抗値は、ゲート抵抗Ｒｇの約
１／１０〜１／２０の値で本来のゲート抵抗Ｒｇの値に
影響を及ぼさない程度の値である。例えば、抵抗Ｒｇが
１０Ωであれば、抵抗Ｒｅは０．５Ω程度である。
１／１０〜１／２０の値で本来のゲート抵抗Ｒｇの値に
影響を及ぼさない程度の値である。例えば、抵抗Ｒｇが
１０Ωであれば、抵抗Ｒｅは０．５Ω程度である。
【００５４】このように、抵抗Ｒｅを挿入することによ
り、図１５に示した循環電流（ループＡ）の発生を阻止
する。よって、エミッタ側に循環電流が発生しないので
ゲート電位、特にゲートのエミッタ電位が変動しないの
で、電流バランスがとれるようになる。
り、図１５に示した循環電流（ループＡ）の発生を阻止
する。よって、エミッタ側に循環電流が発生しないので
ゲート電位、特にゲートのエミッタ電位が変動しないの
で、電流バランスがとれるようになる。
【００５５】次に本発明の第８の実施の形態について説
明する。図９は、本発明の第８の実施の形態の構成図で
あり、図８と同一要素については同一符号を付し、説明
を省略する。
明する。図９は、本発明の第８の実施の形態の構成図で
あり、図８と同一要素については同一符号を付し、説明
を省略する。
【００５６】図９は、並列接続されたＭＯＳゲート型半
導体素子をパッケージングした例である。図９におい
て、破線Ａに囲まれた部分がパッケージであり、このパ
ッケージは圧接型でも良いし、モジュール型でも良い。
Ｒｇｉｎは本発明の部分とは関係ないが、従来からチッ
プの電流バランスを取るためにパッケージの中に小さな
ゲート抵抗を入れている。
導体素子をパッケージングした例である。図９におい
て、破線Ａに囲まれた部分がパッケージであり、このパ
ッケージは圧接型でも良いし、モジュール型でも良い。
Ｒｇｉｎは本発明の部分とは関係ないが、従来からチッ
プの電流バランスを取るためにパッケージの中に小さな
ゲート抵抗を入れている。
【００５７】本実施の形態では、この他に抵抗Ｒｅを設
置している。なおＲｅを（Ｒｇｉｎ＋Ｒｅ）としてゲー
ト抵抗を合計してエミッタ側にまとめて設置しても良
い。このように、素子Ｓ１１とＳ１２がチップでなく、
パッケージ入りの素子であっても同じように、エミッタ
側に循環電流が発生しないので、ゲートのエミッタ電位
が変動せず、パッケージ素子間の電流バランスがよくな
る。
置している。なおＲｅを（Ｒｇｉｎ＋Ｒｅ）としてゲー
ト抵抗を合計してエミッタ側にまとめて設置しても良
い。このように、素子Ｓ１１とＳ１２がチップでなく、
パッケージ入りの素子であっても同じように、エミッタ
側に循環電流が発生しないので、ゲートのエミッタ電位
が変動せず、パッケージ素子間の電流バランスがよくな
る。
【００５８】次に本発明の第９の実施の形態について説
明する。図１０は、本発明の第９の実施の形態の構成図
であり、図１及び図８と同一要素には同一符号を付し、
説明を省略する。
明する。図１０は、本発明の第９の実施の形態の構成図
であり、図１及び図８と同一要素には同一符号を付し、
説明を省略する。
【００５９】図１０において、図８と異なる点は、ゲー
ト抵抗Ｒｂを介してＭＯＳゲート型半導体素子のゲート
Ｇに接続されるスイッチＳＷｏｆｆ２と、抵抗Ｒｅに並
列接続されるスイッチＳＷｏｆｆ３と、オフ信号を所定
時間遅らせてスイッチＳＷｏｆｆ２、ＳＷｏｆｆ３に与
える時間遅れ回路ＴＤとが追加されている点である。
ト抵抗Ｒｂを介してＭＯＳゲート型半導体素子のゲート
Ｇに接続されるスイッチＳＷｏｆｆ２と、抵抗Ｒｅに並
列接続されるスイッチＳＷｏｆｆ３と、オフ信号を所定
時間遅らせてスイッチＳＷｏｆｆ２、ＳＷｏｆｆ３に与
える時間遅れ回路ＴＤとが追加されている点である。
【００６０】第７の実施の形態のように、ゲート側の抵
抗Ｒｇだけでなくゲート用のエミッタ側にも抵抗Ｒｅが
設置されると、負バイアスの効果が鈍くなるので、負バ
イアスのときはこの抵抗Ｒｅを短絡して負バイアスを確
実に印可するというのが本実施の形態の目的である。
抗Ｒｇだけでなくゲート用のエミッタ側にも抵抗Ｒｅが
設置されると、負バイアスの効果が鈍くなるので、負バ
イアスのときはこの抵抗Ｒｅを短絡して負バイアスを確
実に印可するというのが本実施の形態の目的である。
【００６１】ここでスイッチＳＷｏｆｆ３の開閉につい
て説明すると、まずＳＷｏｆｆ３の閉じるタイミング
は、スイッチＳＷｏｆｆが閉じてＴ１時間後、スイッチ
ＳＷｏｆｆ２を閉じてＲｇを短絡して負バイアスを強化
することと同期して閉じれば負バイアスが更に強化され
る。即ちスイッチＳＷｏｆｆ３はスイッチＳＷｏｆｆ２
が閉じることと同期して閉じる。
て説明すると、まずＳＷｏｆｆ３の閉じるタイミング
は、スイッチＳＷｏｆｆが閉じてＴ１時間後、スイッチ
ＳＷｏｆｆ２を閉じてＲｇを短絡して負バイアスを強化
することと同期して閉じれば負バイアスが更に強化され
る。即ちスイッチＳＷｏｆｆ３はスイッチＳＷｏｆｆ２
が閉じることと同期して閉じる。
【００６２】また別のタイミングとして、上下アームの
反対側素子がターンオンするときに、負バイアスが変動
するので上下アームの反対側素子のターンオンスイッチ
ＳＷｏｎが閉じるのと同期して閉じる。
反対側素子がターンオンするときに、負バイアスが変動
するので上下アームの反対側素子のターンオンスイッチ
ＳＷｏｎが閉じるのと同期して閉じる。
【００６３】このようにすれば並列接続した素子の電流
バランスが良くなると同時に負バイアスも確実にかかり
誤点弧の心配がない効果が得られる。なお以上の説明で
は単相２レベルインバータについて説明したが、３相で
もＮＰＣのインバータでも、本発明を用いれば同じ効果
が得られる。
バランスが良くなると同時に負バイアスも確実にかかり
誤点弧の心配がない効果が得られる。なお以上の説明で
は単相２レベルインバータについて説明したが、３相で
もＮＰＣのインバータでも、本発明を用いれば同じ効果
が得られる。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
負バイアスが安定して誤点弧を防止でき、また素子を並
列接続した場合の電流バランスを良くできる効果が期待
できる。
負バイアスが安定して誤点弧を防止でき、また素子を並
列接続した場合の電流バランスを良くできる効果が期待
できる。
【図１】本発明の第１の実施の形態の構成図。
【図２】本発明の第１の実施の形態のタイムチャート。
【図３】本発明の第２の実施の形態の構成図。
【図４】本発明の第３の実施の形態の構成図。
【図５】本発明の第４の実施の形態の構成図。
【図６】本発明の第５の実施の形態の構成図。
【図７】本発明の第６の実施の形態の構成図。
【図８】本発明の第７の実施の形態の構成図。
【図９】本発明の第８の実施の形態の構成図。
【図１０】本発明の第９の実施の形態の構成図。
【図１１】単相インバータの構成図。
【図１２】従来のゲート回路の構成図。
【図１３】従来のゲート回路のターンオン時の波形図。
【図１４】２並列接続素子による単相インバータの構成
図。
図。
【図１５】図１４の一部を拡大した詳細図。
ＳＷｏｆｆ２・・・・スイッチ Ｒｂ・・・・抵抗 Ｅｏｆｆ・・・・オフゲート電源 ＴＤ・・・・時間遅れ回路 ＣＢ・・・・コンデンサ Ｅｏｆｆ２・・・・負バイアス電源 Ｒｓ・・・・・抵抗 Ｖｒｅｆ・・・電圧基準値 ＣＯＭ・・・・・比較器 Ｉｒｅｆ・・・・電流基準値 ＶｒｅｆＣＥ・・・・電圧基準値 Ｒｅ・・・・・抵抗 ＳＷｏｆｆ３・・スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１月８日（１９９９．１．８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ゲート回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲート型半
導体素子のゲート回路に関する。
導体素子のゲート回路に関する。
【０００２】
【従来の技術】ＭＯＳゲート型半導体素子は、サイリス
タ系の半導体素子と比較してゲート回路が小型、低エネ
ルギー消費など多くの長所がある。図１２はＭＯＳゲー
ト型半導体素子を用いた単相インバータの構成図であ
る。
タ系の半導体素子と比較してゲート回路が小型、低エネ
ルギー消費など多くの長所がある。図１２はＭＯＳゲー
ト型半導体素子を用いた単相インバータの構成図であ
る。
【０００３】図１２において、Ｓ１〜Ｓ４はＭＯＳゲー
ト型半導体素子、３はコンデンサ、４は負荷であり、こ
こで、ＭＯＳゲート型半導体素子Ｓ１〜Ｓ４はＩＥＧＴ
としている。
ト型半導体素子、３はコンデンサ、４は負荷であり、こ
こで、ＭＯＳゲート型半導体素子Ｓ１〜Ｓ４はＩＥＧＴ
としている。
【０００４】ＭＯＳゲート型半導体素子Ｓ１〜Ｓ４に
は、ゲート回路Ｇ１〜Ｇ４が接続されており、その詳細
は図１３に示す。ゲート回路は、オンゲート電源Ｅｏｎ
と、オフゲート電源Ｅｏｆｆと、ターンオン用スイッチ
ＳＷｏｎと、ターンオフ用スイッチＳＷｏｆｆとを有
し、ターンオン用スイッチＳＷｏｎとターンオフ用スイ
ッチＳＷｏｆｆとの接続点がゲート抵抗Ｒｇを介してＭ
ＯＳゲート型半導体素子のゲートＧに接続され、オンゲ
ート電源Ｅｏｎとオフゲート電源Ｅｏｆｆとの接続点が
ＭＯＳゲート型半導体素子のエミッタＥに接続される。
は、ゲート回路Ｇ１〜Ｇ４が接続されており、その詳細
は図１３に示す。ゲート回路は、オンゲート電源Ｅｏｎ
と、オフゲート電源Ｅｏｆｆと、ターンオン用スイッチ
ＳＷｏｎと、ターンオフ用スイッチＳＷｏｆｆとを有
し、ターンオン用スイッチＳＷｏｎとターンオフ用スイ
ッチＳＷｏｆｆとの接続点がゲート抵抗Ｒｇを介してＭ
ＯＳゲート型半導体素子のゲートＧに接続され、オンゲ
ート電源Ｅｏｎとオフゲート電源Ｅｏｆｆとの接続点が
ＭＯＳゲート型半導体素子のエミッタＥに接続される。
【０００５】通常、オンゲート電源Ｅｏｎ、オフゲート
電源Ｅｏｆｆは１５Ｖ程度、ゲート抵抗Ｒｇは１０Ω程
度が使用される。単相インバータにおいて、ＭＯＳゲー
ト型半導体素子Ｓ１とＳ２又はＭＯＳゲート型半導体素
子Ｓ３とＳ４の関係を上下アームと呼ぶ。通常、上下ア
ーム例えばＭＯＳゲート型半導体素子Ｓ１とＳ２は同時
にスイッチングすることはなく、どちらか一方は点弧し
ないようにゲート回路は負バイアス状態にして、他方の
素子をオン／オフさせる。
電源Ｅｏｆｆは１５Ｖ程度、ゲート抵抗Ｒｇは１０Ω程
度が使用される。単相インバータにおいて、ＭＯＳゲー
ト型半導体素子Ｓ１とＳ２又はＭＯＳゲート型半導体素
子Ｓ３とＳ４の関係を上下アームと呼ぶ。通常、上下ア
ーム例えばＭＯＳゲート型半導体素子Ｓ１とＳ２は同時
にスイッチングすることはなく、どちらか一方は点弧し
ないようにゲート回路は負バイアス状態にして、他方の
素子をオン／オフさせる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ゲート回路には次のような問題点がある。負バイアスさ
れている素子例えば素子Ｓ１のゲート端子の電位が充分
に負バイアスされていれば問題ないが、もう一方の素子
Ｓ２がターンオンするとき、過渡的に素子Ｓ１のゲート
電位即ち負バイアスの電位が図１４に示すように正側に
振られると素子Ｓ１もターンオンして、素子Ｓ１とＳ２
が同時にターンオンしてアームが短絡してしまう。
ゲート回路には次のような問題点がある。負バイアスさ
れている素子例えば素子Ｓ１のゲート端子の電位が充分
に負バイアスされていれば問題ないが、もう一方の素子
Ｓ２がターンオンするとき、過渡的に素子Ｓ１のゲート
電位即ち負バイアスの電位が図１４に示すように正側に
振られると素子Ｓ１もターンオンして、素子Ｓ１とＳ２
が同時にターンオンしてアームが短絡してしまう。
【０００７】この過渡的に負バイアスが振られる現象は
ＭＯＳゲート型半導体素子が高耐圧化されるに従って顕
著になってきている。もう一つの問題は、一つのゲート
回路で複数の並列接続された素子をターンオフしようと
すると、ゲート回路のエミッタ配線と素子の主回路のエ
ミッタ配線の間に循環電流が発生して各素子のゲート電
位が不安定になり電流のアンバランスなどが発生するこ
とである。
ＭＯＳゲート型半導体素子が高耐圧化されるに従って顕
著になってきている。もう一つの問題は、一つのゲート
回路で複数の並列接続された素子をターンオフしようと
すると、ゲート回路のエミッタ配線と素子の主回路のエ
ミッタ配線の間に循環電流が発生して各素子のゲート電
位が不安定になり電流のアンバランスなどが発生するこ
とである。
【０００８】この現象について図１５、図１６を用いて
説明する。図１５は、各アームが２並列接続された素子
からなる単相インバータの構成図で、図１６は、図１５
の一部を拡大した詳細図である。
説明する。図１５は、各アームが２並列接続された素子
からなる単相インバータの構成図で、図１６は、図１５
の一部を拡大した詳細図である。
【０００９】ここで、素子Ｓ１１とＳ１２が導通状態で
電流を流していて、次に電流を遮断するために素子Ｓ１
１とＳ１２をターンオフさせる。すると、電流ｉ１１と
ｉ１２がループＡの循環電流となって、この電流の変化
と配線インダクタンスにより素子Ｓ１１とＳ１２のゲー
ト用エミッタ端子の電位が振れ、電流アンバランスが発
生する。
電流を流していて、次に電流を遮断するために素子Ｓ１
１とＳ１２をターンオフさせる。すると、電流ｉ１１と
ｉ１２がループＡの循環電流となって、この電流の変化
と配線インダクタンスにより素子Ｓ１１とＳ１２のゲー
ト用エミッタ端子の電位が振れ、電流アンバランスが発
生する。
【００１０】よって、本発明では、スイッチング時に負
バイアスが変動しないゲート回路及び並列接続素子のゲ
ート循環電流を無くすゲート回路を提供することを目的
とする。
バイアスが変動しないゲート回路及び並列接続素子のゲ
ート循環電流を無くすゲート回路を提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係るゲート回路では、半導体ス
イッチング素子のターンオフ時の電源となる一方の端子
が半導体スイッチング素子のエミッタに接続されたオフ
ゲート電源と、上記オフゲート電源の他方の端子と半導
体スイッチング素子のゲートとを抵抗を介して接続する
スイッチとからなるターンオフゲート回路を有するゲー
ト回路において、上記オフゲート電源の他方の端子と半
導体スイッチング素子のゲートとを接続する第２のスイ
ッチを具備する。第２のスイッチを所定のタイミングで
閉じることにより、抵抗を介さずオフゲート電源に接続
されることになり、負バイアスの効果が大きく安定する
ので、誤点弧する事が無くなる。
に、本発明の請求項１に係るゲート回路では、半導体ス
イッチング素子のターンオフ時の電源となる一方の端子
が半導体スイッチング素子のエミッタに接続されたオフ
ゲート電源と、上記オフゲート電源の他方の端子と半導
体スイッチング素子のゲートとを抵抗を介して接続する
スイッチとからなるターンオフゲート回路を有するゲー
ト回路において、上記オフゲート電源の他方の端子と半
導体スイッチング素子のゲートとを接続する第２のスイ
ッチを具備する。第２のスイッチを所定のタイミングで
閉じることにより、抵抗を介さずオフゲート電源に接続
されることになり、負バイアスの効果が大きく安定する
ので、誤点弧する事が無くなる。
【００１２】本発明の請求項２に係るゲート回路では、
半導体スイッチング素子のターンオフ時の電源となる一
方の端子が半導体スイッチング素子のエミッタに接続さ
れたオフゲート電源と、上記オフゲート電源の他方の端
子と半導体スイッチング素子のゲートとを抵抗を介して
接続するスイッチとからなるターンオフゲート回路を有
するゲート回路において、上記オフゲート電源よりも絶
対値の大きい一方の端子が半導体スイッチング素子のエ
ミッタに接続された第２のオフゲート電源と、上記第２
のオフゲート電源の他方の端子と半導体スイッチング素
子のゲートとを接続する第２のスイッチを具備する。第
２のスイッチを所定のタイミングで閉じることにより、
オフゲート電源よりも絶対値の大きい第２のオフゲート
電源に接続されることになり、負バイアスの効果が大き
く安定するので、誤点弧する事が無くなる。
半導体スイッチング素子のターンオフ時の電源となる一
方の端子が半導体スイッチング素子のエミッタに接続さ
れたオフゲート電源と、上記オフゲート電源の他方の端
子と半導体スイッチング素子のゲートとを抵抗を介して
接続するスイッチとからなるターンオフゲート回路を有
するゲート回路において、上記オフゲート電源よりも絶
対値の大きい一方の端子が半導体スイッチング素子のエ
ミッタに接続された第２のオフゲート電源と、上記第２
のオフゲート電源の他方の端子と半導体スイッチング素
子のゲートとを接続する第２のスイッチを具備する。第
２のスイッチを所定のタイミングで閉じることにより、
オフゲート電源よりも絶対値の大きい第２のオフゲート
電源に接続されることになり、負バイアスの効果が大き
く安定するので、誤点弧する事が無くなる。
【００１３】本発明の請求項３に係るゲート回路では、
上記第２のスイッチは上記抵抗よりも小さい第２の抵抗
を介して上記半導体スイッチング素子のゲートに接続す
る。第２のスイッチを所定のタイミングで閉じることに
より、上記抵抗よりも小さい抵抗を介してオフゲート電
源に接続されることになり、負バイアスの効果が大きく
安定するので、誤点弧する事が無くなる。
上記第２のスイッチは上記抵抗よりも小さい第２の抵抗
を介して上記半導体スイッチング素子のゲートに接続す
る。第２のスイッチを所定のタイミングで閉じることに
より、上記抵抗よりも小さい抵抗を介してオフゲート電
源に接続されることになり、負バイアスの効果が大きく
安定するので、誤点弧する事が無くなる。
【００１４】本発明の請求項４に係るゲート回路では、
上記第２のスイッチは上記スイッチが閉じられてから所
定時限後に閉じられる。ターンオフ動作が完了する程度
の時間経過後に第２のスイッチを閉じることで、従来よ
りも大きな負バイアスを与えることができるので、誤点
弧する事が無くなる。
上記第２のスイッチは上記スイッチが閉じられてから所
定時限後に閉じられる。ターンオフ動作が完了する程度
の時間経過後に第２のスイッチを閉じることで、従来よ
りも大きな負バイアスを与えることができるので、誤点
弧する事が無くなる。
【００１５】本発明の請求項５に係るゲート回路では、
上記第２のスイッチはゲート電圧が設定電圧値以下にな
ると閉じられる。ゲート電圧がターンオフ動作の重要な
部分が完了する程度の電圧まで低下すると第２のスイッ
チを閉じることで、従来よりも大きな負バイアスを与え
ることができるので、誤点弧する事が無くなる。
上記第２のスイッチはゲート電圧が設定電圧値以下にな
ると閉じられる。ゲート電圧がターンオフ動作の重要な
部分が完了する程度の電圧まで低下すると第２のスイッ
チを閉じることで、従来よりも大きな負バイアスを与え
ることができるので、誤点弧する事が無くなる。
【００１６】本発明の請求項６に係るゲート回路では、
上記第２のスイッチは上記半導体スイッチング素子に流
れる電流が設定電流値以下になると閉じられる。半導体
スイッチング素子に流れる電流がターンオフ動作の重要
な部分が完了する程度の電流まで低下すると第２のスイ
ッチを閉じることで、従来よりも大きな負バイアスを与
えることができるので、誤点弧する事が無くなる。
上記第２のスイッチは上記半導体スイッチング素子に流
れる電流が設定電流値以下になると閉じられる。半導体
スイッチング素子に流れる電流がターンオフ動作の重要
な部分が完了する程度の電流まで低下すると第２のスイ
ッチを閉じることで、従来よりも大きな負バイアスを与
えることができるので、誤点弧する事が無くなる。
【００１７】本発明の請求項７に係るゲート回路では、
上記第２のスイッチは上記半導体スイッチング素子にか
かる電圧が設定電圧値以上になると閉じられる。半導体
スイッチング素子にかかる電圧がターンオフ動作の重要
な部分が完了する程度の電圧まで上昇すると第２のスイ
ッチを閉じることで、従来よりも大きな負バイアスを与
えることができるので、誤点弧する事が無くなる。
上記第２のスイッチは上記半導体スイッチング素子にか
かる電圧が設定電圧値以上になると閉じられる。半導体
スイッチング素子にかかる電圧がターンオフ動作の重要
な部分が完了する程度の電圧まで上昇すると第２のスイ
ッチを閉じることで、従来よりも大きな負バイアスを与
えることができるので、誤点弧する事が無くなる。
【００１８】本発明の請求項８に係るゲート回路では、
請求項１乃至請求項３のいずれかに記載のゲート回路を
有する半導体スイッチング素子を直列接続し電力変換装
置のアームを構成したとき、上記第２のスイッチは、ア
ームの反対側の半導体スイッチング素子のターンオンに
同期して閉じられることで、従来よりも大きな負バイア
スを与えることができるので、誤点弧する事が無くな
る。
請求項１乃至請求項３のいずれかに記載のゲート回路を
有する半導体スイッチング素子を直列接続し電力変換装
置のアームを構成したとき、上記第２のスイッチは、ア
ームの反対側の半導体スイッチング素子のターンオンに
同期して閉じられることで、従来よりも大きな負バイア
スを与えることができるので、誤点弧する事が無くな
る。
【００１９】本発明の請求項９に係るゲート回路では、
複数の半導体スイッチング素子の主回路エミッタ端子を
並列接続し、また上記複数の半導体スイッチング素子の
ゲート用エミッタ端子が並列接続されて１個のゲート回
路の負バイアス電源に接続されるゲート回路において、
上記複数ゲート用エミッタ端子と上記ゲート回路の負バ
イアスを各々抵抗を介して接続する。これにより、エミ
ッタ側に循環電流が発生しないので、ゲートのエミッタ
電位が変動せず、電流バランスがとれるようになる。
複数の半導体スイッチング素子の主回路エミッタ端子を
並列接続し、また上記複数の半導体スイッチング素子の
ゲート用エミッタ端子が並列接続されて１個のゲート回
路の負バイアス電源に接続されるゲート回路において、
上記複数ゲート用エミッタ端子と上記ゲート回路の負バ
イアスを各々抵抗を介して接続する。これにより、エミ
ッタ側に循環電流が発生しないので、ゲートのエミッタ
電位が変動せず、電流バランスがとれるようになる。
【００２０】本発明の請求項１０に係るゲート回路で
は、請求項９に記載のゲート回路において、上記抵抗を
短絡する第３のスイッチを具備する。第３のスイッチを
所定のタイミングで閉じることにより、上記抵抗を短絡
することで、負バイアスを確実に印可することができ
る。
は、請求項９に記載のゲート回路において、上記抵抗を
短絡する第３のスイッチを具備する。第３のスイッチを
所定のタイミングで閉じることにより、上記抵抗を短絡
することで、負バイアスを確実に印可することができ
る。
【００２１】本発明の請求項１１に係るゲート回路で
は、上記第３のスイッチは上記半導体スイッチング素子
のターンオフ完了後に閉じられる。これにより、上記抵
抗が短絡され、負バイアスを確実に印可することができ
る。
は、上記第３のスイッチは上記半導体スイッチング素子
のターンオフ完了後に閉じられる。これにより、上記抵
抗が短絡され、負バイアスを確実に印可することができ
る。
【００２２】本発明の請求項１２に係るゲート回路で
は、請求項１０または請求項１１に記載のゲート回路を
有する半導体スイッチング素子を直列接続し電力変換装
置のアームを構成したとき、上記第３のスイッチは、ア
ームの反対側の半導体スイッチング素子のターンオンに
同期して閉じられる。これにより、上記抵抗が短絡さ
れ、負バイアスを確実に印可することができる。
は、請求項１０または請求項１１に記載のゲート回路を
有する半導体スイッチング素子を直列接続し電力変換装
置のアームを構成したとき、上記第３のスイッチは、ア
ームの反対側の半導体スイッチング素子のターンオンに
同期して閉じられる。これにより、上記抵抗が短絡さ
れ、負バイアスを確実に印可することができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態の構成図であり、図２は、第１の実施の形態の
タイムチャートである。ここで、図１３と同一要素につ
いては同一符号を付し説明を省略する。
て図面を参照して説明する。図１は、本発明の第１の実
施の形態の構成図であり、図２は、第１の実施の形態の
タイムチャートである。ここで、図１３と同一要素につ
いては同一符号を付し説明を省略する。
【００２４】図１において、図１３と異なる点は、ゲー
ト抵抗Ｒｂを介してＭＯＳゲート型半導体素子Ｓ１のゲ
ートＧに接続されるスイッチＳＷｏｆｆ２と、オフ信号
を所定時間遅らせてスイッチＳＷｏｆｆ２に与える時間
遅れ回路ＴＤとが追加されている点である。ゲート抵抗
Ｒｂは、ゲート抵抗Ｒｇよりも小さく、例えば、１Ω程
度である。
ト抵抗Ｒｂを介してＭＯＳゲート型半導体素子Ｓ１のゲ
ートＧに接続されるスイッチＳＷｏｆｆ２と、オフ信号
を所定時間遅らせてスイッチＳＷｏｆｆ２に与える時間
遅れ回路ＴＤとが追加されている点である。ゲート抵抗
Ｒｂは、ゲート抵抗Ｒｇよりも小さく、例えば、１Ω程
度である。
【００２５】次に第１の実施の形態の作用について説明
する。実際のターンオフは、オフ信号が与えられると、
先ずスイッチＳＷｏｆｆが閉じて、ゲート抵抗Ｒｇを使
ったゲート回路で従来と同様に実行される。また、オフ
信号は、時間遅れ回路ＴＤによって設定される時間Ｔ
１、例えばターンオフ動作が完了する時間より少し長め
の時間Ｔ１後、例えば１０μｓ程度後には、スイッチＳ
Ｗｏｆｆ２を閉じてゲート抵抗Ｒｂを介して負バイアス
が印可される。
する。実際のターンオフは、オフ信号が与えられると、
先ずスイッチＳＷｏｆｆが閉じて、ゲート抵抗Ｒｇを使
ったゲート回路で従来と同様に実行される。また、オフ
信号は、時間遅れ回路ＴＤによって設定される時間Ｔ
１、例えばターンオフ動作が完了する時間より少し長め
の時間Ｔ１後、例えば１０μｓ程度後には、スイッチＳ
Ｗｏｆｆ２を閉じてゲート抵抗Ｒｂを介して負バイアス
が印可される。
【００２６】ゲート抵抗Ｒｂはゲート抵抗Ｒｇより抵抗
値が小さいので負バイアスの効果が大きくなる。さらに
抵抗Ｒｂが全く無しであっても良い。この場合電源Ｅｏ
ｆｆはゲート、エミッタ間に直に印可されるので負バイ
アスの効果が大きく、安定するので誤点弧の心配がな
い。また時間Ｔ１は、いわゆるデッドタイムと同じ時間
に設定しても良い。
値が小さいので負バイアスの効果が大きくなる。さらに
抵抗Ｒｂが全く無しであっても良い。この場合電源Ｅｏ
ｆｆはゲート、エミッタ間に直に印可されるので負バイ
アスの効果が大きく、安定するので誤点弧の心配がな
い。また時間Ｔ１は、いわゆるデッドタイムと同じ時間
に設定しても良い。
【００２７】また別のタイミングとして、図３に示すよ
うに、上下アームの反対側素子がターンオンするときに
も、負バイアスが変動するので、上下アームの反対側素
子のターンオンスイッチＳＷｏｎが閉じるのと同期して
閉じることにより、上下アームの反対側素子のターンオ
ン時の負バイアス変動も抑制することができる。
うに、上下アームの反対側素子がターンオンするときに
も、負バイアスが変動するので、上下アームの反対側素
子のターンオンスイッチＳＷｏｎが閉じるのと同期して
閉じることにより、上下アームの反対側素子のターンオ
ン時の負バイアス変動も抑制することができる。
【００２８】このように負バイアスが確実に印可される
ので、例えば上下アームの反対側素子のスイッチングの
影響により負バイアスが不安定になり誤点弧するような
ことがなくなる。
ので、例えば上下アームの反対側素子のスイッチングの
影響により負バイアスが不安定になり誤点弧するような
ことがなくなる。
【００２９】次に本発明の第２の実施の形態について説
明する。図４は、本発明の第２の実施の形態の構成図で
あり、図１と同一要素については同一符号を付し、説明
を省略する。
明する。図４は、本発明の第２の実施の形態の構成図で
あり、図１と同一要素については同一符号を付し、説明
を省略する。
【００３０】図４において、図１と異なる点は、オフゲ
ート電源ＥｏｆｆとＭＯＳゲート型半導体素子Ｓ１のエ
ミッタＥの間に接続されたコンデンサＣＢが追加された
点である。
ート電源ＥｏｆｆとＭＯＳゲート型半導体素子Ｓ１のエ
ミッタＥの間に接続されたコンデンサＣＢが追加された
点である。
【００３１】このようなゲート回路の場合、オフゲート
電源Ｅｏｆｆは、内部インピーダンスの大きい電解コン
デンサで構成される場合が多い。負バイアスをより効果
的に実効する場合には、周波数特性の良いコンデンサＣ
Ｂを追加し、かつ、ループ１が最短配線になるように構
成することにより、負バイアスの効果が更に高まる。
電源Ｅｏｆｆは、内部インピーダンスの大きい電解コン
デンサで構成される場合が多い。負バイアスをより効果
的に実効する場合には、周波数特性の良いコンデンサＣ
Ｂを追加し、かつ、ループ１が最短配線になるように構
成することにより、負バイアスの効果が更に高まる。
【００３２】次に本発明の第３の実施の形態について説
明する。図５は、本発明の第３の実施の形態の構成図で
あり、図１と同一要素については同一符号を付し、説明
を省略する。
明する。図５は、本発明の第３の実施の形態の構成図で
あり、図１と同一要素については同一符号を付し、説明
を省略する。
【００３３】図５において、図１と異なる点は、スイッ
チＳＷｏｆｆ２の電源をオフゲート電源Ｅｏｆｆとは別
の電源Ｅｏｆｆ２とした点である。電源Ｅｏｆｆ２の電
圧はオフゲート電源Ｅｏｆｆより大きく設定される。
チＳＷｏｆｆ２の電源をオフゲート電源Ｅｏｆｆとは別
の電源Ｅｏｆｆ２とした点である。電源Ｅｏｆｆ２の電
圧はオフゲート電源Ｅｏｆｆより大きく設定される。
【００３４】負バイアスの電圧は大きいほど安定である
が、ゲートには限界の耐圧があり、例えば４０Ｖや５０
Ｖ程度である。しかしゲート回路にはスイッチＳＷｏｎ
やＳＷｏｆｆがあり、また、ゲートには静電容量が存在
するので、過渡的な通電圧が発生する。
が、ゲートには限界の耐圧があり、例えば４０Ｖや５０
Ｖ程度である。しかしゲート回路にはスイッチＳＷｏｎ
やＳＷｏｆｆがあり、また、ゲートには静電容量が存在
するので、過渡的な通電圧が発生する。
【００３５】よって通常オンゲート電源Ｅｏｎやオフゲ
ート電源Ｅｏｆｆは１５Ｖを選択している。しかしター
ンオフ動作が終了すればゲート容量の充電も完了して過
渡過電圧が発生する心配がないので、オフゲート電源Ｅ
ｏｆｆより大きな負バイアス電源Ｅｏｆｆ２、たとえば
２５Ｖを使用できる。
ート電源Ｅｏｆｆは１５Ｖを選択している。しかしター
ンオフ動作が終了すればゲート容量の充電も完了して過
渡過電圧が発生する心配がないので、オフゲート電源Ｅ
ｏｆｆより大きな負バイアス電源Ｅｏｆｆ２、たとえば
２５Ｖを使用できる。
【００３６】これにより、負バイアス電圧が大きくなる
ので安定した負バイアスを期待できる。次に本発明の第
４の実施の形態について説明する。
ので安定した負バイアスを期待できる。次に本発明の第
４の実施の形態について説明する。
【００３７】図６は、本発明の第４の実施の形態の構成
図であり、図１と同一要素については同一符号を付し、
説明を省略する。図６において、図１と異なる点は、図
１がスイッチＳＷｏｆｆ２への信号を時間遅れ回路ＴＤ
によって与えているのに対し、ＭＯＳゲート型半導体素
子Ｓ１のゲート電圧が所定値以下になることで与える点
である。
図であり、図１と同一要素については同一符号を付し、
説明を省略する。図６において、図１と異なる点は、図
１がスイッチＳＷｏｆｆ２への信号を時間遅れ回路ＴＤ
によって与えているのに対し、ＭＯＳゲート型半導体素
子Ｓ１のゲート電圧が所定値以下になることで与える点
である。
【００３８】具体的には、比較器ＣＯＭでＭＯＳゲート
型半導体素子Ｓ１のゲート電圧ＶＧＥと設定電圧値Ｖｒ
ｅｆとを比較し、この比較器ＣＯＭの出力とオフ信号と
の論理積をＡＮＤ回路で取り、ＡＮＤ回路の出力をスイ
ッチＳＷｏｆｆ２への信号としている。
型半導体素子Ｓ１のゲート電圧ＶＧＥと設定電圧値Ｖｒ
ｅｆとを比較し、この比較器ＣＯＭの出力とオフ信号と
の論理積をＡＮＤ回路で取り、ＡＮＤ回路の出力をスイ
ッチＳＷｏｆｆ２への信号としている。
【００３９】ここで、実施の形態の作用について説明す
る。ゲート電圧ＶＧＥが設定電圧Ｖｒｅｆ例えば−１０
ＶになったらスイッチＳＷｏｆｆ２を閉じる。ゲート電
圧ＶＧＥが、この程度の電圧まで低下すればターンオフ
動作の重要な部分は完了しているのでゲート抵抗がＲｇ
からＲｂまたは抵抗無しに変更しても、問題になるター
ンオフサージ電圧や素子破壊を引き起こしたり、ＥＭＩ
ノイズを発生する高ｄｖ／ｄｔにはならない。
る。ゲート電圧ＶＧＥが設定電圧Ｖｒｅｆ例えば−１０
ＶになったらスイッチＳＷｏｆｆ２を閉じる。ゲート電
圧ＶＧＥが、この程度の電圧まで低下すればターンオフ
動作の重要な部分は完了しているのでゲート抵抗がＲｇ
からＲｂまたは抵抗無しに変更しても、問題になるター
ンオフサージ電圧や素子破壊を引き起こしたり、ＥＭＩ
ノイズを発生する高ｄｖ／ｄｔにはならない。
【００４０】このように、ターンオフ動作の重要な部分
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
【００４１】次に本発明の第５の実施の形態について説
明する。図７は本発明の第５の実施の形態の構成図であ
り、図１と同一要素については同一符号を付し、説明を
省略する。
明する。図７は本発明の第５の実施の形態の構成図であ
り、図１と同一要素については同一符号を付し、説明を
省略する。
【００４２】図７において、図１と異なる点は、ＭＯＳ
ゲート型半導体素子を電流センサ付素子に変更し、電流
センサにより測定された主電流Ｉｃが電流基準値Ｉｒｅ
ｆ以下になることでスイッチＳＷｏｆｆ２に信号を与え
る点である。
ゲート型半導体素子を電流センサ付素子に変更し、電流
センサにより測定された主電流Ｉｃが電流基準値Ｉｒｅ
ｆ以下になることでスイッチＳＷｏｆｆ２に信号を与え
る点である。
【００４３】具体的には、比較器ＣＯＭで電流センサに
より測定された主電流Ｉｃと設定電流値Ｉｒｅｆとを比
較し、この比較器ＣＯＭの出力とオフ信号との論理積を
ＡＮＤ回路で取り、ＡＮＤ回路の出力をスイッチＳＷｏ
ｆｆ２への信号としている。
より測定された主電流Ｉｃと設定電流値Ｉｒｅｆとを比
較し、この比較器ＣＯＭの出力とオフ信号との論理積を
ＡＮＤ回路で取り、ＡＮＤ回路の出力をスイッチＳＷｏ
ｆｆ２への信号としている。
【００４４】ここで、実施の形態の作用について説明す
る。主電流Ｉｃが設定電流値Ｉｒｅｆになったらスイッ
チＳＷｏｆｆ２を閉じる。主電流Ｉｃが、この程度の電
流まで低下すればターンオフ動作の重要な部分は完了し
ているのでゲート抵抗がＲｇからＲｂまたは抵抗無しに
変更しても、問題になるターンオフサージ電圧や素子破
壊を引き起こしたり、ＥＭＩノイズを発生する高ｄｖ／
ｄｔにはならない。
る。主電流Ｉｃが設定電流値Ｉｒｅｆになったらスイッ
チＳＷｏｆｆ２を閉じる。主電流Ｉｃが、この程度の電
流まで低下すればターンオフ動作の重要な部分は完了し
ているのでゲート抵抗がＲｇからＲｂまたは抵抗無しに
変更しても、問題になるターンオフサージ電圧や素子破
壊を引き起こしたり、ＥＭＩノイズを発生する高ｄｖ／
ｄｔにはならない。
【００４５】このように、ターンオフ動作の重要な部分
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
【００４６】次に本発明の第６の実施の形態について説
明する。図８は本発明の第６の実施の形態の構成図であ
り、図１と同一要素については同一符号を付し、説明を
省略する。
明する。図８は本発明の第６の実施の形態の構成図であ
り、図１と同一要素については同一符号を付し、説明を
省略する。
【００４７】図８において、図１と異なる点は、ＭＯＳ
ゲート型半導体素子Ｓ１にかかる電圧が電圧基準値Ｖｒ
ｅｆＣＥ以上になることでスイッチＳＷｏｆｆ２に信号
を与える点である。
ゲート型半導体素子Ｓ１にかかる電圧が電圧基準値Ｖｒ
ｅｆＣＥ以上になることでスイッチＳＷｏｆｆ２に信号
を与える点である。
【００４８】具体的には、比較器ＣＯＭで分圧抵抗Ｒ
１，Ｒ２を用いて測定したＭＯＳゲート型半導体素子Ｓ
１にかかる電圧と設定電圧値ＶｒｅｆＣＥとを比較し、
この比較器ＣＯＭの出力とオフ信号との論理積をＡＮＤ
回路で取り、ＡＮＤ回路の出力をスイッチＳＷｏｆｆ２
への信号としている。
１，Ｒ２を用いて測定したＭＯＳゲート型半導体素子Ｓ
１にかかる電圧と設定電圧値ＶｒｅｆＣＥとを比較し、
この比較器ＣＯＭの出力とオフ信号との論理積をＡＮＤ
回路で取り、ＡＮＤ回路の出力をスイッチＳＷｏｆｆ２
への信号としている。
【００４９】ここで、実施の形態の作用について説明す
る。ＭＯＳゲート型半導体素子Ｓ１にかかる電圧を分圧
抵抗Ｒ１，Ｒ２を用いて測定し、この電圧が設定電圧値
ＶｒｅｆＣＥになったらスイッチＳＷｏｆｆ２を閉じ
る。ＭＯＳゲート型半導体素子Ｓ１にかかる電圧が、こ
の程度の電圧まで上昇すればターンオフ動作の重要な部
分は完了しているのでゲート抵抗がＲｇからＲｂまたは
抵抗無しに変更しても、問題になるターンオフサージ電
圧や素子破壊を引き起こしたり、ＥＭＩノイズを発生す
る高ｄｖ／ｄｔにはならない。
る。ＭＯＳゲート型半導体素子Ｓ１にかかる電圧を分圧
抵抗Ｒ１，Ｒ２を用いて測定し、この電圧が設定電圧値
ＶｒｅｆＣＥになったらスイッチＳＷｏｆｆ２を閉じ
る。ＭＯＳゲート型半導体素子Ｓ１にかかる電圧が、こ
の程度の電圧まで上昇すればターンオフ動作の重要な部
分は完了しているのでゲート抵抗がＲｇからＲｂまたは
抵抗無しに変更しても、問題になるターンオフサージ電
圧や素子破壊を引き起こしたり、ＥＭＩノイズを発生す
る高ｄｖ／ｄｔにはならない。
【００５０】このように、ターンオフ動作の重要な部分
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
が完了した時点で、抵抗値の小さいゲート抵抗Ｒｂを介
して負バイアスを与えることにより、負バイアスが確実
に印可されるので、例えば上下アームの反対側素子のス
イッチングの影響により負バイアスが不安定になり誤点
弧するようなことがなくなる。
【００５１】次に本発明の第７の実施の形態について説
明する。図９は、本発明の第７の実施の形態の構成図で
あり、図１３及び図１６と同一要素には同一符号を付
し、説明を省略する。
明する。図９は、本発明の第７の実施の形態の構成図で
あり、図１３及び図１６と同一要素には同一符号を付
し、説明を省略する。
【００５２】図９において、図１６と異なる点は、オン
ゲート電源Ｅｏｎとオフゲート電源Ｅｏｆｆの接続点と
ＭＯＳゲート型半導体素子Ｓ１１のエミッタＥ及びＭＯ
Ｓゲート型半導体素子Ｓ１２のエミッタＥとの接続を抵
抗Ｒｅを介して行うようにした点である。
ゲート電源Ｅｏｎとオフゲート電源Ｅｏｆｆの接続点と
ＭＯＳゲート型半導体素子Ｓ１１のエミッタＥ及びＭＯ
Ｓゲート型半導体素子Ｓ１２のエミッタＥとの接続を抵
抗Ｒｅを介して行うようにした点である。
【００５３】抵抗Ｒｅの抵抗値は、ゲート抵抗Ｒｇの約
１／１０〜１／２０の値で本来のゲート抵抗Ｒｇの値に
影響を及ぼさない程度の値である。例えば、抵抗Ｒｇが
１０Ωであれば、抵抗Ｒｅは０．５Ω程度である。
１／１０〜１／２０の値で本来のゲート抵抗Ｒｇの値に
影響を及ぼさない程度の値である。例えば、抵抗Ｒｇが
１０Ωであれば、抵抗Ｒｅは０．５Ω程度である。
【００５４】このように、抵抗Ｒｅを挿入することによ
り、図１６に示した循環電流（ループＡ）の発生を阻止
する。よって、エミッタ側に循環電流が発生しないので
ゲート電位、特にゲートのエミッタ電位が変動しないの
で、電流バランスがとれるようになる。
り、図１６に示した循環電流（ループＡ）の発生を阻止
する。よって、エミッタ側に循環電流が発生しないので
ゲート電位、特にゲートのエミッタ電位が変動しないの
で、電流バランスがとれるようになる。
【００５５】次に本発明の第８の実施の形態について説
明する。図１０は、本発明の第８の実施の形態の構成図
であり、図９と同一要素については同一符号を付し、説
明を省略する。
明する。図１０は、本発明の第８の実施の形態の構成図
であり、図９と同一要素については同一符号を付し、説
明を省略する。
【００５６】図１０は、並列接続されたＭＯＳゲート型
半導体素子をパッケージングした例である。図１０にお
いて、破線Ａに囲まれた部分がパッケージであり、この
パッケージは圧接型でも良いし、モジュール型でも良
い。Ｒｇｉｎは本発明の部分とは関係ないが、従来から
チップの電流バランスを取るためにパッケージの中に小
さなゲート抵抗を入れている。
半導体素子をパッケージングした例である。図１０にお
いて、破線Ａに囲まれた部分がパッケージであり、この
パッケージは圧接型でも良いし、モジュール型でも良
い。Ｒｇｉｎは本発明の部分とは関係ないが、従来から
チップの電流バランスを取るためにパッケージの中に小
さなゲート抵抗を入れている。
【００５７】本実施の形態では、この他に抵抗Ｒｅを設
置している。なおＲｅを（Ｒｇｉｎ＋Ｒｅ）としてゲー
ト抵抗を合計してエミッタ側にまとめて設置しても良
い。このように、素子Ｓ１１とＳ１２がチップでなく、
パッケージ入りの素子であっても同じように、エミッタ
側に循環電流が発生しないので、ゲートのエミッタ電位
が変動せず、パッケージ素子間の電流バランスがよくな
る。
置している。なおＲｅを（Ｒｇｉｎ＋Ｒｅ）としてゲー
ト抵抗を合計してエミッタ側にまとめて設置しても良
い。このように、素子Ｓ１１とＳ１２がチップでなく、
パッケージ入りの素子であっても同じように、エミッタ
側に循環電流が発生しないので、ゲートのエミッタ電位
が変動せず、パッケージ素子間の電流バランスがよくな
る。
【００５８】次に本発明の第９の実施の形態について説
明する。図１１は、本発明の第９の実施の形態の構成図
であり、図１及び図９と同一要素には同一符号を付し、
説明を省略する。
明する。図１１は、本発明の第９の実施の形態の構成図
であり、図１及び図９と同一要素には同一符号を付し、
説明を省略する。
【００５９】図１１において、図９と異なる点は、ゲー
ト抵抗Ｒｂを介してＭＯＳゲート型半導体素子のゲート
Ｇに接続されるスイッチＳＷｏｆｆ２と、抵抗Ｒｅに並
列接続されるスイッチＳＷｏｆｆ３と、オフ信号を所定
時間遅らせてスイッチＳＷｏｆｆ２、ＳＷｏｆｆ３に与
える時間遅れ回路ＴＤとが追加されている点である。
ト抵抗Ｒｂを介してＭＯＳゲート型半導体素子のゲート
Ｇに接続されるスイッチＳＷｏｆｆ２と、抵抗Ｒｅに並
列接続されるスイッチＳＷｏｆｆ３と、オフ信号を所定
時間遅らせてスイッチＳＷｏｆｆ２、ＳＷｏｆｆ３に与
える時間遅れ回路ＴＤとが追加されている点である。
【００６０】第７の実施の形態のように、ゲート側の抵
抗Ｒｇだけでなくゲート用のエミッタ側にも抵抗Ｒｅが
設置されると、負バイアスの効果が鈍くなるので、負バ
イアスのときはこの抵抗Ｒｅを短絡して負バイアスを確
実に印可するというのが本実施の形態の目的である。
抗Ｒｇだけでなくゲート用のエミッタ側にも抵抗Ｒｅが
設置されると、負バイアスの効果が鈍くなるので、負バ
イアスのときはこの抵抗Ｒｅを短絡して負バイアスを確
実に印可するというのが本実施の形態の目的である。
【００６１】ここでスイッチＳＷｏｆｆ３の開閉につい
て説明すると、まずＳＷｏｆｆ３の閉じるタイミング
は、スイッチＳＷｏｆｆが閉じてＴ１時間後、スイッチ
ＳＷｏｆｆ２を閉じてＲｇを短絡して負バイアスを強化
することと同期して閉じれば負バイアスが更に強化され
る。即ちスイッチＳＷｏｆｆ３はスイッチＳＷｏｆｆ２
が閉じることと同期して閉じる。
て説明すると、まずＳＷｏｆｆ３の閉じるタイミング
は、スイッチＳＷｏｆｆが閉じてＴ１時間後、スイッチ
ＳＷｏｆｆ２を閉じてＲｇを短絡して負バイアスを強化
することと同期して閉じれば負バイアスが更に強化され
る。即ちスイッチＳＷｏｆｆ３はスイッチＳＷｏｆｆ２
が閉じることと同期して閉じる。
【００６２】また別のタイミングとして、上下アームの
反対側素子がターンオンするときに、負バイアスが変動
するので上下アームの反対側素子のターンオンスイッチ
ＳＷｏｎが閉じるのと同期して閉じる。
反対側素子がターンオンするときに、負バイアスが変動
するので上下アームの反対側素子のターンオンスイッチ
ＳＷｏｎが閉じるのと同期して閉じる。
【００６３】このようにすれば並列接続した素子の電流
バランスが良くなると同時に負バイアスも確実にかかり
誤点弧の心配がない効果が得られる。なお以上の説明で
は単相２レベルインバータについて説明したが、３相で
もＮＰＣのインバータでも、本発明を用いれば同じ効果
が得られる。
バランスが良くなると同時に負バイアスも確実にかかり
誤点弧の心配がない効果が得られる。なお以上の説明で
は単相２レベルインバータについて説明したが、３相で
もＮＰＣのインバータでも、本発明を用いれば同じ効果
が得られる。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
負バイアスが安定して誤点弧を防止でき、また素子を並
列接続した場合の電流バランスを良くできる効果が期待
できる。
負バイアスが安定して誤点弧を防止でき、また素子を並
列接続した場合の電流バランスを良くできる効果が期待
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成図。
【図２】本発明の第１の実施の形態のタイムチャート。
【図３】本発明の第１の実施の形態の変形例。
【図４】本発明の第２の実施の形態の構成図。
【図５】本発明の第３の実施の形態の構成図。
【図６】本発明の第４の実施の形態の構成図。
【図７】本発明の第５の実施の形態の構成図。
【図８】本発明の第６の実施の形態の構成図。
【図９】本発明の第７の実施の形態の構成図。
【図１０】本発明の第８の実施の形態の構成図。
【図１１】本発明の第９の実施の形態の構成図。
【図１２】単相インバータの構成図。
【図１３】従来のゲート回路の構成図。
【図１４】従来のゲート回路のターンオン時の波形図。
【図１５】２並列接続素子による単相インバータの構成
図。
図。
【図１６】図１５の一部を拡大した詳細図。
【符号の説明】 ＳＷｏｆｆ２・・・・スイッチ Ｒｂ・・・・抵抗 Ｅｏｆｆ・・・・オフゲート電源 ＴＤ・・・・時間遅れ回路 ＣＢ・・・・コンデンサ Ｅｏｆｆ２・・・・負バイアス電源 Ｒｓ・・・・・抵抗 Ｖｒｅｆ・・・電圧基準値 ＣＯＭ・・・・・比較器 Ｉｒｅｆ・・・・電流基準値 ＶｒｅｆＣＥ・・・・電圧基準値 Ｒｅ・・・・・抵抗 ＳＷｏｆｆ３・・スイッチ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】追加
【補正内容】
【図１６】
フロントページの続き Ｆターム(参考） 5H740 AA04 BA11 BB02 BB05 BB08 HH06 JA01 JB02 JB04 MM18 5J055 AX21 AX56 BX17 CX07 DX22 DX60 DX73 DX83 EX04 EX17 EY01 EY03 EY10 EZ10 EZ25 EZ50 EZ51 EZ57 GX01 GX04
Claims (12)
- 【請求項１】 半導体スイッチング素子のターンオフ時
の電源となる一方の端子が半導体スイッチング素子のエ
ミッタに接続されたオフゲート電源と、前記オフゲート
電源の他方の端子と半導体スイッチング素子のゲートと
を抵抗を介して接続するスイッチとからなるターンオフ
ゲート回路を有するゲート回路において、前記オフゲー
ト電源の他方の端子と半導体スイッチング素子のゲート
とを接続する第２のスイッチを具備したことを特徴とす
るゲート回路。 - 【請求項２】 半導体スイッチング素子のターンオフ時
の電源となる一方の端子が半導体スイッチング素子のエ
ミッタに接続されたオフゲート電源と、前記オフゲート
電源の他方の端子と半導体スイッチング素子のゲートと
を抵抗を介して接続するスイッチとからなるターンオフ
ゲート回路を有するゲート回路において、前記オフゲー
ト電源よりも絶対値の大きい一方の端子が半導体スイッ
チング素子のエミッタに接続された第２のオフゲート電
源と、前記第２のオフゲート電源の他方の端子と半導体
スイッチング素子のゲートとを接続する第２のスイッチ
を具備したことを特徴とするゲート回路。 - 【請求項３】 前記第２のスイッチは前記抵抗よりも小
さい第２の抵抗を介して前記半導体スイッチング素子の
ゲートに接続されることを特徴とする請求項１または請
求項２に記載のゲート回路。 - 【請求項４】 前記第２のスイッチは前記スイッチが閉
じられてから所定時限後に閉じられることを特徴とする
請求項１乃至請求項３のいずれかに記載のゲート回路。 - 【請求項５】 前記第２のスイッチはゲート電圧が設定
電圧値以下になると閉じられることを特徴とする請求項
１乃至請求項３のいずれかに記載のゲート回路。 - 【請求項６】 前記第２のスイッチは前記半導体スイッ
チング素子に流れる電流が設定電流値以下になると閉じ
られることを特徴とする請求項１乃至請求項３のいずれ
かに記載のゲート回路。 - 【請求項７】 前記第２のスイッチは前記半導体スイッ
チング素子にかかる電圧が設定電圧値以上になると閉じ
られることを特徴とする請求項１乃至請求項３のいずれ
かに記載のゲート回路。 - 【請求項８】 請求項１乃至請求項３のいずれかに記載
のゲート回路を有する半導体スイッチング素子を直列接
続し電力変換装置のアームを構成したとき、前記第２の
スイッチは、アームの反対側の半導体スイッチング素子
のターンオンに同期して閉じられることを特徴とするゲ
ート回路。 - 【請求項９】 複数の半導体スイッチング素子の主回路
エミッタ端子を並列接続し、また前記複数の半導体スイ
ッチング素子のゲート用エミッタ端子が並列接続されて
１個のゲート回路の負バイアス電源に接続されるゲート
回路において、前記複数ゲート用エミッタ端子と前記ゲ
ート回路の負バイアスを各々抵抗を介して接続すること
を特徴とするゲート回路。 - 【請求項１０】 請求項９に記載のゲート回路におい
て、前記抵抗を短絡する第３のスイッチを具備したこと
を特徴とするゲート回路。 - 【請求項１１】 前記第３のスイッチは前記半導体スイ
ッチング素子のターンオフ完了後に閉じられることを特
徴とする請求項１０に記載のゲート回路。 - 【請求項１２】 請求項１０または請求項１１に記載の
ゲート回路を有する半導体スイッチング素子を直列接続
し電力変換装置のアームを構成したとき、前記第３のス
イッチは、アームの反対側の半導体スイッチング素子の
ターンオンに同期して閉じられることを特徴とするゲー
ト回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22095498A JP3432425B2 (ja) | 1998-08-05 | 1998-08-05 | ゲート回路 |
| CNB991107748A CN1144348C (zh) | 1998-08-05 | 1999-08-05 | 栅极电路 |
| DE69941615T DE69941615D1 (de) | 1998-08-05 | 1999-08-05 | Gate-Schaltung |
| EP99115066A EP0978942B1 (en) | 1998-08-05 | 1999-08-05 | Gate circuit |
| US09/368,162 US6271708B1 (en) | 1998-08-05 | 1999-08-05 | Gate circuit |
| EP06000743.2A EP1648088B1 (en) | 1998-08-05 | 1999-08-05 | Gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22095498A JP3432425B2 (ja) | 1998-08-05 | 1998-08-05 | ゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000059189A true JP2000059189A (ja) | 2000-02-25 |
| JP3432425B2 JP3432425B2 (ja) | 2003-08-04 |
Family
ID=16759166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22095498A Expired - Fee Related JP3432425B2 (ja) | 1998-08-05 | 1998-08-05 | ゲート回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6271708B1 (ja) |
| EP (2) | EP1648088B1 (ja) |
| JP (1) | JP3432425B2 (ja) |
| CN (1) | CN1144348C (ja) |
| DE (1) | DE69941615D1 (ja) |
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003158868A (ja) * | 2001-11-16 | 2003-05-30 | Nissan Motor Co Ltd | パワー半導体駆動回路 |
| JP2003229751A (ja) * | 2002-02-06 | 2003-08-15 | Nissan Motor Co Ltd | 電流制御型半導体素子用駆動回路、および電流制御型半導体素子用駆動装置 |
| JP2004215458A (ja) * | 2003-01-08 | 2004-07-29 | Mitsubishi Electric Corp | 半導体スイッチング素子の駆動回路 |
| JP2005045428A (ja) * | 2003-07-25 | 2005-02-17 | Toshiba Corp | ゲート駆動回路及び半導体装置 |
| JP2005218068A (ja) * | 2004-02-02 | 2005-08-11 | Nippon Precision Circuits Inc | 半導体スイッチング回路 |
| JP2006197672A (ja) * | 2005-01-11 | 2006-07-27 | Toshiba Corp | 電力変換装置 |
| JP2006296119A (ja) * | 2005-04-13 | 2006-10-26 | Nichicon Corp | 半導体スイッチング素子の駆動回路 |
| JP2007166655A (ja) * | 2007-02-05 | 2007-06-28 | Hitachi Ltd | 電力用半導体素子の駆動装置 |
| JP2007208831A (ja) * | 2006-02-03 | 2007-08-16 | Denso Corp | 絶縁ゲート型トランジスタ駆動回路装置 |
| EP2015439A2 (en) | 2007-07-12 | 2009-01-14 | Hitachi Ltd. | Drive circuit and inverter for voltage driving type semiconductor device |
| JP2009055696A (ja) * | 2007-08-27 | 2009-03-12 | Fuji Electric Device Technology Co Ltd | 半導体素子のゲート駆動回路およびゲート駆動方法 |
| JP2009100306A (ja) * | 2007-10-17 | 2009-05-07 | Denso Corp | オフ保持回路 |
| JP2010514397A (ja) * | 2006-12-21 | 2010-04-30 | シーメンス アクチエンゲゼルシヤフト | 短絡電流制限部を有するコンバータ |
| JP2012039790A (ja) * | 2010-08-09 | 2012-02-23 | Fuji Electric Co Ltd | 電力変換装置 |
| JP2012044836A (ja) * | 2010-08-23 | 2012-03-01 | Sharp Corp | スイッチング電源回路およびそれを用いた電子機器 |
| JP2012109937A (ja) * | 2010-10-25 | 2012-06-07 | Renesas Electronics Corp | 電力用半導体装置及びその動作方法 |
| JP2012227825A (ja) * | 2011-04-21 | 2012-11-15 | Denso Corp | 負荷駆動装置 |
| JP2017046414A (ja) * | 2015-08-25 | 2017-03-02 | 住友電気工業株式会社 | 電力変換回路の制御方法 |
| US9673812B2 (en) | 2013-06-04 | 2017-06-06 | Panasonic Intellectual Property Management Co., Ltd. | Gate driver and power module equipped with same |
| JP2018182805A (ja) * | 2017-04-04 | 2018-11-15 | 富士電機株式会社 | ゲート駆動回路およびこれを備えた負荷駆動装置 |
| JP2018186621A (ja) * | 2017-04-25 | 2018-11-22 | 株式会社デンソー | スイッチの駆動回路 |
| US10284091B2 (en) | 2015-02-26 | 2019-05-07 | Panasonic Intellectual Property Management Co., Ltd. | Bi-directional converter, controller, and semiconductor device |
| JP2019216599A (ja) * | 2019-08-09 | 2019-12-19 | 株式会社東芝 | 半導体装置、電力変換装置、及び、車両 |
| JP2020167915A (ja) * | 2019-03-28 | 2020-10-08 | 矢崎総業株式会社 | スイッチ制御回路 |
| JP2020178206A (ja) * | 2019-04-17 | 2020-10-29 | 三菱電機株式会社 | ゲートドライバおよび半導体モジュール |
| US10848145B2 (en) | 2015-05-13 | 2020-11-24 | Panasonic Semiconductor Solutions Co., Ltd. | Driver circuit, switching control circuit, and switching device |
| US11139753B2 (en) | 2016-06-06 | 2021-10-05 | Kabushiki Kaisha Toshiba | Semiconductor device, power conversion apparatus, and vehicle |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3696833B2 (ja) * | 2000-05-18 | 2005-09-21 | 三菱電機株式会社 | 電力用半導体装置 |
| US6344768B1 (en) * | 2000-08-10 | 2002-02-05 | International Business Machines Corporation | Full-bridge DC-to-DC converter having an unipolar gate drive |
| DE10236532C1 (de) * | 2002-08-09 | 2003-08-14 | Semikron Elektronik Gmbh | Schaltungsanordnung zur Ansteuerung von Leistungstransistoren |
| US20050057875A1 (en) * | 2003-09-15 | 2005-03-17 | Joseph Kover | Programmable system to dynamically control the DC current through a load circuit and/or the DC voltage across a load circuit |
| US7812647B2 (en) * | 2007-05-21 | 2010-10-12 | Advanced Analogic Technologies, Inc. | MOSFET gate drive with reduced power loss |
| JP2012090435A (ja) * | 2010-10-20 | 2012-05-10 | Mitsubishi Electric Corp | 駆動回路及びこれを備える半導体装置 |
| JP2013013044A (ja) * | 2011-05-31 | 2013-01-17 | Sanken Electric Co Ltd | ゲートドライブ回路 |
| CN102799130B (zh) * | 2012-07-26 | 2015-01-21 | 西安电子科技大学 | 低电压微功耗电源开关及控制方法 |
| GB2508129B (en) * | 2012-09-19 | 2020-02-26 | Nidec Control Techniques Ltd | Semiconductor device driving unit |
| CN102929163B (zh) * | 2012-10-26 | 2015-07-15 | 中国兵器工业集团第二一四研究所苏州研发中心 | 自我控制完全断电的电源电子开关电路 |
| JP5741605B2 (ja) * | 2013-02-04 | 2015-07-01 | 株式会社デンソー | 電子装置 |
| JP2015177591A (ja) * | 2014-03-13 | 2015-10-05 | 富士電機株式会社 | 半導体装置及び半導体システム |
| JP6252561B2 (ja) * | 2015-07-28 | 2017-12-27 | トヨタ自動車株式会社 | 電気回路 |
| CN110352548B (zh) * | 2017-09-15 | 2021-03-02 | 富士电机株式会社 | 功率模块、反向导通igbt及驱动电路 |
| US11115019B2 (en) * | 2018-03-09 | 2021-09-07 | Ford Global Technologies, Llc | Dynamic short circuit protection |
| CN112701901A (zh) * | 2021-01-06 | 2021-04-23 | 元山(济南)电子科技有限公司 | 一种碳化硅场效应管的防误导通电路及方法 |
| US11855635B2 (en) * | 2021-06-30 | 2023-12-26 | Navitas Semiconductor Limited | Transistor DV/DT control circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055721A (en) * | 1989-04-13 | 1991-10-08 | Mitsubishi Denki Kabushiki Kaisha | Drive circuit for igbt device |
| JP2910859B2 (ja) * | 1989-09-29 | 1999-06-23 | 株式会社東芝 | 半導体素子の駆動回路 |
| JP2837054B2 (ja) * | 1992-09-04 | 1998-12-14 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| JP3123349B2 (ja) | 1994-06-29 | 2001-01-09 | 富士電機株式会社 | 半導体装置の制御回路 |
| US5617048A (en) * | 1994-09-19 | 1997-04-01 | National Semiconductor Corporation | Hysteretic power-up circuit |
| GB2309606A (en) * | 1995-10-31 | 1997-07-30 | Plessey Semiconductors Ltd | Circuits for generating a current which is proportional to absolute temperature |
| JP3421507B2 (ja) * | 1996-07-05 | 2003-06-30 | 三菱電機株式会社 | 半導体素子の駆動回路 |
| DE19628131C2 (de) * | 1996-07-12 | 2003-07-17 | Semikron Elektronik Gmbh | Gatespannungsbegrenzung für eine Schaltungsanordnung |
| JP3564893B2 (ja) * | 1996-09-02 | 2004-09-15 | 株式会社明電舎 | 電圧制御形スイッチング素子のゲート駆動回路 |
| JP3067687B2 (ja) * | 1997-05-08 | 2000-07-17 | 富士電機株式会社 | Ｉｇｂｔ駆動回路 |
| JP3512426B2 (ja) * | 1997-05-23 | 2004-03-29 | 株式会社東芝 | Ｍｏｓゲート型半導体素子を用いた電力変換装置 |
-
1998
- 1998-08-05 JP JP22095498A patent/JP3432425B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-05 DE DE69941615T patent/DE69941615D1/de not_active Expired - Lifetime
- 1999-08-05 EP EP06000743.2A patent/EP1648088B1/en not_active Expired - Lifetime
- 1999-08-05 US US09/368,162 patent/US6271708B1/en not_active Expired - Lifetime
- 1999-08-05 CN CNB991107748A patent/CN1144348C/zh not_active Expired - Fee Related
- 1999-08-05 EP EP99115066A patent/EP0978942B1/en not_active Expired - Lifetime
Cited By (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003158868A (ja) * | 2001-11-16 | 2003-05-30 | Nissan Motor Co Ltd | パワー半導体駆動回路 |
| JP2003229751A (ja) * | 2002-02-06 | 2003-08-15 | Nissan Motor Co Ltd | 電流制御型半導体素子用駆動回路、および電流制御型半導体素子用駆動装置 |
| JP2004215458A (ja) * | 2003-01-08 | 2004-07-29 | Mitsubishi Electric Corp | 半導体スイッチング素子の駆動回路 |
| JP2005045428A (ja) * | 2003-07-25 | 2005-02-17 | Toshiba Corp | ゲート駆動回路及び半導体装置 |
| US7068082B2 (en) | 2003-07-25 | 2006-06-27 | Kabushiki Kaisha Toshiba | Gate driving circuit and semiconductor device |
| JP2005218068A (ja) * | 2004-02-02 | 2005-08-11 | Nippon Precision Circuits Inc | 半導体スイッチング回路 |
| JP2006197672A (ja) * | 2005-01-11 | 2006-07-27 | Toshiba Corp | 電力変換装置 |
| JP2006296119A (ja) * | 2005-04-13 | 2006-10-26 | Nichicon Corp | 半導体スイッチング素子の駆動回路 |
| JP2007208831A (ja) * | 2006-02-03 | 2007-08-16 | Denso Corp | 絶縁ゲート型トランジスタ駆動回路装置 |
| JP4650688B2 (ja) * | 2006-02-03 | 2011-03-16 | 株式会社デンソー | 絶縁ゲート型トランジスタ駆動回路装置 |
| JP2010514397A (ja) * | 2006-12-21 | 2010-04-30 | シーメンス アクチエンゲゼルシヤフト | 短絡電流制限部を有するコンバータ |
| US8462530B2 (en) | 2006-12-21 | 2013-06-11 | Siemens Aktiengesellschaft | Converter with short-circuit current limiting |
| JP2007166655A (ja) * | 2007-02-05 | 2007-06-28 | Hitachi Ltd | 電力用半導体素子の駆動装置 |
| EP2015439A2 (en) | 2007-07-12 | 2009-01-14 | Hitachi Ltd. | Drive circuit and inverter for voltage driving type semiconductor device |
| EP2015439A3 (en) * | 2007-07-12 | 2010-02-17 | Hitachi Ltd. | Drive circuit and inverter for voltage driving type semiconductor device |
| US7782098B2 (en) | 2007-07-12 | 2010-08-24 | Hitachi, Ltd. | Drive circuit and inverter for voltage driving type semiconductor device |
| US9543928B2 (en) | 2007-08-27 | 2017-01-10 | Fuji Electric Co., Ltd. | Gate driving circuit and method for driving semiconductor device |
| JP2009055696A (ja) * | 2007-08-27 | 2009-03-12 | Fuji Electric Device Technology Co Ltd | 半導体素子のゲート駆動回路およびゲート駆動方法 |
| JP2009100306A (ja) * | 2007-10-17 | 2009-05-07 | Denso Corp | オフ保持回路 |
| JP2012039790A (ja) * | 2010-08-09 | 2012-02-23 | Fuji Electric Co Ltd | 電力変換装置 |
| JP2012044836A (ja) * | 2010-08-23 | 2012-03-01 | Sharp Corp | スイッチング電源回路およびそれを用いた電子機器 |
| JP2012109937A (ja) * | 2010-10-25 | 2012-06-07 | Renesas Electronics Corp | 電力用半導体装置及びその動作方法 |
| JP2012227825A (ja) * | 2011-04-21 | 2012-11-15 | Denso Corp | 負荷駆動装置 |
| US9673812B2 (en) | 2013-06-04 | 2017-06-06 | Panasonic Intellectual Property Management Co., Ltd. | Gate driver and power module equipped with same |
| US10284091B2 (en) | 2015-02-26 | 2019-05-07 | Panasonic Intellectual Property Management Co., Ltd. | Bi-directional converter, controller, and semiconductor device |
| US10848145B2 (en) | 2015-05-13 | 2020-11-24 | Panasonic Semiconductor Solutions Co., Ltd. | Driver circuit, switching control circuit, and switching device |
| JP2017046414A (ja) * | 2015-08-25 | 2017-03-02 | 住友電気工業株式会社 | 電力変換回路の制御方法 |
| US11139753B2 (en) | 2016-06-06 | 2021-10-05 | Kabushiki Kaisha Toshiba | Semiconductor device, power conversion apparatus, and vehicle |
| JP2018182805A (ja) * | 2017-04-04 | 2018-11-15 | 富士電機株式会社 | ゲート駆動回路およびこれを備えた負荷駆動装置 |
| JP2018186621A (ja) * | 2017-04-25 | 2018-11-22 | 株式会社デンソー | スイッチの駆動回路 |
| JP2020167915A (ja) * | 2019-03-28 | 2020-10-08 | 矢崎総業株式会社 | スイッチ制御回路 |
| JP2020178206A (ja) * | 2019-04-17 | 2020-10-29 | 三菱電機株式会社 | ゲートドライバおよび半導体モジュール |
| JP7118027B2 (ja) | 2019-04-17 | 2022-08-15 | 三菱電機株式会社 | ゲートドライバ |
| JP2019216599A (ja) * | 2019-08-09 | 2019-12-19 | 株式会社東芝 | 半導体装置、電力変換装置、及び、車両 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1244063A (zh) | 2000-02-09 |
| EP1648088B1 (en) | 2013-11-20 |
| EP0978942B1 (en) | 2009-11-04 |
| EP1648088A3 (en) | 2008-05-14 |
| DE69941615D1 (de) | 2009-12-17 |
| CN1144348C (zh) | 2004-03-31 |
| US6271708B1 (en) | 2001-08-07 |
| EP0978942A2 (en) | 2000-02-09 |
| EP0978942A3 (en) | 2003-10-01 |
| EP1648088A2 (en) | 2006-04-19 |
| JP3432425B2 (ja) | 2003-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000059189A (ja) | ゲート回路 | |
| JP3666843B2 (ja) | 絶縁ゲート型半導体素子のゲート回路 | |
| US5089719A (en) | Drive circuit for a semiconductor device with high voltage for turn-on and low voltage for normal operation | |
| US5949273A (en) | Short circuit protection for parallel connected devices | |
| KR101571952B1 (ko) | 스위칭 회로 및 반도체 모듈 | |
| US8446206B2 (en) | Current balancing of parallel connected semiconductor components | |
| US7570086B2 (en) | Switching element drive circuit | |
| US6545452B2 (en) | Method and device for controlling a power converter valve that can be turned off and has at least two series circuits | |
| US11652399B2 (en) | Miller clamp protection circuit, driving circuit, driving chip and intelligent IGBT module | |
| JPH0947015A (ja) | 自己消弧形半導体素子の駆動回路 | |
| KR970005567B1 (ko) | 단락 보호 회로 | |
| US8354811B2 (en) | Switching circuit for series configuration of IGBT transistors | |
| US11050358B2 (en) | Power module with built-in drive circuit | |
| US9912331B2 (en) | Gate driver that drives with a sequence of gate resistances | |
| JP2002369498A (ja) | 電力用半導体素子のゲート駆動回路 | |
| US6917227B1 (en) | Efficient gate driver for power device | |
| JP2795027B2 (ja) | Ｉｇｂｔのゲート駆動回路 | |
| JP2001169534A (ja) | 絶縁ゲート型半導体素子のゲート回路 | |
| JPH1042548A (ja) | 半導体電力変換装置 | |
| KR0133530B1 (ko) | 구동회로 | |
| JP2002094363A (ja) | 絶縁ゲート型半導体素子のゲート駆動回路、絶縁ゲート型半導体素子およびそれらを用いた電力変換装置 | |
| CN219740342U (zh) | 一种半导体交流开关电路及半导体短路保护器 | |
| US6643155B2 (en) | Power semiconductor device, power arm and inverter circuit | |
| JPH08308092A (ja) | 高耐圧ブレーカ装置 | |
| US20230408571A1 (en) | Method for reduction of sic mosfet gate voltage glitches |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100523 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130523 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130523 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140523 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |