TWI577133B - 輸出／輸入電路 - Google Patents

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TWI577133B
TWI577133B TW104139611A TW104139611A TWI577133B TW I577133 B TWI577133 B TW I577133B TW 104139611 A TW104139611 A TW 104139611A TW 104139611 A TW104139611 A TW 104139611A TW I577133 B TWI577133 B TW I577133B
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黃琮靖
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明杰 黃
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台灣積體電路製造股份有限公司
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Description

輸出/輸入電路
本發明係有關於輸出入電路，且特別是有關於輸出入電路及其方法。
隨著半導體科技的發展，一積體電路可能會有一信號，其震盪操作電壓較外部電路所需之信號電壓為低，該些外界電路係例如另一積體電路，一或多個離散電路元件等。一輸出入電路常用於積體電路中以將該積體電路之一低電壓震盪信號轉換成可被外部電路識別之一高電壓震盪信號。在某些實施例中，該積體電路包括低壓電晶體及高壓電晶體等。該些低壓電晶體有時亦稱為核心(或薄閘極)電晶體(core or thin-gate transistor)，其經配置以處理該低電壓震盪信號。該些高壓電晶體有時亦稱為輸出入(或厚閘極)元件(input/output or thick-gate device)，其經配置以處理該大電壓震盪信號。該些核心電晶體之設計係大到足以處理該些低電壓震盪信號，但又常常不夠大到足以處理該些大電壓震盪信號。另一方面與該些低壓電晶體相比較，該些輸出入電晶體之體積經常較大且其佔據較大之晶圓面積。
本揭露提供一電路，其包括：一第一電源節點，其經配置以帶有具一第一電壓位準之一第一電壓；一輸出節點；一驅動電晶體，其耦接該第一電源節點及該輸出節點，該驅動電晶體經配置以因 應於一輸入信號之一第一類型邊緣而被開啟，並因應於該輸入信號之一第二類型邊緣而被關閉，該驅動電晶體具有一源極、一汲極、及一閘極，該驅動電晶體之該源極係耦接於該第一電源節點；以及一競爭電路(contending circuit)，其包括：一控制電路，其經配置以根據該驅動電晶體之該閘極之一信號而產生一控制信號；以及一競爭電晶體，其位於該驅動電晶體之該汲極及一第二電壓之間，該競爭電晶體具有一閘極，其經配置以接收該控制信號，並且該第二電壓具有一第二電壓位準，當該輸出節點之信號因應於該輸入信號之該第一類型邊緣而上升時，該第二電壓位準低於該第一電壓位準，且當該輸出節點之信號因應於該輸入信號之該第二類型邊緣而下降時，該第二電壓位準高於該第一電壓位準。
本揭露亦提供一電路，其包括：一第一電源節點，其經配置以帶有具有一第一電壓位準之一第一電壓；一第二電源節點，其經配置以帶有具有一第二電壓位準之一第二電壓，該第一電壓位準大於該第二電壓位準；一輸出節點；一第一P型電晶體，其耦接該第一電源節點及該輸出節點；一第一N型電晶體，其耦接該第二電源節點及該輸出節點；一偏壓電路，其經配置以根據一輸入信號控制該第一P型電晶體及該第一N型電晶體；以及一第一競爭電路或一第二競爭電路之至少一者，其中該第一競爭電路經配置以在該第一P型電晶體被設定上拉該第一P型電晶體之一汲極至一第一電壓位準之後，在一第一期間內上拉該第一P型電晶體之一汲極至一第三電壓位準，該第一期間係根據該輸出節點之一信號之一第一邊緣之一迴轉率決定，並且該第三電壓位準小於該第一電壓位準；以及該第二競爭電路經配置以在該第一N型電晶體被設定上拉該第一N型電晶體之該汲極至一第二電壓位準之後，在一第二期間內上拉該第一N型電晶體之一汲極至一第四電壓位準，該第二期間係根據該輸出節點之該信號之一第二邊緣之一迴 轉率決定，並且該第四電壓位準大於該第二電壓位準。
本揭露更提供一方法，其包括：因應於一輸入信號之一邊緣，藉由一電路之一驅動電晶體電性耦接該電路之一輸出節點與一第一電源節點，該驅動電晶體耦接該第一電源節點與該輸出節點；根據該驅動電晶體之一閘極信號及該電路之該輸出節點之一信號之一迴轉率而產生一控制信號；以及因應於該控制信號，經以一競爭電路電性耦接該驅動電晶體之一汲極與一第二電源節點，而使該競爭電路與該驅動電晶體競爭。
100、600、700‧‧‧輸出入電路
102‧‧‧輸入節點
104‧‧‧輸出節點
112、114、116、118、302、304、402、404、502、504‧‧‧電源節點
122、124、132、134‧‧‧驅動電晶體
126、136‧‧‧節點
140、640、740‧‧‧偏壓電路
142‧‧‧位準偏移器
144、146‧‧‧延遲單元
150、160‧‧‧競爭電路
152、162‧‧‧迴轉率監測電路
154、164、300、400、500‧‧‧控制電路
156、166‧‧‧競爭電晶體
180‧‧‧電容負載
182‧‧‧內部負載
184‧‧‧外部負載
212、322、522‧‧‧VINN曲線
214、326、524‧‧‧VCDN曲線
222、222'‧‧‧VDN曲線
224、224'、264、264'‧‧‧VOUT曲線
232、232'‧‧‧VDN與VOUT間電壓差曲線
252、422、526‧‧‧VINP曲線
254、426、528‧‧‧VCDP曲線
262、262'‧‧‧VDP曲線
272、272'‧‧‧VDP與VOUT間電壓差曲線
312、412、512‧‧‧延遲電路
312a、314a、314b、412a、414a、414b‧‧‧輸入節點
312b、314c、412b、414c‧‧‧輸出節點
314‧‧‧及閘
324‧‧‧VINN'曲線
414‧‧‧或閘
424‧‧‧VINP'曲線
622、720[n]‧‧‧P型驅動電晶體
632、730[n]‧‧‧N型驅動電晶體
為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的數個圖式非按照正確的比例繪製。在數個圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。
圖1為根據一些實施例之一輸出入電路示範例之電路圖。
圖2A及圖2B為根據一些實施例，圖1中該輸出入電路數個節點之電壓信號時脈圖。
圖3A為根據一些實施例，可用於圖1中該輸出入電路之一控制電路示範例之電路圖。
圖3B為根據一些實施例，圖3A中該控制電路之時脈圖。
圖4A為根據一些實施例，可用於圖1中該輸出入電路之一控制電路示範例之電路圖。
圖4B為根據一些實施例，圖4A中該控制電路之時脈圖。
圖5A為根據一些實施例，可用於圖1中該輸出入電路之一控制電路示範例之電路圖。
圖5B為根據一些實施例，圖5A中該控制電路之時脈圖。
圖6為根據一些實施例之一輸出入電路示範例之電路圖。
圖7為根據一些實施例之一輸出入電路示範例之電路圖。
圖8為根據一些實施例之一方法流程圖，說明該輸出入電路之操作。
本說明書提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本說明書中也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非對本發明予以任何限制。舉例而言，在以下說明第一特徵如何基於或取代第二特徵而來的敘述中，可能會包括數個實施例，其中第一特徵與第二特徵為直接接觸，敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有額外特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本說明書中的各種範例可能使用重複的參考數字或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與配置內容之間有任何關聯。
根據本揭露一或多個實施例，一輸出入電路包括上拉串接驅動電晶體(pull-up cascade driver transistor)、下拉串接驅動電晶體(pull-down cascade driver transistor)，以及一或多個競爭電路等(contending circuit)。該些競爭電路之用途在於當該輸出入電路係用於驅動一大負載時，其可避免一電壓負荷(voltage stress)施加於該些上拉串接驅動電晶體或該些下拉串接驅動電晶體。
圖1為根據一些實施例之一輸出入電路示範例之電路圖。該輸出入電路100包括一輸入節點102及一輸出節點104。該電路100經配置以在該輸入節點102接收一輸入信號VIN，並且在該輸出節點104產生一輸出信號VOUT。該輸入信號VIN具有介於零參考位準(在電路100情況下為零伏特)至一預先設定之電壓位準VDD間之一電壓位準。該輸出信號VOUT具有介於零參考位準(在電路100情況下為零伏 特)至一預先設定之電壓位準K．VDD間之一電壓位準。其中K為一大於1之係數。VDD為一預先設定，大於零參考位準之非零數值。根據一些實施例，VDD係介於0.65伏特(V)至1.20伏特。該輸入信號VIN係一邏輯信號，當該輸入信號VIN設定為一零參考位準時其用以顯示一低邏輯數值，並且當該輸入信號VIN設定為VDD時其用以顯示一高邏輯數值。輸出信號VOUT係一邏輯信號，當輸入信號VIN設定為一零參考位準時，該輸出信號VOUT用以顯示一高邏輯數值(K．VDD)，並且當該輸入信號VIN設定為VDD時，該輸出信號VOUT用以顯示一低邏輯數值(零參考位準)。在圖1中，該輸出信號VOUT與該輸入信號VIN係邏輯互補，而且根據一些實施例，該二者輸出入信號因該輸出入電路100之動作而在時間上有一延遲偏移。
該輸出入電路100包括一第一電源節點112、一第二電源節點114、一第三電源節點116、以及一第四電源節點118。該輸出入電路200亦包括一第一上拉驅動電晶體122及一第二上拉驅動電晶體124，其耦接於該電源節點112及該輸出節點104之間；一第一下拉驅動電晶體132及一第二下拉驅動電晶體134，其耦接於該電源節點114及該輸出節點104之間；一偏壓電路140，其經配置根據該輸入信號VIN以控制該些上拉驅動電晶體122及124，以及該些下拉驅動電晶體132及134；以及該些競爭電路150及160，其經配置在某些操作情況下與該些驅動電晶體122或132競爭。該輸出入電路100之輸出節點104耦接於一內部負載182，包括至少一輸出入接墊(I/O pad)、一靜電放電(electrostatic discharge ESD)保護電路、及一外部負載184。在本應用例中，該內部負載182及該外部負載184係由一電容負載180集中代表。
該驅動電晶體122為一P型電晶體，其有一源極耦接於該電源節點112。該驅動電晶體124為一P型電晶體，其有一源極耦接於該 驅動電晶體122之一汲極，且有一汲極耦接於該輸出節點104。對應於該驅動電晶體124之源極及該驅動電晶體122之汲極之該節點係標示為節點126。該些驅動電晶體122及124亦稱為串接電晶體(cascade transistors)。該驅動電晶體132為一N型電晶體，其有一源極耦接於該電源節點114。該驅動電晶體134為一N型電晶體，其有一源極耦接於該驅動電晶體132之一汲極，且有一汲極耦接於該輸出節點104。對應於該驅動電晶體134之源極及該驅動電晶體132之汲極之該節點係標示為節點136。該些驅動電晶體132及134亦稱為串接電晶體。
該偏壓電路140耦接於該輸入節點102及該些電晶體122、124、132、及134之該些閘極。該偏壓電路140經配置以因應當該輸入信號VIN為高邏輯數值時，其關閉該些驅動電晶體122及124，並開啟該些驅動電晶體132及134；而當該輸入信號VIN為低邏輯數值時，其開啟該些驅動電晶體122及124，並關閉該些驅動電晶體132及134。根據一些實施例，當K等於2時，該些驅動電晶體124及134之該些閘極電壓位準係設定為VDD。該偏壓電路140亦包括一位準偏移器142及位於該輸入節點102及該驅動電晶體122閘極之一延遲單元144，以及位於該輸入節點102及該驅動電晶體132閘極之一延遲單元146。該位準偏移器142經配置以產生一中間信號VINT，其係將該輸入信號VIN上拉一VDD部分。該延遲單元144經配置以產生一饋入該驅動電晶體122閘極之信號，其係延遲該中間信號VINT。該延遲單元146經配置以產生一饋入該驅動電晶體132閘極之信號，其係延遲該中間信號VINT。
該些延遲單元144及146係用以同步該些驅動電晶體122及132閘極之偏壓轉換時序。根據某些實施例，該些延遲單元144及146之延遲期間係根據一或多個控制信號而調整，其可為一類比或數位型態。根據某些實施例，該些延遲單元144及146之延遲期間係於製造該些延遲單元144及146時已預先決定。
在某些應用例中，該電容負載180使該輸出信號VOUT之一迴轉率(slew rate)較該驅動電晶體122閘極信號之迴轉率或該驅動電晶體132閘極信號之迴轉率為慢。因此在某些情況下，當該驅動電晶體122開啟時，位於該節點126及該輸出信號VOUT之一電壓差係大於VDD。同時在某些情況下，當該驅動電晶體132開啟時，位於該節點136及該輸出信號VOUT之一電壓差係大於VDD。然而在某些應用例中，該些驅動電晶體124及134並非設計用以重複承受一大於VDD之源極至汲極電壓。上述造成該些驅動電晶體124及134之過電壓問題亦稱為熱載子注入(hot-carrier-injection)問題。在某些應用例中，當該輸出信號VOUT之迴轉率大於10奈秒時，上述該熱載體注入問題可導致該輸出入電路100之品質可靠度下降。
該競爭電路150經配置以在該驅動電晶體122被設定上拉該驅動電晶體122汲極至位於該第三電源節點116之一第一電壓位準之後，在一期間內上拉該驅動電晶體122汲極至位於該第三電源節點116之一第三電壓位準。該期間係根據該輸出信號VOUT之一迴轉率決定，並且該第三電壓位準小於該第一電壓位準。因此當該驅動電晶體122被開啟時，該驅動電晶體124之一源極至汲極電壓被該競爭電路150減緩。根據某些實施例，該第一電壓位準與該第三電壓位準間之一電壓差係等於或小於VDD。根據某些實施例，該第一電壓位準為2．VDD而且該第三電壓位準為VDD。
該競爭電路150包括一迴轉率監測電路152，其經配置根據該輸出信號VOUT之一上升邊緣而產生一反饋信號VSRP，一控制電路154，其經配置根據該驅動電晶體122閘極之一信號VINP及該反饋信號VSRP而產生一控制信號VCDP，以及一競爭電晶體156，其位於該驅動電晶體122之汲極(即節點126)與該第三電壓節點116間。在圖1之示之實施例中該競爭電晶體係一N型電晶體，其具有一閘極經配置以 接收該控制信號VCDP。在某些實施例中，該競爭電晶體156具有與該驅動電晶體122相同或較低之驅動能力。
該競爭電路160包括一迴轉率監測電路162，其經配置根據該輸出信號VOUT之一下降邊緣而產生一反饋信號VSRN，一控制電路164，其經配置根據該驅動電晶體132閘極之一信號VINN及該反饋信號VSRN而產生一控制信號VCDN，以及一競爭電晶體166，其位於該驅動電晶體132之汲極(即節點136)與該第四電壓節點118間。在圖1之示之實施例中該競爭電晶體係一P型電晶體，其具有一閘極經配置以接收該控制信號VCDN。在某些實施例中，該競爭電晶體166具有與該驅動電晶體132相同或較低之驅動能力。
在某些實施例中，該些競爭電路150或160其中之一者係被省略。在某些實施例中，該些迴轉率監測電路152及162係以一整合迴轉率監測電路方式實作。
圖2A為根據一些實施例，當該輸入信號VIN從低邏輯數值轉換至高邏輯數值時，在該輸出入電路100之數個節點之電壓信號時脈圖。圖2A係與圖1中所標示之某些單元及參考數字一併顯示。
在圖2A中，曲線212代表位於該驅動電晶體132閘極之該信號VINN；曲線214代表位於該競爭電晶體166閘極之該信號VCDN；曲線222代表位於該驅動電晶體132汲極之該信號VDN；以及曲線224代表位於該輸出節點104之該信號VOUT。該曲線232代表該些信號VOUT與VDN間之該電壓差。
此外，曲線222'代表該驅動電晶體132閘極之該信號VDN，其位在不包括該競爭電路160之另一替代輸出入電路中；曲線224'代表位在該另一替代輸出入電路之該輸出節點104之該信號VOUT；曲線232'代表位在該另一替代輸出入電路之該些信號VOUT與VDN間之電壓差。
在時間點T211時，該偏壓電路使得該信號VINN(曲線212)從一零參考位準轉換至該電壓VDD(在本實施例中為1.8伏)。在時間點T212時，該信號VINN(曲線212)之電壓位準開始開啟該驅動電晶體132。因此，該輸出信號VOUT(曲線224)開始由2．VDD(在本實施例中為3.6伏)轉換為該零參考位準。該輸出信號VOUT之下降邊緣之迴轉率係取決於該些驅動電晶體132及134之驅動能力，以及該電容負載180。根據由該迴轉率監測電路162監測而得之該輸出信號VOUT(曲線224)之下降邊緣之一迴轉率，該控制電路164將信號VCDN(曲線214)暫時維持在零參考位準。因此該競爭電晶體166因應於該信號VCDN而開啟，且因為該競爭電晶體166與該驅動電晶體132間之電流競爭，該信號VDN(曲線222)係維持於接近VDD之一電壓。
在時間點T213時，該信號VINN(曲線212)之電壓位準達到VDD。在時間點T214時，根據由該迴轉率監測電路162所監測而得之該輸出信號VOUT(曲線224)之下降邊緣之一迴轉率，該控制電路164將信號VCDN(曲線214)從零參考位準轉換至VDD。該信號VCDN上升邊緣之產生係藉由將該信號VCDN之上升邊緣延遲一延遲期間TD1，其中該延遲期間TD1係由該控制電路164根據該迴轉率監測電路162所得之反饋信號VSRN而決定。該信號VCDN(曲線214)之電壓位準開始關閉該競爭電晶體166。隨著該信號VCDN逐漸關閉該競爭電晶體166的同時，該驅動電晶體132開始轉換該信號VDN(曲線222)為零參考位準。
在時間點T215時，該信號VCDN(曲線214)之電壓位準達到VDD，該競爭電晶體166係完全關閉，且該信號VDN(曲線222)之電壓位準達到零參考位準之上約0.1．VDD之位置。在時間點T216時，該輸出信號VOUT(曲線224)之電壓位準達到零參考位準。如曲線232所示，該輸出信號VOUT與該信號VDN間之一電壓差係被控制為 小於或等於VDD。
相較於曲線212、214、222、224及232所描述之該些實施例，曲線212、222'、224'及232'係描述另一不具有該競爭電路160之替代輸出入電路之操作。為因應信號VINN(曲線212)之該上升邊緣，該信號VDN(曲線222')在時間點T212時開始自VDD轉換為零參考位準。在時間點T213時，該信號VDN(曲線222')之電壓位準達到零參考位準之上約0.1．VDD之位置。該輸出信號VOUT(曲線224')在時間點T212開始自2．VDD轉換為零參考位準，並且在時間點T215之後立即達到該零參考位準。在另一替代輸出入電路中，該輸出信號VOUT與該信號VDN之一電壓差在時間點T212時超過VDD，而且在達到該些時間點T213與T214之一中間點前不會拉回至小於VDD。
比較該些曲線224與224'可知，該具有競爭電路160之輸出入電路之輸出信號VOUT為因應信號VINN之該上升邊緣而自2．VDD轉換為零參考準位，其轉換所需時間較未包括該競爭電路160之該替代電路所需之時間為長。根據一些實施例，該競爭電路160係被配置以保持輸出信號VOUT之該因應時間與預先決定之設計規格相符。然而比較該些電路232及232'後可發現具有競爭電路160之該輸出入電路與未具有競爭電路160之輸出入電路相較之下對該驅動電晶體134造成過載或損壞之風險明顯較低。
圖2B為根據一些實施例，當該輸入信號VIN從高邏輯數值轉換至低邏輯數值時，在該輸出入電路100之數個節點之電壓信號時脈圖。圖2B係與圖1中所標示之某些單元及參考數字一併顯示。
在圖2B中，曲線252代表位於該驅動電晶體122閘極之該信號VINP；曲線254代表位於該競爭電晶體156閘極之該信號VCDP；曲線262代表位於該驅動電晶體122汲極之該信號VDP；以及曲線264代表位於該輸出節點104之該信號VOUT。該曲線272代表該些信號 VOUT與VDP間之該電壓差。
此外，曲線262'代表該驅動電晶體122閘極之該信號VDP，其位在不包括該競爭電路150之另一替代輸出入電路中；曲線264'代表位在該另一替代輸出入電路之該輸出節點104之該信號VOUT；曲線272'代表位在該另一替代輸出入電路之該些信號VOUT與VDP間之電壓差。
在時間點T221時，該偏壓電路使得該信號VINP(曲線252)從2．VDD轉換至VDD。在時間點T222時，該信號VINP(曲線252)之電壓位準開始開啟該驅動電晶體122，且該輸出信號VOUT(曲線254)開始自零參考位準轉換為2．VDD。該輸出信號VOUT之上升邊緣之一迴轉率係取決於該些驅動電晶體122及124之驅動能力，以及該電容負載180。根據由該迴轉率監測電路152監測而得之該輸出信號VOUT(曲線264)之上升邊緣之一迴轉率，該控制電路154將信號VCDP(曲線254)暫時維持在2．VDD。因此該競爭電晶體156因應於該信號VCDP而開啟，且因為該競爭電晶體156與該驅動電晶體122間之電流競爭，該信號VDP(曲線262)係維持於接近VDD之一電壓。
在時間點T223時，該信號VINP(曲線252)之電壓位準達到VDD。根據由該迴轉率監測電路152監測而得之該輸出信號VOUT(曲線264)之上升邊緣之一迴轉率，該控制電路154將信號VCDP(曲線254)自2．VDD轉換為VDD。該信號VCDP下降邊緣之產生係藉由將該信號VINP之下降邊緣延遲一延遲期間TD2，其中該延遲期間TD2係由該控制電路154根據該迴轉率監測電路152所得之反饋信號VSRP而決定。該信號VCDP(曲線254)之電壓位準開始關閉該競爭電晶體156。隨著該信號VCDP逐漸關閉該競爭電晶體156的同時，該驅動電晶體122開始轉換該信號VDP(曲線262)為2．VDD。
在時間點T225時，該信號VCDP(曲線254)之電壓位準 達到VDD，該競爭電晶體156係完全關閉，且該信號VDP(曲線262)之電壓位準達到2．VDD之下約0.1．VDD之位置。在時間點T226時，該輸出信號VOUT(曲線264)之電壓位準達到2．VDD。
如曲線272所示，該輸出信號VOUT與該信號VDP間之一電壓差係被控制為不大於VDD。
類似於圖2A中所示之一具有該競爭電路160之輸出入電路與另一不具有該競爭電路160之輸出入電路之比較，在時間點T222時，該信號VDP(曲線262')因應於信號VINP(曲線252)之下降邊緣而開始自VDD轉換為2．VDD。在時間點T223時，該信號VDP(曲線262')之電壓位準達到2．VDD以下約0.1．VDD之位置。在時間點T222時，該輸出信號VOUT(曲線264')開始自零參考位準轉換為2．VDD，並在時間點T225後達到2．VDD。在另一替代輸出入電路中，該輸出信號VOUT與該信號VDP之一電壓差在時間點T222時超過VDD，且在達到該些時間點T223與T224之一中間點前不會拉回至小於VDD。
圖3A為根據一些實施例，可用於圖1中輸出入電路100之該控制電路164之一示範例300之一電路圖。該些與圖1中所示具有相同或類似之元件或參考號碼者，其詳細描述於此省略。
該控制電路300包括一第一電源節點302及一第二電源節點304。根據某些實施例，該電源節點302經配置以接收一電壓，其具有與該電源節點118相同之電壓位準(如圖1之VDD)，並且該電源節點304經配置以接收一電壓，其具有與該電源節點114相同之電壓位準(零參考位準)。該控制電路300之元件係於該電源節點302與該電源節點304之間之一電源範圍間運作。
該控制電路300包括一可調整之延遲電路312及一及閘314。該可調整之延遲電路312具有一輸入節點312a，其經配置以接收信號VINN，以及一輸出節點312b。該可調整之延遲電路312經配置以 產生一延遲信號VINN'，其係根據該反饋信號VSRN而延遲該信號VINN。根據某些實施例，當該輸出信號VOUT具有一較慢之迴轉率時，該可調整之延遲電路312被設定具有一較大之延遲。
該及閘314具有一第一輸入314a，一第二輸入314b，以及一輸出314c。該及閘314之該第一輸入314a經配置以接收該信號VINN，且該及閘314之該第二輸入314b經配置自該可調整之延遲電路312接收該延遲信號VINN'。該及閘314之該輸出314c係耦接於該競爭電晶體166之閘極，且經配置以提供該控制信號VCDN至該競爭電晶體166之閘極。
圖3B為根據一些實施例，圖3A中該控制電路之時脈圖。曲線322代表該信號VINN；曲線324代表該信號VINN'；且曲線326代表該信號VCDN。如圖3A及3B所示，該延遲電路312產生延遲信號VINN'之該上升邊緣，其係針對信號VINN之該對應上升邊緣延遲一延遲期間TD1。該延遲期間TD1係根據該反饋信號VSRN而設定。此外，該及閘314係藉由通過信號VINN'之該對應上升邊緣而產生信號VCDN之一上升邊緣，且該信號VCDN之一下降邊緣係藉由通過信號VINN之該對應下降邊緣而產生。藉由通過信號VINN之該對應下降邊緣至該信號VCDN，當信號VIN自高邏輯數值轉換為低邏輯數值時，在節點136(亦即信號VDN)之電壓位準係被該驅動電晶體132或該競爭電晶體166之至少一者所控制。
圖4A為根據一些實施例，可用於圖1中輸出入電路之該控制電路154之另一示範例400之一電路圖。該些與圖1中所示具有相同或類似之元件或參考號碼者，其詳細描述於此省略。
該控制電路400包括一第一電源節點402及一第二電源節點404。根據某些實施例，該電源節點402經配置以接收一電壓，其具有與該電源節點112相同之電壓位準(如圖1之2．VDD)，並且該電源 節點404經配置以接收一電壓，其具有與該電源節點116相同之電壓位準(VDD)。該控制電路400之元件係於該電源節點402與該電源節點404之間之一電源範圍間運作。
該控制電路400包括一可調整之延遲電路412及一或閘414。該可調整之延遲電路412具有一輸入節點412a，其經配置以接收信號VINP，以及一輸出節點412b。該可調整之延遲電路412經配置以產生一延遲信號VINP'，其係根據該反饋信號VSRP而延遲該信號VINP。根據某些實施例，當該輸出信號VOUT具有一較慢之迴轉率時，該可調整之延遲電路412被設定具有一較大之延遲。
該或閘414具有一第一輸入414a，一第二輸入414b，以及一輸出414c。該或閘414之該第一輸入414a經配置以接收該信號VINP，且該或閘414之該第二輸入414b經配置自該可調整之延遲電路412接收該延遲信號VINP'。該或閘414之該輸出414c係耦接於該競爭電晶體156之閘極，且經配置以提供該控制信號VCDP至該競爭電晶體156之閘極。
圖4B為根據一些實施例，圖4A中該控制電路之時脈圖。曲線422代表該信號VINP；曲線424代表該信號VINP'；且曲線426代表該信號VCDP。如圖4A及4B所示，該延遲電路412產生延遲信號VINP'之該下降邊緣，其係針對信號VINP之該對應下降邊緣延遲一延遲期間TD2。該延遲期間TD2係根據該反饋信號VSRP而設定。此外，該或閘414係藉由通過信號VINP'之該對應下降邊緣而產生信號VCDP之一下降邊緣，且該信號VCDP之一上升邊緣係藉由通過信號VINP之該對應上升邊緣而產生。藉由通過信號VINP之該對應上升邊緣至該信號VCDP，當信號VIN自低邏輯數值轉換為高邏輯數值時，在節點126(亦即信號VDP)之電壓位準係被該驅動電晶體122或該競爭電晶體156之至少一者所控制。
圖5A為根據一些實施例，可用於圖1中輸出入電路之該控制電路154或該控制電路164之另一示範例500之一電路圖。該些與圖1中所示具有相同或類似之元件或參考號碼者，其詳細描述於此省略。
該控制電路500包括一第一電源節點502及一第二電源節點504。該控制電路500之元件係於該電源節點502與該電源節點504之間之一電源範圍間運作。
根據某些實施例，當該控制電路500作為一控制電路154時，該電源節點502經配置以接收一電壓，其具有與該電源節點112相同之電壓位準(如圖1之2．VDD)，並且該電源節點504經配置以接收一電壓，其具有與該電源節點116相同之電壓位準(VDD)。根據某些實施例，當該控制電路500作為控制電路164時，該電源節點502經配置以接收一電壓，其具有與該電源節點118相同之電壓位準(如圖1之VDD)，並且該電源節點504經配置以接收一電壓，其具有與該電源節點114相同之電壓位準(零參考位準)。
該控制電路500包括一可調整之延遲電路，其經配置以產生控制信號VCDP或VCDN，其係根據該反饋信號VSRP或VSRN延遲該對應信號VINP或VINN。根據某些實施例，當該輸出信號VOUT具有一較慢之迴轉率時，該可調整之延遲電路512被設定具有一較大之延遲。
圖5B為根據一些實施例，圖5A中該控制電路之時脈圖。當該控制電路500作為控制電路164時，該曲線522代表信號VINN，且該曲線524代表信號VCDN。當該控制電路500作為控制電路154時，該曲線526代表信號VINP，且該曲線528代表信號VCDP。
如圖5A及5B所示，當控制電路500作為控制電路164時，該控制電路500產生信號VCDN之一上升邊緣，其係針對信號VINN之該對應上升邊緣延遲一延遲期間TD1，此外，該控制電路500產生信號 VCDN之一下降邊緣，其係針對信號VINN之該對應下降邊緣延遲一延遲期間TD3。該些延遲期間TD1及TD3係根據該反饋信號VSRN而設定。與使用控制電路300相比較，該驅動電晶體132與該競爭電晶體166二者於TD3期間係被關閉，使該節點136經設定而暫時電性浮動(electrically floating)。
此外，當控制電路500作為控制電路154時，該控制電路500產生信號VCDP之一下降邊緣，其係針對信號VINP之該對應下降邊緣延遲一延遲期間TD2，此外，該控制電路500產生信號VCDP之一上升邊緣，其係針對信號VINP之該對應上升邊緣延遲一延遲期間TD4。該些延遲期間TD2及TD4係根據該反饋信號VSRP而設定。與使用控制電路400相比較，該驅動電晶體122與該競爭電晶體156二者於TD4期間係被關閉，使該節點126經設定而暫時電性浮動。
圖6為根據一些實施例，另一輸出入電路示範例600之電路圖。該些與圖1中所示具有相同或類似之元件或參考號碼者，其詳細描述於此省略。
與該輸出入電路100相比較，該電路600更包括位於該輸出節點104及該驅動電晶體124間之一P型驅動電晶體622；位於該輸出節點104及該驅動電晶體134間之一N型驅動電晶體632；以及取代該偏壓電路140之一偏壓電路640。該輸出信號VOUT具有介於零參考位準至一預先設定之電壓位準3．VDD間之一電壓位準。該電源節點112經配置以接收一具有3．VDD電壓位準之電壓。該電源節點116經配置以接收一具有2．VDD電壓位準之電壓。
該偏壓電路640耦接於該輸入節點102及該些電晶體122、124、132、134、及632之該些閘極。該偏壓電路640經配置以因應當該輸入信號VIN為高邏輯數值時，其關閉該些驅動電晶體122、124及622，並開啟該些驅動電晶體132、134及632；而當該輸入信號VIN 為低邏輯數值時，其開啟該些驅動電晶體122、124及622，並關閉該些驅動電晶體132、134及632。根據一些實施例，該偏壓電路640輸出介於2．VDD至3．VDD間之一上移信號至該驅動電晶體122之閘極；介於2．VDD至VDD間之一上移反向信號至該些驅動電晶體622及632之該些閘極；以及介於0至VDD間之一信號至該些驅動電晶體132之該閘極。根據一些實施例，該偏壓電路640輸出2．VDD至該驅動電晶體124之閘極，以及VDD至該驅動電晶體134之閘極。
在該輸出入電路600中之該些競爭電路150及160，其動作係類似於該輸出入電路100中之該些競爭電路150及160之動作，其詳細描述於此處省略。
圖7為根據一些實施例，另一輸出入電路示範例700之電路圖。該些與圖1中所示具有相同或類似之元件或參考號碼者，其詳細描述於此省略。
與該輸出入電路100相比較，該電路700包括K個P型串接驅動電晶體720[1]、720[2]、720[3]...720[K]，其串聯耦接於該電源節點112及該輸出節點104之間；K個N型串接驅動電晶體730[1]、730[2]、730[3]...730[K]，其串聯耦接於該電源節點114及該輸出節點104之間；以及取代偏壓電路140之一偏壓電路740。該輸出信號VOUT具有介於零參考位準至一預先設定之電壓位準K．VDD間之一電壓位準。該電源節點112經配置以接收一具有K．VDD電壓位準之電壓。該電源節點116經配置以接收一具有(K-1)．VDD電壓位準之電壓。其中K為一大於1之係數。根據一些實施例，當K經設定為2時，該電路700即與該輸出入電路100相同，其中該驅動電晶體720[1]對應於該驅動電晶體122；該驅動電晶體720[2]對應於該驅動電晶體124；該驅動電晶體730[1]對應於該驅動電晶體132；以及該驅動電晶體730[2]對應於該驅動電晶體134。
該偏壓電路740耦接於該輸入節點102及該些電晶體720[1]、720[2]、720[3]...720[K]、730[1]、730[2]、730[3]...730[K]之該些閘極。該偏壓電路740經配置以因應當該輸入信號VIN為高邏輯數值時，其關閉該些驅動電晶體720，並開啟該些驅動電晶體730；而當該輸入信號VIN為低邏輯數值時，其開啟該些驅動電晶體720，並關閉該些驅動電晶體730。在該輸出入電路700中之該些競爭電路150及160，其動作係類似於該輸出入電路100中之該些競爭電路150及160之動作，其詳細描述於此處省略。
圖8為根據一些實施例之一流程圖，說明一輸出入電路之操作方法800。為說明該方法800起見，該輸出入電路100係用作一示範例。同時該方法800亦可適用於該些輸出入電路600或700。讀者應理解在圖8所描述之方法800執行之前、其間、及/或之後可能有額外之操作步驟，且該些其他製程步驟僅概述於此處。
如圖8及圖1所示，該製程800從步驟810開始，其中一輸出節點係藉由因應於一輸入信號之一邊緣之一驅動電晶體而電性耦接於一電源節點。舉例而言，當該輸入信號VIN自零參考位準轉換為VDD時，該輸出節點104係藉由該驅動電晶體132而電性耦接於該電源節點114。此外，當該輸入信號VIN自VDD轉換為零參考位準時，該輸出節點104係藉由該驅動電晶體122而電性耦接於該電源節點112。
持續該製程800至步驟820，其中一控制信號VCDP或VCDN係根據該些驅動電晶體122或132閘極之該些信號VINP或VINN，以及該輸出節點104之一信號VOUT之一迴轉率而產生。
步驟820包括步驟822及步驟824。在步驟822時，該信號VCDP下降邊緣之產生係藉由將該信號VINP之下降邊緣延遲一延遲期間TD2，其中該延遲期間TD2係由該信號VOUT之一上升邊緣之該迴轉率而決定。此外在步驟822時，該信號VCDN上升邊緣之產生係藉由將 該信號VINN之上升邊緣延遲一延遲期間TD1，其中該延遲期間TD1係由該信號VOUT之一下降邊緣之該迴轉率而決定。
當在步驟824使用圖4之該控制電路400時，信號VCDP該上升邊緣之產生係藉由通過信號VINP之該對應上升邊緣，與對應之信號VINP之該上升邊緣相比較，可避免進一步延遲信號VCDP之該上升邊緣。此外當在步驟824使用圖3之該控制電路300時，信號VCDN該下降邊緣之產生係藉由通過信號VINN之該對應下降邊緣，與對應之信號VINN之該下降邊緣相比較，可避免進一步延遲信號VCDN之該下降邊緣。
根據一些實施例，當使用圖5之該控制電路500而非控制電路300或控制電路400時，步驟824係可省略。
持續該製程800至步驟830，其中因應於該控制信號，經以一競爭電路電性耦接該驅動電晶體之一汲極與另一電源節點，而使該競爭電路與該驅動電晶體競爭。舉例而言，當該驅動電晶體122被開啟以在該電源節點112上拉該信號VDP至K.VDD時，該控制信號VCDP使該競爭電晶體156在該延遲期間TD2內將信號VDP拉至(K-1)VDD。同時當該驅動電晶體132被開啟以在該電源節點114下拉該信號VDN至零參考位準時，該控制信號VCDN使該競爭電晶體166在該延遲期間TD1內將信號VDN拉至VDD。
根據一實施例，一電路包括一第一電源節點，其經配置以帶有具一第一電壓位準之一第一電壓，一輸出節點，一驅動電晶體，其耦接該第一電源節點及該輸出節點，以及一競爭電路。該驅動電晶體經配置以因應於一輸入信號之一第一類型邊緣而被開啟，並因應於該輸入信號之一第二類型邊緣而被關閉。該驅動電晶體具有一源極、一汲極、及一閘極，該驅動電晶體之該源極係耦接於該第一電源節點。一競爭電路包括一控制電路，其經配置以根據該驅動電晶體之該閘極 之一信號而產生一控制信號，以及一位於該驅動電晶體之該汲極及一第二電壓之間之競爭電晶體。該競爭電晶體具有一經配置以接收該控制信號之閘極，以及具有第二電壓位準之一第二電壓。當該輸出節點之信號因應於該輸入信號之一第一類型邊緣而上升，該第二電壓位準係小於該第一電壓位準。當該輸出節點之信號因應於該輸入信號之一第一類型邊緣而下降，該第二電壓位準係大於該第一電壓位準。
根據另一實施例，一電路包括一第一電源節點，其經配置以帶有具有一第一電壓位準之一第一電壓；一第二電源節點，其經配置以帶有具有一第二電壓位準之一第二電壓；一輸出節點；一第一P型電晶體，其耦接該第一電源節點及該輸出節點；一第一N型電晶體，其耦接該第二電源節點及該輸出節點；一偏壓電路，其經配置以根據一輸入信號控制該第一P型電晶體及該第一N型電晶體；以及一第一競爭電路或一第二競爭電路之至少一者。該第一電壓位準大於該第二電壓位準。該第一競爭電路經配置以在該第一P型電晶體被設定上拉該第一P型電晶體之一汲極至一第一電壓位準之後，在一第一期間內上拉該第一P型電晶體之一汲極至一第三電壓位準，該第一期間係根據該輸出節點之一信號之一第一邊緣之一迴轉率決定，並且該第三電壓位準小於該第一電壓位準。該第二競爭電路經配置以在該第一N型電晶體被設定上拉該第一N型電晶體之該汲極至一第二電壓位準之後，在一第二期間內上拉該第一N型電晶體之一汲極至一第四電壓位準，該第二期間係根據該輸出節點之該信號之一第二邊緣之一迴轉率決定，並且該第四電壓位準大於該第二電壓位準。
根據另一實施例，一方法包括：因應於一輸入信號之一邊緣，藉由一電路之一驅動電晶體電性耦接該電路之一輸出節點與一第一電源節點，該驅動電晶體耦接該第一電源節點與該輸出節點。根據該驅動電晶體之一閘極信號及該電路之該輸出節點之一信號之一迴 轉率而產生一控制信號。以及因應於該控制信號，經以一競爭電路電性耦接該驅動電晶體之一汲極與一第二電源節點，而使該競爭電路與該驅動電晶體競爭。
於本揭露內容所討論之不同類型之電晶體係為示範用。根據一些實施例，利用與本揭露內容所述不同類型之電晶體之該些實作例亦屬本發明合理範圍內。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本揭露之各方面。熟知此技藝之人士應理解可輕易使用本揭露作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本揭露揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本揭露之精神與範圍。
100‧‧‧輸出入電路
102‧‧‧輸入節點
104‧‧‧輸出節點
112、114、116、118‧‧‧電源節點
122、124、132、134‧‧‧驅動電晶體
126、136‧‧‧節點
140‧‧‧偏壓電路
142‧‧‧位準偏移器
144、146‧‧‧延遲單元
150、160‧‧‧競爭電路
152、162‧‧‧迴轉率監測電路
154、164‧‧‧控制電路
156、166‧‧‧競爭電晶體
180‧‧‧電容負載
182‧‧‧內部負載
184‧‧‧外部負載

Claims (10)

  1. 一種輸出入電路，其包括：一第一電源節點，其經配置以帶有具一第一電壓位準之一第一電壓；一輸出節點；一驅動電晶體，其耦接該第一電源節點及該輸出節點，該驅動電晶體經配置以因應於一輸入信號之一第一類型邊緣而被開啟，並因應於該輸入信號之一第二類型邊緣而被關閉，該驅動電晶體具有一源極、一汲極、及一閘極，該驅動電晶體之該源極係耦接於該第一電源節點；以及一競爭電路(contending circuit)，其包括：一控制電路，其經配置以根據該驅動電晶體之該閘極之一信號而產生一控制信號；以及一競爭電晶體，其位於該驅動電晶體之該汲極及一第二電壓之間，該競爭電晶體具有一閘極，其經配置以接收該控制信號，並且該第二電壓具有一第二電壓位準，當該輸出節點之信號因應於該輸入信號之該第一類型邊緣而上升時，該第二電壓位準低於該第一電壓位準，且當該輸出節點之信號因應於該輸入信號之該第二種類邊緣而下降時，該第二電壓位準高於該第一電壓位準。
  2. 如申請專利範圍第1項中所述之輸出入電路，其中該競爭電晶體具有與該驅動電晶體相同或較低之驅動能力。
  3. 如申請專利範圍第1項中所述之輸出入電路，其中該輸入信號具有介於零參考位準至一預定電壓位準VDD間之一電壓位準；並且 該第一電壓位準與該第二電壓位準之一電壓差之一絕對值不大於該電壓位準VDD。
  4. 如申請專利範圍第1項中所述之輸出入電路，其中該競爭電路還包括一迴轉率監測電路，其經配置以根據該輸出節點之信號以產生一反饋信號。
  5. 如申請專利範圍第1項中所述之輸出入電路，其中該控制電路經配置以藉由將該驅動電晶體之該閘極信號之一第一邊緣延遲一延遲期間，而產生該控制信號之一第一邊緣，並且其延遲期間係由該電路之該輸出節點之信號的一迴轉率決定，該驅動電晶體之該閘極信號之該第一邊緣經配置以使該驅動電晶體從一關閉狀態轉換至一開啟狀態。
  6. 一種輸出入電路，其包括：一第一電源節點，其經配置以帶有具一第一電壓位準之一第一電壓；一第二電源節點，其經配置以帶有具一第二電壓位準之一第二電壓，該第一電壓位準大於該第二電壓位準；一輸出節點；一第一P型電晶體，其耦接該第一電源節點及該輸出節點；一第一N型電晶體，其耦接該第二電源節點及該輸出節點；一偏壓電路，其經配置以根據一輸入信號控制該第一P型電晶體及該第一N型電晶體；以及一第一競爭電路或一第二競爭電路之至少一者，其中該第一競爭電路經配置以在該第一P型電晶體被設定拉升該第一P型電晶體之一汲極至一第一電壓位準之後，在一第一期間內拉升該第一P型電晶體之一汲極至一第三電壓位準，該第一期間係根據該輸出節點之一信號之一第一邊緣之一迴轉率決定， 並且該第三電壓位準小於該第一電壓位準；以及該第二競爭電路經配置以該第一N型電晶體被設定以拉升該第一N型電晶體之該汲極至一第二電壓位準後，在一第二期間內拉升該第一N型電晶體之一汲極至一第四電壓位準，該第二期間係根據該輸出節點之該信號之一第二邊緣之一迴轉率決定，並且該第四電壓位準大於該第二電壓位準。
  7. 如申請專利範圍第6項中所述之輸出入電路，其中該第一競爭電路包括：一迴轉率監測電路，其經配置以根據該輸出節點之該信號以產生一反饋信號；一第二N型電晶體，其具有一源極、一汲極、及一閘極，該第二N型電晶體之該汲極耦接該第一P型電晶體之該汲極，並且該第二N型電晶體之該源極被設定以接收一具有該第三電壓位準之一電壓；以及一控制電路，其經配置以根據將該第一P型電晶體之一閘極之一信號之一下降邊緣延遲一第一延遲期間，而在該第二N型電晶體之該閘極產生一信號之一下降邊緣，並且該第一期間係由該第一延遲期間決定。
  8. 如申請專利範圍第7項中所述之輸出入電路，其中該第一競爭電路之該控制電路還經配置以根據將該第一P型電晶體之該閘極之該信號之一上升邊緣延遲一第一延遲期間，而在該第二N型電晶體之該閘極產生該信號之一上升邊緣。
  9. 如申請專利範圍第7項中所述之輸出入電路，其中該第一競爭電路之該控制電路還經配置以因應於該第一P型電晶體之該閘極之該信號之一上升邊緣而在該第二N型電晶體之該閘極產生該信號之一上升邊緣，並且不理會該反饋信號。
  10. 一種操作一輸出入電路的方法，其包括：因應於一輸入信號之一邊緣，藉由該輸出入電路之一驅動電晶體電性耦接該輸出入電路之一輸出節點與一第一電源節點，該驅動電晶體耦接該第一電源節點與該輸出節點；根據該驅動電晶體之一閘極之一信號及該輸出入電路之該輸出節點之一信號之一迴轉率而產生一控制信號；以及因應於該控制信號，經以一競爭電路電性耦接該驅動電晶體之一汲極與一第二電源節點，而使該競爭電路與該驅動電晶體競爭一電流。
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