JP2001045742A - パワーｍｏｓ駆動回路 - Google Patents
パワーｍｏｓ駆動回路Info
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- JP2001045742A JP2001045742A JP11215483A JP21548399A JP2001045742A JP 2001045742 A JP2001045742 A JP 2001045742A JP 11215483 A JP11215483 A JP 11215483A JP 21548399 A JP21548399 A JP 21548399A JP 2001045742 A JP2001045742 A JP 2001045742A
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Abstract
(57)【要約】
【課題】 本発明は、サージ電圧の発生前にドライブ回
路を確実に切換え、またパワーＭＯＳの閾値電圧のばら
つきに影響されずにターンオフ時間を短くすることを目
的とする。 【解決手段】 パワーＭＯＳ５のゲート電圧の変化率を
検出する電圧変化率検出手段６と、その検出結果に基づ
いてドライブ回路３，４によるパワーＭＯＳ５のゲート
駆動力を所定量低減させるように切換える切換手段１と
を有することを特徴とする。
路を確実に切換え、またパワーＭＯＳの閾値電圧のばら
つきに影響されずにターンオフ時間を短くすることを目
的とする。 【解決手段】 パワーＭＯＳ５のゲート電圧の変化率を
検出する電圧変化率検出手段６と、その検出結果に基づ
いてドライブ回路３，４によるパワーＭＯＳ５のゲート
駆動力を所定量低減させるように切換える切換手段１と
を有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳ駆動
回路に関し、ターンオフ時のサージ電圧の発生を防ぐと
ともにターンオフ時間を短くするために、ターンオフ時
のゲート電圧の変化率（ｄｖ／ｄｔ）を検出し、この変
化率に基づいてドライブ回路を切換えるようにしたもの
である。
回路に関し、ターンオフ時のサージ電圧の発生を防ぐと
ともにターンオフ時間を短くするために、ターンオフ時
のゲート電圧の変化率（ｄｖ／ｄｔ）を検出し、この変
化率に基づいてドライブ回路を切換えるようにしたもの
である。
【０００２】
【従来の技術】従来の電圧制制御型パワー半導体素子の
駆動回路として、例えば図９、図１０に示すようなもの
がある（特開平１０−３２９７６号公報）。以下、これ
を第１の従来技術と言う。図９において、定常オン用ゲ
ート抵抗２７と定常オン用トランジスタ２３との直列回
路からなるスイッチング回路及び定常オフ用ゲート抵抗
２９と定常オフ用トランジスタ２５との直列回路からな
るスイッチング回路が設けられ、また定常オン用ゲート
抵抗２７より抵抗値の大きいターンオン用ゲート抵抗２
６とターンオン用トランジスタ２２との直列回路からな
るスイッチング回路及び定常オフ用ゲート抵抗２９より
抵抗値の大きいターンオフ用ゲート抵抗２８とターンオ
フ用トランジスタ２４との直列回路からなるスイッチン
グ回路が並設されている。また、ＩＧＢＴ３０には主コ
レクタ電流を流す主エミッタ端子Ｅm とは別に、主コレ
クタ電流に比例した小さな補助エミッタ電流を取り出す
補助エミッタ端子Ｅs が設けられている。補助エミッタ
端子Ｅs は主コレクタ電流の電流変化率を検出するため
のインダクタンス３１を介して主エミッタ端子Ｅm に接
続されており、この電流変化率検出用のインダクタンス
３１には主コレクタ電流Ｉc の変化率に比例した電圧信
号（ｄｉ／ｄｔ）１０６が発生する。このｄｉ／ｄｔ信
号１０６の大きさＶs は、Ｖs ＝（インダクタンス３１
のインダクタンス値）×（主コレクタ電流に比例した補
助エミッタ電流の変化率）で表される。
駆動回路として、例えば図９、図１０に示すようなもの
がある（特開平１０−３２９７６号公報）。以下、これ
を第１の従来技術と言う。図９において、定常オン用ゲ
ート抵抗２７と定常オン用トランジスタ２３との直列回
路からなるスイッチング回路及び定常オフ用ゲート抵抗
２９と定常オフ用トランジスタ２５との直列回路からな
るスイッチング回路が設けられ、また定常オン用ゲート
抵抗２７より抵抗値の大きいターンオン用ゲート抵抗２
６とターンオン用トランジスタ２２との直列回路からな
るスイッチング回路及び定常オフ用ゲート抵抗２９より
抵抗値の大きいターンオフ用ゲート抵抗２８とターンオ
フ用トランジスタ２４との直列回路からなるスイッチン
グ回路が並設されている。また、ＩＧＢＴ３０には主コ
レクタ電流を流す主エミッタ端子Ｅm とは別に、主コレ
クタ電流に比例した小さな補助エミッタ電流を取り出す
補助エミッタ端子Ｅs が設けられている。補助エミッタ
端子Ｅs は主コレクタ電流の電流変化率を検出するため
のインダクタンス３１を介して主エミッタ端子Ｅm に接
続されており、この電流変化率検出用のインダクタンス
３１には主コレクタ電流Ｉc の変化率に比例した電圧信
号（ｄｉ／ｄｔ）１０６が発生する。このｄｉ／ｄｔ信
号１０６の大きさＶs は、Ｖs ＝（インダクタンス３１
のインダクタンス値）×（主コレクタ電流に比例した補
助エミッタ電流の変化率）で表される。
【０００３】ターンオン時とターンオフ時のｄｉ／ｄｔ
信号１０６は、それぞれターンオン用のワンショット回
路３２とターンオフ用のワンショット回路３３を介して
切換回路２１に入力される。切換回路２１はオン・オフ
信号１０１及びターンオン用ワンショット回路３２の出
力信号１０２、ターンオフ用ワンショット回路３３の出
力信号１０３を入力し、トランジスタ２２〜２５の駆動
を切換えるようになっている。
信号１０６は、それぞれターンオン用のワンショット回
路３２とターンオフ用のワンショット回路３３を介して
切換回路２１に入力される。切換回路２１はオン・オフ
信号１０１及びターンオン用ワンショット回路３２の出
力信号１０２、ターンオフ用ワンショット回路３３の出
力信号１０３を入力し、トランジスタ２２〜２５の駆動
を切換えるようになっている。
【０００４】図１０の動作波形図を用いて、ＩＧＢＴ３
０の特にターンオフ時の動作を説明する。ｔ4 時点で切
換回路２１に入力されるオン・オフ信号１０１が「０」
レベルのオフ信号に切換わると、切換回路２１は定常オ
ン用トランジスタ２３をオフすると同時に定常オフ用ト
ランジスタ２５をオンさせ、ＩＧＢＴ３０のゲートへオ
フ用電源３５を定常オフ用ゲート抵抗２９を介して印加
する。定常オフ用ゲート抵抗２９は前述のようにターン
オフ用ゲート抵抗２８に比べて小さく設定されており、
ＩＧＢＴ３０のゲート入力容量は急速に放電されてゲー
ト電圧ＶGEが速やかに下降し、これによりｔ5 時点で主
コレクタ電流Ｉc が立下がりを開始し、同時に補助エミ
ッタ電流も立下がりを開始する。これにより、電流変化
率検出用のインダクタンス３１には前記の電圧Ｖs から
なる所定値以上のｄｉ／ｄｔ信号１０６が発生する。こ
のｄｉ／ｄｔ信号１０６の前端の立下がり部分でターン
オフ用ワンショット回路３３がトリガーされ、このター
ンオフ用ワンショット回路３３は所定時間Ｔ33の間、
「１」レベルのワンショット信号１０３を出力する。
０の特にターンオフ時の動作を説明する。ｔ4 時点で切
換回路２１に入力されるオン・オフ信号１０１が「０」
レベルのオフ信号に切換わると、切換回路２１は定常オ
ン用トランジスタ２３をオフすると同時に定常オフ用ト
ランジスタ２５をオンさせ、ＩＧＢＴ３０のゲートへオ
フ用電源３５を定常オフ用ゲート抵抗２９を介して印加
する。定常オフ用ゲート抵抗２９は前述のようにターン
オフ用ゲート抵抗２８に比べて小さく設定されており、
ＩＧＢＴ３０のゲート入力容量は急速に放電されてゲー
ト電圧ＶGEが速やかに下降し、これによりｔ5 時点で主
コレクタ電流Ｉc が立下がりを開始し、同時に補助エミ
ッタ電流も立下がりを開始する。これにより、電流変化
率検出用のインダクタンス３１には前記の電圧Ｖs から
なる所定値以上のｄｉ／ｄｔ信号１０６が発生する。こ
のｄｉ／ｄｔ信号１０６の前端の立下がり部分でターン
オフ用ワンショット回路３３がトリガーされ、このター
ンオフ用ワンショット回路３３は所定時間Ｔ33の間、
「１」レベルのワンショット信号１０３を出力する。
【０００５】切換回路２１はこのワンショット信号１０
３の存在する期間、定常オフ用トランジスタ２５をオフ
させ、ターンオフ用トランジスタ２４をオンさせる。し
たがって、この所定時間Ｔ33には、ＩＧＢＴ３０のゲー
ト入力容量は大きなターンオフ用ゲート抵抗２８で放電
されるため、ゲート電圧ＶGEが緩やかに下降し、主コレ
クタ電流Ｉc も緩やかに立下がり、所定時間Ｔ33が経過
したｔ6 時点でほぼ最終レベルにまで減衰する。このよ
うに、ターンオフ時にＩＧＢＴ３０のゲート電圧ＶGEの
下降速度を緩和して、ＩＧＢＴ３０を緩やかにオフし、
ターンオフ時のサージ電圧の発生を抑制するようにして
いる。しかし、第１の従来技術では、主コレクタ電流が
下がり始めるタイミングを検出して切換回路を動作さ
せ、スイッチング回路（ドライブ回路）を切換えるよう
にしていたため、スイッチング回路の切換制御に使える
時間が短くなって、サージが発生するまでに切換わりが
終わらないおそれがある。
３の存在する期間、定常オフ用トランジスタ２５をオフ
させ、ターンオフ用トランジスタ２４をオンさせる。し
たがって、この所定時間Ｔ33には、ＩＧＢＴ３０のゲー
ト入力容量は大きなターンオフ用ゲート抵抗２８で放電
されるため、ゲート電圧ＶGEが緩やかに下降し、主コレ
クタ電流Ｉc も緩やかに立下がり、所定時間Ｔ33が経過
したｔ6 時点でほぼ最終レベルにまで減衰する。このよ
うに、ターンオフ時にＩＧＢＴ３０のゲート電圧ＶGEの
下降速度を緩和して、ＩＧＢＴ３０を緩やかにオフし、
ターンオフ時のサージ電圧の発生を抑制するようにして
いる。しかし、第１の従来技術では、主コレクタ電流が
下がり始めるタイミングを検出して切換回路を動作さ
せ、スイッチング回路（ドライブ回路）を切換えるよう
にしていたため、スイッチング回路の切換制御に使える
時間が短くなって、サージが発生するまでに切換わりが
終わらないおそれがある。
【０００６】これに対し、パワーＭＯＳのゲート電圧が
閾値近傍に近付いたことをトリガーにしてゲート駆動力
を制御する方法が考えられる。この方法は非公知である
が、これを第２の従来技術として図１１、図１２を用い
て説明する。図１１において、ターンオフ時ゲート駆動
力切換回路１が駆動信号２をｂ端子とｃ端子に切換える
ようになっている。ｂ端子は主ドライブ回路３及び抵抗
Ｒ1 を介してパワーＭＯＳ５のゲートに接続されてい
る。ｃ端子はターンオフ時副ドライブ回路４及び抵抗Ｒ
2 を介してパワーＭＯＳ５のゲートに接続されている。
１６はターンオフ時電圧値検出回路であり、ターンオフ
時のパワーＭＯＳ５のゲート電圧Ｖg を検出してターン
オフ時ゲート駆動力切換回路１にフィードバックするよ
うになっている。抵抗Ｒ1 ，Ｒ2 の抵抗値は、Ｒ1 ＜Ｒ
2 の関係があり、抵抗Ｒ2 はターンオフ時のサージ電圧
を抑制するために、パワーＭＯＳ５を緩やかにスイッチ
ングさせるのに十分な弱い駆動力を与えるようになって
いる。
閾値近傍に近付いたことをトリガーにしてゲート駆動力
を制御する方法が考えられる。この方法は非公知である
が、これを第２の従来技術として図１１、図１２を用い
て説明する。図１１において、ターンオフ時ゲート駆動
力切換回路１が駆動信号２をｂ端子とｃ端子に切換える
ようになっている。ｂ端子は主ドライブ回路３及び抵抗
Ｒ1 を介してパワーＭＯＳ５のゲートに接続されてい
る。ｃ端子はターンオフ時副ドライブ回路４及び抵抗Ｒ
2 を介してパワーＭＯＳ５のゲートに接続されている。
１６はターンオフ時電圧値検出回路であり、ターンオフ
時のパワーＭＯＳ５のゲート電圧Ｖg を検出してターン
オフ時ゲート駆動力切換回路１にフィードバックするよ
うになっている。抵抗Ｒ1 ，Ｒ2 の抵抗値は、Ｒ1 ＜Ｒ
2 の関係があり、抵抗Ｒ2 はターンオフ時のサージ電圧
を抑制するために、パワーＭＯＳ５を緩やかにスイッチ
ングさせるのに十分な弱い駆動力を与えるようになって
いる。
【０００７】この動作を図１２を用いて説明する。ター
ンオフ動作において、駆動信号２がオフすると、始めに
主ドライブ回路３が動作し、パワーＭＯＳ５のターンオ
フ動作を開始する。その後、ゲート電圧Ｖg が閾値近傍
に設定されたターンオフ時電圧値検出回路１６の検出電
圧値まで下がると、ターンオフ時ゲート駆動力切換回路
１はターンオフ時電圧値検出回路１６の出力を受け、駆
動信号２を主ドライブ回路３からターンオフ時副ドライ
ブ回路４に切換える。この切換えにより、ゲート駆動力
が弱まり、パワーＭＯＳ５を緩やかにオフさせる。
ンオフ動作において、駆動信号２がオフすると、始めに
主ドライブ回路３が動作し、パワーＭＯＳ５のターンオ
フ動作を開始する。その後、ゲート電圧Ｖg が閾値近傍
に設定されたターンオフ時電圧値検出回路１６の検出電
圧値まで下がると、ターンオフ時ゲート駆動力切換回路
１はターンオフ時電圧値検出回路１６の出力を受け、駆
動信号２を主ドライブ回路３からターンオフ時副ドライ
ブ回路４に切換える。この切換えにより、ゲート駆動力
が弱まり、パワーＭＯＳ５を緩やかにオフさせる。
【０００８】
【発明が解決しようとする課題】しかしながら、第１の
従来技術にあっては、主コレクタ電流が下がり始めるタ
イミングを検出して、ドライブ回路を切換える構成とな
っていたため、ドライブ回路の切換制御に使える時間が
短くなって、サージが発生するまでに切換わりが終わら
ないおそれがあるという問題点があった。また、第２の
従来技術にあっては、ゲート電圧そのものを検出してド
ライブ回路を切換える構成となっていたため、閾値電圧
のばらつきを考慮して切換え電圧を設定すると切換えタ
イミングが早くなり、ターンオフ時間が長くなるという
問題点があった。
従来技術にあっては、主コレクタ電流が下がり始めるタ
イミングを検出して、ドライブ回路を切換える構成とな
っていたため、ドライブ回路の切換制御に使える時間が
短くなって、サージが発生するまでに切換わりが終わら
ないおそれがあるという問題点があった。また、第２の
従来技術にあっては、ゲート電圧そのものを検出してド
ライブ回路を切換える構成となっていたため、閾値電圧
のばらつきを考慮して切換え電圧を設定すると切換えタ
イミングが早くなり、ターンオフ時間が長くなるという
問題点があった。
【０００９】本発明は、このような従来の問題点に着目
してなされたもので、サージ電圧の発生前にドライブ回
路を確実に切換えることができるとともに、パワーＭＯ
Ｓの閾値電圧のばらつきに影響されずにターンオフ時間
を短くすることができるパワーＭＯＳ駆動回路を提供す
ることを目的とする。
してなされたもので、サージ電圧の発生前にドライブ回
路を確実に切換えることができるとともに、パワーＭＯ
Ｓの閾値電圧のばらつきに影響されずにターンオフ時間
を短くすることができるパワーＭＯＳ駆動回路を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、パワーＭＯＳのゲートを駆
動するドライブ回路を備えたパワーＭＯＳ駆動回路であ
って、前記パワーＭＯＳのゲート電圧の変化率を検出す
る電圧変化率検出手段と、この電圧変化率検出手段の検
出結果に基づいて前記ドライブ回路による前記パワーＭ
ＯＳのゲート駆動力を所定量低減させるように切換える
切換手段とを有することを要旨とする。
に、請求項１記載の発明は、パワーＭＯＳのゲートを駆
動するドライブ回路を備えたパワーＭＯＳ駆動回路であ
って、前記パワーＭＯＳのゲート電圧の変化率を検出す
る電圧変化率検出手段と、この電圧変化率検出手段の検
出結果に基づいて前記ドライブ回路による前記パワーＭ
ＯＳのゲート駆動力を所定量低減させるように切換える
切換手段とを有することを要旨とする。
【００１１】この構成により、パワーＭＯＳのターンオ
フ時に、ゲートに蓄積された電荷が引き抜かれて一旦ゲ
ート電位が下がるが、その後、ミラー容量による電荷が
引き抜かれるので電位が変化しない期間が存在する。こ
の電位の変化しない期間が電圧変化率検出手段で検出さ
れ、この検出結果を基にゲート電圧が緩やかに下げられ
てゲート駆動力が所定量低減される。これにより、ター
ンオフ時のサージ電圧の発生が抑えられる。
フ時に、ゲートに蓄積された電荷が引き抜かれて一旦ゲ
ート電位が下がるが、その後、ミラー容量による電荷が
引き抜かれるので電位が変化しない期間が存在する。こ
の電位の変化しない期間が電圧変化率検出手段で検出さ
れ、この検出結果を基にゲート電圧が緩やかに下げられ
てゲート駆動力が所定量低減される。これにより、ター
ンオフ時のサージ電圧の発生が抑えられる。
【００１２】請求項２記載の発明は、上記請求項１記載
のパワーＭＯＳ駆動回路において、前記電圧変化率検出
手段の検出結果後、一定時間遅延させて前記切換手段の
切換動作を行わせる遅延回路を有することを要旨とす
る。この構成により、パワーＭＯＳのターンオフ時に、
ゲート駆動力を所定量低減するタイミングをゲート電圧
の変化率の検出タイミングとすることで、サージ電圧の
発生前に、比較的、時間的余裕をもってゲート駆動力を
所定量低減する切換えを行うことができる。この比較
的、余裕のある時間の中で一定の遅延時間をとること
で、ターンオフ時間が最適化されて、一層短くなる。
のパワーＭＯＳ駆動回路において、前記電圧変化率検出
手段の検出結果後、一定時間遅延させて前記切換手段の
切換動作を行わせる遅延回路を有することを要旨とす
る。この構成により、パワーＭＯＳのターンオフ時に、
ゲート駆動力を所定量低減するタイミングをゲート電圧
の変化率の検出タイミングとすることで、サージ電圧の
発生前に、比較的、時間的余裕をもってゲート駆動力を
所定量低減する切換えを行うことができる。この比較
的、余裕のある時間の中で一定の遅延時間をとること
で、ターンオフ時間が最適化されて、一層短くなる。
【００１３】
【発明の効果】請求項１記載の発明によれば、パワーＭ
ＯＳのゲート電圧の変化率を検出する電圧変化率検出手
段と、この電圧変化率検出手段の検出結果に基づいてド
ライブ回路による前記パワーＭＯＳのゲート駆動力を所
定量低減させるように切換える切換手段とを具備させた
ため、パワーＭＯＳのターンオフ時に、ゲート駆動力を
所定量低減するタイミングをゲート電圧の変化率の検出
タイミングとすることで、サージ電圧の発生前に確実に
切換えることができ、またパワーＭＯＳの閾値電圧のば
らつきに影響されずにターンオフ時間を短くすることが
できる。
ＯＳのゲート電圧の変化率を検出する電圧変化率検出手
段と、この電圧変化率検出手段の検出結果に基づいてド
ライブ回路による前記パワーＭＯＳのゲート駆動力を所
定量低減させるように切換える切換手段とを具備させた
ため、パワーＭＯＳのターンオフ時に、ゲート駆動力を
所定量低減するタイミングをゲート電圧の変化率の検出
タイミングとすることで、サージ電圧の発生前に確実に
切換えることができ、またパワーＭＯＳの閾値電圧のば
らつきに影響されずにターンオフ時間を短くすることが
できる。
【００１４】請求項２記載の発明によれば、前記電圧変
化率検出手段の検出結果後、一定時間遅延させて前記切
換手段の切換動作を行わせる遅延回路を具備させたた
め、ターンオフ時間を最適化して、一層短くすることが
できる。
化率検出手段の検出結果後、一定時間遅延させて前記切
換手段の切換動作を行わせる遅延回路を具備させたた
め、ターンオフ時間を最適化して、一層短くすることが
できる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００１６】図１乃至図４は、本発明の第１の実施の形
態を示す図である。まず、図１を用いて本実施の形態の
構成を説明する。なお、図１及び後述する第２の実施の
形態を示す図５において前記図１１における回路及び素
子等と同一ないし均等のものは、前記と同一符号を以っ
て示し、重複した説明を省略する。本実施の形態では、
ターンオフ時にパワーＭＯＳ５のゲート電圧Ｖg の変化
率を電圧変化率検出手段としてのターンオフ時ｄｖ／ｄ
ｔ検出回路６で検出し、この検出結果に基づいて切換手
段としてのターンオフ時ゲート駆動力切換回路１の切換
え動作をさせるようになっている。なお、図１における
ターンオフ時ゲート駆動力切換回路１等の各回路の内部
構成例及びその動作は後述する。
態を示す図である。まず、図１を用いて本実施の形態の
構成を説明する。なお、図１及び後述する第２の実施の
形態を示す図５において前記図１１における回路及び素
子等と同一ないし均等のものは、前記と同一符号を以っ
て示し、重複した説明を省略する。本実施の形態では、
ターンオフ時にパワーＭＯＳ５のゲート電圧Ｖg の変化
率を電圧変化率検出手段としてのターンオフ時ｄｖ／ｄ
ｔ検出回路６で検出し、この検出結果に基づいて切換手
段としてのターンオフ時ゲート駆動力切換回路１の切換
え動作をさせるようになっている。なお、図１における
ターンオフ時ゲート駆動力切換回路１等の各回路の内部
構成例及びその動作は後述する。
【００１７】次に、図２を用いて、上述のように構成さ
れたパワーＭＯＳ駆動回路の特にターンオフ時の動作を
説明する。オフ駆動信号２（図２（ａ））により、まず
主ドライブ回路３が動作し、パワーＭＯＳ５はターンオ
フ動作を開始する。このターンオフ動作開始により、パ
ワーＭＯＳ５のゲートに蓄積されていた電荷が抵抗Ｒ1
を介して引き抜かれ、パワーＭＯＳ５のゲート電圧Ｖg
の電位が次第に低下する。この後、ゲート電圧Ｖg はパ
ワーＭＯＳ５のミラー容量による電荷を引き抜くため、
電位が変化しない期間ｔに入る（図２（ｂ））。この変
化しない期間ｔがターンオフ時ｄｖ／ｄｔ検出回路６に
よって検出され、ターンオフ時ｄｖ／ｄｔ検出回路６
は、その検出信号として「Ｈ」レベル信号を出力する
（図２（ｃ））。この「Ｈ」レベル検出信号によりター
ンオフ時ゲート駆動力切換回路１が動作し、オフ駆動信
号２をｂ端子からａ端子に切換える。この切換動作によ
り主ドライブ回路３の動作が停止し、ターンオフ時副ド
ライブ回路４が動作する（図２（ｄ），（ｅ））。この
とき、パワーＭＯＳ５のゲートに残った電荷は、抵抗Ｒ
2 を介して引き抜かれる。抵抗Ｒ2 は抵抗Ｒ1 よりも抵
抗値が大きいため、パワーＭＯＳ５のゲート電圧Ｖg の
電位は緩やかに下り、パワーＭＯＳ５は緩やかにオフす
る。これによりターンオフ時のサージ電圧の発生が抑え
られる。
れたパワーＭＯＳ駆動回路の特にターンオフ時の動作を
説明する。オフ駆動信号２（図２（ａ））により、まず
主ドライブ回路３が動作し、パワーＭＯＳ５はターンオ
フ動作を開始する。このターンオフ動作開始により、パ
ワーＭＯＳ５のゲートに蓄積されていた電荷が抵抗Ｒ1
を介して引き抜かれ、パワーＭＯＳ５のゲート電圧Ｖg
の電位が次第に低下する。この後、ゲート電圧Ｖg はパ
ワーＭＯＳ５のミラー容量による電荷を引き抜くため、
電位が変化しない期間ｔに入る（図２（ｂ））。この変
化しない期間ｔがターンオフ時ｄｖ／ｄｔ検出回路６に
よって検出され、ターンオフ時ｄｖ／ｄｔ検出回路６
は、その検出信号として「Ｈ」レベル信号を出力する
（図２（ｃ））。この「Ｈ」レベル検出信号によりター
ンオフ時ゲート駆動力切換回路１が動作し、オフ駆動信
号２をｂ端子からａ端子に切換える。この切換動作によ
り主ドライブ回路３の動作が停止し、ターンオフ時副ド
ライブ回路４が動作する（図２（ｄ），（ｅ））。この
とき、パワーＭＯＳ５のゲートに残った電荷は、抵抗Ｒ
2 を介して引き抜かれる。抵抗Ｒ2 は抵抗Ｒ1 よりも抵
抗値が大きいため、パワーＭＯＳ５のゲート電圧Ｖg の
電位は緩やかに下り、パワーＭＯＳ５は緩やかにオフす
る。これによりターンオフ時のサージ電圧の発生が抑え
られる。
【００１８】次いで、図３、図４を用いて、ターンオフ
時ゲート駆動力切換回路１、主ドライブ回路３、ターン
オフ時副ドライブ回路４及びターンオフ時ｄｖ／ｄｔ検
出回路６の各内部構成例とその動作を説明する。図３に
おいて、ターンオフ時ゲート駆動力切換回路１はインバ
ータ（以下、インバータと言うときも符号１を用いる）
で構成され、主ドライブ回路３はスリーステートＩＣ
（以下、スリーステートＩＣと言うときも符号３を用い
る）で構成され、ターンオフ時副ドライブ回路４はｎＭ
ＯＳ（以下、ｎＭＯＳと言うときも符号４を用いる）で
構成されている。
時ゲート駆動力切換回路１、主ドライブ回路３、ターン
オフ時副ドライブ回路４及びターンオフ時ｄｖ／ｄｔ検
出回路６の各内部構成例とその動作を説明する。図３に
おいて、ターンオフ時ゲート駆動力切換回路１はインバ
ータ（以下、インバータと言うときも符号１を用いる）
で構成され、主ドライブ回路３はスリーステートＩＣ
（以下、スリーステートＩＣと言うときも符号３を用い
る）で構成され、ターンオフ時副ドライブ回路４はｎＭ
ＯＳ（以下、ｎＭＯＳと言うときも符号４を用いる）で
構成されている。
【００１９】オン駆動信号２のとき、スリーステートＩ
Ｃ３の入・出力間はオン状態であり、パワーＭＯＳ５の
ゲートには「Ｈ」レベルゲート電圧Ｖg が与えられる。
ターンオフ時にターンオフ時ｄｖ／ｄｔ検出回路６から
「Ｈ」レベル信号が出力されると、インバータ１の出力
は「Ｌ」レベルとなり、この「Ｌ」レベル信号がスリー
ステートＩＣ３のコントロール端子に入力し、スリース
テートＩＣ３の入・出力間はオフに転じ、一方ｎＭＯＳ
４はオンとなる。即ち、前述のように主ドライブ回路の
動作が停止し、ターンオフ時副ドライブ回路が動作す
る。また、ターンオフ時ｄｖ／ｄｔ検出回路６は、微分
回路８、バッファ９、ＡＮＤゲート１０、立上がりエッ
ジトリガ式Ｔ−フリップ・フロップ１１及びインバータ
１２で構成されている。図４の（ｂ），（ｃ），（ｄ）
は、ターンオフ時ｄｖ／ｄｔ検出回路６内の各ノードに
表れる電圧信号を示している。パワーＭＯＳ５のターン
オフ時に立上がりエッジトリガ式Ｔ−フリップ・フロッ
プ１１がＡＮＤゲート１０出力（図４（ｄ））の各立上
がりでトリガされてターンオフ時ｄｖ／ｄｔ検出回路６
からは、前述のように「Ｈ」レベル信号が出力される
（図４（ｅ））。
Ｃ３の入・出力間はオン状態であり、パワーＭＯＳ５の
ゲートには「Ｈ」レベルゲート電圧Ｖg が与えられる。
ターンオフ時にターンオフ時ｄｖ／ｄｔ検出回路６から
「Ｈ」レベル信号が出力されると、インバータ１の出力
は「Ｌ」レベルとなり、この「Ｌ」レベル信号がスリー
ステートＩＣ３のコントロール端子に入力し、スリース
テートＩＣ３の入・出力間はオフに転じ、一方ｎＭＯＳ
４はオンとなる。即ち、前述のように主ドライブ回路の
動作が停止し、ターンオフ時副ドライブ回路が動作す
る。また、ターンオフ時ｄｖ／ｄｔ検出回路６は、微分
回路８、バッファ９、ＡＮＤゲート１０、立上がりエッ
ジトリガ式Ｔ−フリップ・フロップ１１及びインバータ
１２で構成されている。図４の（ｂ），（ｃ），（ｄ）
は、ターンオフ時ｄｖ／ｄｔ検出回路６内の各ノードに
表れる電圧信号を示している。パワーＭＯＳ５のターン
オフ時に立上がりエッジトリガ式Ｔ−フリップ・フロッ
プ１１がＡＮＤゲート１０出力（図４（ｄ））の各立上
がりでトリガされてターンオフ時ｄｖ／ｄｔ検出回路６
からは、前述のように「Ｈ」レベル信号が出力される
（図４（ｅ））。
【００２０】図５乃至図８には、本発明の第２の実施の
形態を示す。本実施の形態では、ターンオフ時ｄｖ／ｄ
ｔ検出回路６の次段に立上がりディレイ回路７が接続さ
れている。立上がりディレイ回路７は、ターンオフ時ｄ
ｖ／ｄｔ検出回路６の出力を一定時間遅延させてターン
オフ時ゲート駆動力切換回路１に入力させる。なお、立
上がりディレイ回路７の内部構成例及びその動作は後述
する。
形態を示す。本実施の形態では、ターンオフ時ｄｖ／ｄ
ｔ検出回路６の次段に立上がりディレイ回路７が接続さ
れている。立上がりディレイ回路７は、ターンオフ時ｄ
ｖ／ｄｔ検出回路６の出力を一定時間遅延させてターン
オフ時ゲート駆動力切換回路１に入力させる。なお、立
上がりディレイ回路７の内部構成例及びその動作は後述
する。
【００２１】次に、図６を用いて、上述のように構成さ
れたパワーＭＯＳ駆動回路の特にターンオフ時の動作を
説明する。オフ駆動信号２（図６（ａ））により、まず
主ドライブ回路３が動作し、パワーＭＯＳ５はターンオ
フ動作を開始する。このターンオフ動作開始により、パ
ワーＭＯＳ５のゲートに蓄積されていた電荷が抵抗Ｒ1
を介して引き抜かれ、パワーＭＯＳ５のゲート電圧Ｖg
の電位が次第に低下する。この後、ゲート電圧Ｖg はパ
ワーＭＯＳ５のミラー容量による電荷を引き抜くため、
電位が変化しない期間ｔに入る（図６（ｂ））。この変
化しない期間ｔがターンオフ時ｄｖ／ｄｔ検出回路６に
よって検出され、ターンオフ時ｄｖ／ｄｔ検出回路６
は、その検出信号として「Ｈ」レベル信号を出力する
（図６（ｃ））。この「Ｈ」レベル検出信号は立上がり
ディレイ回路７に入力され、立上がりディレイ回路７か
らは、その「Ｈ」レベル検出信号の立上がりから一定時
間遅延した信号が出力される（図６（ｄ））。ここで上
記第１の実施の形態では、ミラー容量による電荷をター
ンオフ時副ドライブ回路４のみで引き抜いていた。しか
し、本実施の形態では、立上がりディレイ回路７を用い
ることにより、ミラー容量による電荷の一部を主ドライ
ブ回路３で引き抜き、立上がりディレイ回路７のタイマ
ーによりターンオフ時副ドライブ回路４に切換わるタイ
ミングを制御している。ミラー容量による電荷を主ドラ
イブ回路３で引き抜くことにより、ターンオフ時間の増
加をより少なくすることができる。立上がりディレイ回
路７は、ターンオフ時ｄｖ／ｄｔ検出回路６の出力によ
り動き出すタイマーと、パワーＭＯＳ５のミラー容量に
よる電荷に応じて、パワーＭＯＳ５がオフする所定時間
前に切れるように調整したタイマー時間とから構成され
ている。このような立上がりディレイ回路７の出力によ
りターンオフ時ゲート駆動力切換回路１が動作し、オフ
駆動信号２がｂ端子からａ端子に切換わる。この切換動
作により主ドライブ回路３の動作が停止し、ターンオフ
時副ドライブ回路４が動作する（図６（ｅ），
（ｆ））。このとき、パワーＭＯＳ５のゲートに残った
電荷は、抵抗Ｒ2 を介して引き抜かれる。抵抗Ｒ2 は、
抵抗Ｒ1 よりも抵抗値が大きいため、パワーＭＯＳ５の
ゲート電圧Ｖg の電位は緩やかに下り、パワーＭＯＳ５
は緩やかにオフする。これによりターンオフ時のサージ
電圧の発生が抑えられる。
れたパワーＭＯＳ駆動回路の特にターンオフ時の動作を
説明する。オフ駆動信号２（図６（ａ））により、まず
主ドライブ回路３が動作し、パワーＭＯＳ５はターンオ
フ動作を開始する。このターンオフ動作開始により、パ
ワーＭＯＳ５のゲートに蓄積されていた電荷が抵抗Ｒ1
を介して引き抜かれ、パワーＭＯＳ５のゲート電圧Ｖg
の電位が次第に低下する。この後、ゲート電圧Ｖg はパ
ワーＭＯＳ５のミラー容量による電荷を引き抜くため、
電位が変化しない期間ｔに入る（図６（ｂ））。この変
化しない期間ｔがターンオフ時ｄｖ／ｄｔ検出回路６に
よって検出され、ターンオフ時ｄｖ／ｄｔ検出回路６
は、その検出信号として「Ｈ」レベル信号を出力する
（図６（ｃ））。この「Ｈ」レベル検出信号は立上がり
ディレイ回路７に入力され、立上がりディレイ回路７か
らは、その「Ｈ」レベル検出信号の立上がりから一定時
間遅延した信号が出力される（図６（ｄ））。ここで上
記第１の実施の形態では、ミラー容量による電荷をター
ンオフ時副ドライブ回路４のみで引き抜いていた。しか
し、本実施の形態では、立上がりディレイ回路７を用い
ることにより、ミラー容量による電荷の一部を主ドライ
ブ回路３で引き抜き、立上がりディレイ回路７のタイマ
ーによりターンオフ時副ドライブ回路４に切換わるタイ
ミングを制御している。ミラー容量による電荷を主ドラ
イブ回路３で引き抜くことにより、ターンオフ時間の増
加をより少なくすることができる。立上がりディレイ回
路７は、ターンオフ時ｄｖ／ｄｔ検出回路６の出力によ
り動き出すタイマーと、パワーＭＯＳ５のミラー容量に
よる電荷に応じて、パワーＭＯＳ５がオフする所定時間
前に切れるように調整したタイマー時間とから構成され
ている。このような立上がりディレイ回路７の出力によ
りターンオフ時ゲート駆動力切換回路１が動作し、オフ
駆動信号２がｂ端子からａ端子に切換わる。この切換動
作により主ドライブ回路３の動作が停止し、ターンオフ
時副ドライブ回路４が動作する（図６（ｅ），
（ｆ））。このとき、パワーＭＯＳ５のゲートに残った
電荷は、抵抗Ｒ2 を介して引き抜かれる。抵抗Ｒ2 は、
抵抗Ｒ1 よりも抵抗値が大きいため、パワーＭＯＳ５の
ゲート電圧Ｖg の電位は緩やかに下り、パワーＭＯＳ５
は緩やかにオフする。これによりターンオフ時のサージ
電圧の発生が抑えられる。
【００２２】次いで、図７、図８を用いて、立上がりデ
ィレイ回路７の内部構成例とその動作を説明する。図７
において、立上がりディレイ回路７は、ＡＮＤゲート１
３、バッファ１４及び積分回路１５で構成されている。
図８（ｂ）はノード４、即ち積分回路１５の出力を示し
ている。この積分回路１５の出力とターンオフ時ｄｖ／
ｄｔ検出回路６の出力とのＡＮＤをとることにより、立
上がりディレイ回路７からは、ターンオフ時ｄｖ／ｄｔ
検出回路６の「Ｈ」レベル検出信号の立上がりから一定
時間遅延した信号が出力される（図８（ｃ））。
ィレイ回路７の内部構成例とその動作を説明する。図７
において、立上がりディレイ回路７は、ＡＮＤゲート１
３、バッファ１４及び積分回路１５で構成されている。
図８（ｂ）はノード４、即ち積分回路１５の出力を示し
ている。この積分回路１５の出力とターンオフ時ｄｖ／
ｄｔ検出回路６の出力とのＡＮＤをとることにより、立
上がりディレイ回路７からは、ターンオフ時ｄｖ／ｄｔ
検出回路６の「Ｈ」レベル検出信号の立上がりから一定
時間遅延した信号が出力される（図８（ｃ））。
【００２３】上述したように、本実施の形態によれば、
ゲート電圧Ｖg の電位が変化しない期間を検出する方式
のため、ゲート駆動力の切換えタイミングはパワーＭＯ
Ｓ５の閾値電圧のばらつきに依存しない。またターンオ
フ時ｄｖ／ｄｔ検出回路６によるトリガタイミングの検
出からターンオフ時ゲート駆動力切換回路１の切換え動
作によりドライブ回路を切換えるまでのフィードバック
制御に使える時間を、サージ発生のタイミングに対し余
裕をもって確保することができる。この時間が短いとフ
ィードバック制御動作が間にあわず、サージ発生までに
フィードバック制御ができないおそれが生じる。これを
数値例により、さらに説明すると、トリガタイミングの
検出時からサージピーク発生タイミングまでの時間差
は、前記第１の従来技術では２００ｎｓｅｃ程度であっ
たに対し、本実施の形態では８００ｎｓｅｃ程度あるの
で、十分に時間的余裕をもってサージ発生を抑えること
ができる。そして、さらに立上がりディレイ回路７でデ
ィレイ時間を設けることにより、この余裕のある時間の
中でゲート駆動力を弱める期間の増加を極力防ぐことが
できる。これにより、ターンオフ時間が最適化された時
間で短くなり、スイッチング時間が短くなる。
ゲート電圧Ｖg の電位が変化しない期間を検出する方式
のため、ゲート駆動力の切換えタイミングはパワーＭＯ
Ｓ５の閾値電圧のばらつきに依存しない。またターンオ
フ時ｄｖ／ｄｔ検出回路６によるトリガタイミングの検
出からターンオフ時ゲート駆動力切換回路１の切換え動
作によりドライブ回路を切換えるまでのフィードバック
制御に使える時間を、サージ発生のタイミングに対し余
裕をもって確保することができる。この時間が短いとフ
ィードバック制御動作が間にあわず、サージ発生までに
フィードバック制御ができないおそれが生じる。これを
数値例により、さらに説明すると、トリガタイミングの
検出時からサージピーク発生タイミングまでの時間差
は、前記第１の従来技術では２００ｎｓｅｃ程度であっ
たに対し、本実施の形態では８００ｎｓｅｃ程度あるの
で、十分に時間的余裕をもってサージ発生を抑えること
ができる。そして、さらに立上がりディレイ回路７でデ
ィレイ時間を設けることにより、この余裕のある時間の
中でゲート駆動力を弱める期間の増加を極力防ぐことが
できる。これにより、ターンオフ時間が最適化された時
間で短くなり、スイッチング時間が短くなる。
【図１】本発明の第１の実施の形態であるパワーＭＯＳ
駆動回路のブロック図である。
駆動回路のブロック図である。
【図２】上記第１の実施の形態の動作を説明するための
各信号等の波形図である。
各信号等の波形図である。
【図３】図１における各回路の内部構成例を示す回路図
である。
である。
【図４】図３の内部構成回路の動作を説明するための波
形図である。
形図である。
【図５】本発明の第２の実施の形態のブロック図であ
る。
る。
【図６】上記第２の実施の形態の動作を説明するための
各信号等の波形図である。
各信号等の波形図である。
【図７】図５における立上がりディレイ回路の内部構成
例を示す回路図である。
例を示す回路図である。
【図８】上記ディレイ回路の動作を説明するための波形
図である。
図である。
【図９】パワーＭＯＳ駆動回路の第１の従来技術を示す
回路図である。
回路図である。
【図１０】上記第１の従来技術の動作を説明するための
波形図である。
波形図である。
【図１１】第２の従来技術を示すブロック図である。
【図１２】上記第２の従来技術の動作を説明するための
波形図である。
波形図である。
１ ターンオフ時ゲート駆動力切換回路（切換手段） ３ 主ドライブ回路 ４ ターンオフ時副ドライブ回路 ５ パワーＭＯＳ ６ ターンオフ時ｄｖ／ｄｔ検出回路（電圧変化率検出
手段） ７ 立上がりディレイ回路（遅延回路）
手段） ７ 立上がりディレイ回路（遅延回路）
Claims (2)
- 【請求項１】 パワーＭＯＳのゲートを駆動するドライ
ブ回路を備えたパワーＭＯＳ駆動回路であって、前記パ
ワーＭＯＳのゲート電圧の変化率を検出する電圧変化率
検出手段と、この電圧変化率検出手段の検出結果に基づ
いて前記ドライブ回路による前記パワーＭＯＳのゲート
駆動力を所定量低減させるように切換える切換手段とを
有することを特徴とするパワーＭＯＳ駆動回路。 - 【請求項２】 前記電圧変化率検出手段の検出結果後、
一定時間遅延させて前記切換手段の切換動作を行わせる
遅延回路を有することを特徴とする請求項１記載のパワ
ーＭＯＳ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11215483A JP2001045742A (ja) | 1999-07-29 | 1999-07-29 | パワーｍｏｓ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11215483A JP2001045742A (ja) | 1999-07-29 | 1999-07-29 | パワーｍｏｓ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001045742A true JP2001045742A (ja) | 2001-02-16 |
Family
ID=16673142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11215483A Pending JP2001045742A (ja) | 1999-07-29 | 1999-07-29 | パワーｍｏｓ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001045742A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005218068A (ja) * | 2004-02-02 | 2005-08-11 | Nippon Precision Circuits Inc | 半導体スイッチング回路 |
| JP2005534271A (ja) * | 2002-07-25 | 2005-11-10 | インターナショナル レクティフィアー コーポレイション | 単位時間当たりの電圧変化率“ｄｖ／ｄｔ”制御機能とＥＭＩ／スイッチング損失の低減機能を備えた汎用閉ループ制御システム |
| JP2006324963A (ja) * | 2005-05-19 | 2006-11-30 | Toyota Motor Corp | 電圧駆動型スイッチング素子の駆動装置 |
| JP2007166655A (ja) * | 2007-02-05 | 2007-06-28 | Hitachi Ltd | 電力用半導体素子の駆動装置 |
| JP2010226845A (ja) * | 2009-03-23 | 2010-10-07 | Canon Inc | コンバータ、スイッチング電源及び画像形成装置 |
| JP2012075176A (ja) * | 2003-12-19 | 2012-04-12 | Power Integrations Inc | マルチステートドライブ回路による半導体スイッチのスイッチング方法および回路 |
| US10749519B2 (en) | 2017-04-26 | 2020-08-18 | Mitushibhi Electric Corporation | Semiconductor device driving method and driving apparatus and power conversion apparatus |
| JP2020205688A (ja) * | 2019-06-17 | 2020-12-24 | 日産自動車株式会社 | スイッチング装置 |
| CN112953174A (zh) * | 2021-02-08 | 2021-06-11 | 北京交通大学 | 基于dv/dt检测的抑制SiC MOSFET串扰的钳位有源驱动电路 |
-
1999
- 1999-07-29 JP JP11215483A patent/JP2001045742A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005534271A (ja) * | 2002-07-25 | 2005-11-10 | インターナショナル レクティフィアー コーポレイション | 単位時間当たりの電圧変化率“ｄｖ／ｄｔ”制御機能とＥＭＩ／スイッチング損失の低減機能を備えた汎用閉ループ制御システム |
| US7405528B2 (en) | 2002-07-25 | 2008-07-29 | International Rectifier Corporation | Global closed loop control system with DV/DT control and EMI/switching loss reduction |
| JP2012075176A (ja) * | 2003-12-19 | 2012-04-12 | Power Integrations Inc | マルチステートドライブ回路による半導体スイッチのスイッチング方法および回路 |
| JP2005218068A (ja) * | 2004-02-02 | 2005-08-11 | Nippon Precision Circuits Inc | 半導体スイッチング回路 |
| JP4595670B2 (ja) * | 2005-05-19 | 2010-12-08 | トヨタ自動車株式会社 | 電圧駆動型スイッチング素子の駆動装置 |
| JP2006324963A (ja) * | 2005-05-19 | 2006-11-30 | Toyota Motor Corp | 電圧駆動型スイッチング素子の駆動装置 |
| JP2007166655A (ja) * | 2007-02-05 | 2007-06-28 | Hitachi Ltd | 電力用半導体素子の駆動装置 |
| JP2010226845A (ja) * | 2009-03-23 | 2010-10-07 | Canon Inc | コンバータ、スイッチング電源及び画像形成装置 |
| US10749519B2 (en) | 2017-04-26 | 2020-08-18 | Mitushibhi Electric Corporation | Semiconductor device driving method and driving apparatus and power conversion apparatus |
| JP2020205688A (ja) * | 2019-06-17 | 2020-12-24 | 日産自動車株式会社 | スイッチング装置 |
| JP7236335B2 (ja) | 2019-06-17 | 2023-03-09 | 日産自動車株式会社 | スイッチング装置 |
| CN112953174A (zh) * | 2021-02-08 | 2021-06-11 | 北京交通大学 | 基于dv/dt检测的抑制SiC MOSFET串扰的钳位有源驱动电路 |
| CN112953174B (zh) * | 2021-02-08 | 2022-11-25 | 北京交通大学 | 基于dv/dt检测的抑制SiC MOSFET串扰的钳位有源驱动电路 |
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