JP2005201821A - 半導体集積回路のテスト方法および半導体集積回路 - Google Patents
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Abstract
【解決手段】 マルチサイクルテストステップと、シングルサイクルテストステップとを設けて、マルチサイクルテストステップ時には、データの出し側のFF1に対してクロックイネーブル信号を用いて、データをホールドしてマルチサイクルパスのテストを行い、シングルサイクルテストステップ時に、マルチサイクルパスに関してはデータをキャプチャさせない構成をとってテストを行う。
【選択図】 図1
Description
マルチサイクルテストステップ中の時刻tm0では、信号se1,se2がHighで信号ce1がHighであるため、第1の記憶素子11はシフトステップ、第2の記憶素子21はシフトステップ、第3の記憶素子31はシフトステップとなり、スキャン入力からの値がスキャン入力データとしてシフトされる。
シングルサイクルテストステップ中の時刻ts0では、信号se1,se2がHighで、信号ce1がHighであるため、第1の記憶素子11はシフトステップ、第2の記憶素子21はシフトステップ、第3の記憶素子31はシフトステップとなり、スキャン入力からの値がスキャン入力データとしてシフトされる。
21 スキャン可能な第2の記憶素子
31 スキャン可能な第3の記憶素子
40 論理回路
50 OR回路
60 インバータ
100 BISTコントローラ
101 テストアクセスポート(TAP)
102 制御部
103 スキャンイネーブル生成部
104 クロックイネーブル生成部
105 ランダムパターン発生器(PRPG)
106 圧縮器(MISR)
107 マルチサイクルテストイネーブル生成部
Claims (11)
- マルチサイクルパスを含む半導体集積回路のテスト方法であって、
前記半導体集積回路は、
クロック信号のエッジで動作し、データ入力とデータ出力を持つスキャン可能な第1の記憶素子と、
前記第1の記憶素子のデータ出力から、システムクロックレートの1サイクルより長いマルチサイクルで動作する論理回路中のパスを通ったデータをデータ入力として受け取り、前記クロック信号のエッジで動作し、データ出力からデータを出力する少なくとも1個以上のスキャン可能な第2の記憶素子と、
前記第1の記憶素子の出力から、前記システムクロックレートの1サイクルで動作する論理回路中のシングルサイクルパスを通ったデータをデータ入力として受け取り、前記クロック信号のエッジで動作し、データ出力からデータを出力する少なくとも1個以上のスキャン可能な第3の記憶素子とを備え、
前記テスト方法は、
マルチサイクルテストステップと、
シングルサイクルテストステップとを備え、
前記マルチサイクルテストステップは、
前記第1,2,3の記憶素子のデータ入力と、他の前記スキャン可能な記憶素子のデータ出力を接続してスキャンチェーンを構成し、前記スキャンチェーン中の全ての前記スキャン可能な記憶素子に対して、テストクロックレートで検査パターンをシリアルにシフト入力するスキャンステップと、
前記第1の記憶素子に対して、前記第1の記憶素子のデータ出力から、前記第2の記憶素子のデータ入力までのマルチサイクル数と同一またはそれ以上のサイクル数の間、キャプチャ動作の前または前記スキャンステップ中にデータをホールドするマルチサイクルホールドステップと、
前記第1,2,3の記憶素子のデータ入力を、前記論理回路に接続し、前記論理回路に対する前記検査パターンの応答を、前記記憶素子のデータ入力から取り込むマルチサイクルキャプチャステップと、
前記第1,2,3の記憶素子のデータ入力と、他の前記スキャン可能な記憶素子のデータ出力を接続してスキャンチェーンを構成し、前記記憶素子からデータをシフトアウトするシフトアウトステップとを備え、
前記シングルサイクルテストステップは、
前記スキャンステップと、
前記第1,2,3の記憶素子のデータ入力を、前記論理回路に接続し、前記第2の記憶素子については、データをホールドし、前記第2の記憶素子を除く記憶素子については、前記論理回路に対する前記検査パターンの応答を、前記記憶素子のデータ入力から取り込むシングルサイクルキャプチャステップと、
前記シフトアウトステップとを備える、
ことを特徴とする半導体集積回路のテスト方法。 - マルチサイクルパスを含む半導体集積回路のテスト方法であって、
前記半導体集積回路は、
クロック信号のエッジで動作し、データ入力とデータ出力を持つスキャン可能な第1の記憶素子と、
前記第1の記憶素子のデータ出力から、システムクロックレートの1サイクルより長いマルチサイクルで動作する論理回路中のパスを通ったデータをデータ入力として受け取り、前記第1の記憶素子と同一のクロックのエッジで動作し、データ出力からデータを出力する少なくとも1個以上のスキャン可能な第2の記憶素子と、
前記第1の記憶素子の出力から、前記システムクロックレートの1サイクルで動作する論理回路中のシングルサイクルパスを通ったデータをデータ入力として受け取り、前記第1の記憶素子と同一のクロックのエッジで動作し、データ出力からデータを出力する少なくとも1個以上のスキャン可能な第3の記憶素子とを備え、
前記テスト方法は、
マルチサイクルテストステップと、
シングルサイクルテストステップとを備え、
前記マルチサイクルテストステップは、
前記第1,2,3の記憶素子のデータ入力と、他の前記記憶素子のデータ出力を接続してスキャンチェーンを構成し、前記スキャンチェーン中の全ての前記記憶素子に対して、テストクロックレートで検査パターンをシリアルにシフト入力するスキャンステップと、
前記第1の記憶素子に対して、前記第1の記憶素子のデータ出力から、前記第2の記憶素子のデータ入力までのマルチサイクル数と同一またはそれ以上のサイクル数の間、キャプチャ動作の前または前記スキャンステップ中にデータをホールドするマルチサイクルホールドステップと、
前記第1,2,3の記憶素子のデータ入力を、前記論理回路に接続し、前記論理回路に対する前記検査パターンの応答を、前記記憶素子のデータ入力から取り込むマルチサイクルキャプチャステップと、
前記第1,2,3の記憶素子のデータ入力と、他の前記記憶素子のデータ出力を接続してスキャンチェーンを構成し、前記記憶素子からデータをシフトアウトするシフトアウトステップとを備え、
前記シングルサイクルテストステップは、
前記スキャンステップと、
前記第1,2,3の記憶素子のデータ入力を、前記論理回路に接続し、前記第2の記憶素子については、あらかじめ決められた固定値を前記記憶素子のデータ入力から取り込み、前記第2の記憶素子を除く前記記憶素子については、前記論理回路に対する前記検査パターンの応答を、データ入力から取り込むシングルサイクルキャプチャステップと、
前記シフトアウトステップとを備える、
ことを特徴とする半導体集積回路のテスト方法。 - マルチサイクルパスを含む半導体集積回路のテスト方法であって、
前記半導体集積回路は、
クロック信号のエッジで動作し、データ入力とデータ出力を持つスキャン可能な第1の記憶素子と、
前記第1の記憶素子のデータ出力から、システムクロックレートの1サイクルより長いマルチサイクルで動作する論理回路中のパスを通ったデータをデータ入力として受け取り、前記第1の記憶素子と同一のクロックのエッジで動作し、データ出力からデータを出力する少なくとも1個以上のスキャン可能な第2の記憶素子と、
前記第1の記憶素子の出力から、前記システムクロックレートの1サイクルで動作する論理回路中のシングルサイクルパスを通ったデータをデータ入力として受け取り、前記第1の記憶素子と同一のクロックのエッジで動作し、データ出力からデータを出力する少なくとも1個以上のスキャン可能な第3の記憶素子とを備え、
前記テスト方法は、
マルチサイクルテストステップと、
シングルサイクルテストステップとを備え、
前記マルチサイクルテストステップは、
前記第1,2,3の記憶素子のデータ入力と、他の前記記憶素子のデータ出力を接続してスキャンチェーンを構成し、前記スキャンチェーン中の全ての前記記憶素子に対して、テストクロックレートで検査パターンをシリアルにシフト入力するスキャンステップと、
前記第1の記憶素子に対して、前記第1の記憶素子のデータ出力から、前記第2の記憶素子のデータ入力までのマルチサイクル数と同一またはそれ以上のサイクル数の間、キャプチャ動作の前または前記スキャンステップ中にデータをホールドするマルチサイクルホールドステップと、
前記第1,2,3の記憶素子のデータ入力を、前記論理回路に接続し、前記論理回路に対する前記検査パターンの応答を、前記記憶素子のデータ入力から取り込むマルチサイクルキャプチャステップと、
前記第1,2,3の記憶素子のデータ入力と、他の前記記憶素子のデータ出力を接続してスキャンチェーンを構成し、前記記憶素子からデータをシフトアウトするシフトアウトステップとを備え、
前記シングルサイクルテストステップは、
前記スキャンステップと、
前記第2の記憶素子のデータ入力を、他の前記記憶素子のデータ出力と接続し、前記第2の記憶素子を除く前記記憶素子のデータ入力を前記論理回路に接続し、前記第2の記憶素子については、前記第2の記憶素子と同一のスキャンチェーン接続された直前の前記記憶素子のデータ出力を取り込み、前記第2の記憶素子を除く前記記憶素子については、前記論理回路に対する前記検査パターンの応答を、前記記憶素子のデータ入力から取り込むシングルサイクルキャプチャステップと、
前記シフトアウトステップとを備える、
ことを特徴とする半導体集積回路のテスト方法。 - 請求項1から請求項3のいずれか1つにおいて、
前記第1の記憶素子に対するスキャンチェーンを、他のスキャンチェーンと別に構成する、
ことを特徴とする半導体集積回路のテスト方法。 - 請求項1から請求項3のいずれか1つにおいて、
前記シフトアウトステップ中にテストパターンをシフト入力する、
ことを特徴とする半導体集積回路のテスト方法。 - 請求項1から請求項3のいずれか1つに記載のテスト方法を必要な回数だけ繰り替えす、
ことを特徴とする半導体集積回路のテスト方法。 - マルチサイクルパスを含む半導体集積回路であって、
クロック信号のエッジで動作し、データ入力とデータ出力を持つスキャン可能な第1の記憶素子と、
前記第1の記憶素子のデータ出力から、システムクロックレートの1サイクルより長いマルチサイクルで動作する論理回路中のパスを通ったデータをデータ入力として受け取り、前記第1の記憶素子と同一のクロックのエッジで動作し、データ出力からデータを出力する少なくとも1個以上のスキャン可能な第2の記憶素子と、
前記第1の記憶素子の出力から、前記システムクロックレートの1サイクルで動作する論理回路中のシングルサイクルパスを通ったデータをデータ入力として受け取り、前記第1の記憶素子と同一のクロックのエッジで動作し、データ出力からデータを出力する少なくとも1個以上のスキャン可能な第3の記憶素子とを備え、
前記半導体集積回路は、
マルチサイクルテストモードと、
シングルサイクルテストモードとを有し、
前記マルチサイクルテストモードでは、
スキャンモード,マルチサイクルホールドモード,マルチサイクルキャプチャモード,シフトアウトモードを選択的に実行し、
前記シングルサイクルテストモードでは、
前記スキャンモード,シングルサイクルキャプチャモード,前記シフトアウトモードを選択的に実行し、
前記スキャンモードでは、
前記第1,2,3の記憶素子のデータ入力と、他の前記記憶素子のデータ出力を接続してスキャンチェーンを構成し、前記スキャンチェーン中の全ての前記記憶素子に対して、テストクロックレートで検査パターンをシリアルにシフト入力し、
前記マルチサイクルホールドモードでは、
前記第1の記憶素子に対して、前記第1の記憶素子のデータ出力から、前記第2の記憶素子のデータ入力までのマルチサイクル数と同一またはそれ以上のサイクル数の間、キャプチャ動作の前または前記スキャンステップ中にデータをホールドし、
前記マルチサイクルキャプチャモードでは、
前記第1,2,3の記憶素子のデータ入力を、前記論理回路に接続し、前記論理回路に対する前記検査パターンの応答を、データ入力から取り込み、
前記シフトアウトモードでは、
前記第1,2,3の記憶素子のデータ入力と、他の前記記憶素子のデータ出力を接続してスキャンチェーンを構成し、前記記憶素子からデータをシフトアウトし、前記記憶素子に取り込んだ出力応答を解析し、
前記シングルサイクルキャプチャモードでは、
前記第1,2,3の記憶素子のデータ入力を、前記論理回路に接続し、前記第2の記憶素子については、データをホールドし、前記第2の記憶素子を除く前記記憶素子については、前記論理回路に対する前記検査パターンの応答を、データ入力から取り込む、
ことを特徴とする半導体集積回路。 - 請求項7において、
前記スキャン可能な記憶素子を前記モードのうち特定の1つのモードを構成するための前記スキャン可能な記憶素子の値をホールドするクロックイネーブル信号を生成するクロックイネーブル信号生成部と、
前記スキャン可能な記憶素子をスキャンモードにするスキャンイネーブル信号とを生成するスキャンイネーブル信号生成部と、
マルチサイクルテストモードとシングルサイクルテストモードを選択するマルチサイクルテストイネーブル信号とを生成するマルチサイクルテストイネーブル信号生成部とをさらに備える、
ことを特徴とする半導体集積回路。 - 請求項7において、
前記テストパターン生成のために擬似ランダムパターン生成器(PRPG)を用いる、
ことを特徴とする半導体集積回路。 - 請求項7において、
前記出力応答を解析するために圧縮器(MISR)を用いる、
ことを特徴とする半導体集積回路。 - 請求項7または請求項9において、
前記マルチサイクルテストモードとシングルサイクルテストモードを選択するマルチサイクルテストイネーブル信号に、前記擬似ランダムパターン生成器が生成する信号を用いる、
ことを特徴とする半導体集積回路。
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