TW200527196A - Test method for a semiconductor integrated circuit having a multi-cycle path and a semiconductor integrated circuit - Google Patents

Description

200527196 九、發明說明： 一、【發明所屬之技術領域】 、本發明係關於#由内建自我測試的半導體積體電路之測試， 尤其是關於具有多週期路徑之電路之測試。 ^一、【先如技術】 在現有的對具有多週期路徑之半導體積體電路之職，乃是 使用時鐘啟動信號來保持掃描型態正反器（以下記為“SFF”）sff 之值，並藉由擷取所保持之值來執行測試。專利文獻丨（美國專利 Ν〇·6，145，105號公報（圖3c、圖4和圖5d))中公開了具有多週 路徑之半導體積體電路及其測試方法。 ’ =為現有的具有多週期路徑之半導體積體電路之電路圖， ^波形圖。在此，使用如圖7⑻至圖7(e)所示之SFF來執 =取、保持和移位之動作。例如，目7_ SFF7〇 反器(以下，縮寫為“，，）71〇之資料輸入d之選: CK和益721之選擇器730。DFF710具有時鐘輸入 =^73G的輸纖733。選擇器73G根據時 信號si或DFF710之輸出信號713。根據時鐘啟 移位還是保持。經由使用時鐘啟動 日^率:/ϋ值保持，能使測試時SFF的動作比實際動作時之

Ittt Μ W^^SFF740^ffl 7(cW^^SFF75〇5 Ϊ月圖圖制所示之SFF·相同之動作。另外，圖7(Φ表 示之SFF，聯示未具有時鐘啟動信= 以下’參關8之電賴細9之波形圖，說咖右 夕週期路徑之半導體積體電路之動作及其測試方法有”有 圖8中，11為第一 SFF，具有從其資 路4。抵達第二_之資料輸入端d,以及 200527196 過邏輯電路40抵達第三SFF31之資料輸入端d之路徑。1〇〇為班 控制器，内部具有控制器102。此外，103為掃描啟動產生器， SFF11之端子se輸入掃描啟動信號se卜向sfF22、31 ^子二 輸入掃描啟動信號se2。104為時鐘啟動產生器，向SFF11二端= ce輸入時鐘啟動信號eel。105為隨機圖樣產生器（pR?G)， SFF11的掃描輸入端子si輸入信號sil，向SFF22的掃描輸入; si輸入信號si2。106為資料壓縮器（MISR)，將SFF11及31之於 出端q作為輸入sol及so2予以輸入。 刖 SFF11之動作如圖9波形所示，於信號cel之值執行移位與保 ，。本例中·，由於在時鐘信號呔的每週期，時鐘啟動信號⑶^、進 行Low與High變化，因此，在移位後的一個時鐘週期間資料 =二另外’由於SFF22、31並未具有時鐘啟動信號⑶，' 因此不 保持貧，。在SFF11中，時刻t0執行移位，在下一時刻t 保持狀態，進而於再下一時刻t2執行擷取。因此，在時刻扪之移 位動作為SFF11執行擷取前之最終移位動作。在SFF22、3 ， 刻to二行移位’其次之時刻tl不執行保持而繼續移位，進而 ίίΐ—, 執行操取動作。因此’在時刻狀移位為最終移 Μ ς則娜=的SFF11輸出端q之值於時刻tG受到保持， 5； 4 乂太立、通過邏輯電路40接收資料之SFF22、3卜於時刻to 、羅，期後的時刻〇執行操取動作，因此，從SFF11通過 J達接㈣資料SFF22、31 $止之路徑，於多週期之 L經由使用時鐘啟動信號ce及掃描啟動信號se，使 取減2 F^即將擷取職行保持，使得最後移位動作到擷 取動作之區間長於一個時鐘週期。 般’、㈣時鐘啟動錢使SFF11之值受到保持， 過邏輯電路40到接收資料之SFF22、31 的資料^出戚、s’ ί句於多週期時刻執行操取。因此，從SFF11 輸入端:為止輯接收資料之_;31之資料 τ即使一般動作中為非多週期（單週期） 200527196 之路徑，這些路徑均於多週期時刻擷取資料。 資料輸出端q通過邏輯電路4〇到SFF22 ^ SFF11之 止之路徑為多週期，同時從3丽之資料收資料為 對於從-般動作狀態下為週期的则 ^^期，情況下， ^到_之輸入端d接收資料為止之貝單===，電 夕週期時刻進行測試。為此，對於多週期二也，月匕以 用狀態來it行職，蚁對於—般動 ^ :广以實際使 徑，將無法進行實際動作速度之ίΪ作狀怨下以早週期動作之路 三、【發明内容】 本發明之目的在於··提供一種半導體 法。該積體電路中，對於在—電路，及其檢查方 _之邏輯電路，對於多週期二!執;;和單週期 檢查，而胁料祕觀執行在單職作之 之半導 鐘信號之邊緣(edge)動作#，且有資1 心丨思體凡件為於時 在比系統時鐘率之—個週鮮，體70件之貝料輸*端，將通過 之 從資 元件之輸出端ίί通件為從前述第一記憶體 邊緣動作’從資料輸出端輸’於前述時鐘信號 試步驟和單週期測試步驟、多、則，測試方法包括多週期測 將前述第-、“ 賴步驟包括：掃描步驟， 己匕體轉之資料輸入端與其他前述可 200527196 =記件之資料輸出端連接，構成掃描鏈，對於前述婦描 ，中所有可娜記顏元件，_試時解，期保持步驟，對前述第—記憶體元件前述情 =^=^述第二記憶體元件之資料輸入端為“ ^田步驟中，保持資料；多週期擷取步驟，將前 玟 之#^輸，端與前述邏輯電路連接，從前述ί憶 f 入端連接至其他歧可掃触㈣元件之 絲，你箭W扣他脑二功、1· ^ 、丁寸跑出端構成知^田 騁齐肢令次2丨认..... 叫穴Μ Α從科电峪運接，從前述以及牛輸人端娜前述邏輯電路對前述職圖樣之回鹿， 入诚磕垃$甘从乂、> 一以 弟二5己憶體70件之資料輪 鏈，從前述記憶體元件移出資料。單週_試步:销 週期擷取步驟，將前述第―、第二、第三記憶 2與前述邏輯電路連接，對於“第二記憶體元件之 -記憶體元件，從 之回應；以及，前述移出步i 一”"^對前述測試圖樣 件=====記憶體* ’從 本發明之另外一種半導體積體電路的 週期路徑之半導體積體電路之測試方法的用於具有多 括.可掃描第-記憶體元件，於時鐘信 ·積體電路包 ，釦咨奴认，.、.·.· _ · .一 現逯緣動作，具有資料輸 入端和資料輸出端；至少一個以上 aΞίΓΐ憶體元件之㈣輸出端，將其從 ，，於與前述第—記憶體元件相同為資料輸入 -貝料輸出端輪出資料;以及，至少一個邊緣動作，從 件，其從前述第—記憶狀件輸出端 ㈣心 第三記憶體元 一週期動作之邏輯電路中單週期路徑在^述系統時鐘率 =’並於與前述第—記憶紅件_ 鐘^作V#料輸入接 i貝料輸出端輪出資料。前述測試方Ξ包括多邊緣動作’從 麟式步驟。前述多週期測試步驟包括：掃描步驟 週 之一 收 200527196 $ —第二5己憶體元件之資料輸入端連接至其他前述可播 驟對於别述第一記憶體元件，在與 二= 树之資 之間’在擷取動作前或前述掃描步驟中^ 符貝枓，夕週期擷取步驟，將前一二 二保

將輯= ;以及移出步驟輸 掃描記憶體元件:資件=巧 ί #«；t ; 述邏輯電路，對於射 1 “ “體70件之貝料輸人端連接至前 入端擷取事前決定之㊁定7, 第從該，體元件資料輸 ί體：S輸入端，取前述邏以 本發明之半導體積體電路之另一 刚述第-記憶體元件之資料輸出端上^憶體元件，從 ，長之多週期中動作的邏輯電路之ϊίίΐ，統時鐘率一個 ίί:與前述第-記憶體元件相同之：為資料輸入 一個週期動作之邏g電路之單调湘=出裢，將通過在系統時鐘率 =述第-記憶體元件相同之時鐘為資料接收， 出端輸_一_包括 9 200527196 =記tir之括：掃描步驟，將前述第-、第二、 之資料輸出端，構成翁接至其他㈣可掃描記憶體元件 在測試時鐘率下將測試:描=於前述掃描鏈中所有記憶體元件， 述第-記憶體元件，、‘：從」3入’多週期保持步驟，對於前 前述第二記憶體元件之;= 憶體元件之㈣輸出端到 之週期數之間，在擷取人端為止之多週期數相同或其以上 週期擷取步驟，將前述第前述:描=，保持資料;多 端連接至前述邏輯電路 ^二^二5己憶體元件之資料輸入 述邏輯電路對前述測試圖樣==件入端擷取前 -、第二、第三記,_應，以及，移出步驟，將前述第 記憶體元件之資料$料輸人端連接至其他前述可掃描 資料。前述單週^^“^，^:=記憶體元件移出 驟，將前述第二括.刖述知描步驟；單週期擷取步 件之二=3之資料輸人端連接其他前述記憶體元 料輸入電件f外之記_ 述第二記情體元件相鬥浐技=則述第一5己憶體兀件，擷取與前 料輸出㈣描鏈連接之前—個前述記憶體元件之資 元二，體元件以外之前述記憶體元件，從i 及Γ移出步驟㈣輸人^ ’棘邏輯電輯測試圖樣之回應；以 鍵與構ί奴，㈣料卜記紐耕之掃描 亡，試方法中，最好是，在前述移出步驟中移入測試圖樣。 最子疋，上述測试方法重複必要之次數。 辦雷^發^之料體積魏路為-種具有多聊路徑之半導體積 且右括：可掃描第—記憶體元件，於時鐘信號之邊緣動作， 料輸人端和資料輸出端；至少—個以上可掃描第二記 二二别述第一記憶體元件之資料輸出端，將通過在比系^時 、里<、個週期長的多週期中動作之邏輯電路之路徑之資料，作為 200527196 負料接收，於斑針 之邊緣動 8;鐘^=記；雜元件之?料輪出端上:¾ 入資料接收，於食射^4輯電路之單週期路徑之資料，作^於 作，從眘%^與】述第一記憶體元件相同之時鐘二：為輪 述半導嶋電 掃描模式，多：i i;在多多==7，選擇性的以 週期測試模式下，選擇性^移出模式。在單 前述掃描模式中，將前述第-第，週S擷3式和移 描鏈，對掃描鏈t所有貝，出端連接，構成掃 在一 k第一記憶體元件的資料輸 记隐體7〇件， ，入”止之多週期數相同或Ϊ以上之週體元，的資 乍=或在前述掃描步驟中保持其資料。前述多週二2擷取動 第三記憶體元件之資料輸入端與邏ίί。 ，，將前述第一、第二、第三記憶二;：= 則述邏輯電路連接，對於前述第二記憶體元件保持資料輸對^第 之記憶體元件，從資料輸入端卿^ 最好是，上述半導體積體電路進一步包括：時 ^器，用，生時鐘啟動信號，以保持為了構絲述可掃 ，7〇件的祕模式中特定-個模式之前述可掃描記憶體元件: 值；掃描啟動信號產生器’用於產生掃描啟動信號，以使前述可 11 200527196 掃描模式 ，·以及，多週期測試啟動信號產生器， 測試模式。° '則试啟動信號，以選擇多週期測試模式或單週期 體電^中，最好是，使用虛擬隨機圖樣產生器 前述體魏電路中，最好是，使㈣縮11 (職）解析 生哭體積體電路巾，最好是，制前述虛觸機圖樣產 Φ 發明’在具有多週期路徑之半導體積體電路之測試 ^ 3試步驟和單週期職步驟。在多週期測試步驟 ΙΙΓ^ΐ：!對早週期路徑以單週期進行測試，對多週期路徑，在 J 不受到擷取，而能在實際動作狀態下測試具有多週 期路徑之半導體積體電路。 四、【實施方式】 、，以下，參照附圖說明本發明之實施方式。此外，在圖中相同 籲或類似部分標上同-符號，而不做重複說明。 圖1為表示本發明之實施型態之半導體積體電路之概略構成 ，塊圖Ml為可掃描第一記憶體元件，本實施形態中使用圖7⑻ 記載之電路700 ; 21為可掃描第二記憶體元件，本實施型態中使 用圖7(b)記載之電路740 ; 31為可掃描第三記憶體元件，本實施 型態中使用圖7(e)記載之電路加以說明。 40為邏輯電路’從第一記憶體元件讥之資料輸出端q通過 邏輯電路到第二記憶體元件21之資料輸入端d之路徑為轉送資料 所需之系統時鐘的兩個週期之多週期路徑。另外，從第一記憶體 元件11之資料輸出端q通過邏輯電路4〇到第三記憶體元件31之 12 200527196 資料輸入端d之路徑為轉送資料所需之系統時鐘的一個週期之單 週期路徑。 働為BIST控制器’ 101為測試存取埠（TAp)，1〇2為控制 部。 掃描啟動產生器103，產生第-記憶體元件u之掃描啟動信號 sel(lll)，以及第二及第三記憶體元件21及31之掃描啟動信號 se2(112)。按照所被給予之掃描啟動信號sei、纪2之值，記憶體元 件11、21、31選擇性的擷取掃描輸入“或資料輸入d。 一 時鐘啟動產生器104，產生第一記憶體元件n之時鐘啟動俨 號cel。第一記憶體元件η按照掃描啟動信號sei(m)能動(active°) 時之時鐘啟動信號cel(113)之值，切換保持狀態(擷取來自資料輸 出端之值)與移入狀態(擷取掃描輸入端si所被供應之掃描輸出俨 號sil)。本實施形態中，從第一記憶體元件U到第二記憶體元^ 21之路徑為兩個週期之多週期，所以產生時鐘啟動信號cel(U3)， 使其在與系統時鐘同一週期之時鐘信號ck之每隔一上升邊緣 (rising edge)為有效(active) 〇 、 105 ^隨機圖樣產生器(PRPG)，對於由第一記憶體元件u構 成之第一掃描鏈之掃描輸入端輸入信號sil (114)，並且對於由第 二記憶體το件21和第三記憶體元件31構成的第二掃描鍵 ❿ 輸入端輸入信號si2 ( 115 )。 106為壓縮器(MISR)，從端子s〇1和s〇2擷取第一及第二 鍵的掃描輸出116和117。 107為多週期測試啟動產生器，產生用來區別多週期測試方 式和單週期測試方式的信號。在本實施形態中，產生mcte信號， 使％多週期測試時為“〇”，使得單週期測試時為“1”。 50為或電路，接收mcte信號118和cel信號113作為輸入， 將其輸出作為向第一記憶體元件n的端子⑶之輸入。 6〇為反相器，將mcte信號118之反相值輸入到第二記憶體元 件21之ce端子。 13 200527196 圖2是測試圖1之半導體舰電路時 圖1和圖2說明具有多週期路徑之轉 11、21、31之動作狀態“S”為奸切=之似方法 “Γ”盔拥雨丰跡 马御^田步驟’ Η”為保持步驟， C為擷取步驟。mcteb虎為L〇w之 ^ mete信號為High之區間是單軸戰步驟;^ Μ似步驛 〈多週期測試步驟〉 、^多週期測試步驟中，時刻tm〇時信號如和s ， 並且信號cel為High，故第-記憶體元件u為移位步驟、二記 •if二件Γ為移位步f，第三記憶體元件31為移位步驟第自 知描輸入端之值作為掃描輸入資料被移位。 一在多週期測試步驟中的時刻_，信號sel和se 且^號cel為Low，所以第一記憶體元件u為保持步驟、，第二記 憶體兀件21為雜倾’第三記舰元件31為移 刻tmO被移，第一記憶體元件u之值受到保持，來自^憶^ 件21及3、1知描輸人端之值作為掃描輸人資料被移位。心 曰ri多f Γ=步驟中的時刻11112 ’信號Se 1和se2為Low，並 且減cel為Hlgh ’所以第一記憶體元件n為操取步驟 己 =ϊϊί為擷取步驟’第三記憶體元件31為練步驟，擷取 來自資料輸入端之值。 7 t 2^/^描^體元件21，為了於兩辦鐘猶後的時刻 tm2擷取在時刻tmO時值已確定的第一記憶體元件u之值，能夠 於與實作2週期之多週期的同—時刻操取資料。 在，二記憶體元件31，因為於兩個時鐘週期後的時刻tm2， 擷^在日㈣tmG時魏的第—記憶體元件u之值，因此，與 於貫際動作的1週期單週期之時刻擷取資料。 、f f週期測試步驟中的時刻tm3，信號sel和se2為High， 並且信號Ml為Low，所以第一記憶體元件η為保持步驟，而第 二記憶體7L件21為移位步驟，第三記憶體元件31為移位， 在時刻tm2 ’***取之第一記憶體元件η之值受到保持，記憶體 14 200527196 兀件21及31在時刻tm2移出擷取到的值。 ⑽ 〈單週期測試步驟〉 單週期測試步驟中的時刻ts0，信號se!和se2為Hidi，诉 虎cel為High，所以第一記憶體元件u為移位步驟：己 來自掃描輸人端之值作為掃描輸；：#料被牛移位為移位步驟，因此， 信號叫 se2 為 Hlgh， # 1〇e Hi；： S ,b 步驟’第二記憶體元件21為移位步驟t 妙m掃描輸人端之值作為掃插輸人資料被移位。-並且f Γΐ，中的時刻tS2,雖然信號Sel和se2為―， te^AL〇W" ΗΛ' ^^ntl 〃值第一ό己憶體兀件21則保持資料。 Β_ϋ記憶體元件21，若於時刻tsi㈤一個時鐘週期之後的 =Is2 ’掏取在時刻tsl值已確定之第-記憶體元件u之值，則 際動作時為2週期之多週期，所以無法正確操取資料，j 疋經，持資料，防止第一記憶體元件u之值遭到擷取/一 在f三記憶體元件31，於時刻tsi的一個時鐘週期之後的時 =二1取在時刻tsl值已確定的第一記憶體元件11之值，因此， 此夠在I際動作之1週期的單週期的相同時刻擷取資料。 0 單週期測試步驟中的時刻ts3，信號sel和Se2為High，並 ^為L〇W，因此，第一記憶體元件11為移位步驟，第二 =體το件21為移位步驟’第三記憶體元件31為移位 時刻ts2將所擷取之值予以移出。 、 如上所述，根據本發明之實施形態，在具有多週期路徑之半 200527196 導體積體電路之測試中，設置多 驟；在多週期測叫牛跡士 砑功，則忒步驟和早週期測試步 巧^驟中，使用保持步驟使資料保持，在多週ί 下執行測试；在單週期測試步驟中， 路徑下勃彳干奋, 不使用保持步驟，在單週期 次祖夕n G貝際動作之測試；使在多週期路徑下擷取動作時接你 ㊁實單週期路徑和一

多週其’士雖然說明了信號mcteL〇w時的區間為 由改Κί^’ΛΛ Γ/間為單週細懷步驟，但是，經 期煎+驟;9 Τ巧!目?電路60 ’使得她信號_時為多週 態相同週期職步驟，也能夠得顺本實施形 另外，在本實施形態中，雖然使用圖7(b) J體元件2丨，但仏协咖圖7_匕 加^取代。此時之半導體積體電路之構成以圖3表示。進一步的， 在該?路巾設有或電路7。取代了圖丨之反相器電路的。或電路 =向第二記憶體元件（SFF)22的輸入端d輸出從邏輯電路恥之 輸出與信號mete之間，，或，，的結果。在圖3所示半導體積體電路中， 如圖4所示單週期測試步驟之擷取步驟中，經由SFF22之d輸入 知，擷取輸入來自邏輯電路40之輸出值與mcte信號值的或電路 7〇之輸出值’經由此’固定值擷取至SFF22中。經由此，也能夠 得到與本實施形態相同之效果。 >另外，圖5表示使用圖7(e)之SFF構成的第二記憶體元件22 的半導體積體電路取代使用圖7(b)電路之第二記憶體元件21之另 一例。圖5電路中，設置或電路80取代圖1之反相器電路6〇。或 電路80向第一§己憶體元件（SFF) 22的輸入端se輸出掃描啟動信 5虎se2與#號mete之間或的結果。圖4所示半導體積體電路中， 如圖5所示，在單週期測試步驟的擷取步驟中，經由以以掃描啟 動信號se2和信號mete為輸入的或電路8〇之輸出值為sff22的 掃描啟動信號se，於圖6所示之時刻ts2，第二記憶體元件（SFF) 200527196 22不執行擷取而移位，因此， 會在?週期後接收第—記憶體元件之擷取步驟中， 本貫施形態相同之效果。 输出，而能夠得到與 M it在本實施形態中，使用多週期測試啟動產生器之值， 史仃夕週期測試步驟與單週期測試步驟；使用隨機圖樣產生器 (PRPG)之值，也能夠獲得與本實施形態相同之效果。

17 200527196 五、【圖式簡單說明】 圖1為表示本發明之實施形態之半導體積體 圖2為圖1所示半導體積體電路之波形圖。 鬼圖 圖3為圖1所示半導體積體電路之變形例之 圖4為圖3所示半導體積體電路之波形圖。冓成之方塊圖， 。，圖1所示半導體積體電路之變形例之構成之方塊圖, 圖6為圖5所示半導體積體電路之波形圖。 圖7(a)〜(e)為表示具有移位、擷取和保持狀態之FF電路的圖 圖8為表示現有半導體積體電路之構成之方塊圖。

圖9為圖8所示半導體積體電路之波形圖。 元件符號說明： 11 21 22 31 40 50 60 70 80 100 101 102 103 104 105 106 107 可掃描第一記憶體元件(SFF) 可掃描第二記憶體元件（SFF) 可掃描第二記憶體元件（SFF) 可掃描第三記憶體元件（SFF) 邏輯電路 或電路 反相器 或電路 或電路 BIST控制器 測試存取埠(TAP) 控制器 掃描啟動產生器

時鐘啟動產生器 PRPG

MISR 多週期測試啟動產生器 18 200527196 111 掃描啟動信號sel 112 掃描啟動信號se2 113 時鐘啟動信號cel 114 PRPG 信號 sil 115 PRPG 信號 si2 116 掃描輸出信號sol 117 掃描輸出信號so2 118 mete 信號

700 SFF

710 DFF

720 選擇器 730 選擇器

740 SFF

750 SFF 19

Claims (1)

1. 200527196 十、申請專利範圍·· 週期路徑；铸體積體電路之K方法’該铸體積體f路包含多 ，，半導體積體電路，包括·· 料輸1端與資料二件’其於時鐘信號之邊緣動作，具有資 元件之資料輸出端了:率J從前述第-記憶體 =動作的邏輯電路中之路徑之資料週期長的多週 > ⑶料，端輸出&二收，於刖 元件之輸出端，將通過:前以㈡的其f前述第-記憶體 電路之單週期路徑之資斜，、j夺，率的一個週期動作的邏輯 之邊f動作」從資料輸出端輸出、c接收，於前述時鐘信號 前：i期測i 步驟與單週期測試步驟； 掃描步驟，將前述第一、 端連接至其他前述可掃 第三記憶體元件之資料輸入 鏈，對於前述掃描鏈中所之資料輸出端，構成掃描 鐘率下串行移入測試圖^有則迷可掃描之記憶體元件，在測試時 多週期保持步驟，對於 二 前述第一記憶體元件之資粗第一圮憶體元件之資料，在與從 輸入端之間的多週期數貝端到前述第二記憶體元件之資料 前或在前述掃描步驟中保之週期數之間，在擷取動作 多週期擷取步驟，將前、^ , 料輸入端連接至前述邏輯雷’敗一第二、第三記憶體元件之資 端，擷取前述邏輯電路’從前述記憶體元件之資料輸入 移出步驟，將前述^相試圖f之回應；以及 端連接至其他前述可_ 、第三記憶體元件之資料輸入 己憶體元件之㈣輸出端，構成掃描 20 200527196 鏈，從前述記憶體元件移出資料； 前述單週期測試步驟包括： 前述掃描步驟； 單週期擷取步驟，將前述第一、第二、第三記憶體元件之資 料輸入端連接至前述邏輯電路，對前述第二記憶體元件保持資 料’對於前述第二記憶體元件以外之記憶體元件，從前述記憶體 元件之資料輸入端，擷取前述邏輯電路對前述測試圖樣之回應； 以及 前述移出步驟。

   2·如申請專利範圍第1項之半導體積體電路之測試方法，i 中·· ’、 丽述第記憶體元件之掃描鏈與其他掃描鏈分別構成。 中· 3·如申請專利範圍第1項之半導體積體電路之測試方法，其 在前述移出步驟中移入測試圖樣。 4·一種半導體積體電路之測試方法，包括·· 利1111第1項之測試方法重複必要之次數。 调期跡·+導體積體電路之測試方法，該半導體積體電路包含多 ，巧半導體積體電路包括： 料輸1端與J料：件’其於時鐘信號之邊緣動作，具有資 體元件之資知記憶體元件，其從前述第-記憶 週期中動作之邏輯電路中3^比=統時鐘率的—個週期長的多 與前述第—記憶體元件 =料輸人接收，於 輸出資料；以及 里#就邊緣動作，從資料輸出端 至少一個以上可掃描之坌一 元件之輪出端，將通過在記憶體元件’從前述第-記憶體 、、先吩鐘率的一個週期中動作之邏輯電 200527196 路之單週期路徑之資料，接 體元件相同之時鐘信號之邊緣4貝述第-記憶 前述測試方法包括多週期貝士輸出立而輪出資料； 前述多週期測步驟與單週期測試步驟； 掃描步驟，將前述第一、第_ 端與其他前述記憶體元件之資轉之資料輸入 前述掃描鏈中所有記憶槪件’二描鏈，對於 樣； 仕/貝“式時釦率下串行移入測試圖 -記憶體元件記憶體元件’在與從前述第 為止之多週期數相同或是其以上②=元=之資，入端 前述掃描步驟中，保持資料； /數之間，鉍取動作前或是 夕週期操取步驟，將前述第一、繁一 一 料輸入端連接至前述邏輯電路 ；第二記憶體元件之資 端，擷取前述邏輯電路對前述測試體::之資料輸入 輸入端與其他前述記憶體元件之資料之^述貧料 從前述記憶體元件移出資料； ，而連接，構成掃描鏈， 前述單週期測試步驟包括： 前述掃描步驟； 單週期擷取步驟，將前述第一、第-料輸入端與前述邏輯電路連接，從前^、第二記憶體兀^之—貝 料輸入端，棟取事先被決定之固以:==: 以外之前述記憶體元件，從前述資料於：,]述第一'隐〒件 對前述測試圖樣之回應；以及、％ ^，擷取前述邏輯電路 前述移出步驟。 中：6,如申請專利制第5項之半導體積體電路之測試方法，其 前述第-記憶體元件之掃描鏈與其他掃描鍵分別構成。 22 200527196 中：7.如申t專利範圍第5項之半導體積體電路之測試方法，其 在前越糁出步驟中移入前述測試圖樣。 8 ·一種年導體積體電路之測試方法，其中： 將如申清專利範圍帛5項之測試方法重複 週期種轉體親電路之測試方法’辭導_體^路包含多 前述丰導體積體電路包括： 可V指第一記憶體元件，其於時鐘信號 料輪，麟料輸出端；午 ^虎之邊緣動作’具有資 元件上可掃描第二記紐元件，其從前述第—記'_ ίίS' 株少ϋ二個以上可掃描第三記憶體元件，從前述第-記㈣元 電路ΐ單2期2通過在前述系統時鐘率的一個週期中動作^邏輯 之資料，接收作為資料輸入，於與前述第一記 、❹之邊緣動作’從資料輸出端輸出資料； 知描步驟’將前述第一、第、第二 2ίί2Γ述記㈣元件以 所有前述記賴元件，在測試時鐘率下串行移入測 持^驟，對於前述第—記憶體元件，在與從前述第 其以上之週期數之間，在操取動作前减 23 200527196 多週期擷取步驟，將前述第―、笛-吐.一 _ 料輸入端連接至前述邏輯電路，從前二記J體，件之資 端，擷取前述邏輯電路對前勒m圖樣 貧料輸入 移出步驟，將前述第一、第二、黛—“= 端與其他前述記憶體雜之資料憶5，資料輸入 述記憶體元件移出資料； @纟’構胁描鏈，從前 前述單週期測試步驟包括： 前述掃描步驟； 早週期搁取步驟’將前述第二印斤胁_ ^ 至前述其他記憶體元件之資料輪出/ = ^>料輸入端連接 二記憶體元件，擷取與前述第二#連接對於則述第 外之前述記憶體元件，從;:二對第二記憶體元件以 邏輯電路對前制試圖樣之賴貞料輸人端’擷取前述 前述移出步驟。 中 10.如申請細_9項之半導體麵電路之職方法， 前述憶體元件之掃描鏈與其他掃描 其 中 U.如申請專利1_ 9項之法， 在前述移出步辦移人前述戰圖樣。 12. 一f半導體積體電路之戦方法，包括. 項之峨綠僅重複轉之次數。 ί播十路徑之半導體積體電路，包Ϊ 可:Si記憶體元件，其從前述第-記憶體 其 元件之資料輸出端，將通過在^統時鐘率= 個週期長的多個 24 200527196 週期中動作之邏輯電路之 + 前述第一記憶體元件相同料，作為資料輸入接收，於與 輪出資料；以及 、、’里信號的邊緣動作，從資料輸出端 至少一個以上可掃描第： 件之輸出端，將通過在前體讀，從前述第-記憶體元 電路之單週期路徑之資料，=時鐘率的-觸射動作之邏輯 憶體元件相同之時的為資料輸入，於與前述第-記 前述半導體積體電路動作，從#機出端輸出資料； 式，其中：積體電路具有多週期測試模式和單週期測試模 保持⑽s⑽的執行掃描模式，多週期 週期操取^式和·’選擇性的執行前述掃描模式，單 為止之多：==:=:¾二端 前述掃描步驟中保持資料； μ ’在擷取動作刖或在 前述多週期擷取模式中，將前述第一、第—、 輯路連接’從資料輸入端榻取前述邏 ί出= 移 析前述記憶體元件中擷取之 前述單週期擷取模式中’將前述第―、第二、第三記憶體元 25 200527196 件之資料輸入端與前述邏輯電路連接，對於前、 保持資料，對於前述第二記憶體元件以外之前憶體元件 資料輸入端，擷取前述邏輯電路對前述測試圖°、體元件，從 14.如申請專利範圍第13項之具有多 ;回應。 電路，其進一步包括： ’路傻之半導體積體 時鐘啟動信號產生H，其產生麟前述 =時鐘啟動信!虎，前述可掃描記憶m 兀件之 特定一模式； 成為刖述模式中的 掃描啟動信號產生器，苴產生#前水 描模式之掃描啟動信號；以/生使月]这了知插記憶體元件為掃 夕週期測試啟動信號產生，呈嘉吐 卓週期測試模式之多週_試啟動^。、擇夕週_試模式或 電路=請專利範圍第13項之具有多週期路經之半導體積體 (^G)〇 電路，其中：專項之具有付期路徑之半導體積體 1，=_輪細應制驗11 (MISR)。 電路，其°中請專利範圍第b項之具有多週期路徑之半導體積體 26