JP3570944B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、製造上の欠陥を検査するテストを行うためのテスト回路を備えた半導体集積回路に関するものである。
【0002】
【従来の技術】
半導体集積回路を正しく設計しても、製造時に欠陥が発生してしまうと、半導体集積回路は動作しない。これを防止するためには、製造した半導体集積回路が正しく動作することを確認するためのテストが必要である。この場合のテストは、半導体集積回路の設計上ではなく製造上の欠陥がないか否かを検査するものである。このようなテストを行うために、半導体集積回路は、その内部にテスト回路を備えるように設計される。
【0003】
半導体集積回路が大規模化、複雑化するにつれて、半導体集積回路の設計だけでなく、テスト回路の設計も困難になっている。テスト設計を簡単にするための設計上の工夫のことをテスト容易化設計という。一般に、テスト容易化設計には、何らかの回路構造の変更が必要になるが、動作速度を低下させないこと、および入出力端子の数やハードウェア量の増加を最小限にすることが要求される。
【0004】
テスト容易化設計の代表的な手法としてスキャン設計がある。スキャン設計は、半導体集積回路内部の全ての記憶素子(フリップフロップ)をテスト時にはシフトレジスタとして動作させるような構成とすることにより、テスト時に入出力端子を介してシフトレジスタの状態設定および状態観測を行うことができ、実質的に試験対象とする回路を組み合わせ回路とみなすことができる。従って、組み合わせ回路用の機能試験系列生成手法を適用して、故障検出率の高い試験を行うことができる。
【0005】
尚、スキャン設計には、スキャンパスやLSSD(Level Sensitive Scan Design )などがあるが、本発明では、スキャンパス方式のテスト回路を備えた半導体集積回路に関するものである。
【0006】
図10は、そのような従来の半導体集積回路の構成を示す回路図である。図10に示すように、半導体集積回路内部には、複数のスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znが設けられている。図11は、半導体集積回路内のスキャンパステスト用フリップフロップの構成を示す回路図である。図11に示すように、半導体集積回路内の全てのスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znは、フリップフロップ回路11のデータ入力端子Dにセレクタ10が接続されている。
【0007】
セレクタ10は、スキャンパステスト用モード切替端子Mから入力される切替制御信号に従って、2つのデータ入力端子D,SIのうちのいずれか一方の端子を選択し、その選択した端子から供給されるデータをフリップフロップ回路11に出力する。フリップフロップ回路11は、クロック入力端子Cから供給されるクロック信号のクロックパルスに同期して、データ入力端子Dまたはデータ入力端子SIからセレクタ10を介して供給されるデータを取り込み、その取り込んだデータをデータ出力端子Qから出力する。
【0008】
図10に示すように、スキャンパステスト用フリップフロップX1〜Xnは、それぞれ、データ入力端子Dがデータ入力端子1と接続され、スキャンパステスト用モード切替端子Mが切替制御信号入力端子3と接続され、クロック入力端子Cがクロック入力端子4と接続され、データ出力端子Qが組み合わせ回路7と接続されている。
【0009】
また、スキャンパステスト用フリップフロップY1〜Ynは、それぞれ、データ入力端子Dが組み合わせ回路7と接続され、スキャンパステスト用モード切替端子Mが切替制御信号入力端子3と接続され、クロック入力端子Cがクロック入力端子4と接続され、データ出力端子Qが組み合わせ回路8と接続されている。
【0010】
また、スキャンパステスト用フリップフロップZ1〜Znは、それぞれ、データ入力端子Dが組み合わせ回路8と接続され、スキャンパステスト用モード切替端子Mが切替制御信号入力端子3と接続され、クロック入力端子Cがクロック入力端子4と接続され、データ出力端子Qがデータ出力端子5と接続されている。
【0011】
さらに、スキャンパステスト用フリップフロップX1のデータ入力端子SIは、スキャンデータ入力端子2と接続され、スキャンパステスト用フリップフロップX2〜Xn,Y1〜Yn,Z1〜Znのデータ入力端子SIは、それぞれ、前段のスキャンパステスト用フリップフロップのデータ出力端子Qと接続され、スキャンパステスト用フリップフロップZnのデータ出力端子Qは、スキャンデータ出力端子6と接続されている。従って、スキャンデータ入力端子2から供給されるデータ(スキャンパステストに使用するスキャンデータ)に対しては、全てのスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znは、シフトレジスタとして動作することとなる。
【0012】
複数のデータ入力端子1は、半導体集積回路の通常動作時のデータ(ノーマルデータ)を入力する端子であり、スキャンデータ入力端子2は、スキャンパステストに使用するスキャンデータを入力する端子である。切替制御信号入力端子3は、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Zn内のセレクタ10を切り替える切替制御信号を入力する端子である。
【0013】
クロック入力端子4は、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znを動作させるクロック信号を入力する端子である。複数のデータ出力端子5は、半導体集積回路の通常動作時のノーマルデータを出力する端子であり、スキャンデータ出力端子6は、スキャンパステストに使用するスキャンデータを出力する端子である。
【0014】
組み合わせ回路7,8は、スキャンパステストの試験対象の回路であり、複数のゲートなどから構成されている。組み合わせ回路7は、入力側に接続された各スキャンパステスト用フリップフロップX1〜Xnからのデータ(ノーマルデータまたはスキャンデータ)を入力し、その入力したデータを回路内のゲートを介して、出力側に接続された各スキャンパステスト用フリップフロップY1〜Ynに出力する。また、組み合わせ回路8は、入力側に接続された各スキャンパステスト用フリップフロップY1〜Ynからのデータを入力し、その入力したデータを回路内のゲートを介して、出力側に接続された各スキャンパステスト用フリップフロップZ1〜Znに出力する。
【0015】
次に、スキャンパステストの動作について説明する。
図12は、従来の半導体集積回路のスキャンパステストの動作を説明するためのタイミングチャートである。ここで、例えば、スキャンパステスト用フリップフロップXn−mとスキャンパステスト用フリップフロップY1とが、組み合わせ回路7内のゲートを介して接続されているとする(即ち、スキャンパステスト用フリップフロップXn−mに取り込まれたデータが、組み合わせ回路7内のゲートを介してスキャンパステスト用フリップフロップY1に出力されるとする)と、その組み合わせ回路7内のゲートの故障検出を行う場合を例に、スキャンパステストの動作を説明する。
【0016】
(1)スキャンデータの取り込み(シフトモード)
まず、全てのスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znは、切替制御信号入力端子3から出力される切替制御信号に基づき、データ入力端子SIからスキャンデータを入力するシフトモードにセレクタ10を切り替える。
【0017】
次に、スキャンデータ(A1,A2・・・)がスキャンデータ入力端子2にシリアルに入力される。スキャンパステスト用フリップフロップX1は、クロック入力端子4から出力されるクロック信号のクロックパルスに同期して、スキャンデータ入力端子2から出力されるスキャンデータを取り込み、その取り込んだスキャンデータを次段のスキャンパステスト用フリップフロップX2にシフトしていく。スキャンパステスト用フリップフロップX2〜Xn−mも、スキャンパステスト用フリップフロップX1と同様に、前段のスキャンパステスト用フリップフロップから出力されたスキャンデータを取り込み、その取り込んだスキャンデータを次段のスキャンパステスト用フリップフロップにシフトしていく。スキャンデータは、スキャンパステスト用フリップフロップXnまでシフトされる。
【0018】
このように、スキャンパステスト用フリップフロップX〜Xnは、シフトモードでは、シフトレジスタとして動作して、スキャンデータを順次シフトして、組み合わせ回路7にスキャンデータを設定する。ここで、スキャンパステスト用フリップフロップXn−mには、スキャンデータA2が設定されている。
【0019】
(2)組み合わせ回路7,8の試験(ノーマルモード)
次に、全てのスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znは、切替制御信号入力端子3から出力される切替制御信号に基づき、データ入力端子Dからノーマルデータを入力するノーマルモードにセレクタ10を切り替える。
【0020】
ノーマルモードに切り替えられると、組み合わせ回路7に設定されたスキャンデータは、組み合わせ回路7内のゲートを介してスキャンパステスト用フリップフロップY1〜Ynに取り込まれる。ここで、スキャンパステスト用フリップフロップXn−mに設定されたスキャンデータは、上記したように、組み合わせ回路7内のゲートを介してスキャンパステスト用フリップフロップY1に出力されて取り込まれる。
【0021】
(3)スキャンデータの出力(シフトモード)
次に、再度、全てのスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znは、切替制御信号入力端子3から出力される切替制御信号に基づき、データ入力端子SIからスキャンデータを入力するシフトモードにセレクタ10を切り替える。
【0022】
スキャンパステスト用フリップフロップY1〜Ynに取り込まれたスキャンデータは、クロック入力端子4から出力されるクロック信号のクロックパルスに同期して、スキャンパステスト用フリップフロップZnまでシフトされ、スキャンパステスト用フリップフロップZnのデータ出力端子Qに接続されているスキャンデータ出力端子6から出力される。
【0023】
スキャンデータ出力端子6から出力されたスキャンデータを検査することによって、組み合わせ回路7,8内のゲートを故障を検出することができる。そして、上記の動作を繰り返し行い半導体集積回路の故障検出の精度を高めている。
【0024】
【発明が解決しようとする課題】
しかし、上記の従来の半導体集積回路では、1回のスキャンパステストにクロック信号のクロックパルスが最低フリップフロップ数個必要となる。従って、半導体集積回路の高い故障検出率を得るために、スキャンパステストをn回行った場合、スキャンテスト専用のスキャンデータのテストパターンは、フリップフロップ数×2×nパターン必要となる。
【0025】
従って、第一に、大規模な半導体集積回路のスキャンパステストを実行する場合、組み合わせ回路7,8のある1個のゲートのテストを行うだけのために、半導体集積回路内部に存在する全てのスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Zn数分だけクロックパルスが必要となり(即ち、スキャンデータを全てのスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znにシフトしていく分だけのクロックパルスが必要となり)、スキャンデータのテストパターンのパターン長が長くなるため(スキャンデータのデータ量が多くなるため)、テスト効率が悪くなり、テスト時間が長くなってしまうという課題があった。
【0026】
第二に、半導体集積回路が大規模になる程、スキャンデータのテストパターンのパターン長が長くなるため、テスタ(試験装置)のテストパターンメモリを多量に使用しなければならず、特に、同時に別の半導体集積回路のテストを行う場合にはテストパターンメモリの許容量がそれだけ大きくなり、テストに必要なコストが高くなってしまうという課題があった。
【0027】
第三に、半導体集積回路が大規模になる程、スキャンパステストを実行するためのオーバーヘッド(スキャンパステストのために必要になる回路)が増加し、さらにパターン長の長いスキャンパスデータのテストパターンが必要となるため、全てのスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znのセレクタ10をスイッチングするための消費電力が増加してしまうという課題があった。
【0028】
この発明は、上記のような課題を解決するためになされたものであり、スキャンパステストにかかる時間を短くすることができるとともに、スキャンパステストに使用するスキャンデータのデータ量を少なくすることができ、さらにスキャンパステストのためのオーバーヘッドおよび消費電力を低減することができる半導体集積回路を得ることを目的とする。
【0029】
【課題を解決するための手段】
請求項1記載の発明に係る半導体集積回路は、ノーマルモード時のクロック信号の半分の周期の高速クロック信号を生成する高速クロック生成回路と、スキャンパステストに使用するスキャンデータにもとづいてランダムデータを生成するとともに、高速クロック生成回路により生成された高速クロック信号の周期でスキャンデータとランダムデータを交互に出現させた高速スキャンデータを生成する高速データ生成回路とを設け、高速データ生成回路により生成された高速スキャンデータによってスキャンパステストを行うことを特徴とする。
【0030】
請求項2記載の発明に係る半導体集積回路は、ノーマルモード時のクロック信号の半分の周期の高速クロック信号を生成する高速クロック生成回路と、スキャンパステストに使用するスキャンデータにもとづいてランダムデータを生成するとともに、高速クロック生成回路により生成された高速クロック信号の周期でスキャンデータとランダムデータを交互に出現させた高速スキャンデータを生成する高速データ生成回路とを設け、半導体集積回路は、機能モジュール毎に複数の機能モジュール回路に分割され、それら機能モジュール回路をそれぞれパラレルに独立して、高速データ生成回路により生成された高速スキャンデータによってスキャンパステストを行うこと特徴とする。
【0031】
請求項3記載の発明に係る半導体集積回路は、高速データ生成回路を、スキャンデータを1ビットシフトさせ、その1ビットシフトしたデータとスキャンデータとの排他的論理和を取ってランダムデータを生成するランダムデータ生成回路と、クロック入力端子に入力されるクロック信号のハイロウに基づき、スキャンデータとランダムデータを交互に選択して高速スキャンデータを生成するセレクタ回路とから構成してもよい。
【0032】
請求項4記載の発明に係る半導体集積回路は、高速データ生成回路を、高速スキャンデータを高速クロック生成回路により生成された高速クロック信号に同期させるフリップフロップ回路を含む構成としてもよい。
【0037】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1は、この発明の実施の形態1による半導体集積回路を示す回路図である。図1に示すように、スキャンパステスト用フリップフロップX1〜Xnは、それぞれ、データ入力端子Dがデータ入力端子1と接続され、スキャンパステスト用モード切替端子Mが切替制御信号入力端子3Aと接続され、クロック入力端子Cが高速クロック生成回路21と接続され、データ出力端子Qが組み合わせ回路7と接続されている。
【0038】
また、スキャンパステスト用フリップフロップY1〜Yn−mは、それぞれ、データ入力端子Dが組み合わせ回路7と接続され、スキャンパステスト用モード切替端子Mが切替制御信号入力端子3Aと接続され、クロック入力端子Cが高速クロック生成回路21と接続され、データ出力端子Qが組み合わせ回路8と接続されている。
【0039】
また、スキャンパステスト用フリップフロップYnは、データ入力端子Dが組み合わせ回路7と接続され、スキャンパステスト用モード切替端子Mが切替制御信号入力端子3Bと接続され、クロック入力端子Cが高速クロック生成回路21と接続され、データ出力端子Qが組み合わせ回路8と接続されている。
【0040】
また、スキャンパステスト用フリップフロップZ1〜Znは、それぞれ、データ入力端子Dが組み合わせ回路8と接続され、スキャンパステスト用モード切替端子Mが切替制御信号入力端子3Bと接続され、クロック入力端子Cが高速クロック生成回路21と接続され、データ出力端子Qがデータ出力端子5と接続されている。
【0041】
さらに、スキャンパステスト用フリップフロップX1,Ynのデータ入力端子SIは、高速データ生成回路22と接続され、スキャンパステスト用フリップフロップX2〜Xn,Y1〜Yn−m,Z1〜Znのデータ入力端子SIは、それぞれ、前段のスキャンパステスト用フリップフロップのデータ出力端子Qと接続されている。スキャンパステスト用フリップフロップYn−mのデータ出力端子Qは、スキャンデータ出力端子6Aと接続され、スキャンパステスト用フリップフロップZnのデータ出力端子Qは、スキャンデータ出力端子6Bと接続されている。
【0042】
従って、高速データ生成回路22から供給されるデータに対して、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn−mおよびスキャンパステスト用フリップフロップYn,Z1〜Znは、それぞれ、シフトレジスタとして動作することとなる。
【0043】
複数のデータ入力端子1は、半導体集積回路の通常動作時のデータ(ノーマルデータ)を入力する端子であり、スキャンデータ入力端子2は、スキャンパステストに使用するスキャンデータを入力する端子である。切替制御信号入力端子3Aは、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn−m内のセレクタ10を切り替える切替制御信号を入力する端子であり、切替制御信号入力端子3Bは、スキャンパステスト用フリップフロップYn,Z1〜Zn内のセレクタ10を切り替える切替制御信号を入力する端子である。
【0044】
クロック入力端子4は、クロック信号を入力する端子であり、複数のデータ出力端子5は、半導体集積回路の通常動作時のノーマルデータを出力する端子である。スキャンデータ出力端子6Aは、スキャンパステスト用フリップフロップYn−mから出力される高速スキャンデータを出力する端子であり、スキャンデータ出力端子6Bは、スキャンパステスト用フリップフロップZnから出力される高速スキャンデータを出力する端子である。
【0045】
組み合わせ回路7,8は、スキャンパステストの試験対象の回路であり、複数のゲートなどから構成されている。
【0046】
図1に示すように、半導体集積回路内部のスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znおよび組み合わせ回路7,8は、機能モジュール毎に分割されている。機能モジュール回路12は、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn−mおよび組み合わせ回路7から構成され、機能モジュール回路13は、スキャンパステスト用フリップフロップYn,Z1〜Znおよび組み合わせ回路8から構成されている。
【0047】
高速クロック生成回路21は、クロック入力端子4とスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znとの間に設けられ、遅延回路14およびEX−OR回路(排他的論理和回路)15から構成されている。遅延回路14は、クロック入力端子4と接続され、クロック入力端子4から出力されるクロック信号を1/4周期遅延させて出力するものである。EX−OR回路15は、クロック入力端子4から出力されるクロック信号と遅延回路14から出力される1/4周期遅延したクロック信号との排他的論理和を取って、クロック信号の半分の周期の高速クロック信号を生成し、その高速クロック信号を出力するものである。
【0048】
高速データ生成回路22は、スキャンデータ入力端子2およびクロック入力端子4とスキャンパステスト用フリップフロップX1,Ynとの間に設けられ、フリップフロップ回路16,17,20、EX−OR回路(排他的論理和回路)18およびセレクタ回路19から構成されている。
【0049】
フリップフロップ回路16は、クロック入力端子4から出力されたクロック信号のクロックパルスの立ち上がりに同期して、スキャンデータ入力端子2から出力されたスキャンデータをシフトさせるものであり、フリップフロップ回路17は、クロック入力端子4から出力されたクロック信号のクロックパルスの立ち下がりに同期して、フリップフロップ回路16から出力されたスキャンデータをシフトさせるものである。
【0050】
EX−OR回路18は、スキャンデータ入力端子2から出力されるスキャンデータとフリップフロップ回路17から出力された1ビットシフトされたスキャンデータとの排他的論理和を取ったランダムデータを出力するものである。
【0051】
セレクタ回路19は、クロック入力端子4から出力されたクロック信号がロウレベルのとき、スキャンデータ入力端子2から出力されるスキャンデータを選択し、また、クロック入力端子4から出力されたクロック信号がハイレベルのとき、EX−OR回路18から出力されるランダムデータを選択することによって、スキャンデータの半分の周期(2倍のデータ量)の高速スキャンデータを生成し、その高速スキャンデータをフリップフロップ回路20に出力するものである。
【0052】
フリップフロップ回路20は、高速クロック生成回路21から出力された高速クロック信号のクロックパルスとの同期を取って、高速スキャンデータをスキャンパステスト用フリップフロップX1,Ynに出力するものである。
【0053】
次に、動作について説明する。
図2は、この発明の実施の形態1による半導体集積回路のスキャンパステストの動作を説明するためのタイミングチャートである。
【0054】
(A)高速クロック生成回路21の動作
まず、高速クロック生成回路21の動作について説明する。遅延回路14は、クロック入力端子4から出力されるクロック信号を1/4周期遅延させてEX−OR回路15に出力する。EX−OR回路15では、クロック入力端子4から出力されるクロック信号と遅延回路14から出力される1/4周期遅延したクロック信号との排他的論理和を取って、クロック信号の半分の周期の高速クロック信号を生成し、その高速クロック信号を出力する。
【0055】
(B)高速データ生成回路22の動作
次に、高速データ生成回路22の動作について説明する。スキャンデータ(A,B,C・・・)は、スキャンデータ入力端子2からフリップフロップ回路16、EX−OR回路18およびセレクタ回路19に出力される。
【0056】
フリップフロップ回路16は、クロック信号のクロックパルスの立ち上がりに同期して、スキャンデータ入力端子2から出力されたスキャンデータをシフトさせ、フリップフロップ回路17は、クロック信号のクロックパルスの立ち下がりに同期して、フリップフロップ回路16から出力されたスキャンデータをシフトさせる。結果的に、スキャンデータ入力端子2から出力されたスキャンデータは、フリップフロップ回路16,17によって1クロック(1ビット)シフトされる。
【0057】
EX−OR回路18は、スキャンデータ入力端子2から出力されたスキャンデータとフリップフロップ回路17から出力された1ビットシフトされたスキャンデータとの排他的論理和を取ってランダムデータ(a,b,c・・・)を生成し、そのランダムデータをセレクタ回路19に出力する。
【0058】
セレクタ回路19は、クロック信号がロウレベルのとき、スキャンデータ入力端子2から出力されたスキャンデータを選択し、また、クロック信号がハイレベルのとき、EX−OR回路18から出力されたランダムデータを選択することによって、スキャンデータとランダムデータとがスキャンデータの半分の周期で交互に現れることになる。その結果、スキャンデータの半分の周期(2倍のデータ量)の高速スキャンデータ(A,a,B,b・・・)が生成される。セレクタ回路19は、生成した高速スキャンデータをフリップフロップ回路20に出力する。
【0059】
フリップフロップ回路20は、高速クロック生成回路21から出力された高速クロック信号のクロックパルスとの同期を取って(高速クロック信号のクロックパルスの立ち下がりエッジに高速スキャンデータの変化点を一致させ)、高速スキャンデータをスキャンパステスト用フリップフロップX1,Ynに出力する。このように、高速クロック信号と高速スキャンデータとの同期を取ることにより、スキャンパステスト時の高速クロック信号と高速スキャンデータとのレーシングが防止される。
【0060】
(C)スキャンパステストの動作
次に、スキャンパステストの動作について説明する。ここで、例えば、スキャンパステスト用フリップフロップXn−mとスキャンパステスト用フリップフロップY1とが、組み合わせ回路7内のゲートを介して接続され、また、スキャンパステスト用フリップフロップYnとスキャンパステスト用フリップフロップZ1とが、組み合わせ回路8内のゲートを介して接続されているとすると、その組み合わせ回路7,8内のゲートの故障検出を行う場合を例に、スキャンパステストの動作を説明する。
【0061】
(1)高速スキャンデータの取り込み(シフトモード)
まず、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn−mは、切替制御信号入力端子3Aから出力される切替制御信号に基づき、また、スキャンパステスト用フリップフロップYn,Z1〜Znは、切替制御信号入力端子3Bから出力される切替制御信号に基づき、データ入力端子SIから高速スキャンデータを入力するシフトモードにセレクタ10を切り替える。
【0062】
次に、高速スキャンデータ(A,a,B,b・・・)が、高速データ生成回路22からスキャンパステスト用フリップフロップX1,Ynに出力される。スキャンパステスト用フリップフロップX1〜Xn−mは、それぞれ、高速クロック生成回路21から出力される高速クロック信号のクロックパルスに同期して、高速スキャンデータを次段のスキャンパステスト用フリップフロップにシフトしていく。スキャンデータは、スキャンパステスト用フリップフロップXnまでシフトされる。
【0063】
尚、図1の回路例では、機能モジュール回路13において、組み合わせ回路8の入力側にスキャンパステスト用フリップフロップYn以外のスキャンパステスト用フリップフロップが存在しないので、スキャンパステスト用フリップフロップYnは、高速スキャンデータをシフトする必要はない。
【0064】
ここで、スキャンパステスト用フリップフロップXn−mには、高速スキャンデータaが設定され、スキャンパステスト用フリップフロップYnには、高速スキャンデータAが設定されている。
【0065】
(2)組み合わせ回路7,8の試験(ノーマルモード)
次に、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn−mは、切替制御信号入力端子3Aから出力される切替制御信号に基づき、また、スキャンパステスト用フリップフロップYn,Z1〜Znは、切替制御信号入力端子3Bから出力される切替制御信号に基づき、データ入力端子Dからノーマルデータを入力するノーマルモードにセレクタ10を切り替える。
【0066】
ノーマルモードに切り替えられると、組み合わせ回路7に設定された高速スキャンデータは、組み合わせ回路7内のゲートを介してスキャンパステスト用フリップフロップY1〜Ynに取り込まれる。また、組み合わせ回路8に設定された高速スキャンデータは、組み合わせ回路8内のゲートを介してスキャンパステスト用フリップフロップZ1〜Znに取り込まれる。
【0067】
ここで、スキャンパステスト用フリップフロップXn−mに設定された高速スキャンデータは、上記したように、組み合わせ回路7内のゲートを介してスキャンパステスト用フリップフロップY1に出力されて取り込まれる。また、スキャンパステスト用フリップフロップYnに設定された高速スキャンデータは、上記したように、組み合わせ回路8内のゲートを介してスキャンパステスト用フリップフロップZ1に出力されて取り込まれる。
【0068】
(3)高速スキャンデータの出力(シフトモード)
次に、再度、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn−mは、切替制御信号入力端子3Aから出力される切替制御信号に基づき、また、スキャンパステスト用フリップフロップYn,Z1〜Znは、切替制御信号入力端子3Bから出力される切替制御信号に基づき、データ入力端子SIから高速スキャンデータを入力するシフトモードにセレクタ10を切り替える。
【0069】
スキャンパステスト用フリップフロップY1〜Yn−mに取り込まれた高速スキャンデータは、高速クロック生成回路21から出力される高速クロック信号のクロックパルスに同期して、スキャンパステスト用フリップフロップYn−mまでシフトされ、スキャンパステスト用フリップフロップYn−mのデータ出力端子Qに接続されているスキャンデータ出力端子6Aから出力される。また、スキャンパステスト用フリップフロップZ1〜Znに取り込まれた高速スキャンデータは、高速クロック生成回路21から出力される高速クロック信号のクロックパルスに同期して、スキャンパステスト用フリップフロップZnまでシフトされ、スキャンパステスト用フリップフロップZnのデータ出力端子Qに接続されているスキャンデータ出力端子6Bから出力される。
【0070】
スキャンデータ出力端子6A,6Bから出力された高速スキャンデータを検査することによって、機能モジュール回路12,13毎に、それぞれ組み合わせ回路7,8内のゲートの故障を検出することができる。
【0071】
以上のように、この実施の形態1によれば、高速クロック生成回路21でクロック信号の半分の周期の高速クロック信号を生成するとともに、高速データ生成回路22でスキャンデータの半分の周期の高速スキャンデータを生成し、高速クロック信号および高速スキャンデータによってスキャンパステストを実行するように構成したので、従来のスキャンパステストと比較して、半分の時間でスキャンパステストを行うことができる。
【0072】
また、高速データ生成回路22は、スキャンデータの半分の周期(2倍のデータ量)の高速スキャンデータをスキャンデータから生成するように構成したので、スキャンデータのテストパターンのパターン長を短くすることができる。従って、テスタ(試験装置)のテストパターンメモリの容量を少なくすることができ、その結果、テストに必要なコストを低減することができる。
【0073】
また、半導体集積回路を機能モジュール毎の機能モジュール回路12,13に分割して、それら機能モジュール回路12,13をそれぞれパラレルに独立してテスト可能に構成したので、スキャンデータのテストパターンのパターン長を短くすることができる。
【0074】
例えば、半導体集積回路内部にスキャンパステスト用フリップフロップが100個存在するとして、この半導体集積回路のスキャンパステストを100回実行するとした場合、従来の半導体集積回路では、スキャンデータのテストパターンは100×2×100=20000パターン必要となるが、この実施の形態1では、50個のスキャンパステスト用フリップフロップの機能モジュール回路に分割すれば、スキャンデータのテストパターンは50×2×100=10000パターンでスキャンパステストを実行することができる。
【0075】
従って、一層、テストにかかる時間を短くすることができるとともに、テストに必要なコストも低減することができる。また、スキャンデータのテストパターンのパターン長を短くすることができるため、全体として、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znのセレクタ10をスイッチングする回数を減らすことができ、その結果、スキャンパステストのための消費電力を低減することができる。
【0076】
実施の形態2.
図3は、この発明の実施の形態2による半導体集積回路の構成を示す回路図である。図3において、EX−OR回路23は、組み合わせ回路7からスキャンパステスト用フリップフロップY1〜Ynに出力される各データの排他的論理和を取る回路であり、EX−OR回路24は、組み合わせ回路8からスキャンパステスト用フリップフロップZ1〜Znに出力される各データの排他的論理和を取る回路である。出力端子25Aは、EX−OR回路23の出力データを出力する端子であり、出力端子25Bは、EX−OR回路24の出力データを出力する端子である。
【0077】
尚、その他の構成については上記図1に示したものと同様であるため、同一構成については同一符号を付して、重複説明を省略する。
【0078】
次に、動作について説明する。
尚、EX−OR回路23,24以外の構成の動作は、上記実施の形態1で説明したのと同様であるため、重複説明を省略する。
【0079】
組み合わせ回路7,8の試験動作(上記実施の形態1の(2)の動作)において、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znのセレクタ10がノーマルモードに切り替えられると、上記実施の形態1で説明したように、組み合わせ回路7に設定された高速スキャンデータは、組み合わせ回路7内のゲートを介してスキャンパステスト用フリップフロップY1〜Ynに取り込まれ、また、組み合わせ回路8に設定された高速スキャンデータは、組み合わせ回路8内のゲートを介してスキャンパステスト用フリップフロップZ1〜Znに取り込まれる。
【0080】
ここで、組み合わせ回路7から出力される高速スキャンデータは、スキャンパステスト用フリップフロップY1〜Ynだけでなく、EX−OR回路23にも出力され、また、組み合わせ回路8から出力される高速スキャンデータは、スキャンパステスト用フリップフロップZ1〜Znだけでなく、EX−OR回路24にも出力される。
【0081】
EX−OR回路23,24では、それぞれ、組み合わせ回路7,8から出力された高速スキャンデータの排他的論理和を取って出力端子25A,25Bに出力する。このとき、組み合わせ回路7,8から出力された全ての高速スキャンデータの「1」の数が偶数個である場合、EX−OR回路23,24から出力されるデータの値は、「0」となる。一方、組み合わせ回路7,8から出力された全ての高速スキャンデータの「1」の数が奇数個である場合、EX−OR回路23,24から出力されるデータの値は、「1」となる。
【0082】
従って、出力端子25A,25Bから出力されたデータが、予め求めておいた期待値と異なる場合は、組み合わせ回路7,8内の奇数個のゲートに故障が発生していると判断できる。
【0083】
以上のように、この実施の形態2によれば、EX−OR回路23,24によって、組み合わせ回路7,8から出力される全ての高速スキャンデータの排他的論理和を取るように構成したので、スキャンデータ出力端子6A,6Bから出力された高速スキャンデータを検査することによって、組み合わせ回路7,8内のゲートを故障を検出する以前に、組み合わせ回路7,8内のゲート(奇数個のゲート)の故障を検出することができるため、早期に組み合わせ回路7,8の故障を検出することができるとともに、一層、スキャンパステストの故障検出率を高くすることができる。
【0084】
実施の形態3.
図4は、この発明の実施の形態3による半導体集積回路の構成を示す回路図である。この実施の形態3による高速データ生成回路30は、インバータ回路26、PNパターン発生回路27、セレクタ回路19およびフリップフロップ回路20から構成されている。インバータ回路26は、クロック入力端子4から出力されたクロック信号を反転させる回路であり、PNパターン発生回路27は、インバータ回路26から出力された反転されたクロック信号を基に、生成多項式に基づいて擬似的にランダムデータを発生する回路である。
【0085】
セレクタ回路19は、クロック入力端子4から出力されたクロック信号がロウレベルのとき、スキャンデータ入力端子2から出力されるスキャンデータを選択し、また、クロック入力端子4から出力されたクロック信号がハイレベルのとき、PNパターン発生回路27から出力されるランダムデータを選択することによって、スキャンデータの半分の周期(2倍のデータ量)の高速スキャンデータを生成し、その高速スキャンデータをフリップフロップ回路20に出力するものである。
【0086】
フリップフロップ回路20は、高速クロック生成回路21から出力された高速クロック信号のクロックパルスとの同期を取って、高速スキャンデータをスキャンパステスト用フリップフロップX1,Ynに出力するものである。
【0087】
尚、その他の構成については上記図1に示したものと同様であるため、同一構成については同一符号を付して、重複説明を省略する。
【0088】
図5は、PNパターン発生回路の構成例を示す回路図である。図5において、m+1段接続されたフリップフロップ回路32m〜320は、入力端子31から入力されたクロック信号に基づいて動作する。EX−OR回路33は、フリップフロップ回路321の出力データとフリップフロップ回路320の出力データの排他的論理和を取って、その出力データをフリップフロップ回路32mに出力する。フリップフロップ回路320の出力端子Dと接続された出力端子34からランダムデータが出力される。
【0089】
次に、動作について説明する。
尚、高速データ生成回路30以外の構成の動作については、上記実施の形態1で説明したのと同様であるため、重複説明を省略する。
【0090】
インバータ回路26は、クロック入力端子4から出力されたクロック信号を反転させてPNパターン発生回路27に出力する。PNパターン発生回路27では、m+1段接続されたフリップフロップ回路32m〜320がインバータ回路26から出力されたクロック信号のクロックパルスの立ち下がりに同期して動作することによって、ランダムデータを発生する。PNパターン発生回路27で生成されたランダムデータは、上記図1に示したフリップフロップ回路16,17およびEX−OR回路18で生成したランダムデータと比較して、ランダム性の高い複雑なデータとなっている。
【0091】
その後は、上記実施の形態1で説明したのと同様、セレクタ回路19がスキャンデータの半分の周期(2倍のデータ量)の高速スキャンデータを生成し、フリップフロップ回路20は、高速クロック生成回路21から出力された高速クロック信号のクロックパルスとの同期を取って、高速スキャンデータをスキャンパステスト用フリップフロップX1,Ynに出力する。
【0092】
以上のように、この実施の形態3では、高速データ生成回路30において、PNパターン発生回路27でランダムデータを生成するように構成したので、ランダム性の高い複雑なランダムデータを生成することができ、高速スキャンデータもランダム性の高いデータとなり、高速スキャンデータの客観性を高めることができ、その結果、スキャンパステストの故障検出率を高めることができる。
【0093】
実施の形態4.
図6は、この発明の実施の形態4による半導体集積回路の構成を示す回路図である。この図6に示した半導体集積回路が上記図1に示した半導体集積回路と異なるのは、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znをスキャンパステスト用フリップフロップXX1〜XXn,YY1〜YYn,ZZ1〜ZZnにした点である。
【0094】
図7は、スキャンパステスト用フリップフロップXX1〜XXn,YY1〜YYn,ZZ1〜ZZnの構成を示す回路図である。図7に示すように、スキャンパステスト用フリップフロップXX1〜XXn,YY1〜YYn,ZZ1〜ZZnは、上記図11に示したスキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜ZnにEX−OR回路38が追加されている。このEX−OR回路38は、データ入力端子Dから出力されるデータと端子TIから出力されるデータの排他的論理和を取って端子TOから出力するものである。
【0095】
尚、スキャンパステスト用フリップフロップXX1〜XXn,YY1〜YYn,ZZ1〜ZZn以外の構成については、上記図1に示したものと同様であるため、同一構成については同一符号を付して、重複説明を省略する。
【0096】
次に、動作について説明する。
尚、組み合わせ回路7,8の試験動作(上記実施の形態1の(2)の動作)以外の動作については、上記実施の形態1と同様であるため、重複説明を省略する。
【0097】
スキャンパステスト用フリップフロップXX1〜XXn,YY1〜YYn,ZZ1〜ZZnのセレクタ10がシフトモードの場合は、スキャンパステスト用フリップフロップXX1では、端子TIにローレベル(Lo)が入力されており、またデータ入力端子Dにはデータが入力されていないため、EX−OR回路38は、「0」のデータを端子TOから出力している。同様に、スキャンパステスト用フリップフロップXX2〜XXnも、「0」のデータを端子TOから出力している。
【0098】
スキャンパステスト用フリップフロップXX1〜XXn,YY1〜YYn,ZZ1〜ZZnのセレクタ10がノーマルモードに切り替えられると、上記実施の形態1で説明したように、組み合わせ回路7に設定された高速スキャンデータは、組み合わせ回路7内のゲートを介してスキャンパステスト用フリップフロップYY1〜YYnに取り込まれ、また、組み合わせ回路8に設定された高速スキャンデータは、組み合わせ回路8内のゲートを介してスキャンパステスト用フリップフロップZ1〜Znに取り込まれる。
【0099】
ここで、スキャンパステスト用フリップフロップYY1に例えば「0」のデータがデータ入力端子D(即ち、組み合わせ回路7)から入力されると、端子TIには「0」のデータが入力されているため、スキャンパステスト用フリップフロップYY1内のEX−OR回路38は、「0」のデータを端子TOから出力する。また、スキャンパステスト用フリップフロップYY2に例えば「1」のデータがデータ入力端子Dから入力されると、端子TIには「0」のデータが入力されているため、スキャンパステスト用フリップフロップYY2のEX−OR回路38は、「1」のデータを端子TOから出力する。
【0100】
同様に、スキャンパステスト用フリップフロップYY3〜YYn−mでは、前段のスキャンパステスト用フリップフロップの端子TOから出力されるデータとデータ入力端子Dから入力されるデータとの排他的論理和を取って端子TOから出力する。
【0101】
従って、スキャンパステスト用フリップフロップYYn−mの端子TOから出力されるデータが「0」の場合は、組み合わせ回路7から出力された「1」のデータの数が偶数個であり、一方、スキャンパステスト用フリップフロップYYn−mの端子TOから出力されるデータが「1」の場合は、組み合わせ回路7から出力された「1」のデータの数が奇数個である。スキャンパステスト用フリップフロップZZ1〜ZZnについても同様である。
【0102】
従って、出力端子37A,37Bから出力されたデータが、予め求めておいた期待値と異なる場合は、組み合わせ回路7,8内の奇数個のゲートに故障が発生していると判断できる。
【0103】
以上のように、この実施の形態4によれば、スキャンパステスト用フリップフロップXX1〜XXn,YY1〜YYn,ZZ1〜ZZn内のEX−OR回路38によって、前段のEX−OR回路38の出力データと組み合わせ回路7,8から出力されるデータとの排他的論理和を取るように構成したので、上記実施の形態2と同様、早期に組み合わせ回路7,8の故障を検出することができるとともに、一層、スキャンパステストの故障検出率を高くすることができる。
【0104】
実施の形態5.
図8は、この発明の実施の形態5による半導体集積回路の構成を示す回路図である。この図8に示した半導体集積回路が上記図1に示した半導体集積回路と異なるのは、スキャンパステスト用フリップフロップX1〜Xn,Y1〜Yn,Z1〜Znをスキャンパステスト用フリップフロップAX1〜AXn,AY1〜AYn,AZ1〜AZnにした点である。
【0105】
尚、その他の構成については、上記図1に示したものと同様であるため、同一構成については同一符号を付して、重複説明を省略する。
【0106】
図9は、スキャンパステスト用フリップフロップAX1〜AXn,AY1〜AYn,AZ1〜AZnの構成を示す回路図である。図9に示すように、スキャンパステスト用フリップフロップAX1〜AXn,AY1〜AYn,AZ1〜AZnでは、フリップフロップ回路44のデータ入力端子Dに、1個のインバータ回路41と2個のトランスファゲート42,43で構成したセレクタ回路を追加したものである。
【0107】
次に、スキャンパステスト用フリップフロップAX1〜AXn,AY1〜AYn,AZ1〜AZnのセレクタ回路の切り替え動作について説明する。
セレクタ回路は、スキャンパステスト用モード切替端子Mから入力された切替制御信号がシフトモード(Hi)のとき、トランスファゲート42はオフとなり、トランスファゲート43はオンとなるため、データ入力端子SIから入力された高速スキャンデータを選択し、その高速スキャンデータをフリップフロップ回路44に取り込ませる。一方、セレクタ回路は、スキャンパステスト用モード切替端子Mから入力された切替制御信号がノーマルモード(Lo)のとき、トランスファゲート42はオンとなり、トランスファゲート43はオフとなるため、データ入力端子Dから入力されたノーマルデータを選択し、そのノーマルデータをフリップフロップ回路44に取り込ませる。
【0108】
以上のように、この実施の形態5では、スキャンパステスト用フリップフロップAX1〜AXn,AY1〜AYn,AZ1〜AZnのセレクタ回路を、1個のインバータ回路41と2個のトランスファゲート42,43で構成したので、スキャンパステスト用フリップフロップAX1〜AXn,AY1〜AYn,AZ1〜AZnの回路規模(オーバーヘッド)および消費電力を削減することができる。
【0109】
即ち、一般に、セレクタ回路は、2個のAND回路と1個のOR回路と1個のインバータ回路で構成され、トランジスタの数は14個必要であるが、スキャンパステスト用フリップフロップAX1〜AXn,AY1〜AYn,AZ1〜AZnのセレクタ回路では、1個のインバータ回路41と2個のトランスファゲート42,43で構成されており、1個のトランスファゲートは2個のトランジスタで構成可能なので、5個のトランジスタで構成することができる。
【0110】
【発明の効果】
以上のように、請求項1記載の発明によれば、ノーマルモード時のクロック信号の半分の周期の高速クロック信号を生成する高速クロック生成回路と、スキャンパステストに使用するスキャンデータにもとづいてランダムデータを生成するとともに、高速クロック生成回路により生成された高速クロック信号の周期でスキャンデータとランダムデータを交互に出現させた高速スキャンデータを生成する高速データ生成回路とを設け、高速データ生成回路により生成された高速スキャンデータによってスキャンパステストを行うように構成されているので、スキャンパステストを短時間に行うことができるとともに、スキャンデータのテストパターンのパターン長を短くすることができ、テストに必要なコストを低減することができるという効果を奏する。
【0111】
請求項2記載の発明によれば、ノーマルモード時のクロック信号の半分の周期の高速クロック信号を生成する高速クロック生成回路と、スキャンパステストに使用するスキャンデータにもとづいてランダムデータを生成するとともに、高速クロック生成回路により生成された高速クロック信号の周期でスキャンデータとランダムデータを交互に出現させた高速スキャンデータを生成する高速データ生成回路とを設け、半導体集積回路は、機能モジュール毎に複数の機能モジュール回路に分割され、それら機能モジュール回路をそれぞれパラレルに独立して、高速データ生成回路により生成された高速スキャンデータによってスキャンパステストを行うように構成されているので、スキャンデータのテストパターンのパターン長を短くすることができ、一層、スキャンパステストを短時間に行うことができるとともに、テストに必要なコストも低減するという効果を奏する。
【0112】
請求項3記載の発明によれば、高速データ生成回路は、スキャンデータを1ビットシフトさせ、その1ビットシフトしたデータとスキャンデータとの排他的論理和を取ってランダムデータを生成するランダムデータ生成回路と、クロック入力端子に入力されるクロック信号のハイロウに基づき、スキャンデータとランダムデータを交互に選択して高速スキャンデータを生成するセレクタ回路とから構成されているので、ランダム性の高い高速スキャンデータを生成することができ、その結果、高速スキャンデータの客観性を高め、スキャンパステストの故障検出率を高めることができるという効果を奏する。
【0113】
請求項4記載の発明によれば、高速データ生成回路は、高速スキャンデータを高速クロック生成回路により生成された高速クロック信号に同期させるフリップフロップ回路を含む構成とされているので、スキャンパステスト時の高速クロック信号と高速スキャンデータとのレーシングを防止することができるという効果を奏する。
【図面の簡単な説明】
【図1】この発明の実施の形態1による半導体集積回路の構成を示す回路図である。
【図2】この発明の実施の形態1による半導体集積回路のスキャンパステストの動作を説明するためのタイミングチャートである。
【図3】この発明の実施の形態2による半導体集積回路の構成を示す回路図である。
【図4】この発明の実施の形態3による半導体集積回路の構成を示す回路図である。
【図5】PNパターン発生回路の構成例を示す回路図である。
【図6】この発明の実施の形態4による半導体集積回路の構成を示す回路図である。
【図7】この発明の実施の形態4による半導体集積回路のスキャンパステスト用フリップフロップの構成を示す回路図である。
【図8】この発明の実施の形態5による半導体集積回路の構成を示す回路図である。
【図9】この発明の実施の形態5による半導体集積回路のスキャンパステスト用フリップフロップの構成を示す回路図である。
【図10】従来の半導体集積回路の構成を示す回路図である。
【図11】従来の半導体集積回路内のスキャンパステスト用フリップフロップの構成を示す回路図である。
【図12】従来の半導体集積回路のスキャンパステストの動作を説明するためのタイミングチャートである。
【符号の説明】
X1〜Xn,Y1〜Yn,Z1〜Zn スキャンパステスト用フリップフロップ(スキャンパステスト用記憶素子)
XX1〜XXn,YY1〜YYn,ZZ1〜ZZn スキャンパステスト用フリップフロップ(スキャンパステスト用記憶素子)
AX1〜AXn,AY1〜AYn,AZ1〜AZn スキャンパステスト用フリップフロップ(スキャンパステスト用記憶素子)
7,8 組み合わせ回路
12,13,35,36,39,40 機能モジュール回路
16,17 フリップフロップ回路(ランダムデータ生成回路)
18 EX−OR回路(ランダムデータ生成回路)
19 セレクタ回路
20 フリップフロップ回路
21 高速クロック生成回路
22,30 高速データ生成回路
23 EX−OR回路(排他的論理和回路)
24 EX−OR回路(排他的論理和回路)
27 PNパターン発生回路(疑似ランダムデータ生成回路)
38 EX−OR回路(排他的論理和回路)
42,43 トランスファゲート
Claims (4)
- 組み合わせ回路のスキャンパステストを行う場合に、ノーマルモード時にはフリップフロップとして動作し、シフトモード時にはシフトレジスタとして動作するように構成された複数のスキャンパステスト用記憶素子を備えた半導体集積回路において、
ノーマルモード時のクロック信号の半分の周期の高速クロック信号を生成する高速クロック生成回路と、
前記スキャンパステストに使用するスキャンデータにもとづいてランダムデータを生成するとともに、前記高速クロック生成回路により生成された前記高速クロック信号の周期で前記スキャンデータと前記ランダムデータを交互に出現させた高速スキャンデータを生成する高速データ生成回路とを設け、
前記高速データ生成回路により生成された前記高速スキャンデータによって前記スキャンパステストを行うこと
を特徴とする半導体集積回路。 - 組み合わせ回路のスキャンパステストを行う場合に、ノーマルモード時にはフリップフロップとして動作し、シフトモード時にはシフトレジスタとして動作するように構成された複数のスキャンパステスト用記憶素子を備えた半導体集積回路において、
ノーマルモード時のクロック信号の半分の周期の高速クロック信号を生成する高速クロック生成回路と、
前記スキャンパステストに使用するスキャンデータにもとづいてランダムデータを生成するとともに、前記高速クロック生成回路により生成された前記高速クロック信号の周期で前記スキャンデータと前記ランダムデータを交互に出現させた高速スキャンデータを生成する高速データ生成回路とを設け、
半導体集積回路は、機能モジュール毎に複数の機能モジュール回路に分割され、
それら機能モジュール回路をそれぞれパラレルに独立して、前記高速データ生成回路により生成された前記高速スキャンデータによって前記スキャンパステストを行うこと
を特徴とする半導体集積回路。 - 高速データ生成回路は、スキャンデータを1ビットシフトさせ、その1ビットシフトしたデータとスキャンデータとの排他的論理和を取ってランダムデータを生成するランダムデータ生成回路と、
クロック入力端子に入力されるクロック信号のハイロウに基づき、スキャンデータとランダムデータを交互に選択して高速スキャンデータを生成するセレクタ回路と
から構成したことを特徴とする請求項1または請求項2記載の半導体集積回路。 - 高速データ生成回路は、高速スキャンデータを高速クロック生成回路により生成された高速クロック信号に同期させるフリップフロップ回路を含むことを特徴とする請求項3記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000004004A JP3570944B2 (ja) | 2000-01-12 | 2000-01-12 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000004004A JP3570944B2 (ja) | 2000-01-12 | 2000-01-12 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001196540A JP2001196540A (ja) | 2001-07-19 |
JP3570944B2 true JP3570944B2 (ja) | 2004-09-29 |
Family
ID=18532850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000004004A Expired - Fee Related JP3570944B2 (ja) | 2000-01-12 | 2000-01-12 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3570944B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3803664B2 (ja) | 2003-09-30 | 2006-08-02 | 株式会社東芝 | 乱数生成回路、半導体集積回路、icカード及び情報端末機器 |
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Also Published As
Publication number | Publication date |
---|---|
JP2001196540A (ja) | 2001-07-19 |
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|
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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