CN1641371A - 半导体集成电路的测试方法和半导体集成电路 - Google Patents

Abstract

一种用于半导体集成电路的测试方法，包括多循环测试步骤和单循环测试步骤。在多循环测试步骤中，数据读出侧触发器按照时钟启动信号来保持数据，以测试多循环路径。在单循环测试步骤中，对于多循环路径无数据俘获。

Description

半导体集成电路的测试方法 和半导体集成电路

相关申请的交叉引用

本申请要求于2004年1月16日在日本提交的专利申请No.2004-9725的优先权，其全部内容通过参考引入本申请。

技术领域

本发明涉及具有内建自测试的半导体集成电路的测试，并且更具体地，涉及具有多循环路径的电路的测试。

背景技术

在具有多循环路径的半导体集成电路的常规测试中，允许扫描触发器(以下，缩写为“SFF”)用时钟启动信号来保持其值，以便俘获保持值。美国专利No.6,145,105(图3c、图4和图5d)描述具有多循环路径的半导体集成电路和为此的测试方法。

图8是具有多循环路径的常规半导体集成电路的电路图，以及图9是该半导体集成电路的波形图。在该电路中，用如图7A至图7C所示的SFF实现俘获、保持和移位操作。例如，图7A的SFF 700包括选择器720，其与数据触发器(以下，缩写为“DFF”)710的数据输入D连接，和选择器730，其与选择器720连接。DFF 710具有时钟输入CK和数据输出Q。选择器720按照扫描启动信号se选择输入数据d或选择器730的输出信号733。选择器730按照时钟启动信号ce选择扫描输入信号si或DFF 710的输出信号713。用时钟启动信号ce的值确定DFF 710是操作移位还是保持。通过用时钟启动信号ce保持SFF的值，能使测试期间SFF的操作比实际操作中的时钟率慢。由图7A的SFF 700实现的以上操作也能由图7B的SFF 740和图7C的SFF 750实现。图7D说明图7A至图7C所示的SFF中的任何一个，以及图7E说明没接收时钟启动信号的SFF。

参考图8的电路图和图9的波形图，将描述具有多循环路径的常规半导体集成电路的操作及其测试方法。

在图8中，第一SFF 11具有数据输出q，从该数据输出q开始通过逻辑电路40向第二SFF 22的数据输入d以及第三SFF 31的数据输入d延伸路径。BIST控制器100包括控制器102，扫描启动发生部分103，时钟启动发生部分104，随机图形发生器(PRPG)105和数据压缩器(MISR)106。扫描启动发生部分103向SFF 11的终端se供给扫描启动信号se1，并且向SFF 22和31的终端se供给扫描启动信号se2。时钟启动发生部分104向SFF 11的终端ce供给时钟启动信号ce1。随机图形发生器105向SFF 11的扫描输入终端si供给一个信号si1，并且向SFF 22的扫描输入终端si供给一个信号si2。数据压缩器106分别在输入so1和so2接收SFF 11和31的输出q。

SFF 11按照如图9波形所示的时钟启动信号ce1的值重复地操作移位和保持。在说明例子中，时钟启动信号ce1在时钟信号ck的每个循环经历Low和High。因此，使数据在各移位操作之后的一个时钟循环的期间得到保持。没接收时钟启动信号的SFF 22和31不保持数据。在SFF 11中，在时刻t0实行移位，在时刻t1出现保持，并且然后在时刻t2实行俘获。因此，在时刻t0的移位是在俘获之前的SFF 11的最后移位。在SFF 22和31中，在时刻t0实行移位，在时刻t1继续移位而不保持，并且在时刻t2实行俘获。因此，在时刻t1的移位是在俘获之前的SFF 22和31的最后移位。刚好在俘获之前在SFF 11的输出q的值是在时刻t0保持的值，并且在通过逻辑电路40从SFF 11接收数据的SFF 22和31中，在时刻t0之后的两个时钟，在时刻t2实行俘获。因而，在多循环定时执行从SFF 11到SFF 22和31通过逻辑电路40接收数据的路径的测试。这样，在移位期间并且刚好在俘获之前，通过使用时钟启动信号ce和扫描启动信号se，对SFF 11提供保持，使最后移位到俘获的时间长度延伸到大于一个时钟循环。

然而，如上所述通过用时钟启动信号ce保持SFF 11的值，对于通过逻辑电路40从SFF 11的输出q到用于接收数据的SFF 22和31的数据输入d的全部路径，在多循环定时俘获数据。因此，在通过逻辑电路40从SFF 11的数据输出q到用于接收数据的SFF 22和31的路径之中，即使对于正常非多循环(单循环)路径，也在多循环定时俘获数据。例如，当通过逻辑电路40从SFF 11的数据输出q到SFF 22的输入d的路径在多循环定时正常操作时，同时通过逻辑电路40从SFF 11的数据输出q到SFF 31的输入d的路径在单循环定时正常操作，即使在单循环定时正常操作的到SFF 31的后者路径也将仅在多循环定时测试。结果，虽然多循环路径能在实际使用状态下测试，但是对于在单循环定时正常操作的路径，无实际操作速度校验可用。

发明内容

本发明的目的是提供一种半导体集成电路，其中对于在正常操作下包括多循环路径和单循环路径的逻辑电路，对于多循环路径能实行在多循环定时的实际操作校验，而对于单循环路径能实行在单循环定时的实际操作校验，以及一种用于这样半导体集成电路的测试方法。

本发明的半导体集成电路的测试方法是一种用于具有多循环路径的半导体集成电路的测试方法。该半导体集成电路包括：可扫描的第一存储元件，用时钟信号的边沿操作，并且具有数据输入端和数据输出端；至少一个可扫描的第二存储元件，以通过在比***时钟率的一个循环长的多个循环中可操作的逻辑电路中的路径，在数据输入端接收从第一存储元件的数据输出端传播的数据，用时钟信号的边沿操作，并且从数据输出端使数据输出；和至少一个可扫描的第三存储元件，以通过在***时钟率的一个循环中可操作的逻辑电路中的单循环路径，在数据输入端接收从第一存储元件的数据输出端传播的数据，用时钟信号的边沿操作，并且从数据输出端使数据输出。该测试方法包括多循环测试步骤和单循环测试步骤。多循环测试步骤包括：扫描步骤，以将第一、第二和第三存储元件中每个的数据输入端与可扫描的存储元件中另一个的数据输出端连接，以限定扫描链，并且使测试图形在测试时钟率下连续地移入扫描链中的全部可扫描的存储元件；多循环保持步骤，以在俘获操作之前或在扫描步骤期间，保持第一存储元件中的数据，持续的循环数等于或大于从第一存储元件的数据输出端到第二存储元件的数据输入端所要求的多循环数；多循环俘获步骤，以将第一、第二和第三存储元件的数据输入端与逻辑电路连接，并且通过存储元件的数据输入端俘获逻辑电路对测试图形的响应；移出步骤，以将第一、第二和第三存储元件中每个的数据输入端与可扫描的存储元件中另一个的数据输出端连接，以限定扫描链，并且将数据从存储元件移出。单循环测试步骤包括：扫描步骤；单循环俘获步骤，以将第一、第二和第三存储元件的数据输入端与逻辑电路连接，并且保持第二存储元件的数据，同时通过除第二存储元件之外的存储元件中的数据输入端，俘获逻辑电路对测试图形的响应；和移出步骤。

可选择地，本发明的半导体集成电路的测试方法是一种用于具有多循环路径的半导体集成电路的测试方法。该半导体集成电路包括：可扫描的第一存储元件，用时钟信号的边沿操作，并且具有数据输入端和数据输出端；至少一个可扫描的第二存储元件，以通过在比***时钟率的一个循环长的多个循环中可操作的逻辑电路中的路径，在数据输入端接收从第一存储元件的数据输出端传播的数据，用与用于第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出；和至少一个可扫描的第三存储元件，以通过在***时钟率的一个循环中可操作的逻辑电路中的单循环路径，在数据输入端接收从第一存储元件的数据输出端传播的数据，用与用于第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出。该测试方法包括多循环测试步骤和单循环测试步骤。多循环测试步骤包括：扫描步骤，以将第一、第二和第三存储元件中每个的数据输入端与可扫描的存储元件中另一个的数据输出端连接，以限定扫描链，并且使测试图形在测试时钟率下连续地移入扫描链中的全部可扫描的存储元件；多循环保持步骤，以在俘获操作之前或在扫描步骤期间，保持第一存储元件中的数据，持续的循环数等于或大于从第一存储元件的数据输出端到第二存储元件的数据输入端所要求的多循环数；多循环俘获步骤，以将第一、第二和第三存储元件的数据输入端与逻辑电路连接，并且通过存储元件的数据输入端俘获逻辑电路对测试图形的响应；以及移出步骤，以将第一、第二和第三存储元件中每个的数据输入端与可扫描的存储元件中另一个的数据输出端连接，以限定扫描链，并且将数据从存储元件移出。单循环测试步骤包括：扫描步骤；单循环俘获步骤，以将第一、第二和第三存储元件的数据输入端与逻辑电路连接，并且通过第二存储元件的数据输入端俘获一个预定固定值，同时通过除了第二存储元件之外的存储元件中的数据输入端，俘获逻辑电路对测试图形的响应；和移出步骤。

可选择地，本发明的半导体集成电路的测试方法是一种用于具有多循环路径的半导体集成电路的测试方法。该半导体集成电路包括：可扫描的第一存储元件，用时钟信号的边沿操作，并且具有数据输入端和数据输出端；至少一个可扫描的第二存储元件，以通过在比***时钟率的一个循环长的多个循环中可操作的逻辑电路中的路径，在数据输入端接收从第一存储元件的数据输出端传播的数据，用与用于第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出；和至少一个可扫描的第三存储元件，以通过在***时钟率的一个循环中可操作的逻辑电路中的单循环路径，在数据输入端接收从第一存储元件的数据输出端传播的数据，用与用于第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出。该测试方法包括多循环测试步骤和单循环测试步骤。多循环测试步骤包括：扫描步骤，以将第一、第二和第三存储元件中每个的数据输入端与可扫描的存储元件中另一个的数据输出端连接，以限定扫描链，并且使测试图形在测试时钟率下连续地移入扫描链中的全部可扫描的存储元件；多循环保持步骤，以在俘获操作之前或在扫描步骤期间，保持第一存储元件中的数据，持续的循环数等于或大于从第一存储元件的数据输出端到第二存储元件的数据输入端所要求的多循环数；多循环俘获步骤，以将第一、第二和第三存储元件的数据输入端与逻辑电路连接，并且通过存储元件的数据输入端俘获逻辑电路对测试图形的响应；和移出步骤，以将第一、第二和第三存储元件中每个的数据输入端与可扫描的存储元件中另一个的数据输出端连接，以限定扫描链，并且将数据从存储元件移出。单循环测试步骤包括：扫描步骤；单循环俘获步骤，以将第二存储元件的数据输入端与存储元件中另一个的数据输出端连接，同时将除了第二存储元件之外的存储元件中的数据输入端与逻辑电路连接，并且在第二存储元件的相同扫描链中，俘获刚好在第二存储元件之前的从存储元件输出的数据，同时通过除了第二存储元件之外的存储元件中的数据输入，俘获逻辑电路对测试图形的响应；和移出步骤。

在上述测试方法中，优选地把第一存储元件的扫描链与其他扫描链分开限定。

在上述测试方法中，优选地，使测试图形在移出步骤期间移入。

优选地，使上述测试方法重复必要的次数。

本发明的半导体集成电路是一种具有多循环路径的半导体集成电路，包括：可扫描的第一存储元件，用时钟信号的边沿操作，并且具有数据输入端和数据输出端；至少一个可扫描的第二存储元件，以通过在比***时钟率的一个循环长的多个循环中可操作的逻辑电路中的路径，在数据输入端接收从第一存储元件的数据输出端传播的数据，用与用于第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出；和至少一个可扫描的第三存储元件，以通过在***时钟率的一个循环中可操作的逻辑电路中的单循环路径，在数据输入接收端从第一存储元件的数据输出端传播的数据，用与用于第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出。该半导体集成电路具有多循环测试方式和单循环测试方式。在多循环测试方式下，选择地执行扫描方式，多循环保持方式，多循环俘获方式和移出方式。在单循环测试方式下，选择地执行扫描方式，单循环俘获方式和移出方式。在扫描方式下，将第一、第二和第三存储元件中每个的数据输入端与存储元件中另一个的数据输出端连接，以限定扫描链，并且使测试图形在测试时钟率下连续地移入扫描链中的全部存储元件。在多循环保持方式下，在俘获操作前或在扫描步骤期间在第一存储元件中保持数据，持续的循环数等于或大于从第一存储元件的数据输出端到第二存储元件的数据输入端所要求的多个循环数。在多循环俘获方式下，将第一、第二和第三存储元件的数据输入端与逻辑电路连接，并且通过存储元件的数据输入端俘获逻辑电路对测试图形的响应。在移出方式下，将第一、第二和第三存储元件中每个的数据输入端与可扫描的存储元件中另一个的数据输出端连接，以限定扫描链，并且将数据从存储元件移出，以分析俘获到存储元件中的输出响应。在单循环俘获方式下，将第一、第二和第三存储元件的数据输入与逻辑电路连接，并且为第二存储元件保持数据，同时通过除了第二存储元件之外的存储元件中的数据输入端，俘获逻辑电路对测试图形的响应。

优选地，上述半导体集成电路还包括：时钟启动信号发生部分，用于产生时钟启动信号，以保持可扫描的存储元件中任何一个的值，以将可扫描的存储元件配置为多个方式之中的一个特定方式；扫描启动信号发生部分，用于产生扫描启动信号，以将可扫描的存储元件置在扫描方式；和多循环测试启动信号发生部分，用于产生多循环测试启动信号，以选择多循环测试方式或单循环测试方式。

在上述半导体集成电路中，优选地用伪随机图形发生器(PRPG)产生测试图形。

在上述半导体集成电路中，优选地用压缩器(MISR)分析输出响应。

在上述半导体集成电路中，优选地将伪随机图形发生器产生的信号用作多循环测试启动信号，以选择多循环测试方式或单循环测试方式。

按照本发明，在具有多循环路径的半导体集成电路的测试中，设有多循环测试步骤和单循环测试步骤。在多循环测试步骤中，在多循环中对多循环路径和单循环路径执行测试。在单循环测试步骤中，在单循环中对单循环路径执行测试，而对多循环路径，在俘获步骤期间无数据俘获。这样，能在实际操作状态下测试具有多循环路径的半导体集成电路。

附图说明

图1是本发明的一个实施例的半导体集成电路的方框图。

图2是图1的半导体集成电路的波形图。

图3是图1的半导体集成电路的一个变更的方框图。

图4是图3的半导体集成电路的波形图。

图5是图1的半导体集成电路的另一个变更的方框图。

图6是图5的半导体集成电路的波形图。

图7A至图7E是表示具有移位、俘获和保持状态的FF电路的视图。

图8是常规半导体集成电路的方框图。

图9是图8的半导体集成电路的波形图。

具体实施方式

以下，将参考附图描述本发明的一个优选实施例。在图中，相同或类似部件用同样标号指示，并且不重复其描述。

图1是示意表示本发明的一个实施例的半导体集成电路的方框图。本实施例的半导体集成电路包括可扫描的第一存储元件11，可扫描的第二存储元件21和可扫描的第三存储元件31，它们在本实施例中分别描述是图7A所示的电路700、图7B所示的电路740和图7E所示的电路。

标号40指示一个逻辑电路。通过该逻辑电路40从第一存储元件11的数据输出q到第二存储元件21的数据输入d延伸的路径是多循环路径，通过其中传送数据要求两个循环的***时钟。从第一存储元件11的数据输出q到第三存储元件31的数据输入d延伸的路径是单循环路径，通过其中传送数据要求一个循环的***时钟。

BIST控制器100包括测试存取口(TAP)101，控制器102，扫描启动发生部分103，时钟启动发生部分104，随机图形发生器(PRPG)105，压缩器(MISR)106和多循环测试启动发生部分107。

扫描启动发生部分103产生用在第一存储元件11的扫描启动信号se1(111)，和用在第二和第三存储元件21和31的扫描启动信号se2(112)。根据供给的扫描启动信号se1和se2的值，存储元件11、21和31选择地俘获扫描输入si或数据输入d。

时钟启动发生部分104产生用在第一存储元件11的时钟启动信号ce1(113)。当扫描启动信号se1(111)有效时，按照时钟启动信号ce1(113)的值，第一存储元件11在保持状态(俘获从数据输出的值)与移位状态(俘获供给扫描输入si的扫描输入信号si1)之间转换。在本实施例中，其中从第一存储元件11到第二存储元件21的路径是2循环路径，产生时钟启动信号ce1(113)，以便在具有如***时钟那样的相同周期的时钟信号ck的每隔一个上升边沿为有效。

随机图形发生器105将信号si1(114)供给由第一存储元件11组成的第一扫描链的扫描输入，并且将信号si2(115)供给由第二和第三存储元件21和31组成的第二扫描链的扫描输入。

压缩器106分别在其输入终端so1和so2俘获第一和第二扫描链的扫描出的输出116和117。

多循环测试启动发生部分107产生用于区别多循环测试方式和单循环测试方式的信号。在本实施例中，产生mcte信号118，它对多循环测试为“0”，并且对单循环测试为“1”。

OR电路50接收mcte信号118和ce1信号113作为其输入，并且向第一存储元件11的ce终端输出OR结果。

倒相器60向第二存储元件21的ce终端输出mcte信号118的倒相值。

图2是在图1的半导体集成电路的测试中所采用的波形图。以下，将参考图1和图2描述具有多循环路径的半导体集成电路的测试方法。

在图2中，存储元件11、21和31的操作状态中的“S”、“H”和“C”分别代表移位步骤、保持步骤和俘获步骤。该测试方法包括多循环测试步骤，它与其间mcte信号为Low的持续时间对应，和单循环测试步骤，它与其间mcte信号为High的持续时间对应。

<多循环测试步骤>

在多循环测试步骤中的时刻tm0，其时信号se1和se2为High，并且信号ce1为High，第一、第二和第三存储元件11、21和31全部在移位步骤。因此，在各元件的扫描输入的值作为扫描输入数据移位。

在多循环测试步骤中的时刻tm1，其时信号se1和se2为High，并且信号ce1为Low，第一存储元件11置在保持步骤，而第二和第三存储元件21和31停留在移位步骤。因此，在时刻tm0移位的值保持在第一存储元件11中，而在存储元件21和31的扫描输入的值作为扫描输入数据移位。

在多循环测试步骤中的时刻tm2，其时信号se1和se2为Low，并且信号ce1为High，第一、第二和第三存储元件11、21和31全部置在俘获步骤。因此，俘获在各元件的数据输入的值。

在时刻tm0之后两个时钟的时刻tm2，第二可扫描的存储元件21从第一存储元件11俘获在时刻tm0已经确定的值。这样，能在如实际2循环操作那样的相同定时俘获数据。

在时刻tm0之后两个时钟的时刻tm2，第三存储元件31也从第一存储元件11俘获在时刻tm0已经确定的值。因此，在与实际单循环操作不同的定时俘获数据。

在多循环测试步骤中的时刻tm3，其时信号se1和se2为High，并且信号ce1为Low，第一存储元件11置在保持步骤，而第二和第三存储元件21和31置在移位步骤。因此，在时刻tm2俘获的值保持在第一存储元件11中，而在时刻tm2俘获的值移出到存储元件21和31中。

<单循环测试步骤>

在单循环测试步骤中的时间ts0，其时信号se1和se2为High，并且信号ce1为High，第一、第二和第三存储元件11、21和31全部在移位步骤。因此，在各元件的扫描输入的值作为扫描输入数据移位。

在单循环测试步骤中的时刻ts1，信号se1和se2为High，并且信号ce1为Low。然而，因为信号mcte为High，所以在输入到第一存储元件11的ce终端的信号为High。因而，第一存储元件11保留在移位步骤，并且第二和第三存储元件21和31也保留在移位步骤。在各元件的扫描输入的值作为扫描输入数据移位。

在单循环测试步骤中的时刻ts2，信号se1和se2为Low，并且信号ce1为High。然而，因为信号mcte为High，所以输入到第二存储元件21的ce终端的信号为Low。因此，虽然第一和第三存储元件11和31置在俘获步骤，但是第二存储元件21置在保持步骤。因而，虽然第一和第三存储元件11和31各俘获在其数据输入的值，但是第二存储元件21保持数据。

在时刻ts1之后一个时钟的时刻ts2，如果第二存储元件21从第一存储元件11俘获在时刻ts1已经确定的值，则因为第二存储元件21实际上执行2循环操作，所以正确数据俘获失败。因此，通过保持这时的数据，防止第二存储元件21从第一存储元件11俘获值。

在时刻ts1之后一个时钟的时刻ts2，第三存储元件31俘获从第一存储元件11在时间ts1已经确定的值。因此，能在如实际单循环操作那样的相同定时俘获数据。

在单循环测试步骤中的时刻ts3，信号se1和se2为High，并且信号ce1为Low。因此，第一、第二和第三存储元件11、21和31全部置在移位步骤，并且在时刻ts2俘获的值被移出。

如上所述，在本发明的实施例中，具有多循环路径的半导体集成电路的测试包括多循环测试步骤和单循环测试步骤。在多循环测试步骤中，在保持步骤保持数据，以执行多循环的测试。在单循环测试步骤中，不给出保持步骤，以在其实际操作状态下测试单循环路径。对于多循环路径，在俘获操作期间用于接收数据的触发器置在保持状态。这样，单循环路径和多循环路径两者都能在它们各自的实际操作状态下测试。

在本实施例中，多循环测试步骤和单循环测试步骤分别与其时mcte信号为Low和High的持续时间对应。可选择地，通过改变OR电路50和倒相器电路60，可以使多循环测试步骤和单循环测试步骤分别与其时mcte信号为High和Low的持续时间对应。在这种情况下，同样，能得到如本实施例所述那样的相同效果。

在本实施例中，图7B的电路用作第二存储元件21。可选择地，代替第二存储元件21，可以将图7E的SFF用作第二存储元件22。图3表示这个变更的半导体集成电路的配置。在该电路中，设有一个OR电路70以代替图1中的倒相器电路60。OR电路70向第二存储元件(SFF)22的输入d输出逻辑电路40的输出与信号mcte之间OR的结果。如图4所示，在图3的半导体集成电路中，在单循环测试步骤的俘获步骤中，通过其d输入，SFF 22俘获OR电路70的输出值，OR电路70的输入是逻辑电路40的输出和信号mcte。因此，SFF 22俘获一个固定值。这样，也能得到如上述本实施例那样的相同效果。

图5表示代替由图7B的电路组成的第二存储元件21，使用由图7E的SFF组成的第二存储元件22的半导体集成电路的另一个配置。在图5的电路中，代替图1中的倒相器电路60，设有OR电路80。OR电路80向第二存储元件(SFF)22的输入se输出扫描启动信号se2与信号mcte之间OR的结果。在图5的半导体集成电路中，将OR电路80的输出值用作SFF 22的扫描启动信号se，OR电路80的输入是扫描启动信号se2和信号mcte。因此，如图6所示，在单循环测试步骤的俘获步骤中的时刻ts2，第二存储元件(SFF)22操作移位，不俘获。因而，在单循环测试步骤的俘获步骤中的一个循环之后，SFF 22将不接收第一存储元件11的输出。这样，也能得到如上述本实施例那样的相同效果。

在本实施例中，使用从多循环测试启动发生部分输出的值，给出多循环测试步骤和单循环测试步骤。通过使用来自随机图形发生器(PRPG)的值，也能得到如本实施例所述的效果。

虽然已经就优选实施例描述了本发明，但是对本领域技术人员来说将显而易见，公开的本发明可以按许多方式变更，并且可以假定除了特别提出和以上所述以外的许多实施例。因此，所附权利要求打算覆盖落入本发明的真正精神和范围内的本发明的全部变更。

Claims (17)

1.一种用于具有多循环路径的半导体集成电路的测试方法，所述半导体集成电路包括：

可扫描的第一存储元件，用时钟信号的边沿操作，并且具有数据输入端和数据输出端；

至少一个可扫描的第二存储元件，以通过在比***时钟率的一个循环长的多个循环中可操作的逻辑电路中的路径，在数据输入端接收从所述第一存储元件的所述数据输出端传播的数据，用所述时钟信号的边沿操作，并且从数据输出端使数据输出；和

至少一个可扫描的第三存储元件，以通过在所述***时钟率的一个循环中可操作的所述逻辑电路中的单循环路径，在数据输入端接收从所述第一存储元件的所述数据输出端传播的数据，用所述时钟信号的边沿操作，并且从数据输出端使数据输出，

所述测试方法包括多循环测试步骤和单循环测试步骤，

所述多循环测试步骤包括：

扫描步骤，以将所述第一、第二和第三存储元件中每个的所述数据输入端与所述可扫描的存储元件中另一个的所述数据输出端连接，以限定扫描链，并且使测试图形在测试时钟率下连续地移入所述扫描链中的全部所述可扫描的存储元件；

多循环保持步骤，以在俘获操作之前或在所述扫描步骤期间保持所述第一存储元件中的数据，持续的循环数等于或大于从所述第一存储元件的所述数据输出端到所述第二存储元件的所述数据输入端所要求的多个循环数；

多循环俘获步骤，以将所述第一、第二和第三存储元件的所述数据输入端与所述逻辑电路连接，并且通过所述存储元件的所述数据输入端，俘获所述逻辑电路对所述测试图形的响应；和

移出步骤，以将所述第一、第二和第三存储元件中每个的所述数据输入端与所述可扫描的存储元件中另一个的所述数据输出端连接，以限定扫描链，并且使数据从所述存储元件移出，以及

所述单循环测试步骤包括：

所述扫描步骤；

单循环俘获步骤，以将所述第一、第二和第三存储元件的所述数据输入端与所述逻辑电路连接，并且保持所述第二存储元件的数据，同时通过除所述第二存储元件之外的所述存储元件的所述数据输入端，俘获所述逻辑电路对所述测试图形的响应；和

所述移出步骤。

2.权利要求1的半导体集成电路的测试方法，其中所述第一存储元件的扫描链与其他扫描链分开限定。

3.权利要求1的半导体集成电路的测试方法，其中在所述移出步骤期间移入所述测试图形。

4.一种用于半导体集成电路的测试方法，包括将权利要求1的测试方法重复必要次。

5.一种用于具有多循环路径的半导体集成电路的测试方法，所述半导体集成电路包括：

可扫描的第一存储元件，用时钟信号的边沿操作，并且具有数据输入端和数据输出端；

至少一个可扫描的第二存储元件，以通过在比***时钟率的一个循环长的多个循环中可操作的逻辑电路中的路径，在数据输入端接收从所述第一存储元件的所述数据输出端传播的数据，用与用于所述第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出；和

至少一个可扫描的第三存储元件，以通过在所述***时钟率的一个循环中可操作的所述逻辑电路中的单循环路径，在数据输入端接收从所述第一存储元件的所述数据输出端传播的数据，用与用于所述第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出，

所述测试方法包括多循环测试步骤和单循环测试步骤，

所述多循环测试步骤包括：

扫描步骤，以将所述第一、第二和第三存储元件中每个的所述数据输入端与所述可扫描的存储元件中另一个的所述数据输出端连接，以限定扫描链，并且使测试图形在测试时钟率下连续地移入所述扫描链中的全部所述可扫描的存储元件；

多循环保持步骤，以在俘获操作之前或在所述扫描步骤期间保持所述第一存储元件中的数据，持续的循环数等于或大于从所述第一存储元件的所述数据输出端到所述第二存储元件的所述数据输入端所要求的多个循环数；

多循环俘获步骤，以将所述第一、第二和第三存储元件的所述数据输入端与所述逻辑电路连接，并且通过所述存储元件的所述数据输入端，俘获所述逻辑电路对所述测试图形的响应；和

移出步骤，以将所述第一、第二和第三存储元件中每个的所述数据输入端与所述可扫描的存储元件中另一个的所述数据输出端连接，以限定扫描链，并且使数据从所述存储元件移出，以及

所述单循环测试步骤包括：

所述扫描步骤；

单循环俘获步骤，以将所述第一、第二和第三存储元件的所述数据输入端与所述逻辑电路连接，并且通过所述第二存储元件的所述数据输入端，俘获预定固定值，同时通过除所述第二存储元件之外的所述存储元件的所述数据输入，俘获所述逻辑电路对所述测试图形的响应；和

所述移出步骤。

6.权利要求5的半导体集成电路的测试方法，其中所述第一存储元件的扫描链与其他扫描链分开限定。

7.权利要求5的半导体集成电路的测试方法，其中在所述移出步骤期间移入所述测试图形。

8.一种用于半导体集成电路的测试方法，包括将权利要求5的测试方法重复必要次。

9.一种用于具有多循环路径的半导体集成电路的测试方法，所述半导体集成电路包括：

可扫描的第一存储元件，用时钟信号的边沿操作，并且具有数据输入端和数据输出端；

至少一个可扫描的第二存储元件，以通过在比***时钟率的一个循环长的多个循环中可操作的逻辑电路中的路径，在数据输入端接收从所述第一存储元件的所述数据输出端传播的数据，用与用于所述第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出；和

至少一个可扫描的第三存储元件，以通过在所述***时钟率的一个循环中可操作的所述逻辑电路中的单循环路径，在数据输入端接收从所述第一存储元件的所述数据输出端传播的数据，用与用于所述第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出，

所述测试方法包括多循环测试步骤和单循环测试步骤，

所述多循环测试步骤包括：

扫描步骤，以将所述第一、第二和第三存储元件中每个的所述数据输入端与所述可扫描的存储元件中另一个的所述数据输出端连接，以限定扫描链，并且使测试图形在测试时钟率下连续地移入所述扫描链中的全部所述可扫描的存储元件；

多循环保持步骤，以在俘获操作之前或在所述扫描步骤期间保持所述第一存储元件中的数据，持续的循环数等于或大于从所述第一存储元件的所述数据输出端到所述第二存储元件的所述数据输入端所要求的多个循环数；

多循环俘获步骤，以将所述第一、第二和第三存储元件的所述数据输入端与所述逻辑电路连接，并且通过所述存储元件的所述数据输入端，俘获所述逻辑电路对所述测试图形的响应；和

移出步骤，以将所述第一、第二和第三存储元件中每个的所述数据输入端与所述可扫描的存储元件中另一个的所述数据输出端连接，以限定扫描链，并且使数据从所述存储元件移出，以及

所述单循环测试步骤包括：

所述扫描步骤；

单循环俘获步骤，以将所述第二存储元件的所述数据输入端与所述存储元件中另一个的所述数据输出端连接，同时将除所述第二存储元件之外的所述存储元件的所述数据输入端与所述逻辑电路连接，并且在与所述第二存储元件的所述相同扫描链中，俘获刚好在所述第二存储元件之前从所述存储元件输出的数据，同时通过除所述第二存储元件之外的所述存储元件的所述数据输入，俘获所述逻辑电路对所述测试图形的响应；和

所述移出步骤。

10.权利要求9的半导体集成电路的测试方法，其中所述第一存储元件的扫描链与其他扫描链分开限定。

11.权利要求9的半导体集成电路的测试方法，其中在所述移出步骤期间移入所述测试图形。

12.一种用于半导体集成电路的测试方法，包括使权利要求9的测试方法重复必要次。

13.一种具有多循环路径的半导体集成电路，包括：

可扫描的第一存储元件，用时钟信号的边沿操作，并且具有数据输入端和数据输出端；

至少一个可扫描的第二存储元件，以通过在比***时钟率的一个循环长的多个循环中可操作的逻辑电路中的路径，在数据输入端接收从所述第一存储元件的所述数据输出端传播的数据，用与用于所述第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出；和

至少一个可扫描的第三存储元件，以通过在所述***时钟率的一个循环中可操作的所述逻辑电路中的单循环路径，在数据输入端接收从所述第一存储元件的所述数据输出端传播的数据，用与用于所述第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出，

其中所述半导体集成电路具有多循环测试方式和单循环测试方式，

在所述多循环测试方式下，选择地执行扫描方式，多循环保持方式，多循环俘获方式和移出方式，

在所述单循环测试方式下，选择地执行所述扫描方式，单循环俘获方式和所述移出方式，

在所述扫描方式下，将所述第一、第二和第三存储元件中每个的所述数据输入端与所述存储元件中另一个的所述数据输出端连接，以限定扫描链，并且使测试图形在测试时钟率下连续地移入所述扫描链中的全部所述存储元件，

在所述多循环保持方式下，在俘获操作之前或在所述扫描步骤期间使数据保持在所述第一存储元件中，持续的循环数等于或大于从所述第一存储元件的所述数据输出端到所述第二存储元件的所述数据输入端所要求的多个循环数，

在所述多循环俘获方式下，将所述第一、第二和第三存储元件的所述数据输入端与所述逻辑电路连接，并且通过所述存储元件的所述数据输入端俘获所述逻辑电路对所述测试图形的响应，

在所述移出方式下，将所述第一、第二和第三存储元件中每个的所述数据输入端与所述可扫描的存储元件中另一个的所述数据输出端连接，以限定扫描链，并且使数据从所述存储元件移出，以分析在所述存储元件中俘获的所述输出响应，以及

在所述单循环俘获方式下，将所述第一、第二和第三存储元件的所述数据输入与所述逻辑电路连接，并且使所述第二存储元件保持数据，同时通过除所述第二存储元件之外的所述存储元件的所述数据输入端，俘获所述逻辑电路对所述测试图形的响应。

14.权利要求13的半导体集成电路，还包括：

时钟启动信号发生部分，用于产生时钟启动信号，以保持所述可扫描的存储元件中任何一个的值，以将所述可扫描的存储元件配置在所述方式之中的一个特定方式；

扫描启动信号发生部分，用于产生扫描启动信号，以将所述可扫描的存储元件置在所述扫描方式；和

多循环测试启动信号发生部分，用于产生多循环测试启动信号，以选择所述多循环测试方式或所述单循环测试方式。

15.权利要求13的半导体集成电路，其中将伪随机图形发生器(PRPG)用于产生所述测试图形。

16.权利要求13的半导体集成电路，其中将压缩器(MISR)用于分析所述输出响应。

17.权利要求15的半导体集成电路，其中将所述伪随机图形发生器产生的信号用作所述多循环测试启动信号，以选择所述多循环测试方式或所述单循环测试方式。

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