JP5016811B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5016811B2 JP5016811B2 JP2005345410A JP2005345410A JP5016811B2 JP 5016811 B2 JP5016811 B2 JP 5016811B2 JP 2005345410 A JP2005345410 A JP 2005345410A JP 2005345410 A JP2005345410 A JP 2005345410A JP 5016811 B2 JP5016811 B2 JP 5016811B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- chip
- pattern
- semiconductor device
- base substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
図1は本発明の実施の形態1の半導体装置の構造の一例を模式的に示す断面図、図2は図1に示す半導体装置の外部端子の詳細配列の一例を示す裏面図、図3は図1に示す半導体装置の詳細構造を示す拡大部分断面図、図4は図1に示す半導体装置の配線基板に内蔵されるキャパシタの構造の一例を示す平面図、図5は図1に示す半導体装置の配線基板に内蔵される他のキャパシタの構造の一例を示す平面図である。また、図6は図1に示す半導体装置の配線基板に内蔵されるインダクタの構造の一例を示す平面図、図7は図1に示す半導体装置の配線基板の主面のフリップチップ接続用の端子配列の一例を示す平面図、図8は図1に示す半導体装置の変形例の外部端子の配列を示す裏面図、図9〜図13は図1に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。さらに、図14〜図18は図1に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図、図19〜図22は図1に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図、図23は本発明の実施の形態1の変形例の半導体装置の構造を模式的に示す断面図である。
図24は本発明の実施の形態2の半導体装置の構造の一例を模式的に示す断面図、図25〜図31は図24に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図、図32は本発明の実施の形態2の変形例の半導体装置の構造を模式的に示す断面図である。
図33は本発明の実施の形態3の半導体装置の構造の一例を示す拡大部分断面図である。
2 メモリチップ(第1半導体チップ)
2a 主面
2b 裏面
2c パッド
2d 貫通孔
2e,2f 導体
3 マイコンチップ(第2半導体チップ)
3a 主面
3b 裏面
4 アンダーフィル
5 配線基板
5a 主面
5b 裏面
5c ランド
5d 内部配線
5e キャパシタ
5f インダクタ
5g 他のキャパシタ
5h 上部電極
5i 下部電極
5j ビア
5k ガードリング
5m 第1配線
5n 第2配線
5p 高誘電体
5q レジスト開口
5r くし型電極
6 半田ボール(外部端子)
7 Siベース
8 デバイス層
9 ヒューズ
10 第1パッシベーション膜
11 第2パッシベーション膜
12 シード層
13 レジスト膜
14 Cu電極
15 第1ベース基板
16 第1パターン
17 樹脂層
17a キャビティ
18 ダイボンド材
19 ビルドアップ材
20 第2パターン
21 第2ベース基板
22 スルーホール
23 スルーホール配線
24 ビアパッド
25 配線パターン
26,28 ビルドアップ材
27,29a,29b ビアランド
30 レジスト膜
31 バンプ電極
32 プレーン層
33 薄膜化デバイス
34,35 SIP(半導体装置)
Claims (7)
- 第1上面、及び前記第1上面とは反対側の第1下面を有する第1ベース基板と、
第1主面、前記第1主面に形成された第1パッド、及び前記第1主面とは反対側の第1裏面を有し、前記第1ベース基板上に配置された第1半導体チップと、
前記第1半導体チップを封止する第1ビルドアップ材と、
前記第1パッドと電気的に接続された第1パターンと、
第2上面、及び前記第2上面とは反対側の第2下面を有し、前記第1半導体チップ上に配置された第2ベース基板と、
第2主面、前記第2主面に形成された第2パッド、及び前記第2主面とは反対側の第2裏面を有し、前記第2主面が前記第1半導体チップの前記第1主面と同一方向を向くように、前記第2ベース基板上に配置された第2半導体チップと、
前記第2半導体チップを封止する第2ビルドアップ材と、
前記第2パッドと電気的に接続された第2パターンと、
前記第2半導体チップ上に配置されたレジスト膜と、
前記第1パターン及び前記第2パターンと電気的に接続された第3パターンと、
前記第3パターンと電気的に接続され、前記第1ベース基板の前記第1下面側に配置された複数の外部端子と、
を含み、
前記第1半導体チップは、前記第1裏面が前記第1ベース基板の前記上面と対向するように、前記第1ベース基板上に配置され、
前記第1ビルドアップ材は、前記第1半導体チップの前記第1パッドが露出するように、前記第1半導体チップを封止しており、
前記第1パターンは、前記第1ビルドアップ材上に配置され、
前記第2ベース基板は、前記第1パターン上に配置され、
前記第2半導体チップは、前記第2裏面が前記第2ベース基板の前記第2上面と対向するように、前記第2ベース基板上に配置され、
前記第2ビルドアップ材は、前記第2半導体チップの前記第2パッドが露出するように、前記第2半導体チップを封止しており、
前記第2パターンは、前記第2ビルドアップ材上に配置され、
前記レジスト膜は、前記第2パターン上に配置され、
前記第2パターン上には、ビルドアップ材を介してビアランドが配置されており、
前記ビアランドは、前記第3パターンと電気的に接続されており、
前記ビアランドの一部は、前記レジスト膜から露出されており、
前記レジスト膜上には、複数の第3パッドを有する第3半導体チップが配置され、
前記第1ビルドアップ材内、前記第2ベース基板内及び前記第2ビルドアップ材内には、第4パターンが形成されており、
前記第3半導体チップの前記複数の第3パッドのうちの一つは、前記ビアランドの前記一部と電気的に接続され、
前記第3半導体チップの前記複数の第3パッドのうちの一つは、前記第4パターンを介して前記複数の外部端子と電気的に接続されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1半導体チップ及び前記第2半導体チップは、メモリ回路を有しており、
前記第3半導体チップは、演算処理機能を有しており、
前記複数の外部端子の一つは、前記第4パターン、前記第3半導体チップ及び前記第3パターンを介して、前記第1半導体チップ及び前記第2半導体チップと電気的に接続されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第3パターンは、前記第2ベース基板内に形成され、前記第1パターンと電気的に接続された第1スルーホール配線と、前記第2ビルドアップ材内に形成され、前記第2パターンと電気的に接続された第2スルーホール配線とを有し、
前記第2ベース基板の厚さは、前記第2ビルドアップ材の厚さとほぼ同じ厚さであることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第1半導体チップ及び前記第2半導体チップは、ダブル・データ・レート・シンクロナスDRAMであることを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記第1半導体チップと前記第2半導体チップとの間には、プレーン層が配置されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記プレーン層は、GND層であることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第3半導体チップは、前記複数の第3パッドが形成された第3主面と、前記第3主面とは反対側の第4主面とを有し、
前記第3半導体チップは、前記第3主面が前記レジスト膜と対向するように、前記レジスト膜上に配置されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005345410A JP5016811B2 (ja) | 2005-11-30 | 2005-11-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005345410A JP5016811B2 (ja) | 2005-11-30 | 2005-11-30 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007150154A JP2007150154A (ja) | 2007-06-14 |
JP2007150154A5 JP2007150154A5 (ja) | 2009-01-22 |
JP5016811B2 true JP5016811B2 (ja) | 2012-09-05 |
Family
ID=38211157
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005345410A Expired - Fee Related JP5016811B2 (ja) | 2005-11-30 | 2005-11-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5016811B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4571679B2 (ja) * | 2008-01-18 | 2010-10-27 | Okiセミコンダクタ株式会社 | 半導体装置 |
WO2011108308A1 (ja) | 2010-03-04 | 2011-09-09 | 日本電気株式会社 | 半導体素子内蔵配線基板 |
US8710639B2 (en) | 2010-04-08 | 2014-04-29 | Nec Corporation | Semiconductor element-embedded wiring substrate |
KR101145041B1 (ko) * | 2010-10-19 | 2012-05-11 | 주식회사 네패스 | 반도체칩 패키지, 반도체 모듈 및 그 제조 방법 |
KR102205195B1 (ko) * | 2018-01-23 | 2021-01-20 | 주식회사 네패스 | 반도체 칩 적층 패키지 및 그 제조 방법 |
KR102061850B1 (ko) * | 2018-02-26 | 2020-01-02 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 |
US11171115B2 (en) | 2019-03-18 | 2021-11-09 | Kepler Computing Inc. | Artificial intelligence processor with three-dimensional stacked memory |
US11836102B1 (en) | 2019-03-20 | 2023-12-05 | Kepler Computing Inc. | Low latency and high bandwidth artificial intelligence processor |
KR102436025B1 (ko) * | 2019-04-10 | 2022-08-25 | 주식회사 네패스 | 안테나를 포함하는 반도체 패키지 |
US11152343B1 (en) | 2019-05-31 | 2021-10-19 | Kepler Computing, Inc. | 3D integrated ultra high-bandwidth multi-stacked memory |
US11844223B1 (en) | 2019-05-31 | 2023-12-12 | Kepler Computing Inc. | Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging |
US11791233B1 (en) | 2021-08-06 | 2023-10-17 | Kepler Computing Inc. | Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4157829B2 (ja) * | 2003-06-03 | 2008-10-01 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
-
2005
- 2005-11-30 JP JP2005345410A patent/JP5016811B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007150154A (ja) | 2007-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5016811B2 (ja) | 半導体装置 | |
JP5259059B2 (ja) | 半導体装置 | |
US6731009B1 (en) | Multi-die assembly | |
JP5042591B2 (ja) | 半導体パッケージおよび積層型半導体パッケージ | |
KR100891516B1 (ko) | 적층 가능한 에프비지에이 타입 반도체 패키지와 이를이용한 적층 패키지 | |
US7119427B2 (en) | Stacked BGA packages | |
JP4340517B2 (ja) | 半導体装置及びその製造方法 | |
US7598617B2 (en) | Stack package utilizing through vias and re-distribution lines | |
US7501707B2 (en) | Multichip semiconductor package | |
US8633587B2 (en) | Package structure | |
KR101653856B1 (ko) | 반도체 장치 및 그 제조방법 | |
US20060060959A1 (en) | Semiconductor device | |
JP2002170918A (ja) | 半導体装置及びその製造方法 | |
KR20090027573A (ko) | 반도체장치 | |
US20080128888A1 (en) | System-in-package (SiP) and method of manufacturing the same | |
US7858520B2 (en) | Semiconductor package with improved size, reliability, warpage prevention, and heat dissipation and method for manufacturing the same | |
JP3610661B2 (ja) | 三次元積層モジュール | |
US6953709B2 (en) | Semiconductor device and its manufacturing method | |
JP2015523740A (ja) | 再構成されたウェハレベル超小型電子パッケージ | |
US7235870B2 (en) | Microelectronic multi-chip module | |
US11532591B2 (en) | Semiconductor package and method of fabricating the same | |
JP2006165073A (ja) | 半導体装置およびその製造方法 | |
JP2002343930A (ja) | 半導体装置 | |
JP4339032B2 (ja) | 半導体装置 | |
US12040304B2 (en) | Semiconductor package and method of fabricating the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081127 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081127 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110419 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110609 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111025 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120611 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150615 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |