JP4783906B2 - パッケージングされた積層型半導体装置及びその製造方法 - Google Patents

パッケージングされた積層型半導体装置及びその製造方法 Download PDF

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Description

本発明は、薄型化及び高速動作化が図れる半導体装置及びその製造方法に係わり、特に、複数の半導体装置を順次積層するパッケージングされた積層型半導体装置及びその製造方法に関する。
ＬＳＩチップの高集積化に伴い、パッケージサイズの縮小化も強く要求されており、様々な実装パッケージ構造が提案されている。近年、半導体ベアチップに貫通電極を形成して積層しようとする開発が盛んに行われている。一方、リアルサイズの両面電極パッケージもこれから製品化される可能性が高い。各種電子装置の多機能・小型化に伴い、電子装置に組み込まれる半導体装置も多くの回路素子を内蔵する構造になってきている。このような半導体装置（集積回路装置）の集積密度を向上させる方法として、三次元積層型半導体装置を用いることができる。
しかしながら、従来技術の三次元積層型半導体装置は、裏面再配線については開示していない。裏面に再配線をすることにより、立体方向への接続(積層)が自由にでき、組み合わせの自由度が飛躍的に向上することになる。
また、従来、貫通電極の形成は、複雑で高コストであり、低コストの手法が望まれている。従来の貫通孔の絶縁方法は、熱酸化膜やＣＶＤ方式が用いられているが、これらは高温で処理されるため半導体の実装プロセスへの適用は困難であった。実装プロセスではＬＳＩの配線工程が終了してから処理するため、出来るだけ低温プロセスが要求される。半導体基板への貫通孔の形成とその絶縁方法にはまだ課題が残されている。
特許文献１や特許文献２が公知であるが、いずれも熱酸化膜とその低温化が提案されているのみである。
さらに特許文献３や特許文献４に半導体ベアチップに貫通電極を形成して3次元に積層する手法が提案されているが、いずれもシリコン基板だけで剛性を持たせる構造しか開示されていない。このためシリコン基板はある厚さを必ず（例えば50μｍ以上）保持しなければならず、必然的に貫通孔は深くなる構造であり、貫通電極形成を困難なものにしている。
特開２００３−０８６５９１号公報 特開２００２−２３７４６８号公報 特開２００３−３０９２２１号公報 特開平１０−２２３８３３号公報
このように、従来の技術は、三次元積層型半導体装置の裏面再配線については開示していない。また、高温で処理されるため半導体の実装プロセスへ適用することのできる半導体基板への貫通孔の形成とその絶縁方法についても開示していない。さらに貫通電極形成の形成を容易にするためのシリコン基板を薄くする工夫も開示していない。
そこで、本発明は、係る問題点を解決して、裏面に再配線をすることにより、立体方向への接続(積層)が自由にでき、組み合わせの自由度を飛躍的に向上させたパッケージングされた積層型半導体装置及びその製造方法を提供することを目的としている。
また、本発明は、貫通孔の絶縁を出来るだけ低温で処理して、低コストで、貫通電極の形成を行なうことを目的としている。さらにシリコン基板を薄くしてもシリコン基板を挟んだ上下の絶縁層で実質的に剛性を持たせる構造を提案しており、貫通電極の形成を容易にするパッケージングされた積層型半導体装置及びその製造方法を提供することも目的としている。
本発明のパッケージングされた積層型半導体装置は、外部電極端子として機能するバンプを、半導体装置のおもて面側及びその裏面側の両表面に備え、かつ、他の電極端子を有する他の半導体装置、基板、或いはボードに積層されて、その電極端子と直接に電気的に接続されて用いられる。半導体基板を貫通する貫通電極を形成した半導体基板のおもて面側に、複数の回路素子を形成したＬＳＩ形成面、及び該ＬＳＩ形成面の上に複数の回路素子に接続する多層配線部を有して、貫通電極を多層配線部の所定の配線層に接続し、そして、多層配線部の上面に塗布する第１の絶縁膜、配線層と接続されるポスト電極、該ポスト電極の頭部面を除いて半導体基板のおもて面を覆う第２の絶縁膜、及びポスト電極の頭部面に接続される外部接続用のバンプを備える。半導体基板の裏面側において、貫通電極の頭部面が露出するように塗布した第３の絶縁膜の上で、貫通電極の頭部面に配線により接続されるバンプ形成部を備え、該バンプ形成部を、それを覆う第４の絶縁膜に開けた開口を通して外部接続用のバンプに接続したことを特徴としている。
また、本発明のパッケージングされた積層型半導体装置の製造方法は、外部電極端子として機能するバンプを、半導体装置のおもて面側及びその裏面側の両表面に備え、かつ、他の電極端子を有する他の半導体装置、基板、或いはボードに積層されて、その電極端子と直接に電気的に接続されて用いられる。スクライブラインを介して格子状に複数配置された半導体ウエハ状の半導体基板のおもて面に、複数の回路素子を形成したＬＳＩ形成面、及び該ＬＳＩ形成面の上に前記複数の回路素子に接続する多層配線部を形成すると共に、該半導体基板に孔を開け、その孔の側壁および半導体基板のおもて面に第１の絶縁膜を形成し、該孔を金属で充填して貫通電極を形成し、該貫通電極を多層配線部内の所定配線層に接続する。さらに多層配線部内の所定配線層に接続されたポスト電極を形成した後、該おもて面に第２の絶縁膜を、ポスト電極の先端が露出するように塗布し、次に、半導体基板の裏面を研削して、貫通電極の先端を露出させた後、半導体基板の裏面上に第３の絶縁膜を、貫通電極頭部面が露出するように塗布する。次に、半導体基板の裏面側の第３の絶縁膜の上に、該露出した貫通電極頭部面とバンプ形成部との配線を実施し、該配線の上に塗布された第４の絶縁膜に開けられた開口を通して、該バンプ形成部にバンプを形成し、半導体基板のおもて面側においては、ポスト電極の先端にバンプを形成する。
本発明によれば、裏面側の貫通電極頭部面と絶縁膜の同一平坦面を得ることやあるいは簡単に貫通電極頭部面を露出させることができ、その後ナノ金属粒子を用いてインクジェットによる配線を行うことができ、これによって、安価に再配線が可能となる。
本発明によれば、裏面に再配線をすることにより、立体方向への接続(積層)が自由にでき組み合わせの自由度が飛躍的に向上する。現在、PoP(Package on Package)が広がり始めているが、これと同じ効果で占有面積が1/5〜1/10程度縮小可能であり、また高さ方向も1/5程度低減可能となる。
また、本発明によれば、立体方向には原理的に無限の接続が可能であり、平面積の少ない立体部(例えばロボットの各部分へ分散の集積が可能)に有効に集積する方法に優れている。
また、本発明によれば、ベアチップに匹敵する大きさでありながら、十分なテストが可能である。言い換えればKGD(Known Good Die)が簡潔に実施できる。本発明の積層型半導体装置は、一つのパッケージとして完成しており、バンプ等も形成されていることからテスト治具とのコンタクトは確実に行える。これは従来のベアチップと同じ大きさでベアチップに対するKGDが簡単に実施できることと同じである。すなわち余分な工程や治具を必要とせず、コスト高にもならない。
本発明では絶縁膜として窒化膜を用い、その形成には加熱された触媒体上での原料の接触分解反応によって生成された分解種により行うことにより、絶縁膜形成のプロセス温度の低減化（200℃以下）を図ることが可能になる。
これによって、半導体のウエハレベル実装もしくは半導体のベアチップ積層構造において、シリコン基板の貫通孔の周囲には絶縁膜を低温で堆積することができ、パッケージサイズの大幅な縮小に必要な貫通電極形成を可能にする。
本発明を適用することのできる積層型半導体装置を例示する断面図である。 ＩＣ等を形成した半導体基板（Si基板）に貫通電極を形成したウエハプロセス完成断面図−Ｉである。 ウエハプロセス完成後に貫通電極を形成するウエハプロセス完成断面図−IIである。 図２に示したウエハプロセス完成後貫通電極を形成するプロセスの詳細を示す図である。 半導体基板のおもて面の所定位置に接続するＣｕポスト電極の形成を説明する図である。 第２の絶縁膜の表面の除去を説明する図である。 ウエハプロセス完成後、チップ周辺にボンディングパッドを配置した状態で示す平面図である。 ウエハ上に再配線後、ボンディングパッドをエリア配置した状態で示す平面図である。 半導体基板の第２の主面（裏面）の研削を説明する図である。 半導体基板の裏面側のエッチングを説明する図である。 半導体基板の裏面側の絶縁層の形成を説明する図である。 図１３に示したＢ−Ｂ’ラインで切断した断面図である。 裏面再配線後の配置を示す図である。 裏面の再配線を、ナノ金属粒子を用いてインクジェットで行う場合を例示する図である。 再配線の上に塗布される絶縁膜を説明する図である。 図１７に示したＣ−Ｃ’ラインで切断した断面図である。 裏面のバンプ形成後の平面図である。 図１９に示したＤ−Ｄ’ラインで切断した断面図である。 おもて面のバンプ形成後の平面図である。 ウエハプロセス完成後貫通電極を形成する図４とは異なる方式のプロセスの詳細を示す図である。 別の構成を有するパッケージングされた積層型半導体装置及びその製造方法を説明する図である。 積層型半導体装置の実装状態を示す模式的断面図である。 第１の半導体装置の上に、それよりも大きな面積の第２の半導体装置を積層する場合を例示する断面図である。 図２３の平面図である。 積層型半導体装置の実装状態を示す模式的断面図である。 処理装置の断面の概略図である。 得られた薄膜の組成を光電子分光法のSi(2p)スペクトルのピーク分離によって求めたSi-CとSi-N結合の組成とアンモニア流量の関係を示す図である。 堆積した膜の段差被覆性を見積もるためにおこなった実験のセットアップの模式図である。 本発明者が、先に出願した三次元積層型半導体装置を例示する断面図である。 図２９の三次元積層型半導体装置の全体を概略的に示す斜視図である。 図２９の底面を示す図である。
本発明について説明する前に、本発明者が、先に出願した三次元積層型半導体装置（特願２００３−３７０６５１）について図２９〜図３１を参照して説明する。図２９はこの三次元積層型半導体装置の断面図、図３０はその全体を概略的に示す斜視図、図３１は底面を示す図である。図示したように、この三次元積層型半導体装置は、下段となる第１の半導体装置２と、この第１の半導体装置２の上面に積層固定される中段の第３の半導体装置４と、この第３の半導体装置４の上面に積層固定される上段の第２の半導体装置３とからなっている。
第１・第２・第３の半導体装置２，３，４において、各部の同じ名称の符号は、第１の半導体装置２では数字の末尾にａを付し、第２の半導体装置３では数字の末尾にｂを付し、第３の半導体装置４では数字の末尾にｃを付して説明する。第１の半導体装置２は、シリコン（Ｓｉ）からなる半導体基板６ａを有しており、その第１の主面（ＩＣ等の回路が形成される面であり、図２９では上面）側には多層配線部７ａが形成され、かつこの多層配線部７ａ上には絶縁性樹脂からなる第１の絶縁層８ａが設けられている。
また、第１の絶縁層８ａを貫通し、多層配線部７ａの所定の配線に電気的に接続されるポスト電極９ａが設けられている。ポスト電極９ａの露出部分には突起電極（バンプ）１０ａが設けられている。半導体基板６ａの第１の主面には、各種構造のトランジスタやダイオード等の能動素子や、抵抗素子、容量素子、インダクタ層等の受動素子が必要に応じて形成されている。半導体基板６ａの第１の主面の裏側になる第２の主面（図２９では下面）には絶縁性樹脂からなる第２の絶縁層１１ａが設けられている。また、多層配線部７ａの所定深さから半導体基板６ａ及び第２の絶縁層１１ａを貫通する貫通電極１２ａが設けられている。この貫通電極１２ａは多層配線部７ａの所定の配線に電気的に接続されている。この貫通電極１２ａの露出部分には突起電極１３ａが設けられている。
中段の第３の半導体装置４においては、ポスト電極９ｃ及び貫通電極１２ｃのパターンは第１の半導体装置２とは異なるが、他の部分は第１の半導体装置２と略同じ構造になっている。中段の第３の半導体装置４の下面側の貫通電極１２ｃと、下段の第１の半導体装置２の上面側のポスト電極９ａはそれぞれ対面し、突起電極１０ａを介して電気的に接続されている。突起電極１０ａは一時的加熱処理によって接合体となり、接続部分を接続するようになる。この接続によって第１の半導体装置２上に第３の半導体装置４が積層固定されることになる。
上段の第２の半導体装置３は、第１の半導体装置２において、上面のポスト電極を設けない構成になっている。上段の第２の半導体装置３の下面側の貫通電極１２ｂと、中段の第３の半導体装置４の上面側のポスト電極９ｃはそれぞれ対面し、突起電極１３ｂを介して電気的に接続されている。この接続によって第３の半導体装置４上に第２の半導体装置３が積層固定されることになる。
各半導体装置を、このような接合体により多段に積層固定することにより、半導体装置間の接続経路を短くして、積層型半導体装置全体の厚さを極めて薄くすることが可能となる。
本発明は、このような三次元積層型半導体装置の裏面再配線について、そして、高温で処理されるため半導体の実装プロセスへ適用することのできる半導体基板への貫通孔の形成とその絶縁方法についてさらに改良するものである。
以下、例示に基づき本発明を説明する。図１は、本発明を適用することのできるパッケージングされた積層型半導体装置を例示する断面図である。Ｓｉ基板の上面にＬＳＩ形成面がある。このＬＳＩ形成面が位置する側を、おもて面側と称し、その反対側を裏面側と称している。図１中において、このおもて面側を、下方向に向けて図示している。ＬＳＩ形成面には、回路（回路素子）が形成されている。
ＬＳＩ形成面を備える半導体基板（Ｓｉ基板）には、Ｓｉ基板を貫通して、おもて面側と裏面側を接続するＳｉ基板貫通電極が設けられている。このおもて面側において、ＬＳＩ形成面の上には、多層配線部（ＬＳＩ上面再配線）が形成される。さらに、このＬＳＩ上面再配線上の所定位置に接続するために、そこに柱状のＣｕポスト電極（ＬＳＩ上面ポスト電極）を複数形成する。このポスト電極は、例えば、プラスチックモールドなどによって、おもて面絶縁膜（後述の第２の絶縁膜）で覆うと共に、その先端には、外部接続用のバンプが設けられる。
一方、図中上側に位置するＳｉ基板の裏面側においては、貫通電極の先端が顔を出すようにＳｉ基板の裏面を研削する。さらに、Ｓｉ基板だけを選択エッチングして、半導体基板の裏面から貫通電極の先端を突出させる。あるいは、選択的に裏面絶縁膜（後述の第３の絶縁膜）を塗布し、貫通電極の頭部面が露出するようにする。そして露出した貫通電極の頭部面から任意の位置に配置されるバンプ部までインクジェットやスクリーン印刷で再配線を実施し、該再配線を覆う保護膜（後述の第４の絶縁膜）に開けた開口を通して外部接続用のバンプに接続する。
これによって、おもて面側と裏面側の両面に外部接続用のバンプ電極を備えて、他の半導体装置等と積層して用いることのできるパッケージングされた積層型半導体装置が構成される。
次に、このようなパッケージングされた積層型半導体装置の製造について、さらに詳細に説明する。図２は、ＩＣ等を形成した半導体基板（Si基板）に貫通電極を形成したウエハプロセス完成断面図−Ｉである。半導体装置の製造においては、図示したように、厚さ数１００μｍの半導体基板を用意した後、この半導体基板のおもて面（第１の主面）のＬＳＩ形成面に回路（回路素子）を形成する。また、半導体基板のおもて面上には多層配線部が形成される。図２は、ウエハプロセス中に、半導体基板に高融点金属で貫通電極を形成する場合を示している。この後、図示省略しているが、多層配線部上に第１の絶縁膜を形成し、その上に、多層配線最終配線層とポスト電極に接続するための再配線層が形成されることになる。
これに対して、図３は、ウエハプロセス完成後に貫通電極を形成するウエハプロセス完成断面図−IIである。図４は、図３に示したウエハプロセス完成後貫通電極を形成するプロセスの詳細を示す図である。図４（ａ）には、半導体基板のおもて面上には多層配線部が形成され、そこには、貫通電極に接続されるべき最終配線層が存在することが示されている。次に、図４（ｂ）に示すように、半導体基板及び多層配線部には、貫通電極に相当する孔が半導体基板の途中まで開口し、この孔の側面及び多層配線部の上面に多層配線に悪影響を与えない程度の低温で第１の絶縁膜が形成される。次に、図４（ｃ）に示すように、例えば、ナノ金属粒子をインクジェットで充填あるいは二度スキージによって、貫通電極の埋め込みがなされる。孔は、例えば、数μｍ〜３０μｍ程度の直径で５〜５０μｍ程度の深さである。次に、図４（ｄ）に示すように、最終配線層上部に、開口が開けられ、この開口を通して、最終配線層と貫通電極が、ナノ金属粒子直描配線される。そして、この配線の所定位置或いは貫通電極位置において、それに接続されたポスト電極を形成した後、おもて面に第２の絶縁膜を形成する。この第２の絶縁膜の表面は、後の工程において、所定厚さ除去して、ポスト電極の先端を露出させることになる。
図５は、半導体基板のおもて面の所定位置に接続するために、そこに柱状のＣｕポスト電極を複数形成した状態を示す図である。半導体基板のおもて面には、第２の絶縁膜を形成して、ポスト電極は第２の絶縁膜に覆われる。第２の絶縁膜は、エポキシ樹脂やポリイミド樹脂等絶縁性の有機樹脂が使用される。第２の絶縁膜は、例えば、プラスチックモールドによって形成する。
次に、図６に示すように、第２の絶縁膜の表面を所定厚さ除去する。上下２つの図は、図８に示したＡ−Ａ’及びａ−ａ’ラインで切断した断面図をそれぞれ示している。第２の絶縁膜の表面を、ポスト電極の先端が露出するように研磨する。研磨量が多ければ、ポスト電極の厚さが短くなり、第２の絶縁膜の厚さも薄くなる。第２の絶縁膜は、４０〜２００μｍ程度にする。
図７は、ウエハプロセス完成後、チップ周辺にボンディングパッドを配置した状態で示す平面図であり、さらに、図８は、ウエハ上に再配線後、ボンディングパッドをエリア配置した状態で示す平面図である。
次に、図９に示すように、半導体基板の裏面（第２の主面）を研削し、貫通電極の先端が顔を出すようにする。これにより、半導体基板は、第２の絶縁膜よりも薄い１０〜５０μｍ程度の厚さになる。半導体基板がこのように薄くなっても第２の絶縁膜が厚く剛性作用が働きウエハ全体の強度が維持できる。このように、第２の絶縁膜を保持したまま、半導体基板を第２の絶縁膜より薄くなるまで研削するものであるから、半導体基板はハンドリング時にクラックが入ったり、割れたりする損傷が防止できる。
次に、図１０に示すように、半導体基板の裏面側を所定厚さエッチングする。エッチングはふっ酸系のエッチング液によるウエットエッチングで行い、Ｓｉだけを選択エッチングして、貫通電極はエッチングしない。これにより、厚さ２０μｍ程度の半導体基板の表面から貫通電極の先端が５μｍ程度突出することになる。
次に、図１１に示すように、ウエハを上下反転して、半導体基板の裏面側のシリコン表面上に第３の絶縁膜を形成する。この際、貫通電極が隠れるまで絶縁膜を塗布する。その後、この第３の絶縁膜と、貫通電極（金属ポスト電極）を同時に切削して、ポスト電極を露出させ、該電極頭部面と絶縁膜との同一平坦化を実現する。第３の絶縁膜の厚さは、最低でも電気的絶縁を図ることができる厚さにする。
或いは、第３の絶縁膜を形成する別の方法として、インクジェット方式を用いることができる。インクジェットで絶縁膜を塗布すれば、貫通電極の頭部面を露出させつつ、半導体基板の裏面側のシリコン表面上に絶縁膜を塗布することが可能となる。
次に、図１２に示すように、半導体基板の裏面側の第３の絶縁膜の上に、再配線を実施する。図１２は、図１３に示したＢ−Ｂ’ラインで切断した断面図である。この再配線の上には、図１２中に拡大図で示すように、例えば、銅配線の上を窒化膜で被覆する。図１３は、裏面再配線後の配置を示す図である。図示したように、貫通電極部とパッド部（バンプ形成部）が配線により接続される。図１４は、裏面の再配線を、ナノ金属粒子（例えば、銅ナノ金属微粒子）を用いてインクジェットで行う場合を例示している。或いは、この再配線はナノ金属粒子を用いてスクリーン印刷により行うことができる。半導体装置の製造においては、一般に、面積が広い半導体ウエハが用意され、その後、各処理を経て、最終的には、同時形成された多数の同一半導体素子がスクライブラインを介して格子状に配置される。この半導体ウエハをスクライブラインに沿って縦横に切断分離して多数の半導体素子（半導体チップ）を形成するが、図１４は、この半導体ウエハの裏面に対して再配線することを示している。次に、図１５に示すように、再配線の上に、第４の絶縁膜が塗布される。この第４の絶縁膜としては、ソルダーレジストを用いることもできる。この第４の絶縁膜厚は３０μｍ以下にして、シリコン基板よりも薄くする。これによって、上述の第２の絶縁膜は、シリコン基板及び第４の絶縁膜よりも厚くなる。
次に、図１６及び図１８に示すように、裏面側及びおもて面側のそれぞれにおいて、バンプを形成する。裏面側においては、再配線上のバンプ形成部上の絶縁膜に開口を設け、ここに、バンプを形成する。図１６は、図１７に示したＣ−Ｃ’ラインで切断した断面図である。裏面側では、パッド部に接続されたバンプが図示されている。図１７は、裏面のバンプ形成後の平面図である。図１８は、図１９に示したＤ−Ｄ’ラインで切断した断面図である。この位置の裏面側では、貫通電極に接続されたバンプが図示されている。図１９は、おもて面のバンプ形成後の平面図である。おもて面側では、図６に示したポスト電極の頭部面にバンプは接続される。おもて面側及び裏面側それぞれに形成されるバンプは、例えば、半田ボール、金ボール、表面が金メッキされた銅ボール等によるバンプ電極、スクリーン印刷と加熱による突起電極、またはインクジェットによる凸部形成による電極等である。
図２０は、ウエハプロセス完成後貫通電極を形成する図４とは異なる方式のプロセスの詳細を示す図である。図２０（Ａ）には、半導体基板のおもて面上には多層配線部が形成され、そこには、貫通電極に接続されるべき最終配線層が存在することが示されている。次に、図２０（Ｂ）に示すように、半導体基板及び多層配線部には、貫通電極に相当する孔が開けられ、孔及び多層配線部の表面を酸化させて、第１の絶縁膜が形成される。次に、図２０（Ｃ）に示すように、レーザ直接開口によって、最終配線との接続部が形成される。次に、図２０（Ｄ）に示すように、ナノ金属粒子スキージによって、貫通電極部と多層配線部の金属埋め込みが同時に形成される。
図２１は、上述の例とは異なる構成を有するパッケージングされた積層型半導体装置及びその製造方法を説明する図である。図２１（Ａ）は、貫通孔と同時に開口するスクライブエリアを説明する図である。例示のシリコン基板は、厚さ数１００μｍの半導体基板のおもて面（第１の主面）にＬＳＩ形成面及び多層配線部（図示省略）が形成されている点では、図３および図２を参照して説明した例と同じである。ただし、この図２１に示した例では、貫通孔と同時にスクライブエリア（図２１（Ｄ）参照）が所定の幅で開口される。上述したように、面積が広い半導体ウエハが用意され、このウエハ状の半導体基板に対して、各処理が施され、最終的には縦横に切断分離して多数の半導体素子を形成するが、この縦横の切断は、例示のスクライブエリアで行われる。
次に、図５及び図６を参照して前述したように、ポスト電極が形成され、かつこのポスト電極を覆う第２の絶縁膜が形成されるが、このとき、図２１（Ｂ）に示すように、第２の絶縁膜を形成する絶縁材料（例えば、エポキシ樹脂やポリイミド樹脂等絶縁性の有機樹脂）は、スクライブエリアにも充填される。
そして、ウエハ状の半導体基板に対しての各処理が終了して、縦横に切断分離することにより形成される多数の半導体素子は、シリコン基板のおもて面だけでなく、端面も含む周囲が完全に絶縁膜で覆われることになる。図２１（Ｃ）は、この完成した積層型半導体装置を例示している。
図２２はパッケージングされた積層型半導体装置の実装状態を示す模式的断面図である。第１及び第２の半導体装置のそれぞれは、前述したようにして構成できるが、図示した第２の半導体装置の上面にバンプ電極は形成されていない。図示したように、上面に位置する半導体装置が、下面に位置する半導体装置と同等または小さい場合は、アライメントを行って接続部分が重なるようにし、炉体を通して接続部分の突起電極を一時的に加熱溶融して接合させる。この積層固定によって、積層型半導体装置を製造することができる。
このようにして製造された積層型半導体装置は、多層配線基板からなるドウターボードの上面に搭載される。ドウターボードは、下面に複数のバンプ電極を有し、上面に特に図示しないがランドが形成されている。積層型半導体装置の外部電極端子の配置パターンと前記ランドの配置パターンは一致している。従って、外部電極端子のリフローによって、積層型半導体装置をドウターボードに搭載することができる。
図２３及び図２４は、第１の半導体装置の上に、それよりも大きな面積の第２の半導体装置を積層する場合を例示しており、図２３は、断面図を、図２４は平面図を示している。上面になる第２の半導体装置の周囲をドウターボードによって支持するスペーサーを用いて、このスペーサーの内部に第１の半導体装置が位置するように配置して、積層することができる。
図２５はさらに多くの積層型半導体装置の実装状態を示す模式的断面図である。図中には、第１〜第４の４個の半導体装置を例示しているが、そのそれぞれは、前述したようにして構成できる。各半導体装置及び基板は、アライメントを行って接続部分が重なるようにし、炉体を通して接続部分の突起電極を一時的に加熱溶融して接合させる。この積層固定によって、積層型半導体装置を製造することができる。
このようにして製造された積層型半導体装置は、多層配線基板からなるドウターボードの上面に搭載される。さらに、最上部には、電池を搭載できる。このように、途中に基板や放熱板を挿入すれば、原理的に立体方向に無限に接続可能となる。
次に、図１４を参照して説明したインクジェットによる再配線工程後の溶媒除去と低抵抗化処理工程について、詳細に説明する。インクジェットにより再配線をした結果の銅酸化物および有機溶媒汚染物は、銅配線洗浄装置中で原子状水素もしくはアンモニア分解種で除去する。
銅、銀、金等のナノ金属粒子を有機溶媒中に含有させて、これをプリンターで実用されているインクジェット法で所望のパターンを描く方法が知られている。銀や金のような貴金属はもともと酸化されにくいが、銅の場合は銀や金と比較すると酸化されやすい性質を持っている。そのため、銅配線パターン描画後は、有機溶媒を蒸発させ、さらに銅粒子同士を付着させる熱処理と共に、低抵抗化処理が必要となる。
図２６は、銅配線洗浄装置として用いた処理装置の断面の概略図である。反応室の上面のガス流入口からは、原子状水素もしくはアンモニア分解種の原料として、水素、アンモニア、ヒドラジン等の水素を含んだ原料を、クリーニングガス供給機構を通して送り込む。
反応室外の直下部にはヒータ等の基板加熱機構を設置し、この加熱機構直上の反応室内の試料ステージ上に、試料（基板）が、被着面を上に向けて設置されている。ガス流入口からのガスを拡散させるシャワーヘッドと、試料の中間に、例えばタングステン線からなる触媒体を設置し、該触媒体を触媒体加熱機構により高温に加熱して流入したガスを分解する。ここで酸化物は原子状水素の還元により取り除かれ、有機汚染物は原子状水素と炭素の反応により炭化水素が形成されることで除去できる。原子状水素もしくはアンモニア分解種は加熱触媒による接触分解反応により生成される。
原子状水素もしくはアンモニア分解種の原料としての上述の水素を含む化合物が、窒素も含む化合物、例えば、アンモニア、ヒドラジンを用いることができる。この場合、該化合物気体を加熱された触媒体に接触させることにより原子状水素と同時に原子状窒素が発生し、原子状水素による金属表面酸化膜の還元、及び又は、有機物の除去とともに、原子状窒素により金属表面の窒化処理を行うことができる。
触媒体材料としては、上述のタングステン以外にも、タンタル、モリブデン、バナジウム、レニウム、白金、トリウム、ジルコニウム、イットリウム、ハフニウム、パラジウム、イリジウム、ルテニウム、鉄、ニッケル、クロム、アルミニウム、シリコン、炭素のいずれか１つの材料、これら材料の単体の酸化物、これら材料の単体の窒化物、これら材料（炭素を除く）の単体の炭化物、これらの材料から選択された２種類以上からなる混晶または化合物の酸化物、これらの材料から選択された２種類以上からなる混晶または化合物の窒化物、又は、これらの材料（炭素を除く）から選択された２種類以上からなる混晶または化合物の炭化物の何れか１つを用いることができる。また、触媒体の温度は、例えば、タングステン触媒体の場合は、1000℃から2200℃の温度範囲が適当である。
次に、図４、図２０、さらには図１２を参照して上述した「絶縁膜の形成」について、詳細に説明する。なお、上述の例において、貫通孔は、半導体基板を貫通する孔を例として説明したが、多層配線部の上下層間を接続するスルーホールに対しても適用することができる。このような貫通孔表面に形成される絶縁膜は、高熱伝導性を有することが望ましい。
半導体のウエハレベル実装もしくは半導体のベアチップ積層構造において、シリコン基板の貫通孔の周囲等に形成される絶縁膜は、低温で堆積する必要がある。本発明では絶縁膜として窒化膜を用い、その形成には加熱された触媒体上での原料の接触分解反応によって生成された分解種により行われる。
このような絶縁膜の形成は、図２６を参照して説明した銅配線洗浄装置として用いたのと同様な処理装置を用いて行うことができる。これによって、シリコン基板等の基板に形成される貫通電極が貫通する内壁等に絶縁膜として窒化膜を形成することができる。窒化膜は、原料ガスを加熱された触媒体に接触させ、接触分解反応により生じた化学種を基板貫通孔に触れさせ、該基板貫通孔表面上に形成される。
絶縁膜としての窒化膜は、シリコンカーボナイトライド、シリコンオキシナイトライド、シリコンオキシカーボナイトライド又はシリコンナイトライドの何れかを使用する。本発明のような薄膜形成においては、シリコンカーボナイトライド：SiCxNy、シリコンオキシナイトライド：SiOxNy、シリコンオキシカーボカイトライド：SiOxCyNz、シリコンナイトライド：SiNxについてのｘ、ｙ、ｚの関係式は、製造条件等によってはC,O,N等の原子がHで置換されることにより、化学量論的な理論値から数パーセント程度ずれても、本発明の実施上問題ないが、以下の範囲が好ましい。
SiCxNｙ：［但し、SiCxNｙにおいて、ｘ及びｙは、夫々０<X<１、０<ｙ<４/３の範囲で、４ｘ＋３ｙ＝４を満たす数値を表す。］
SiOxNy：［但し、SiOxNyにおいて、ｘ及びｙは、夫々０<X<２、０<ｙ<１．４の範囲で、２ｘ＋３ｙ＝４を満たす数値を表す。］
SiOxCyNz：［但し、SiOxCyNzにおいて、ｘ、ｙ及びｚは、夫々０<X<２、０<ｙ<１、０<ｚ<１．４の範囲で、２ｘ＋４ｙ＋３ｚ＝４を満たす数値を表す。］
SiNx：［但し、SiNxにおいて、xは、０<X<1.4を満たす数値を表す。］
窒素を含有する窒化珪素、即ちＳｉＣｘＮｙの炭窒化珪素膜は、硬い為、強いストレスが生じやすく、割れ易いという欠点を有するが、しかし、絶縁膜を炭窒化珪素膜にすると、ストレスを緩和できる効果が生じる。また比誘電率が低いという利点もあり、更に、バリア性が窒化珪素よりも優れているので、ＬＳＩのHigh-k絶縁膜のアンダーコートへの利用に最近では検討されている。
原料供給機構は、例えば、ＳｉN系膜を堆積するために用いられるヘキサメチルジシラザンやシラン等を供給するためのものである。また、真空系は、反応残余ガスを排出するためのものである。
原料として、NとＳｉを含む化合物、即ち、ヘキサメチルジシラザン、テトラメチルジシラザン、オクタメチルトリシラザン、ヘキサメチルシクロトリシラザン、テトラエチルテトラメチルシクロテトラシラザン、テトラフェニルジメチルジシラザンの中から選ばれた１種又は２種以上のシラザン基を有するシラザン化合物を使用する。この原料を、反応室の上面のガス流入口から、原料供給機構を通して送り込む。一般に、シランガスは爆発性がありハンドリングが設備の大型化に困難な場合があるが、特に、ヘキサメチルジシラザン（ＨＭＤＳ）は、容易に取り扱える利点がある。
図２７は本手法によって得られた薄膜の組成を光電子分光法のSi(2p)スペクトルのピーク分離によって求めたSi-CとSi-N結合の組成とアンモニア流量の関係を示している。薄膜の成膜条件は触媒体温度：1700℃、基板温度：50℃とした。得られた膜はSiCNであり、アンモニア流量を増やすことによってSi-N結合が増えることがわかる。
図２８は本手法によって堆積した膜の段差被覆性を見積もるためにおこなった実験のセットアップの模式図である。それぞれ厚さ700μmのシリコン基板とキャップシリコン基板間に厚さ5μmのステンレス製スペーサーを図のように設置し、上方から薄膜堆積種を輸送できる位置に本構造体を設置した。アンモニア流量を50sccmとした図２７での堆積条件で薄膜堆積を行った。次にスペーサーによる隙間から進入して形成した薄膜を膜厚計により測定し、薄膜の進入長を見積もった。その結果、キャップシリコン基板のエッジから3mmまで薄膜が形成していることがわかった。これより、段差被覆性に優れた膜形成が行えると考えられる。
窒化膜を形成し、さらには、貫通電極を形成した後、詳細は上述した方法により、表面酸化膜の還元、及び又は、有機物の除去を行う。即ち、金属ナノ粒子の充填により形成された貫通電極を水素を含有する化合物の気体を加熱された触媒体に接触させ、接触分解反応により生じた原子状水素で処理する。このような銅配線洗浄装置を用いて、試料（基板）として、ナノ銅金属粒子を用いたパターニング配線を形成したシリコンＬＳＩウエハを、試料ステージに設置する。そして、ナノ金属粒子を用いたパターニング配線を形成したシリコンＬＳＩウエハの汚染を除去するため、水素ガスを流量30sccmで10分間流入し、この処理により、汚染の除去を行う。
半導体装置の製造においては、一般に、面積が広い半導体ウエハが用意され、その後このウエハの第１の主面に、所定の回路素子を含む単位回路が形成される。この単位回路はウエハの第１の主面に縦横に整列配置形成される。その後も、ウエハレベルで、即ち半導体ウエハ状の半導体基板に対して、上述した貫通電極形成とか絶縁膜の形成を含む各処理を行う。そして、最終的には縦横に切断分離して多数の半導体素子（半導体チップ）を形成することになる。但し、銅配線後の溶媒除去と低抵抗化処理工程は、ウエハレベルで行うことに限定されることなく、切断分離後の半導体チップ単位のパッケージ基板の配線工程にも有効である。

Claims (17)

  1. 外部電極端子として機能するバンプを、半導体装置のおもて面側及びその裏面側の両表面に備え、かつ、他の電極端子を有する他の半導体装置、基板、或いはボードに積層されて、その電極端子と直接に電気的に接続されて用いられるパッケージングされた積層型半導体装置において、
    半導体基板を貫通する貫通電極を形成した半導体基板のおもて面側に、複数の回路素子を形成したＬＳＩ形成面、及び該ＬＳＩ形成面の上に前記複数の回路素子に接続する多層配線部を有し、かつ、前記多層配線部の上面に塗布する第１の絶縁膜上において前記貫通電極を前記多層配線部に接続する再配線層、及び該再配線上において該再配線に接続するポスト電極を有し、該ポスト電極の頭部面を除いて半導体基板のおもて面を覆う第２の絶縁膜、及び前記ポスト電極の頭部面に接続される外部接続用のバンプを備え、前記第２の絶縁膜は半導体基板より厚くして、半導体装置の剛性を実質的に第２の絶縁膜で確保し、
    前記半導体基板の裏面側において、前記貫通電極の頭部面が露出するように塗布した第３の絶縁膜の上で、前記貫通電極の頭部面に配線により接続されるバンプ形成部を備え、該バンプ形成部を、それを覆う第４の絶縁膜に開けた開口を通して外部接続用のバンプに接続したことを特徴とするパッケージングされた積層型半導体装置。
  2. 他の半導体装置を上面に位置するようアライメントを行って両者の接続部分が重なるようにして、外部接続用のバンプを接合させ、さらに、多層配線基板からなるドウターボードの上面に搭載して、接合した請求項１に記載のパッケージングされた積層型半導体装置。
  3. 前記他の半導体装置の周囲を前記ドウターボードによって支持するスペーサーを用いた請求項２に記載のパッケージングされた積層型半導体装置。
  4. さらに別の１つ又は複数の半導体装置を、途中に基板や放熱板を挿入して、立体的に接続した請求項２に記載のパッケージングされた積層型半導体装置。
  5. 前記第２の絶縁膜厚は４０〜２００μｍ、半導体基板厚は１０〜５０μｍ、第４の絶縁膜厚は３０μｍ以下にした請求項１に記載のパッケージングされた積層型半導体装置。
  6. 前記半導体基板の裏面側において、前記貫通電極の頭部面に配線により接続されるバンプ形成部は、貫通電極位置より再配線層により任意の位置に再配置された請求項１に記載のパッケージングされた積層型半導体装置。
  7. 外部電極端子として機能するバンプを、半導体装置のおもて面側及びその裏面側の両表面に備え、かつ、他の電極端子を有する他の半導体装置、基板、或いはボードに積層されて、その電極端子と直接に電気的に接続されて用いられるパッケージングされた積層型半導体装置の製造方法において、
    スクライブラインを介して格子状に複数配置された半導体ウエハ状の半導体基板のおもて面に、複数の回路素子を形成したＬＳＩ形成面、及び該ＬＳＩ形成面の上に前記複数の回路素子に接続する多層配線部を形成すると共に、該半導体基板に貫通電極を設け、
    前記多層配線部上に形成した第１の絶縁膜の上において、前記貫通電極を前記多層配線部に接続する再配線層を形成し、
    前記再配線上において該再配線に接続するポスト電極を形成し、
    さらにポスト電極を形成した後、該おもて面に第２の絶縁膜を塗布し、前記ポスト電極の先端を露出させた後、
    半導体基板の裏面を研削して、貫通電極の先端を露出させた後、半導体基板の裏面上に第３の絶縁膜を、貫通電極頭部面が露出するように塗布し、
    次に、半導体基板の裏面側の第３の絶縁膜の上に、該露出した貫通電極頭部面とバンプ形成部との配線を実施し、該配線の上に塗布された第４の絶縁膜に開けられた開口を通して、該バンプ形成部にバンプを形成し、前記第２の絶縁膜は半導体基板より厚く、第４の絶縁膜は半導体基板より薄くして、半導体装置の剛性を実質的に第２の絶縁膜で確保し、
    半導体基板のおもて面側においては、ポスト電極の先端にバンプを形成する、
    ことを特徴とするパッケージングされた積層型半導体装置の製造方法。
  8. 半導体基板の裏面側の前記第３の絶縁膜の上の配線はナノ金属粒子を用いてスクリーン印刷又はインクジェットにより実施した請求項７に記載のパッケージングされた積層型半導体装置の製造方法。
  9. 前記配線の上を窒化膜で被覆し、かつ、該窒化膜は、ヘキサメチルジシラザン、テトラメチルジシラザン、オクタメチルトリシラザン、ヘキサメチルシクロトリシラザン、テトラエチルテトラメチルシクロテトラシラザン、テトラフェニルジメチルジシラザンの中から選ばれた１種又は２種以上のシラザン化合物を加熱された触媒体に接触させ、接触分解反応により生じた化学種のシリコンカーボナイトライド、シリコンオキシナイトライド、シリコンオキシカーボナイトライド又はシリコンナイトライドの何れかである請求項８に記載のパッケージングされた積層型半導体装置の製造方法。
  10. 半導体基板のおもて面側および裏面のバンプの形成は、半導体ウエハを切断して個々の半導体装置に個別化する前に実施するか、又は、半導体ウエハを切断して個別化した後に実施する請求項７に記載のパッケージングされた積層型半導体装置の製造方法。
  11. 半導体基板を貫通する貫通電極の形成は、該貫通電極用の孔を開けた後、この孔の側壁に多層配線に悪影響を与えない程度の低温で絶縁膜を形成し、次に、貫通電極の埋め込みをした後、該貫通電極を前記多層配線部内の所定の配線層に接続してなる請求項７に記載のパッケージングされた積層型半導体装置の製造方法。
  12. 前記半導体基板を貫通する貫通電極の形成は、該貫通電極用の孔を開けた後、この孔の側壁に多層配線に悪影響を与えない程度の低温で絶縁膜を形成し、次に、前記多層配線部内の所定の配線層との接続部を開口した後、貫通電極部と接続部を同時に形成してなる請求項７に記載のパッケージングされた積層型半導体装置の製造方法。
  13. 前記貫通電極のための孔を、多数の同一半導体素子を同時形成する半導体ウエハ状の半導体基板に対して開口すると同時に、個々の半導体素子に切断するためのスクライブラインを所定の幅を持って開口し、前記第２の絶縁膜を半導体基板のおもて面のみならずスクライブラインの開口にも充填することにより、スクライブラインで切断した半導体装置の端面が絶縁膜で覆われる請求項７に記載のパッケージングされた積層型半導体装置の製造方法。
  14. 前記第１の絶縁膜および前記第２の絶縁膜は何れも半導体ウエハ状の半導体基板に対して形成され、裏面側の配線は銅ナノ金属微粒子を用いてインクジェットにより半導体ウエハ状の半導体基板上で形成された請求項７に記載のパッケージングされた積層型半導体装置の製造方法。
  15. 前記貫通電極用の孔側壁の絶縁膜として窒化膜を使用し、前記窒化膜が、ヘキサメチルジシラザン、テトラメチルジシラザン、オクタメチルトリシラザン、ヘキサメチルシクロトリシラザン、テトラエチルテトラメチルシクロテトラシラザン、テトラフェニルジメチルジシラザンの中から選ばれた１種又は２種以上のシラザン化合物を加熱された触媒体に接触させ、接触分解反応により生じた化学種を、前記孔側壁に触れさせ、該孔側壁表面上に形成されたシリコンカーボナイトライド、シリコンオキシナイトライド、シリコンオキシカーボナイトライド又はシリコンナイトライドの何れかである請求項７に記載のパッケージングされた積層型半導体装置の製造方法。
  16. 前記貫通電極が、前記絶縁膜を形成した孔に金属ナノ粒子を充填することにより形成される請求項１５に記載のパッケージングされた積層型半導体装置の製造方法。
  17. 前記貫通電極を、水素を含有する化合物の気体を加熱された触媒体に接触させた接触分解反応により生じた原子状水素で処理することにより、表面酸化膜の還元、及び又は、有機物の除去を行った請求項１６に記載のパッケージングされた積層型半導体装置の製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US8048717B2 (en) * 2007-04-25 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for bonding 3D semiconductor devices
EP2220673A1 (en) * 2007-11-12 2010-08-25 Nxp B.V. Thermal stress reduction
JP2009139273A (ja) * 2007-12-07 2009-06-25 Elpida Memory Inc 積層型半導体装置および導通テスト方法
US8334170B2 (en) * 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
US7998860B2 (en) 2009-03-12 2011-08-16 Micron Technology, Inc. Method for fabricating semiconductor components using maskless back side alignment to conductive vias
JP5902102B2 (ja) * 2010-02-22 2016-04-13 インターポーザーズ ゲーエムベーハー 半導体モジュールを製造するための方法およびシステム
JP5419167B2 (ja) * 2010-08-10 2014-02-19 国立大学法人東北大学 半導体装置の製造方法および半導体装置
US9263412B2 (en) * 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
JPWO2014188632A1 (ja) * 2013-05-23 2017-02-23 パナソニック株式会社 放熱構造を有する半導体装置および半導体装置の積層体
US10476318B2 (en) * 2014-10-27 2019-11-12 Panasonic Intellectual Property Management Co., Ltd. Battery-embedded device
JP2017139433A (ja) * 2016-02-05 2017-08-10 大日本印刷株式会社 貫通電極基板及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208655A (ja) * 2000-06-02 2002-07-26 Seiko Epson Corp 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP2005136187A (ja) * 2003-10-30 2005-05-26 Japan Science & Technology Agency 半導体装置及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4011695B2 (ja) 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
JP3455762B2 (ja) * 1999-11-11 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
JP2001144213A (ja) * 1999-11-16 2001-05-25 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP3599325B2 (ja) 2001-02-09 2004-12-08 株式会社フジクラ 基板の貫通電極形成方法および貫通電極を有する基板
JP4717290B2 (ja) 2001-09-12 2011-07-06 株式会社フジクラ 貫通電極の製造方法
JP4212293B2 (ja) 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
JP2004055439A (ja) * 2002-07-23 2004-02-19 Mitsubishi Electric Corp 導体層形成用組成物および配線回路の形成方法
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
JP2004207416A (ja) * 2002-12-25 2004-07-22 Seiko Epson Corp 半導体装置、電子機器および半導体装置の製造方法
JP2004327910A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置およびその製造方法
JP3646719B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP4409455B2 (ja) * 2005-01-31 2010-02-03 株式会社ルネサステクノロジ 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208655A (ja) * 2000-06-02 2002-07-26 Seiko Epson Corp 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP2005136187A (ja) * 2003-10-30 2005-05-26 Japan Science & Technology Agency 半導体装置及びその製造方法

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