JP2005071558A - 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム - Google Patents
不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム Download PDFInfo
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Abstract
【解決手段】行方向に配列される複数のワード線WLと、ワード線と直交する列方向に配列されるビット線DQと、列方向に配列され、かつ複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、メモリセルトランジスタの内、電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して、選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnとを備える。配列されたメモリセルトランジスタを選択する、第1の選択トランジスタ、第2の選択トランジスタのいずれか一方或いは両方が、選択ゲートとして機能するメモリセルトランジスタによって形成されていてもよい。
【選択図】 図2
Description
NAND型フラッシュメモリは、図1に示すように、破線で囲われた領域で示されるメモリブロック70を形成する複数個、例えば16個のメモリセルトランジスタM0,M1,M2,〜M15が直列に列方向に接続され、その一方側に1つのビット線側選択トランジスタSG1、他方側に1つのソース線側選択トランジスタSG2が接続されている。
図2(a)及び図2(b)は、本発明の実施例1によるNAND型フラッシュメモリセルユニットの平面レイアウトパターン構成図と回路構成図を示している。この例では、デザイン・ルール Fを用いた場合を例に取っている。ビット線側選択ゲート線SGD、ソース線側選択ゲート線SGS、制御ゲート(ワード線)WL1,WL2,・・・,WLm,WLm+1,・・・,WLn,・・・
,WL32のゲート長は、それぞれFで等しくなっている。また、ビット線側選択ゲート線SGD、ソース線側選択ゲート線SGS、制御ゲート(ワード線)WL1,WL2,・・・,WL32の線間のスペースは、それぞれFで等しくなっている。尚、ビット線側選択ゲート線SGDの上方には、ビット線DQ用コンタクト孔BC 、ソース側選択ゲート線SGSの下方にはソース線CS用コンタクト孔SC が開口されている。
実施例1において、NAND型フラッシュメモリセルに対してメモリセルの一部を選択ゲートにするだけでなく、NAND型フラッシュメモリの片方の選択ゲート自体を削除し、メモリセルのみのメモリセルアレイ構造として構成、これにメモリセルを選択ゲートとして機能させる方法を採用することにより上述の書込消去単位の縮小或いは最適化を実現することもできる。
図4(a)及び図4(b)は、本発明の実施例1の変形例2によるNAND型フラッシュメモリセルユニットの平面レイアウトパターン構成図と回路構成図を示している。回路構成上、図4に示すように、複数のワード線の内、任意のワード線WLm,WLm+1,WLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにし、それぞれ選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGm+1,MSGnを構成している点は、実施例1と同様である。更に、ソース線側選択ゲート線SGSに接続される選択トランジスタ列を、選択ゲートとして機能するメモリセルトランジスタ列MSGSによって構成した点に特徴を有する。NANDストリングの両サイドのビット線側選択ゲート線SGD、ソース線側選択ゲート線SGSにおいて、一方のソース線側選択ゲート線SGSを構成するトランジスタ列をMOSランジスタによって構成するのではなく、メモリセルトランジスタをそのまま配列し、必要に応じて選択ゲートとして機能するようにする。メモリセルM1,M2,・・・,M32の内の特定のメモリセルトランジスタを選択ゲートとして機能するようにすることにより、NANDストリングに直列に接続されるメモリセル数を任意のサイズに調整することができる点は実施例1と同様である。
実施例1において、NAND型フラッシュメモリセルに対してメモリセルの一部を選択ゲートにするだけでなく、NAND型フラッシュメモリの両方の選択ゲート自体を削除し、メモリセルのみのメモリセルアレイ構造として構成、これにメモリセルを選択ゲートとして機能させる方法を採用することにより上述の書込消去単位の縮小或いは最適化を実現することもできる。
図6(a)及び図6(b)は、本発明の実施例1の変形例4によるNAND型フラッシュメモリセルユニットの平面レイアウトパターン構成図と回路構成図を示している。この例では、ビット線側選択ゲート線SGD、ソース線側選択ゲート線SGSのゲート長YFは、制御ゲート(ワード線)WL1,WL2,・・・,WLn,・・・,WL32のゲート長Fに比べ、長く構成されている。この理由は、選択ゲート用のMOSトランジスタのカットオフ特性を良好に保持するためである。また、制御ゲート(ワード線)WL1,WL2,・・・,WL32のゲート長及び線間のスペースは、それぞれFで等しくなっている。尚、ビット線側選択ゲート線SGDの上方には、ビット線DQ用コンタクト孔BC 、ソース側選択ゲート線SGSの下方にはソース線CS用コンタクト孔SC が開口されている。本発明の実施例1の変形例4に係る不揮発性半導体記憶装置の回路構成上、図6に示すように、複数のワード線の内、任意のワード線WLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにし、選択ゲートとして機能するメモリセルトランジスタ列MSGnを構成している点に特徴がある。NANDストリングの両サイドのビット線側選択ゲート線SGD、ソース線側選択ゲート線SGSのみならず、メモリセルM1,M2,・・・,M32の内の特定のメモリセルトランジスタを選択ゲートとして機能するようにすることにより、NANDストリングに直列に接続されるメモリセル数を2分割することができる。
[素子断面構造]
本発明の実施例1において、その変形例5に係る不揮発性半導体記憶装置の素子断面構造は、図7に示すように、p型半導体基板10上に構成され、NANDストリングを形成するフローティングゲート構造のメモリセルトランジスタ列とビット線BL及びソース線SL用のコンタクトプラグ6を有する。
(メモリセルの動作)
本発明の実施例1に係る不揮発性半導体記憶装置における基本単位としてのメモリセルの動作方法を、図8(a),(b)に示す。図8において、縦軸は閾値電圧分布を表し、横軸はヒストグラムを表している。図8(a)は4値メモリとして動作させる場合を表しており、図8(b)は、2値メモリとして動作させる場合を表している。更に、図8(c)は、選択ゲートとして機能するメモリセルトランジスタの閾値電圧特性を表している。この選択ゲートとして機能するメモリセルトランジスタは、本来の選択ゲートトランジスタが配置されるソース線SL或いはビット線BLと接続される位置に配置されていても良いし、或いはメモリセルトランジスタ列の中のメモリセルトランジスタであっても良いことはもちろんである。図8(a),(b)に示すメモリセルトランジスタに与える電圧関係と、図8(c)に示す選択ゲートとして機能するメモリセルトランジスタに与える電圧関係とは全く独立である。図8(a)に示す閾値特性は4値特性のメモリを実現する動作方法を表しており、読み出し電圧Vreadに対してほぼ三等分するように閾値電圧の分布が設定される。例えば、消去状態を“11”で表すとすると、“10”の書き込み状態は閾値電圧レベルVref0と閾値電圧レベルVref1の間に分布しており、閾値電圧レベルVref1よりも高い電圧でオン状態、閾値電圧レベルVref0よりも低い電圧でオフ状態になる。“00”の書き込み状態は閾値電圧レベルVref1と閾値電圧レベルVref2の間に分布しており、閾値電圧レベルVref2よりも高い電圧でオン状態、閾値電圧レベルVref1よりも低い電圧でオフ状態になる。“01”の書き込み状態は閾値電圧レベルVref2と閾値電圧レベルVref3の間に分布しており、閾値電圧レベルVref3よりも高い電圧でオン状態、閾値電圧レベルVref2よりも低い電圧でオフ状態になる。これに対して、図8(b)に示す閾値特性は2値特性のメモリを実現する動作方法を表しており、読み出し電圧Vread読み出し電圧Vreadに対する閾値電圧の分布が設定される。例えば、消去状態をVref0以下のレベルで表すとすると、この消去状態によって、“1”の書き込み状態が示される。また、読み出し電圧レベルVreadよりも高い電圧でオン状態、低い電圧でオフ状態になる。一方、選択ゲートと
して機能するメモリセルトランジスタの閾値電圧特性は、図8(c)に示すように、通常のMOSトランジスタと同様に閾値特性を把握することができる。即ち、閾値電圧レベルVsgref1よりも高い電圧でオン状態、閾値電圧レベルVsgref0よりも低い電圧でオフ状態になる。
本発明の実施例1に係る不揮発性半導体記憶装置において第1の動作方法は、図9に示すように、1本のNANDストリング内の1本のワード線WLnに接続されるメモリセルトランジスタを選択ゲートとして機能するようにする例に基づいて説明することができる。図9は、1本のNANDストリングを模式的に表現している。ビット線側選択ゲート線SGD,ソース線側選択ゲート線SGSに挟まれたワード線WL1,WL2,・・・,WLn,WLn+1,・・・,WL31,WL32において、ワードWLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにする場合の動作は図10に示すように、フローチャートを用いて説明することができる。
本発明の実施例1に係る不揮発性半導体記憶装置において第2の動作方法は、図11に示すように、1本のNANDストリング内の2本のワード線WLm,WLnに接続されるメモリセルトランジスタを選択ゲートとして機能するようにする例に基づいて説明することができる。図11は、1本のNANDストリングを模式的に表現している。ビット線側選択ゲート線SGD, ソース線側選択ゲート線SGSに挟まれたワード線WL1,WL2,・・・WLm,WLm+1,・・・,WLn,WLn+1,・・・,
WL31,WL32において、ワードWLm及びWLnに接続されたメモリセルトランジスタを選択ゲートとして機能するようにする場合の動作は図12に示すように、フローチャートを用いて説明することができる。
(MONOS構造の素子断面構造)
本発明の実施例1において、その変形例6に係る不揮発性半導体記憶装置の素子断面構造は、図13に示すように、p型半導体基板10上に構成され、NANDストリングを形成するMONOS構造のメモリセルトランジスタ列とビット線BL及びソース線SL用のコンタクトプラグ6を有する。メモリセルトランジスタはトンネルゲート絶縁膜として作用するゲート絶縁膜13上に配置されたSiN膜からなる電荷蓄積層18と、ブロック絶縁膜17と、制御ゲートとして作用する導電層16からなる積層構造を有する。SiN膜からなる電荷蓄積層18に電子を取り込み、或いは吐き出すことによって不揮発性のメモリセルとして動作することは、通常 のMONOSゲート構造のNAND型フラッシュメモリと同様である。メモリセルトランジスタのソース・ドレイン拡散層11はNANDストリングを構成するメモリセル列において、それぞれに直列に共通領域として形成されている。また、ソース・ドレイン間のチャネル部分には必要に応じて、チャネルイオン注入層12が形成されている。
(マトリックス構成の平面パターン)
本発明の実施例1の変形例7に係るNAND型不揮発性半導体記憶装置のメモリセルユニットのマトリックス構造の平面構成を図14に示す。
の内、ワード線WLm,WLnに対応するメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnとして構成する例が示されている。
この図14におけるI−I線上でのNANDストリング 5j 断面構造図が図15に示される。図15に示されるように半導体基板10上に形成されたp ウエル中にメモリセルゲート1j 及び選択ゲート2j が設けられている。これらメモリセルゲート1j 及び選択ゲート 2j の周囲の半導体基板10中に、ソース・ドレイン拡散層11が設けられている。それぞれのメモリセルゲート1j 及び選択ゲート2j 下の半導体基板10中にはチャネルイオン注入層12が形成されている。また、NANDストリング 5j の両側の選択ゲート2j の外側のソース・ドレイン拡散層11にはコンタクトプラグ6が接続されている。
(マトリックス構成の平面パターン)
本発明の実施例1の変形例8に係るNAND型不揮発性半導体記憶装置のメモリセルユニットのマトリックス構造の平面構成を図16に示す。
の内、ワード線WLm,WLnに対応するメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnとして構成する例が示されている。更に、ビット線側及びソース線側選択ゲートの本数をそれぞれ2本ずつとして構成している点に特徴がある。メモリセルトランジスタを選択ゲートとして機能するようにすることを本来の選択ゲート部分にも適用できることは前述の通りである。
(マトリックス構成の平面パターン)
本発明の実施例1の変形例9におけるメモリセルユニットの平面構成を図17に示す。図17においては、NANDストリングを構成するメモリセルトランジスタの内、ワード線WLm,WLnに対応するメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnとして構成する例が示されている。
この図17におけるII−II線上での断面が図18に示される。図18に示されるように半導体基板10上にメモリセルゲート1及び選択ゲート21が設けられている。これらメモリセルゲート1及び選択ゲート21周囲の半導体基板10中に、ソース・ドレイン拡散層11が設けられている。それぞれのメモリセルゲート1下の半導体基板10中にはチャネルイオン注入層12が形成されている。また、選択ゲート21下の半導体基板10中には、開口部22を介して注入されたチャネルイオン注入層25が設けられている。また、NANDストリング23の端の選択ゲート21の外側のソース・ドレイン拡散層11にはコンタクトプラグ24が接続されている。
次に、図18乃至図29を用いて、本発明の実施例1の変形例10に係る不揮発性半導体記憶装置の製造方法を説明する。図18から図29は、図17におけるII−II線上での部分又は全体の断面に相当する。
変形例10の不揮発性半導体記憶装置の構造では、図18に示された不揮発性半導体記憶装置の構造を図30に示すように変形し、1対の2本の選択ゲート21のうちの片方、メモリセルゲート1から遠い方の選択ゲート21のゲート間絶縁膜15に開口部22に対応した半導体基板10中に、濃いチャネルイオン注入層25を形成して、カットオフ特性を向上できる。ここで、メモリセルゲート1に隣接する選択ゲート21の下方にはメモリセルゲート1と同じチャネルイオン注入層12が形成されている。
変形例11の不揮発性半導体記憶装置の構造では、図18に示された不揮発性半導体記憶装置の構造を図31に示すように変形し、1対の2本の選択ゲート21のうちの片方、メモリセルゲート1に隣接する選択ゲート21のゲート間絶縁膜15に開口部22に対応した半導体基板10中に、濃いチャネルイオン注入層25を形成して、カットオフ特性を向上できる。ここで、メモリセルゲート1から離間する選択ゲート21下方にはメモリセルゲート1と同じチャネルイオン注入層12が形成されている。
図24乃至図26の工程の代わりに、図32乃至図34に示すように、開口部34を広く設定して、選択トランジスタのチャネル予定領域へのイオン注入を実施し、選択トランジスタのチャネルイオン注入層25を広く形成することもできる。図32乃至図34に示す工程は、図24乃至図26に示した工程に比較して微細加工の加工精度において余裕がある。
(NAND型フラッシュメモリのマトリックス構成例)
本発明の実施例1の変形例13に係る不揮発性半導体記憶装置として、64MビットNAND型フラッシュメモリの模式的回路構成は、図35に示すように、NANDストリングのビット線側にそれぞれ2本の選択ゲートとして機能するメモリセルトランジスタ列MSGD1,MSGD2によって構成された選択ゲート線を備え、ソース側にそれぞれ2本の選択ゲートとして機能するメモリセルトランジスタ列MSGS1,MSGS2によって構成された選択ゲート線を備える。図35において、NAND型メモリセルアレイからなるブロック0、ブロック1、・・・ブロック1023が配置され、周辺にはトップ・ページバッファ290、ボトム・ページバッファ291、レフト・ロウデコーダ/チャージポンプ292、ライト・ロウデコーダ/チャージポンプ293が配置されている。また、図35において、選択ゲートとして機能するメモリセルトランジスタ列MSGD1,MSGD2及び選択ゲートとして機能するメモリセルトランジスタ列MSGS1,MSGS2に対して平行にワード線WL0,WL1,…,WL14,WL15が配置され、これらのワード線と直交して、ビット線BL0,BL1,…,BL4223が配置されている。尚、変形例13の構成においても、図2乃至図6に示したような本発明の実施例1及びその変形例1から4までの回路構成を適用できることはもちろんである。
本発明の実施例に係る不揮発性半導体記憶装置においては、実施例1及びその変形例1乃至3において説明したNANDストリングの回路構成を複合的に組み合わせて、NAND列数の異なるメモリセルが含まれるメモリセルアレイを用い、よりシステム的に最適な書込消去単位を提供することもできる。例えば、ある第1の領域はNAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作する場合と、NAND列の内部にメモリセルトランジスタを上述のとおり選択トランジスタに変えることにより書込消去単位を変えることも可能な領域とする。次いで第2の領域には従来の選択トランジスタは存在せず変形例3に記載したようなワード線のみのメモリセルで構成されるメモリ領域とすることもできる。第2の領域は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。即ち、第1の領域をデータ領域、第2の領域をデータ管理領域というような使い方をすることにより、システム的に高機能化を図ることも可能である。
本発明の実施例2の変形例1に係る不揮発性半導体記憶装置は、図37に示すように、実施例1の変形例1において説明した回路構成を有する不揮発性半導体記憶装置からなる分割書込消去型NAND型メモリ120と、NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210とを組合わせた構成を有する。分割書込消去型NAND型メモリ120においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,選択ゲートとして機能するメモリセルトランジスタ列MSGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。NAND型フラッシュメモリ210においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセルトランジスタ列Mi,Mj,任意のワード線に接続された選択ゲートとして機能するメモリセルトランジスタ列MSGを備えている。NAND型フラッシュメモリ210においても、図37に示すように、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。一方、NAND型フラッシュメモリは大容量のデータ記憶用とする。
本発明の実施例2の変形例2に係る不揮発性半導体記憶装置は、図38に示すように、実施例1の変形例2において説明した回路構成を有する不揮発性半導体記憶装置からなる分割書込消去型NAND型メモリ120と、NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210とを組合わせた構成を有する。分割書込消去型NAND型メモリ120においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGD,選択ゲートとして機能するメモリセルトランジスタ列MSGS及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。NAND型フラッシュメモリ210においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,任意のワード線に接続された選択ゲートとして機能するメモリセルトランジスタ列MSGを備えている。NAND型フラッシュメモリ210においても、図38に示すように、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。一方、NAND型フラッシュメモリは大容量のデータ記憶用とする。
本発明の実施例2の変形例3に係る不揮発性半導体記憶装置は、図39に示すように、実施例1の変形例3において説明した回路構成を有する不揮発性半導体記憶装置からなる分割書込消去型NAND型メモリ120と、NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210とを組合わせた構成を有する。分割書込消去型NAND型メモリ120においては、ビット線BLi,BLi+1に対して直交する選択ゲートとして機能するメモリセルトランジスタ列MSGS,MSGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。NAND型フラッシュメモリ210においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,任意のワード線に接続された選択ゲートとして機能するメモリセルトランジスタ列MSGを備えている。NAND型フラッシュメモリ210においても、図39に示すように、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。一方、NAND型フラッシュメモリは大容量のデータ記憶用とする。
本発明の実施例2の変形例4に係る不揮発性半導体記憶装置は、図40に示すように、実施例1において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnによって、2分割した点に特徴を有する。即ち、ワード線WLnからビット線BL側のメモリセルアレイ部分とソース線SL側のメモリセルアレイ部分に分割し、一方を比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。他方は、NAND型フラッシュメモリとしての大容量のデータ記憶用とする。WLnの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。本発明の実施例2の変形例4においては、図40に示すように、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。2分割されたNAND型フラッシュメモリ210においても、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、更に内部を分割し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。
本発明の実施例2の変形例5に係る不揮発性半導体記憶装置は、実施例1の変形例2において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。全体の回路構成図は、図40と同様であるため、省略する。NAND列のビット線側に従来型の選択ゲート線SGDを配置し、ソース線側選択ゲート線として選択ゲートとして機能するメモリセルトランジスタ列MSGSを配置することで、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnによって、2分割した点に特徴を有する。即ち、ワード線WLnからビット線BL側のメモリセルアレイ部分とソース線SL側のメモリセルアレイ部分に分割し、一方を比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。他方は、NAND型フラッシュメモリとしての大容量のデータ記憶用とする。WLnの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。本発明の実施例2の変形例5においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGD及び選択ゲートとして機能するメモリセルトランジスタ列MSGS及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。2分割されたNAND型フラッシュメモリ210においても、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、更に内部を分割し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。
本発明の実施例2の変形例6に係る不揮発性半導体記憶装置は、実施例1の変形例1において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。全体の回路構成図は、図40と同様であるため、省略する。NAND列のソース線側に従来型の選択ゲートを配置し、ビット線側選択ゲート線として選択ゲートとして機能するメモリセルトランジスタ列MSGDを配置することで、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnによって、2分割した点に特徴を有する。即ち、ワード線WLnからビット線BL側のメモリセルアレイ部分とソース線SL側のメモリセルアレイ部分に分割し、一方を比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。他方は、NAND型フラッシュメモリとしての大容量のデータ記憶用とする。WLnの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。本発明の実施例2の変形例6においては、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,選択ゲートとして機能するメモリセルトランジスタ列MSGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。2分割されたNAND型フラッシュメモリ210においても、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、更に内部を分割し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。
本発明の実施例2の変形例7に係る不揮発性半導体記憶装置は、実施例1の変形例3において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。全体の回路構成図は、図40と同様であるため、省略する。従来の選択トランジスタは存在せず、実施例1の変形例3に記載したようなワード線のみのメモリセルで構成されるNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnによって、2分割した点に特徴を有する。更に又、ビット線側選択ゲート用として、選択ゲートとして機能するメモリセルトランジスタ列MSGDを配置し、ソース線側選択ゲート用として、選択ゲートとして機能するメモリセルトランジスタ列MSGSを配置している。即ち、ワード線WLnからビット線BL側のメモリセルアレイ部分とソース線SL側のメモリセルアレイ部分に分割し、一方を比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う。他方は、NAND型フラッシュメモリとしての大容量のデータ記憶用とする。WLnの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。本発明の実施例2の変形例7においては、ビット線BLi,BLi+1に対して直交する選択ゲートとして機能するメモリセルトランジスタ列MSGS,MSGD及びソース線SLを有する。又、ワード線WLi,WLjに接続されたメモリセル列Mi,Mj,ワード線WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGnを備えている。2分割されたNAND型フラッシュメモリ210においても、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、更に内部を分割し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。
本発明の実施例2の変形例8に係る不揮発性半導体記憶装置は、図41に示すように、実施例1において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLm,WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGm,MSGnによって、3分割した点に特徴を有する。このように3分割することによって、ワード線WLnとワード線WLmの間の挟まれるメモリセルアレイ部分のみを比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う構成とすることもできる。
本発明の実施例2の変形例9乃至11に係る不揮発性半導体記憶装置は、それぞれ実施例1の変形例1乃至3において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。全体の回路構成図は、図41と同様であるため、省略する。NAND列の片側に従来型の選択ゲートを配置した例が変形例9,10であり、NAND列の両側に選択ゲートとして機能するメモリセルトランジスタ列MSGD,MSGSを配置した例が変形例11である。いずれも、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLm,WLnに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGm, MSGnによって、3分割した点に特徴を有する。このように3分割することによって、ワード線WLnとワード線WLmの間の挟まれるメモリセルアレイ部分のみを比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う構成とすることもできる。又、ワード線WLnからソース線SLまでの範囲のメモリセルアレイはNAND型フラッシュメモリとしての大容量のデータ記憶用とすることもできる。更に、ワード線WLmからビット線BL側のメモリセルアレイ部分はメモリセルとして使用しない構成とすることもできる。ワード線WLm,WLnの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。
本発明の実施例2の変形例12に係る不揮発性半導体記憶装置は、図42に示すように、実施例1において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。NAND列の両側に従来型の選択ゲートを配置し、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLi,WLj,WLkに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGi, MSGj,MSGkによって、4分割した点に特徴を有する。このように4分割することによって、ワード線WLiとワード線WLj間及びワード線WLjとワード線WLk間に挟まれるメモリセルアレイ部分のみを比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う構成とすることもできる。又、ワード線WLkからソース線SLまでの範囲のメモリセルアレイはNAND型フラッシュメモリとしての大容量のデータ記憶用とすることもできる。更に、ワード線WLiからビット線BL側のメモリセルアレイ部分はメモリセルとして使用しない構成とすることもできる。ワード線WLi,WLj,WLkの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。本発明の実施例2の変形例12においては、図42に示すように、ビット線BLi,BLi+1に対して直交する選択ゲート線SGS,SGD及びソース線SLを有する。又、ワード線WLi,WLj,WLkに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGi,MSGj,MSGkを備えている。4分割されたNAND型フラッシュメモリ210においても、選択ゲートとして機能するメモリセルトランジスタ列MSGを形成し、更に内部を分割し、分割書込消去型NAND型メモリとして構成しても良いことは明らかである。
本発明の実施例2の変形例13乃至15に係る不揮発性半導体記憶装置は、それぞれ実施例1の変形例1乃至3において説明した回路構成を有する不揮発性半導体記憶装置からなる極めて簡単な構成を有する。全体の回路構成図は、図42と同様であるため、省略する。NAND列の片側に従来型の選択ゲートを配置した例が変形例13,14であり、NAND列の両側に選択ゲートとして機能するメモリセルトランジスタ列MSGD,MSGSを配置した例が変形例15である。いずれも、通常のNAND型フラッシュメモリとして動作するNAND型フラッシュメモリ210において、ワード線WLi,WLj,WLkに接続された選択ゲートとして機能するメモリセルトランジスタ列MSGi, MSGj,MSGkによって、4分割した点に特徴を有する。このように4分割することによって、ワード線WLiとワード線WLjの間及びワード線WLjとワード線WLkに挟まれるメモリセルアレイ部分のみを比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用し、主に高速書き換えやデータストレージよりはコードストレージ的にデータの書き換え消去を行う構成とすることもできる。又、ワード線WLkからソース線SLまでの範囲のメモリセルアレイはNAND型フラッシュメモリとしての大容量のデータ記憶用とすることもできる。更に、ワード線WLiからビット線BL側のメモリセルアレイ部分はメモリセルとして使用しない構成とすることもできる。ワード線WLi,WLj,WLkの位置を任意に選ぶことによってデータ管理用のメモリセルアレイ部分とデータ蓄積用のメモリセルアレイ部分のメモリサイズを任意に設定変更可能となる。
本発明の実施例3に係る不揮発性半導体記憶装置システムは、図43に示すように、NAND型フラッシュメモリ210と、分割書込消去型NAND型メモリ120と、更にこの分割書込消去型NAND型メモリ120内において分割形成されたプログラムアドレス記憶部130とから構成される。プログラムアドレス記憶部130を含む分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。NAND型フラッシュメモリ210はデータ蓄積領域として利用する。選択ゲートとして機能するメモリセルトランジスタを利用することによって、本発明の実施例3によれば、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意に書込消去単位を設定できる自由度の高い、不揮発性半導体記憶装置システムを提供することができる。
本発明の実施例3の変形例1に係る不揮発性半導体記憶装置システムは、図44に示すように、NAND型フラッシュメモリ210と、暗号情報記憶部140とから構成される。この暗号情報記憶部140は、NAND型フラッシュメモリ210の一部分を分割して配置する。分割書込消去型NAND型メモリ120として構成することもできる。暗号情報記憶部140は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。NAND型フラッシュメモリ210はデータ蓄積領域として利用する。選択ゲートとして機能するメモリセルトランジスタを利用することによって、本発明の実施例3の変形例1によれば、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意に書込消去単位をシステム的に設定できる、自由度の高い不揮発性半導体記憶装置システムを提供することができる。
本発明の実施例3の変形例2に係る不揮発性半導体記憶装置システムは、図45に示すように、プログラムアドレス記憶部130を含む分割書込消去型NAND型フラッシュメモリ120から構成されている。プログラムアドレス記憶部130は分割書込消去型NAND型メモリ120内の一部分を分割して配置する。プログラムアドレス記憶部130は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。又、分割書込消去型NAND型メモリ120はデータ蓄積領域として利用することもできる。選択ゲートとして機能するメモリセルトランジスタを利用することによって、本発明の実施例3の変形例2によれば、メモリセルの高密度化を図ると同時に、書込消去単位ブロックサイズの増大を防ぎ、高密度なメモリセルで且つ書込消去単位の小さい或いは任意に設定できる高速書き換え可能な、或いは任意に書込消去単位を設定できる自由度の高い、不揮発性半導体記憶装置システムを提供することができる。
本発明の実施例3の変形例3に係る不揮発性半導体記憶装置システムは、図46に示すように、NAND型フラッシュメモリ210と、プログラムアドレス記憶部130を含む分割書込消去型NAND型メモリ120と、センスアンプ150とから構成される。プログラムアドレス記憶部130は、この分割書込消去型NAND型メモリ120内において、その一部分を分割して配置している。NAND型フラッシュメモリ210はデータ蓄積用として利用する。プログラムアドレス記憶部130を含む分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。センスアンプ150によって、分割書込消去型NAND型メモリ120の高速書き換えや、コードストレージ的データの書き換え消去を検出することができる。
本発明の実施例3の変形例4に係る不揮発性半導体記憶装置システムは、図47に示すように、NAND型フラッシュメモリ210と、分割書込消去型NAND型フラッシュメモリ120と、トップ・ページバッファ290と、ボトム・ページバッファ291と、ワードラインドライバ300と、選択ゲート機能化制御回路320とから構成される。また、選択ゲート機能化制御回路320とNAND型フラッシュメモリ210との間、及び選択ゲート機能化制御回路320と分割書込消去型NAND型フラッシュメモリ120との間には、選択ゲート機能化制御信号線(SCSL)322,324が配線されている。選択ゲート機能化制御回路320からは、この選択ゲート機能化制御信号線(SCSL)322,324上において、選択ゲート機能化制御信号(SCS)をメモリセルトランジスタのゲートに接続されたワード線に伝達している。更に又、選択ゲート機能化制御回路320からは、この選択ゲート機能化制御信号線(SCSL)322,324上において、選択ゲート機能化制御信号(SCS)をメモリセルトランジスタ以外の選択ゲートトランジスタのゲートに接続された選択ゲート線に対して伝達することも可能である。この場合には、選択ゲートトランジスタはメモリセルトランジスタと同様の構成を有する場合であってもよい。この場合には、
メモリセルトランジスタを選択ゲートとして機能させることができるようになる。
本発明の実施例3の変形例5に係る不揮発性半導体記憶装置システムは、図48に示すように、NAND型フラッシュメモリ210と、分割書込消去型NAND型フラッシュメモリ120と、トップ・ページバッファ290と、ボトム・ページバッファ291と、ワードラインドライバ300と、選択ゲート機能化制御回路320とから構成される。更に、分割書込消去型NAND型フラッシュメモリ120の内部は選択ゲートとして機能するメモリセルトランジスタ列MSGnによって更に分割して、プログラムアドレス記憶部130を配置している。また、選択ゲート機能化制御回路320と分割書込消去型NAND型フラッシュメモリ120との間には、選択ゲート機能化制御信号線(SCSL)322が配線されている。選択ゲート機能化制御回路320からは、この選択ゲート機能化制御信号線(SCSL)322上において、選択ゲート機能化制御信号(SCS)をメモリセルトランジスタのゲートに接続されたワード線に伝達している。
(実施例3の変形例6)
本発明の実施例3の変形例6に係る不揮発性半導体記憶装置システムは、図49に示すように、NAND型フラッシュメモリ210と、暗号情報記憶部140を含む分割書込消去型NAND型メモリ120と、センスアンプ150と、NANDインタフェース170と、CPU160とから構成され、全体として半導体集積回路チップ20を構成する。CPU160と分割書込消去型NAND型メモリ120との間には、バス配線27,28,29を介して、NANDインタフェース170が接続されている。暗号情報記憶部140は、この分割書込消去型NAND型メモリ120内において、選択ゲートとして機能するメモリセルトランジスタ列MSGnを用いて、その一部分を分割して配置している。NAND型フラッシュメモリ210はデータ蓄積用として利用する。暗号情報記憶部140を含む分割書込消去型NAND型メモリ120は、比較的少ないNAND列数で構成し、この領域は書込消去単位ブロックの小さい領域として利用する。主として、高速書き換えや、コードストレージ的にデータの書き換え消去を行う。センスアンプ150によって、分割書込消去型NAND型メモリ120の高速書き換えや、コードストレージ的データの書き換え消去を検出することができる。
本発明の実施例1乃至実施例4に係る不揮発性半導体記憶装置及びシステムにおいては、様々な適用例が可能である。これらの適用例のいくつかを図54乃至図67示す。
(適用例1)
一例として、分割書込消去型メモリ50を含むメモリカード60は、図54に示すように構成される。分割書込消去型メモリ50には、本発明の実施例1乃至実施例4に係る不揮発性半導体記憶装置が適用可能である。メモリカード60は、図54に示すように、外部デバイス(図示せず)から所定の信号を受信し、或いは外部デバイス(図示せず)へ所定の信号を出力するように動作可能である。
メモリカード60の別の具体例は、図55に示すように、図54のメモリカードの例とは異なり、分割書込消去型メモリ50に加えて、更に、分割書込消去型メモリ50を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ76を具備している。コントローラ76は、インタフェースユニット(I/F)71,72と、マイクロプロセッサユニット(MPU)73と、バッファRAM74と、及びインタフェースユニット(I/F)72内に含まれるエラー訂正コードユニット(ECC)75とを備える。
更に別のメモリカード60の構成例は、図56に示すように、インタフェースユニット(I/F)71,72、マイクロプロセッサユニット(MPU)73、バッファRAM74、インタフェースユニット(I/F)72に含まれるエラー訂正コードユニット(ECC)75及び分割書込消去型メモリ501をすべてワンチップ化して、システムLSIチップ507として実現している。このようなシステムLSIチップ507がメモリカード60内に搭載されている。
更に別のメモリカード60の構成例は、図57に示すように、マイクロプロセッサユニット(MPU)73内に分割書込消去型メモリ501を形成してメモリ混載MPU 502を実現し、更にインタフェースユニット(I/F)71,72、バッファRAM74及びインタフェースユニット(I/F)72に含まれるエラー訂正コードユニット(ECC)75をすべてワンチップ化して、システムLSIチップ506として実現している。このようなシステムLSIチップ506がメモリカード60内に搭載されている。
更に別のメモリカード60の構成例は、図58に示すように、図54或いは図55において示された分割書込消去型メモリ50に代わり、分割書込消去型メモリとバイト型EEPROMで構成されるROM領域を有するEEPROMモードのフラッシュメモリ503を利用している。
図54乃至図58において示されたメモリカード60の適用例としては、図59に示すように、メモリカードホルダ80を想定することができる。メモリカードホルダ80は、本発明の実施例1乃至実施例4において詳細に説明された不揮発性半導体記憶装置として、分割書込消去型メモリ50を備えた、メモリカード60を収容することができる。メモリカードホルダ80は、電子デバイス(図示されていない)に接続され、メモリカード60と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ80は、図54乃至図58に開示されたメモリカード60内のコントローラ76、マイクロプロセッサユニット(MPU)73、バッファRAM74、エラー訂正コードユニット(ECC)75、インタフェースユニット(I/F)71,72等の複数の機能と共に、様々な機能を実行可能である。
図60を参照して、更に別の適用例を説明する。メモリカード60若しくはメモリカードホルダ80を収容可能な接続装置90について、図60には開示されている。メモリカード60若しくはメモリカードホルダ80の内、いずれかに、分割書込消去型メモリ50或いは分割書込消去型メモリ501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の実施例1乃至実施例3において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード60或いはメモリカードホルダ80は接続装置90に装着され、しかも電気的に接続される。接続装置90は接続ワイヤ92及びインタフェース回路93を介して、CPU94及びバス95を備えた回路ボード91に接続される。
図61を参照して、別の適用例を説明する。メモリカード60若しくはメモリカードホルダ80の内、いずれかに、分割書込消去型メモリ50或いは分割書込消去型メモリ501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の実施例1乃至実施例3において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード60或いはメモリカードホルダ80は接続装置90に対して装着され、電気的に接続される。接続装置90は、接続ワイヤ92を介して、パーソナルコンピュータ(PC)350に接続されている。
図62を参照して、別の適用例を説明する。メモリカード60は、分割書込消去型メモリ50或いは分割書込消去型メモリ501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の実施例1乃至実施例4において詳細に説明された、不揮発性半導体記憶装置を備えている。このようなメモリカード60をメモリカードホルダ80を内蔵するデジタルカメラ650に適用した例を図62は示している。
(適用例10)
本発明の実施例1乃至実施例4に係る不揮発性半導体記憶装置及びシステムの別の適用例は、図63及び図64に示すように、分割書込消去型メモリ50とROM410とRAM420とCPU430とから構成されたMPU400と、プレーンターミナル600とを含むIC(interface circuit:IC)カード500を構成している。ICカード500はプレーンターミナル600を介して外部デバイスと接続可能である。またプレーンターミナル600はICカード500内において、MPU400に結合される。CPU430は演算部431と制御部432とを含む。制御部432は分割書込消去型メモリ50、ROM410及びRAM420に結合されている。MPU400はICカード500の一方の表面上にモールドされ、プレーンターミナル600はICカード500の他方の表面上において形成されることが望ましい。図64において、分割書込消去型メモリ50或いはROM410に対して、本発明の実施例1乃至実施例4において詳細に説明した不揮発性半導体記憶装置及びシステムを適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びROM領域を有するEEPROMモードが可能である。
更に別のICカード500の構成例は、図65に示すように、ROM410、RAM420、CPU430、分割書込消去型メモリ501をすべてワンチップ化して、システムLSIチップ508として構成する。このようなシステムLSIチップ508がICカード500内に内蔵されている。図65において、分割書込消去型メモリ501及びROM410に対して、本発明の実施例1乃至実施例4において詳細に説明した不揮発性半導体記憶装置及びシステムを適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びROM領域を有するEEPROMモードが可能である。
更に別のICカード500の構成例は、図66示すように、ROM410を分割書込消去型メモリ501内に内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成し、更に、このROM領域を有するEEPROMモードのフラッシュメモリ510と、RAM420、CPU430をすべてワンチップ化して、システムLSIチップ509を構成している。このようなシステムLSIチップ509がICカード500内に内蔵されている。
更に別のICカード500の構成例は、図67示すように、図64に示した分割書込消去型メモリ50において、ROM410を内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成している。このようなROM領域を有するEEPROMモードのフラッシュメモリ510は、MPU400内に内蔵されている点は、図64と同様である。
上記のように、本発明は実施例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施例、実施例及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
2,2j-1,2j,2j+1,21,21j-1,21j,21j+1…選択ゲート
3…素子活性領域
4…素子分離領域
5,5j-1,5j,5j+1,5j+2,23,23j-1,23j,23j+1…NANDストリング
6,24…コンタクトプラグ
10…半導体基板
11…ソース・ドレイン拡散層
11a…第1のメモリセルゲート群
12…チャネルイオン注入層
12b…第2のメモリセルゲート群
13…ゲート絶縁膜
14…第1導電層(電荷蓄積層)
15…ゲート間絶縁膜(ONO膜)
16…(第2)導電層(制御ゲート)
17…ブロック絶縁膜
18…電荷蓄積層
70…メモリブロック
20…半導体集積回路チップ
21a,21b,21c…第1の選択ゲート群
22,34…開口部
22a,22b,22c…第2の選択ゲート群
23a,23b,23c…第3の選択ゲート群
24a,24b,24c…第4の選択ゲート群
25…選択トランジスタのチャネルイオン注入層
27,28,29…バス配線
30…シリコン酸化膜
31,32…マスク材
33…フォトレジスト
50, 501…分割書込消去型メモリ
60…メモリカード
71,72…インタフェースユニット(I/F)
73…MPU
74…バッファRAM
75…エラー訂正コードユニット
76…コントローラ
80…メモリカードホルダ
90…接続装置
91…回路ボード
92…接続ワイヤ
93…インタフェース回路
94,160,430…CPU
95…バス
120…分割書込消去型NAND型(フラッシュ)メモリ
130…プログラムアドレス記憶部
140…暗号情報記憶部
150, 602…センスアンプ
170…NANDインタフェース
210…NAND型フラッシュメモリ
290…トップ・ページバッファ
291…ボトム・ページバッファ
292…レフト・ロウデコーダ/チャージポンプ
293…ライト・ロウデコーダ/チャージポンプ
300…ワードラインドライバ
301…ビット線制御回路
302…カラムデコーダ
303…分割書込消去型NAND型フラッシュメモリセルアレイ
310…ロウデコーダ
311…昇圧回路
320…選択ゲート機能化制御回路
322,324…選択ゲート機能化制御信号線(SCSL)
350…パーソナルコンピュータ
400…MPU
410…ROM
420…RAM
431…演算部
432…制御部
500…ICカード
502…メモリ混載MPU
503,510…ROM領域を有するEEPROMモードのフラッシュメモリ
506,507,508,509…システムLSIチップ
600…プレーンターミナル
601…フラッシュメモリセルアレイ
603…ビット線
604…ワード線
605,606,611,612…メモリセル列
607,608,613…メモリセル
609…フラッシュメモリ
610…ROM領域を有するEEPROM
650…デジタルカメラ
Vbl,VBL…ビット線電圧
Vth…閾値電圧
Vsgref0,Vsgref1…選択ゲートとして機能するメモリセルトランジスタの閾値電圧レベル
Vpgm…書き込み電圧
Vpass…中間電圧
Vscs…選択ゲート機能化制御信号電圧
Vref0,Vref1,Vref2,Vref3…閾値電圧レベル
Vread…読み出し電圧
Vera…消去電圧
M0,M1,M2,…,M15,…,M31,M32,Mi,Mj,Mm,Mm+1,Mn,Mn+1…メモリセルトランジスタ
MSG,MSGm,MSGm+1,MSGn-1,MSGn,MSGn+1,MSGi,MSGj,MSGk…選択ゲートとして機能するメモリセルトランジスタ列
MSGD,MSGD1,MSGD2,MSGS,MSGS1,MSGS2…選択ゲートとして機能するメモリセルトランジスタ列
SG1,SG11,SG12…ビット線側選択トランジスタ
SG2,SG21,SG22…ソース線側選択トランジスタ
SGD,SGD1,SGD2,SGS,SGS1,SGS2…選択ゲート線
DQ,BL0,BL1,BLi,BLi+1,…,BLn…ビット線
WL,WL1,WL2,…,WLm,WLm+1,…,WLn,WLn+1,…,WL31,WL32,WLi,WLj,WLk…ワード線
CS,SL…ソース線
BS,SC…コンタクトホール
W1,W2…ゲート幅
F…スケーリングユニット(最小加工寸法)
XF,ZF,YF…寸法
S0,S1,S2,…,S10,ST0,ST1,…,ST11…ステップ
CLE…コマンドラインイネーブルシグナルライン
ALE…アドレスラインイネーブルシグナルライン
DAT…シグナルライン
R/B…レディー/ビジーシグナルライン
CMD…コマンドシグナルライン
CLK…クロックシグナルライン
SCS…選択ゲート機能化制御信号
RDS…制御信号
Claims (30)
- 行方向に配列される複数のワード線と、
該ワード線と直交する列方向に配列されるビット線と、
前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
前記電荷蓄積層を有するメモリセルトランジスタの内、接続された前記ワード線に対して、選択ゲート機能化制御信号を印加して、前記電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、
前記選択ゲートとして機能するメモリセルトランジスタに接続された前記ワード線に対して接続され、前記選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路
とを備えることを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、第1の選択トランジスタと、
該第1の選択トランジスタのゲートに接続された第1の選択ゲート配線とを備えることを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数本直列している選択トランジスタを備え、前記選択トランジスタの内のメモリセル側の選択トランジスタの閾値がその外側の選択トランジスタより低いか同じであることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタの配列の他端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する第2の選択トランジスタと、
該第2の選択トランジスタのゲートに接続された第2の選択ゲート配線
とを更に備えることを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 前記第1の選択トランジスタ、前記第2の選択トランジスタのいずれか一方或いは両方が、選択ゲートとして機能するメモリセルトランジスタによって形成されることを特徴とする請求項4記載の不揮発性半導体記憶装置。
- 前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタの内、互いに離隔した2個のメモリセルトランジスタを
選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタの内、互いに離隔した複数個のメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタは前記列方向に複数個互いに直列接続されたことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタは前記列方向に複数個接続されたメモリセルストリングを構成することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記メモリセルストリングはNAND構造を構成することを特徴とする請求項9記載の不揮発性半導体記憶装置。
- メモリセルアレイブロックをフラッシュ消去した後、NANDストリング内のn番目の選択ゲートとして機能するメモリセルに電子注入する手順と、
前記NANDストリングの内、n+1番目から最後までのメモリセルをメモリセルとして認識し、順番に又はランダムにプログラムする手順と、
前記NANDストリングの内、n番目からビット線側のメモリセルトランジスタをONにし、ビット線から前記選択ゲートとして機能するメモリセルに低電位のビット線電圧を初期設定し、非選択メモリセルに高電位のビット線電圧を転送する手順と、
前記選択ゲートとして機能するメモリセルにカットオフ電圧を印加し、ソース線を低電位とする手順と、
前記NANDストリングの内、n+1番目から最後までのメモリセルをプログラムする手順
とを備えることを特徴とする不揮発性半導体記憶装置の動作方法。 - 前記NANDストリング内のm番目のワード線に接続された選択ゲートとして機能するメモリセルに電子注入する手順と、
前記NANDストリングの内、m+1番目からn-1番目までのメモリセルをメモリセルとして認識し、順番に又はランダムにプログラムする手順と、
前記NANDストリングの内、m番目からビット線側のメモリセルトランジスタをONにし、n番目からソース線側のメモリセルトランジスタをONにし、ビット線から前記選択ゲートとして機能するメモリセルに低電位のビット線電圧を初期設定し、非選択メモリセルに高電位のビット線電圧を転送する手順と、
前記選択ゲートとして機能するメモリセルにカットオフ電圧を印加し、ソース線を低電位とする手順と、
前記NANDストリングの内、m+1番目からn-1番目までのメモリセルをプログラムする手順
とを更に備えることを特徴とする請求項11記載の不揮発性半導体記憶装置の動作方法。 - 行方向に配列される複数の第1ワード線と、該第1ワード線と直交する列方向に配列されるビット線と、前記列方向に配列され、かつ前記複数の第1ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される第1電荷蓄積層を有する第1メモリセルトランジスタと、前記第1電荷蓄積層を有する第1メモリセルトランジスタの内、接続された前記ワード線に対して、選択ゲート機能化制御信号を印加して、第1電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、前記選択ゲートとして機能するメモリセルトランジスタに接続された前記ワード線に対して接続され、前記選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路とを備える分割書込消去型メモリと、
行方向に配列される複数の第2ワード線と、該第2ワード線と直交する列方向に配列される前記ビット線と、前記列方向に配列され、かつ前記複数の第2ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される第2電荷蓄積層を有する第2メモリセルトランジスタとを備えるNAND型フラッシュメモリ
とを備えることを特徴とする不揮発性半導体記憶装置システム。 - 前記第1メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列された第1メモリセルトランジスタを選択する、第1の選択トランジスタと、
該第1の選択トランジスタのゲートに接続された第1の選択ゲート配線とを備えることを特徴とする請求項13記載の不揮発性半導体記憶装置システム。 - 前記第1メモリセルトランジスタの配列の他端側に、前記列方向に隣接して配置され、前記配列された第1メモリセルトランジスタを選択する第2の選択トランジスタと、
該第2の選択トランジスタのゲートに接続された第2の選択ゲート配線
とを更に備えることを特徴とする請求項13記載の不揮発性半導体記憶装置システム。 - 前記第1の選択トランジスタ、前記第2の選択トランジスタのいずれか一方或いは両方が、選択ゲートとして機能するメモリセルトランジスタによって形成されることを特徴とする請求項13に記載の不揮発性半導体記憶装置システム。
- 前記列方向に配列され、かつ前記複数の第1ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される第1電荷蓄積層を有する第1メモリセルトランジスタの内、互いに離隔した2個のメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項13記載の不揮発性半導体記憶装置システム。
- 前記列方向に配列され、かつ前記複数の第1ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される第1電荷蓄積層を有する第1メモリセルトランジスタの内、互いに離隔した複数個のメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項13記載の不揮発性半導体記憶装置システム。
- 前記分割書込消去型メモリは、選択ゲートとして機能するメモリセルトランジスタ列によって3分割されて暗号記憶部若しくは、プログラムアドレス記憶部を更に備えることを特徴とする請求項13記載の不揮発性半導体記憶装置システム。
- 前記NAND型フラッシュメモリは、選択ゲートとして機能するメモリセルトランジスタ列によって2分割されて暗号記憶部を更に備えることを特徴とする請求項13記載の不揮発性半導体記憶装置システム。
- 前記分割書込消去型メモリにバス配線により接続されたセンスアンプを更に備えることを特徴とする請求項13記載の不揮発性半導体記憶装置システム。
- 半導体チップと、
前記半導体チップに搭載され、行方向に配列される複数のワード線と、該ワード線と直交する列方向に配列されるビット線と、前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
前記電荷蓄積層を有するメモリセルトランジスタの内、接続された前記ワード線に対して、選択ゲート機能化制御信号を印加して、前記電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、前記選択ゲートとして機能するメモリセルトランジスタに接続された前記ワード線に対して接続され、前記選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路とを備える分割書込消去型メモリと、
前記半導体チップに搭載され、前記分割書込消去型メモリを制御する論理回路とを備えることを特徴とする半導体集積回路。 - 前記メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、第1の選択トランジスタと、
該第1の選択トランジスタのゲートに接続された第1の選択ゲート配線とを備えることを特徴とする請求項22記載の半導体集積回路。 - 前記メモリセルトランジスタの配列の他端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する第2の選択トランジスタと、
該第2の選択トランジスタのゲートに接続された第2の選択ゲート配線
とを更に備えることを特徴とする請求項23記載の半導体集積回路。 - 前記第1の選択トランジスタ、前記第2の選択トランジスタのいずれか一方或いは両方が、選択ゲートとして機能するメモリセルトランジスタによって形成されることを特徴とする請求項24に記載の半導体集積回路。
- 前記列方向に配列され、かつ前記複数の第1ワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタの内、互いに離隔した2個のメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項22記載の半導体集積回路。
- 前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタの内、互いに離隔した複数個のメモリセルトランジスタを選択ゲートとして機能するメモリセルトランジスタとして構成したことを特徴とする請求項22記載の半導体集積回路。
- 行方向に配列される複数のワード線と、
該ワード線と直交する列方向に配列されるビット線と、
前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
前記電荷蓄積層を有するメモリセルトランジスタの内、接続された前記ワード線に対して、選択ゲート機能化制御信号を印加して、前記電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、前記選択ゲートとして機能するメモリセルトランジスタに接続された前記ワード線に対して接続され、前記選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路
とを備える分割書込消去型メモリを含むメモリカードを備え、情報を記憶するとともに、情報媒体にアクセスするための不揮発性半導体記憶装置システム。 - 行方向に配列される複数のワード線と、
該ワード線と直交する列方向に配列されるビット線と、
前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
前記電荷蓄積層を有するメモリセルトランジスタの内、接続された前記ワード線に対して、選択ゲート機能化制御信号を印加して、前記電荷蓄積層に電荷を注入することでエンハンスメントモードのトランジスタを形成して選択ゲートとして機能するメモリセルトランジスタと、前記選択ゲートとして機能するメモリセルトランジスタに接続された前記ワード線に対して接続され、前記選択ゲート機能化制御信号を発生する選択ゲート機能化制御回路
とを備える分割書込消去型メモリを含むICカードを備え、情報を記憶するとともに、情報媒体にアクセスするための不揮発性半導体記憶装置システム。 - 半導体基板の表面近傍にチャネルイオン注入層を形成後、ゲート酸化膜及び浮遊ゲートとなる第1導電層を順次形成する工程と、
更にゲート間酸化膜をONO膜にて堆積する工程と、
次に複数本の選択トランジスタのチャネル予定領域をリソグラフィでパターニングして開口部を設け、イオン注入によって、チャネル拡散層を形成する工程と、
次に前記開口部下のゲート間酸化膜をエッチング開口後、制御ゲート電極材を堆積する工程と、
次にリソグラフィでパターニングして、積層ゲート構造をエッチング加工し、メモリセルトランジスタのゲート電極、複数本の選択トランジスタのゲート電極を形成後、前記半導体基板中に不純物をイオン注入して、ソース・ドレイン拡散層を形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003330399A JP4537680B2 (ja) | 2003-08-04 | 2003-09-22 | 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム |
US10/903,015 US7649777B2 (en) | 2003-08-04 | 2004-08-02 | Nonvolatile semiconductor memory cell matrix with divided write/erase, a method for operating the same, monolithic integrated circuits and systems |
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Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003286162 | 2003-08-04 | ||
JP2003330399A JP4537680B2 (ja) | 2003-08-04 | 2003-09-22 | 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005071558A true JP2005071558A (ja) | 2005-03-17 |
JP4537680B2 JP4537680B2 (ja) | 2010-09-01 |
Family
ID=34277599
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003330399A Expired - Fee Related JP4537680B2 (ja) | 2003-08-04 | 2003-09-22 | 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム |
Country Status (3)
Country | Link |
---|---|
US (1) | US7649777B2 (ja) |
JP (1) | JP4537680B2 (ja) |
KR (1) | KR100624591B1 (ja) |
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---|---|
KR20050016108A (ko) | 2005-02-21 |
JP4537680B2 (ja) | 2010-09-01 |
US7649777B2 (en) | 2010-01-19 |
US20050056869A1 (en) | 2005-03-17 |
KR100624591B1 (ko) | 2006-09-20 |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |