JP4034594B2 - 不揮発性半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリに関するものであり、特にNAND型フラッシュEEPROMにおけるロウ系コア部の構造に関するものである。
【０００２】
【従来の技術】
近年、データを電気的に書き込み、及び消去できる不揮発性半導体メモリとして、EEPROM(Electrically Erasable and Programmable Read Only Memory)が知られている。EEPROMの中には、電気的に一括消去が可能なフラッシュメモリがある。特に、高集積化が容易なNAND型フラッシュメモリは、広く使用されている。
【０００３】
NAND型フラッシュEEPROMでは、DRAM(Dynamic Random Access Memory)やSRAM(Static RAM)等の他の半導体メモリと同様に、ロウデコーダによって１本のワード線が選択されることで、選択メモリセル（ページ）への書き込みまたは読み出しが行われる。ロウデコーダは、ロウメインデコーダ回路とロウ系コア部（ロウサブデコーダ回路）とを有している。ロウメインデコーダ回路は、ロウアドレス信号に従って、メモリセルアレイ内の制御ゲート線及びセレクトゲート線に印加すべき所定の電圧を発生する。ロウ系コア部は、ロウメインデコーダ回路とメモリセルアレイとの間のスイッチとして機能する。
【０００４】
上記ロウ系コア部の構成について、図１９及び図２０を用いて説明する。図１９は、ロウ系コア部の平面図であり、図２０は図１９におけるA100-A110線に沿った断面図である。
【０００５】
図示するように、シリコン基板200には複数個の活性領域AA(Active Area)が格子状に設けられている。隣接する活性領域AA間には素子分離領域STIが設けられている。そして、電気的に分離された個々の活性領域AA内には、それぞれトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…が形成されている。これらのトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…は、ゲート電極TG及び不純物拡散層（図示せず）をそれぞれ有している。ゲート電極TGは、活性領域AA上のゲート絶縁膜210上に設けられている。そして、多結晶シリコン膜220と、ゲート間絶縁膜230を介在して多結晶シリコン膜220上に設けられた多結晶シリコン膜240とを有している。なお、多結晶シリコン膜220、240は、活性領域AA上で電気的に接続されている。そして上記トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…を被覆するようにして、層間絶縁膜260、280が設けられている。
【０００６】
上記コア部において、同一行の活性領域AAに設けられたトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…のゲート電極TGは、共通接続されている。そして、トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…の一方の不純物拡散層（ドレイン領域）には、ドレイン側のセレクトゲート線SGD、ソース側のセレクトゲート線SGS、及び制御ゲート線CG、CG、…がそれぞれ接続されている。すなわち、セレクトゲート線SGD、SGS、及び制御ゲート線CG、CG、…が、層間絶縁膜260内に設けられたシャント配線290によってコア部内まで引き出されている。そして、対応するトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…の不純物拡散層に、コンタクトホールC20を介して接続されている。また、トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…の他方の不純物拡散層（ソース領域）には、ロウメインデコーダの発生する所定の電圧が、金属配線層300を介して印加される。
【０００７】
【発明が解決しようとする課題】
上記構成のロウ系コア部を有する従来のNAND型フラッシュEEPROMにおいては、以下のような問題があった。
【０００８】
（１）図２１は、図２０の拡大図である。図示するように、制御ゲート線に沿った方向で隣接する活性領域AAの間の領域には、寄生MOSトランジスタが存在する。この寄生MOSトランジスタは、多結晶シリコン膜240をゲート電極、ゲート間絶縁膜230及び素子分離領域STIをゲート絶縁膜として形成されているものである。トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…をオン状態にする際には、ゲート電極TGには高電圧Vpgmが印加される。この時、上記の寄生MOSトランジスタがオン状態となる場合がある。すると、素子分離領域STIの周辺に反転領域CHが形成される。従って、素子分離領域STIを挟んで隣接する活性領域AA間が、導通状態になるという問題があった。
【０００９】
（２）また、同一行内において、オン状態のトランスファゲートトランジスタTGTとオフ状態のトランスファゲートトランジスタTGTとが隣接しないように、トランスファゲートトランジスタTGTの設計は為されている。換言すれば、同一行内に設けられたトランスファゲートトランジスタTGTに接続される制御ゲート線に関しては、制御ゲート線の選択、非選択状態が隣接して発生しないように設計されている。なぜなら、特に書き込み時には、選択されたトランスファゲートトランジスタTGTの活性領域AA（不純物拡散層）には、高電圧Vpgmが印加される。これに対し、非選択のトランスファゲートトランジスタTGTの活性領域AAには、0Vが印加される。このように、隣接する活性領域AA間での電位差が大きくなると、その活性領域AA間での絶縁が維持できなくなるからである。
【００１０】
しかし、セレクトゲート線SGDまたはSGSが接続されるトランスファゲートトランジスタTGTD、TGTSと、制御ゲート線CGが接続されるトランスファゲートトランジスタTGTとが同一行内に設けられている場合には、両者の間で、選択・非選択という関係が発生することは避け難い。
【００１１】
この状態について、図２１を用いて説明する。図示するように、選択制御ゲート線CGに接続されたトランスファゲートトランジスタTGTと、非選択セレクトゲート線SGDに接続されたトランスファゲートトランジスタTGTDとが同一行内で隣接している。この場合、素子分離領域STIを挟んで、両活性領域AA、AAのそれぞれの電位は高電位Vpgm、接地電位GNDである。更に、素子分離領域STI上にはゲート電極TGの一部となる多結晶シリコン膜240が存在する。この多結晶シリコン膜240には、トランスファゲートトランジスタTGTD、TGTをオン状態にするための高電圧Vpgmが印加されている。すると、活性領域AA、AA間の電位差が素子分離領域STIの素子分離耐圧を越えてしまう。その結果、素子分離領域STIは、活性領域AA、AA間の電気的な絶縁を維持できなくなる場合があった。
【００１２】
上記（１）、（２）の問題を解決するには、制御ゲート線CGに沿った方向における素子分離領域STIの幅d10（図１９参照）を広げることで解決できる。しかし、トランスファゲートトランジスタTGTとトランスファゲートトランジスタTGTD、TGTSとが制御ゲート線方向で隣接する箇所はランダムに存在する。従って、上記問題を解決するには、コア部内の全領域における素子分離領域STIの幅d10を広げる必要がある。すると、コア部の面積が大きくなり、NAND型フラッシュEEPROMの小型化が妨げられる場合があった。
【００１３】
この発明は、上記事情に鑑みてなされたもので、その目的は、面積増加を最小限に抑えつつ、素子分離領域の絶縁信頼性を向上できる不揮発性半導体メモリを提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、この発明一態様に係る第１の不揮発性半導体メモリは、素子分離領域によって互いに電気的に分離され、且つ第１の方向に沿って設けられた複数の活性領域を含む第１活性領域群と、素子分離領域によって互いに電気的に分離され、且つ前記第１の方向に直交する第２の方向に沿って設けられた複数の前記第１活性領域群を含む第２活性領域群と、前記活性領域の各々に設けられ、複数の前記第１活性領域群間で共通接続されたゲート電極、メモリセルの制御ゲート及びセレクトトランジスタのセレクトゲートのいずれかに接続された第１不純物拡散層、並びにロウデコーダから供給される電圧が印加される第２不純物拡散層を各々有するＭＯＳトランジスタとを具備し、前記セレクトゲートに接続された前記ＭＯＳトランジスタは、前記第２活性領域群内の端部に位置する前記活性領域内にのみ設けられ、前記セレクトゲートに接続されたＭＯＳトランジスタを含む前記第１活性領域群と、隣接する前記第１活性領域群との間の素子分離領域幅は、前記制御ゲートに接続されたＭＯＳトランジスタのみを含む前記第１活性領域群同士の間の素子分離領域幅よりも大きい。
【００２０】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２１】
この発明の第１の実施形態に係る半導体装置についてNAND型フラッシュEEPROMを例に挙げて説明する。図１は、NAND型フラッシュEEPROMの概略構成を示すブロック図である。また図２は、メモリセルアレイ及びロウ系コア部の回路図である。
【００２２】
図示するように、NAND型フラッシュEEPROM60は、メモリセルアレイ61、入出力(I/F)回路62、センスアンプ63、アドレスレジスタ64、カラムデコーダ65、ロウデコーダ66、高電圧発生回路67等を含んでいる。
【００２３】
メモリセルアレイ61は、m個のメモリセルブロックBLK1〜BLKmに分割されている。各メモリセルブロックBLK1〜BLKm中には、図２に示すようなNANDセルがマトリクス配置されている。各NANDセルは、複数個（ここでは16個であるが、その数は特に限定されるものではない）のメモリセルMC、MC、…を含んでいる。そして各メモリセルMC、MC、…は、隣接するもの同士でソース、ドレインを共有する形で直列接続されている。NANDセル内における一端側のドレインは、それぞれセレクトトランジスタST1を介してビット線（データ線）BL1〜BLnに接続される。NANDセル内における他端側のソースは、セレクトトランジスタST2を介してソース線SLに接続されている。メモリセルアレイ61の行方向に沿って延設されたセレクトゲート線SGD、SGSはそれぞれ、同一行のセレクトトランジスタST1、ST2のゲートに接続される。同じくメモリセルアレイ61の行方向に沿って延設されたワード線WL1〜WL16はそれぞれ、同一行のメモリセルMC、MC、…の制御ゲート線CG1〜CG16に接続される。NAND型フラッシュEEPROMの場合、１本のワード線ＷＬに接続されたｎビットのメモリセルMC、MC、…により、１ページが構成され、１６ページ分でメモリセルブロックBLK1〜BLKmのうちの１ブロックが構成される。メモリセルアレイ61への書き込み及び読み出しは１ページ単位で行われ、消去はブロック単位で行われる。
【００２４】
入出力回路62には、各種のコマンド、アドレス信号、及び書き込みを行うセルデータなどが入力される。また入出力回路62は、メモリセルアレイ61から読み出されてセンスアンプ63にラッチされたデータを出力する。入出力回路62に入力されたロウアドレス信号及びカラムアドレス信号は、アドレスレジスタ64に供給されてラッチされる。
【００２５】
アドレスレジスタ64にラッチされたカラムアドレス信号は、カラムデコーダ65に供給されてデコードされる。また、アドレスレジスタ64にラッチされたロウアドレス信号（ブロックアドレス信号、ページアドレス信号）は、ロウデコーダ66に供給されてデコードされる。
【００２６】
センスアンプ63は、書き込み時に入出力回路62に入力されたセルデータをラッチする。また読み出し時においては、メモリセルアレイ61中の選択されたメモリセルブロックBLK1〜BLKmから各ビット線に読み出されたセルデータをラッチする。
【００２７】
ロウデコーダ66は、メモリセルブロックBLK1〜BLKmにそれぞれ対応するロウメインデコーダ回路(図示せず)とロウ系コア部(ロウサブデコーダ)68とを有している。ロウ系コア部68は、選択されたブロック内のセレクトゲート線SGD、SGS、及び16本のワード線WL1〜WL16に所定の電圧を供給するための回路である。そして、トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…を備えている。これらのトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…のゲート電極TGは共通に接続されている。また、各ドレインは、セレクトゲート線SGD、SGS、及び制御ゲート線CG1〜CG16に接続されている。各ソースには、ページアドレス信号に応じた電圧がロウメインデコーダ回路より印加される。
【００２８】
高電圧発生回路67は、入力されたコマンド信号に基づき上記ロウデコーダ66及びメモリセルアレイ61に高電圧を供給する。
【００２９】
次に、上記メモリセルアレイ及びロウ系コア部の平面パターン及び断面構成について、図３、図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）を用いて説明する。図３はコア部及びNANDセルの平面図である。図４（ａ）、（ｂ）はNANDセルの断面図であり、図４（ａ）は図３におけるA1-A2線、図４（ｂ）は図３におけるB1-B2線に沿った方向の断面構造を示している。また図５（ａ）、（ｂ）はコア部の断面図であり、図５（ａ）は図３におけるA3-A4線、図５（ｂ）は図３におけるB3-B4線に沿った方向の断面構造を示している。
【００３０】
まずメモリセルアレイの構造について説明する。図３及び図４（ａ）、（ｂ）に示すように、シリコン基板70には、帯状に複数の活性領域AAが設けられており、隣接する活性領域AA間には素子分離領域STIが設けられている。活性領域AA上には、メモリセルMCの浮遊ゲートFG及びセレクトトランジスタST1、ST2のセレクトゲートSGD、SGSの一部となる多結晶シリコン層72が、ゲート絶縁膜71を介して形成されている。ゲート絶縁膜71に使用される材料は、例えばシリコン酸化膜やオキシナイトライド膜等である。また、活性領域AA及び素子分離領域STI上には、活性領域AAに交差する方向に沿って多結晶シリコン層74が設けられている。多結晶シリコン層74は、多結晶シリコン層72を覆うようにして、且つ多結晶シリコン層72上にゲート間絶縁膜73を介して延設されている。ゲート間絶縁膜73は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の３層構造のONO膜や、シリコン酸化膜の単層膜、シリコン酸化膜とシリコン窒化膜との２層構造のON膜、NO膜等である。多結晶シリコン層74は、メモリセルMC、…のワード線WL1〜WL16、及びセレクトトランジスタST1、ST2のセレクトゲート線SGD、SGSの一部となる。そして、シリコン基板70内に、ソース、ドレインとなる不純物拡散層75が設けられることで、メモリセルMC及びセレクトトランジスタST1、ST2が形成されている。なお、セレクトトランジスタST1、ST2の多結晶シリコン層72、74は、例えば図示せぬシャント領域等で電気的に接続されている。
【００３１】
更に、シリコン基板70上に、層間絶縁膜76がメモリセルMC及びセレクトトランジスタST1、ST2を被覆するようにして設けられている。層間絶縁膜76内には、セレクトゲート線SGDを有するセレクトトランジスタST1のドレイン領域に、コンタクトホールC1を介して接続される金属配線層77が設けられている。金属配線層77は、ビット線BLとして機能する。更に、層間絶縁膜76上に、ビット線BLを被覆するようにして層間絶縁膜78が設けられている。
【００３２】
上記のように、１６個のメモリセルMC、…及びセレクトトランジスタST1、ST2を含むn個のNANDセルが、素子分離領域STIを挟んでワード線方向に沿って配置されることで、１つのメモリセルブロックBLKが構成される。そしてメモリセルアレイは、ｍ個のメモリセルブロックBLK1〜BLKmを有して構成されている。
【００３３】
上記構成のメモリセルアレイ内のワード線WL1〜WL16は、制御ゲート線CG1〜CG16に接続され、この制御ゲート線CG1〜CG16及びセレクトゲート線SGD、SGSは、ロウ系コア部68まで引き出されている。
【００３４】
次に、ロウ系コア部68の構成について図３及び図５（ａ）、（ｂ）を用いて説明する。
【００３５】
図示するように、シリコン基板70において上記メモリセルアレイに隣接する領域に、複数個の活性領域AAがマトリクス状に設けられており、隣接する活性領域AA間には素子分離領域STIが設けられている。そして、電気的に分離された個々の活性領域AA毎にトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…が形成されている。これらのトランスファゲートトランジスタは、活性領域AA上に設けられたゲート絶縁膜71、ゲート絶縁膜71上に設けられた多結晶シリコン層72、多結晶シリコン層72上に設けられたゲート間絶縁膜73、ゲート間絶縁膜73上に設けられた多結晶シリコン層74、及び活性領域AA内に設けられた不純物拡散層75を有して構成されている。なお、多結晶シリコン層72、74は、トランスファゲートトランジスタのゲート電極TGであり、両者は活性領域AA上で電気的に接続されている。
【００３６】
上記コア部68における活性領域AAの列数は、例えば４列である。そして、同一行の活性領域AAに設けられた4つのトランスファゲートトランジスタのゲート電極TGは共通接続されている。
【００３７】
上記各トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…の不純物拡散層(ドレイン領域)75には、対応するセレクトゲート線SGD、SGS、または制御ゲート線CG1〜CG16のそれぞれが接続されている。すなわち、セレクトゲート線SGD、SGS、及び制御ゲート線CG1〜CG16は、層間絶縁膜76内に設けられたシャント配線79 によって、対応するトランスファゲートトランジスタが設けられた活性領域AA上まで引き出されている。そして、対応するトランスファゲートトランジスタの不純物拡散層75に、コンタクトホールC2によって接続されている。また、トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…の不純物拡散層(ソース領域)75は、金属配線層80によってロウメインデコーダ回路に接続されている。そして、この金属配線層80を介して、ロウメインデコーダからトランスファゲートトランジスタのソース領域に電圧が印加される。
【００３８】
上記構成のロウ系コア部68において、セレクトゲート線SGD、SGSに接続されるトランスファゲートトランジスタTGTD、TGTSは、コア部内の最も端の列に位置する活性領域AA内に形成される。図３の例では、コア部68内の最もロウメインデコーダ寄りに１列に並んでいる活性領域AA内に、トランスファゲートトランジスタTGTD、TGTSが設けられている。この最もロウメインデコーダ寄りの列に在る活性領域AAの集合を活性領域群AA(ST)とする。
【００３９】
メモリセルアレイ61寄りの１列目から３列目までに並んでいる活性領域AAには、制御ゲート線CG1〜CG16に接続されるトランスファゲートトランジスタTGT、TGT、…のみが設けられている。すなわち、ロウメインデコーダから２〜４列目の活性領域AA内には、トランスファゲートトランジスタTGTD、TGTSは形成されていない。このロウメインデコーダから２〜４列目の活性領域AAの集合の各々を活性領域群AA(MC)とする。
【００４０】
そして、活性領域群AA(ST)とこれに隣接する活性領域群AA(MC)との間の素子分離領域STIの幅d1は、隣接する活性領域群AA(MC)同士の間の素子分離領域STIの幅よりも大きくなるようにされている(d1＞d2)。
【００４１】
上記のようにして、ロウ系コア部68が構成されるとともに、メモリセルアレイ61及びロウメインデコーダと接続されている。
【００４２】
次に上記NAND型フラッシュEEPROMの動作について図６を用いて簡単に説明する。図６は、書き込み、読み出し及び消去時におけるセレクトゲート線及び制御ゲート線の電位の関係を示している。前述の通り、メモリセルアレイ61への書き込み及び読み出しは１ページ単位で行われ、消去はブロック単位で行われる。まずデータの書き込み動作について、SB(Self Boost)方式を例に挙げ、また図７を用いて説明する。図７は、書き込み時におけるNAND型フラッシュメモリの回路図である。
【００４３】
データの書き込みは、ビット線BLから最も離れたメモリセルMCから順に行われる。以下では、図７に示すように、制御ゲート線CG14に接続されたメモリセルMC14、MC24、MC34へのデータの書き込みを例に挙げて説明する。まず、選択したメモリセルブロックBLK1〜BLKmに対応する全てのトランスファゲートトランジスタのゲート電極TGに電圧Vpp（例えば２０Ｖ）が印加される。これにより、トランスファゲートトランジスタTGTD、TGTS、及びTGT、TGT、…はオン状態とされる。そしてロウメインデコーダは、選択したいずれかのメモリセルMCに接続されるトランスファゲートトランジスタTGT、TGT、…のソース領域ゲート端子に、書き込み電圧Vpp（例えば２０Ｖ）を印加する。また、その他の（非選択の）トランスファゲートトランジスタのソース領域には中間電位Vpass（例えば７Ｖ）を印加する。更に、トランスファゲートトランジスタTGTD及びTGTSのソース領域に、それぞれ電圧Vcc（例えば３Ｖ）及び０Ｖを印加する。このように、セレクトトランジスタST1のセレクトゲート線SGDにVcc、選択メモリセルの制御ゲート線CG14にVpp、非選択メモリセルの制御ゲート線CG1〜CG13、CG15、CG16にVpass、セレクトトランジスタST2のセレクトゲート線SGSに０Ｖをそれぞれ印加した状態で、ビット線BL1〜BL3に、データに応じて０ＶまたはVcc（例えば３Ｖ）を印加する。ビット線BL2に０Ｖを与えた場合、この電位は選択されたメモリセルMC24のドレインまで転送されて、浮遊ゲートFGには電子が注入される。これにより、メモリセルMC24の閾値電圧は正方向にシフトする。この状態が“０”データの書き込まれた状態である。一方、ビット線BL1、BL3にVccを与えた場合、メモリセルMC14、MC34の浮遊ゲートFGへの電子の注入が実効的に起こらないため、閾値電圧は変化せず、負の値に止まる。この状態が“１”データの書き込まれた状態である。なお、データの書き込みは、制御ゲート線CGを共有する全てのメモリセルMC、MC、…に対して同時に行われる。
【００４４】
また、SB方式と異なる書き込み方式として、LSB(Local Self Boost)方式、及びESB(Erased area Self Boost)方式等がある。これらの方式は、非選択ビット線に接続されたメモリセルへの、データの誤書き込みを防止するための工夫が為されたものである。図８及び図９は、それぞれLSB方式、ESB方式による書き込み時のNAND型フラッシュメモリの回路図である。
【００４５】
まずLSB方式について、図６及び図８を用いて説明する。なお、メモリセルMC24にのみ“０”データが書き込まれると仮定する。LSB方式においては、選択した制御ゲート線CG14に隣接する制御ゲート線CG13、CG15に０Ｖが印加される。その他はSB方式と同様である。すると、制御ゲート線CG13、CG15の電位が０Ｖであるため、メモリセルMC14、MC34のチャネル電位はフローティングである。そして、制御ゲート線CG14にはVppが印加されている。従って、メモリセルMC14、MC34のチャネル電位は、制御ゲート線CG14との間の容量結合によってVPPまでブーストされる。その結果、浮遊ゲートFGへの電子注入が起こらず、“１”データがメモリセルMC14、MC34へ正確に書き込まれる。
【００４６】
次に、ESB方式について図６及び図９を用いて説明する。以下でも、メモリセルMC24にのみ“０”データを書き込むと仮定する。ESB方式においては、選択した制御ゲート線CG14の次の制御ゲート線CG15にのみ０Ｖが印加される。その他の制御ゲート線CG1〜CG13、CG16には中間電位Vpassが印加される。Vccが印加されるビット線BL1、BL3に着目すると、制御ゲート線CG1に接続されたメモリセルのチャネル電位は、制御ゲート線CG1との容量結合によって、Vcc＋αまでブーストされる。制御ゲート線CG2〜CG13に接続されたメモリセルについても同様である。すると、結局、制御ゲート線CG14に接続されたメモリセルのチャネル電位もVccより十分に高くなる。その結果、メモリセルMC14、MC34の浮遊ゲートFGへの電子注入が起こらず、“１”データがメモリセルMC14、MC34へ正確に書き込まれる。
【００４７】
LSB方式及びESB方式のNAND型フラッシュメモリの場合も、ロウ系コア部内において、選択制御ゲート線と非選択制御ゲート線とが隣接しないようにされている。しかし、セレクトゲート線と制御ゲート線との間で、選択状態と非選択状態とが隣接することは避けがたい問題として存在する。
【００４８】
データの消去は、ブロック内の全ビットに対して一括して行われる。まず、選択したいずれかのメモリセルブロックBLK1〜BLKmに対応する全てのトランスファゲートトランジスタのゲート電極TGに電圧Vpp（例えば２０Ｖ）が印加される。これにより、トランスファゲートトランジスタTGTD、TGTS、及びTGT、TGT、…はオン状態とされる。そしてロウメインデコーダは、メモリセルMC、MC、…に接続されるトランスファゲートトランジスタTGT、TGT、…の全てのソース領域に０Ｖを印加する。このように、全ての制御ゲートCG1〜CG16の電位を０Ｖとする。セレクトゲート線SGD、SGSの電位はフローティングである。なお、非選択ブロックの全ての制御ゲート線及びセレクトゲート線の電位もフローティングである。この状態で、上記NANDセルが形成されたシリコン基板中のp型ウェル（図示せず）に２０Ｖが印加される。これにより、選択ブロック内の全てのメモリセルMC、MC、…における浮遊ゲートFGの電子がp型ウェルに放出される。その結果、メモリセルMCの閾値電圧は負方向にシフトし、データの消去が行われる。なお、選択ブロック内のセレクトゲート線、並びに非選択ブロック内の制御ゲート線及びセレクトゲート線の電位は、シリコン基板との容量結合により、略２０Ｖに上昇する。
【００４９】
データの読み出し時には、書き込み、消去と同様に、まず選択したいずれかのメモリセルブロックBLK1〜BLKmに対応する全てのトランスファゲートトランジスタのゲート電極TGに電圧Vpp（例えば２０Ｖ）が印加される。これにより、トランスファゲートトランジスタTGTD、TGTS、及びTGT、TGT、…はオン状態とされる。そしてロウメインデコーダは、選択メモリセルMCに接続されるトランスファゲートトランジスタTGTのソース領域に０Ｖを印加する。同時に、非選択メモリセルMC、MC、…に接続されるトランスファゲートトランジスタTGT、TGT、…のソース領域に、読み出し電位Vread（例えば５V）を印加する。また、トランスファゲートトランジスタTGTD及びTGTSのソース領域に、それぞれ電圧電圧Vcc（例えば３Ｖ）を印加する。このように、セレクトトランジスタST1、ST2のセレクトゲート線SGD、SGSにVcc、非選択メモリセルの制御ゲート線にVread、選択メモリセルの制御ゲート線に０Ｖをそれぞれ印加した状態で、選択メモリセルに電流が流れるか否かを検出することにより読み出し動作が行われる。
【００５０】
上記のように、本実施態様に係るNAND型フラッシュEEPROMによれば、トランスファゲートトランジスタTGTD、TGTSを形成すべき活性領域AAを、ロウ系コア部68内における端部に列を為すようにして形成している。すなわち、セレクトゲート線が接続されるトランスファゲートトランジスタTGTD、TGTSと制御ゲート線が接続されるトランスファゲートトランジスタTGTとが隣接する領域を、ロウ系コア部68内の限られた領域に設けている（図３における領域X1）。そのため、トランスファゲートトランジスタTGTD、TGTSと、トランスファゲートトランジスタTGTとの間での耐圧は、この領域X1においてのみ考慮すれば良い。従って、領域X1の幅d1のみを、トランスファゲートトランジスタTGT同士が隣接する領域X2の幅d2よりも大きくすれば、コア部内における素子分離を十分に維持できる。換言すれば、トランスファゲートトランジスタ間における耐圧を維持するために幅を広げなければならない素子分離領域STIは、領域X1のみに限定される。
【００５１】
上記の点について図１０、図１１を用いて更に具体的に説明する。図１０はNAND型フラッシュEEPROMのコア部の平面図であり、図１１は図１０におけるA5-A6に沿った断面図である。なお、コア部内において同一行に配置された各トランスファゲートトランジスタは、全てが同一メモリセルブロックに対応するわけではない。なぜなら、前述の通り、同一行内に設けられたトランスファゲートトランジスタTGTに接続される制御ゲート線に関しては、制御ゲート線の選択、非選択状態が隣接して発生しないように設計する必要があるからである。
【００５２】
さて、図１０において、セレクトゲート線SGD10が、非選択ブロック内の線トランジスタに接続されていたとする。すると、セレクトゲート線SGD10が接続されるトランスファゲートトランジスタTGTD10が設けられる活性領域AA10（不純物拡散層75）内には０Ｖが印加される。また、トランスファゲートトランジスタTGTD10と同一行に在るトランスファゲートトランジスタTGT11〜TGT13に接続される制御ゲート線CG11〜CG13が書き込み選択されたとする。すると、トランスファゲートトランジスタTGT11〜TGT13が設けられている活性領域AA11〜AA13(不純物拡散層)には、高電圧Vppが印加される。
【００５３】
すると、図１１に示すように、活性領域AA10とAA11との間にVppの電位差が発生する。従って、活性領域AA10とAA11との間の素子分離領域STIの幅d1は、活性領域AA11とAA12、及び活性領域AA12とAA13との間の素子分離領域STIの幅d2よりも大きくする必要がある。
【００５４】
次に、上記活性領域AA10と異なる行の活性領域AA20に設けられたトランスファゲートトランジスタTGTD20に接続されるセレクトゲート線SGDも、非選択ブロックであったとする。すると、この活性領域AA20には０Ｖが印加される。また、トランスファゲートトランジスタTGTD20と同一行に在るトランスファゲートトランジスタTGT21〜TGT23に接続される制御ゲート線CG21〜CG23が書き込み選択されたとする。すると、トランスファゲートトランジスタTGT21〜TGT23が設けられる活性領域AA21〜AA23にも、高電圧Vppが印加される。
【００５５】
すると、図１１と同様に、活性領域AA20とAA21との間にVppの電位差が発生する。従って、活性領域AA20とAA21との間の素子分離領域STIの幅d1は、活性領域AA21とAA22、及び活性領域AA22とAA23との間の素子分離領域STIの幅d2よりも大きくする必要がある。
【００５６】
このように、従来技術でも説明したように、セレクトゲート線に接続されるトランスファゲートトランジスタと、制御ゲート線に接続されるトランスファゲートトランジスタとの間の素子分離領域は、制御ゲート線に接続されるトランスファゲートトランジスタ同士の間の素子分離領域よりも、その幅を大きくしないと素子分離が維持できない。前述の通り、従来では、このセレクトゲート線に接続されるトランスファゲートトランジスタと、制御ゲート線に接続されるトランスファゲートトランジスタとの間の素子分離領域が、コア部内にランダムに存在していた。
【００５７】
しかし本実施態様であると、コア部内の端部に在る同一列の活性領域(AA10、AA20)内にのみ、セレクトゲート線SGD、SGSに接続されるトランスファゲートトランジスタTGTD、TGTSが設けられる。従って、コア部内において最もロウメインデコーダ回路寄りの１列の活性領域(AA10、AA20、AA30、…)と、２列目の活性領域(AA11、AA21、AA31、…)との間の素子分離領域のみの幅を拡げればよい。その他の領域の素子分離領域については、その幅を広げる必要がない。従って、コア部内の面積増加を最小限に抑えつつ、素子分離領域の絶縁耐性を十分に維持出来る。
【００５８】
次に本実施態様の第２の実施形態に係る半導体装置について、図１２及び図１３（ａ）、（ｂ）を用いて説明する。図１２はロウ系コア部の平面図である。また図１３（ａ）、（ｂ）は、それぞれ図１２におけるA7-A8線及びB5-B6線に沿った断面図である。
【００５９】
図示するように、本実施態様は、従来の構成（図１９及び図２０参照）において、同一行内に位置するトランスファゲートトランジスタのゲート電極TGを、トランスファゲートトランジスタ毎に分離したものである。そして、ゲート電極TGより上のレベルの金属配線層TGMETALによって、同一行内の各トランスファゲートトランジスタのゲート電極TGを、電気的に共通接続している。
【００６０】
すなわち、図１２及び図１３（ａ）、（ｂ）に示すように、トランスファゲートトランジスタのゲート電極TGの一部となる多結晶シリコン層74は、活性領域AAの行間を分離する素子分離領域STI上にて、ゲート間絶縁膜73に達するまで除去されている。その結果ゲート電極TGは、個々のトランスファゲートトランジスタ毎に分離された多結晶シリコン層72、74によって形成されている。そして、セレクトゲート線SGD、SGS、及び制御ゲート線CGとなるシャント配線79が位置するレベルの層間絶縁膜76内に、金属配線層82が設けられている。この金属配線層82は、同一行に存在するトランスファゲートトランジスタのゲート電極TGとプラグ81によって接続されている。すなわち金属配線層は、同一行にあるトランスファゲートトランジスタのゲート電極TGを共通に接続する配線TGMETALとして機能する。
【００６１】
上記のような構成によれば、活性領域AAの行間を分離する素子分離領域STI上にゲート電極TGが存在しない。そのため、当該ゲート電極TGに高電圧Vppが印加された場合であっても、素子分離領域STIに高電圧Vppは印加されない。そのため、素子分離領域STI周辺のシリコン基板70内に反転領域が形成されることを防止出来る。その結果、素子分離領域幅を増加させることなく、素子分離を維持できる。
【００６２】
次にこの発明の第３の実施形態に係る半導体装置についてNAND型フラッシュEEPROMを例に挙げて説明する。図１４はロウ系コア部の平面図であり、図１５は図１４におけるA9-A10線に沿った断面図である。
【００６３】
図示するように、本実施態様に係るNAND型フラッシュEEPROMのロウ系コア部68は、第２の実施形態で説明した構造において、制御ゲート線CGに沿った方向で隣接するトランスファゲートトランジスタ間に、ダミーゲート電極83を更に設けたものである。すなわち、活性領域AAの行間を分離する素子分離領域STI上に、多結晶シリコン膜83を、ビット線BL方向に沿って形成している。この多結晶シリコン膜83は、制御ゲート線CG方向に沿って隣接するゲート電極TG間を通過するようにして設けられている。そして多結晶シリコン膜83は、ゲート電極TGとは層間絶縁膜76によって電気的に分離されている。多結晶シリコン膜83には、トランスファゲートトランジスタの動作状態にかかわらず、0V、または−Vccが印加される。
【００６４】
上記のような構成によれば、ダミーゲート電極83には0Vまたは負電位が印加されている。そのため、ダミーゲート電極83、素子分離領域STI、及びシリコン基板70により構成される寄生MOSトランジスタは、常時オフである。従って、素子分離領域STI周辺のシリコン基板内に反転領域が形成されることを効果的に防止できる。その結果、素子分離領域の幅を増加させることなく、素子分離を維持できる。なお、ダミーゲート電極に0Vまたは−Vccを印加するのは、寄生MOSトランジスタがnチャネルの場合である。寄生MOSトランジスタがpチャネルの場合には、ダミーゲート電極には例えば＋Vccを印加すればよい。
【００６５】
次にこの発明の第４の実施形態に係る不揮発性半導体メモリについてNAND型フラッシュEEPROMを例に挙げて説明する。図１６はロウ系コア部の平面図である。
【００６６】
図示するように、本実施態様に係るNAND型フラッシュEEPROMのロウ系コア部は、第２の実施形態で説明した図１２の構造において、トランスファゲートトランジスタTGTD、TGTS、TGT、…を90°回転させて構成したものである。すなわち、個々の活性領域AA内において、ゲート電極TGを、制御ゲート線CG方向に直行する方向(ビット線方向)に形成したものである。
【００６７】
本構造によっても、第２の実施形態と同様の効果を得ることが出来る。なお、本実施態様においても第３の実施形態と同様に、制御ゲート線方向に隣接する活性領域AA間にダミーのゲート電極を設けても構わないのは言うまでもない。
【００６８】
次にこの発明の第５の実施形態に係る不揮発性半導体メモリについてNAND型フラッシュEEPROMを例に挙げて説明する。図１７はロウ系コア部の平面図である。
【００６９】
図示するように、本実施態様に係るNAND型フラッシュEEPROMのロウ系コア部は、第２の実施形態で説明した図１２の構造において、セレクトゲート線及び制御ゲート線をロウ系コア部まで引き出す配線を、メモリセルのワード線と同一のレベルに形成している。そして、その上のレベルに設けた２本の金属配線層TGMETAL1 、TGMETAL2 を用いて各トランスファゲートトランジスタのゲート電極TGを共通接続している。なお、例えば金属配線層TGMETAL1は層間絶縁膜76内に設けられ、金属配線層TGMETAL2は層間絶縁膜78内に設けられる。
【００７０】
本実施態様における金属配線層TGMETAL1、TGMETAL2は、上記第３乃至第４の実施形態と異なり、異なる行に配置されたトランスファゲートトランジスタのゲート電極TGを共通接続する。例えば図１７に示すように、２本の金属配線層TGMETAL1、TGMETAL2を、２つの行内に設けられたトランスファゲートトランジスタのゲート電極TGに交互に接続する。
【００７１】
上記のように、トランスファゲートトランジスタのゲート電極TGを共通接続する複数の金属配線層を、異なる行に跨るようにして配置すれば、上記第２の実施形態の効果に加えて、トランスファゲートトランジスタ間での相互作用を抑制し、トランスファゲートトランジスタの動作信頼性を向上できる。
【００７２】
図１８は、図１７の拡大図である。なお、ゲート電極TGを接続する金属配線層TGMETAL1、TGMETAL2の図示を省略している。但し、図中のトランスファゲートトランジスタTGT1、TGT3、TGT5のゲート電極が共通接続され、トランスファゲートトランジスタTGT2、TGT4、TGT6のゲート電極が共通接続されているものとする。そして、トランスファゲートトランジスタTGT1が設けられた活性領域AA1にVpassが印加され、トランスファゲートトランジスタTGT5が設けられた活性領域AA5に０Ｖが印加されているとする。
【００７３】
本実施態様によれば、活性領域AA1とAA5とは、制御ゲート線CGに沿った方向に平行な方向、または垂直な方向で隣接するのではなく、斜め方向で隣接する。すなわち、横方向及び縦方向の隣接活性領域間距離を１とすると、斜め方向での距離は√２である。このように、例えば前述のLSB方式、ESB方式等において、Vpassが印加される活性領域と、０Vが印加される活性領域とが斜め方向で隣接する。従って、活性領域の隣接距離が通常の場合の√２倍となり、活性領域間の絶縁性をより向上できる。
【００７４】
なお、本実施態様においても、セレクトゲート線SGD(SGS)、制御ゲート線CG、CG、…の引き出し線、及び金属配線層TGMETAL1、TGMETAL2を１層づつ上のレベルの層間絶縁膜内に形成すれば、第３の実施形態で説明したダミーゲート電極を設けることも可能である。その場合には素子分離領域STIにおける絶縁耐圧を更に向上できる。
【００７５】
上記のように、この発明の第３乃至第５の実施形態によれば、NAND型フラッシュEEPROMのロウ系コア部において、セレクトゲート線SGD、SGSに接続されるトランスファゲートトランジスタを、コア部内における端部の１列に集めている。そのため、この１列にある活性領域と、この領域に隣接する活性領域との間でのみ、セレクトゲート線に接続されるトランスファゲートトランジスタと、制御ゲート線に接続されるトランスファゲートトランジスタとが隣接する。すなわち、本領域における素子分離領域に対してのみ高い耐圧が求められる。ここで言うところの耐圧とは、寄生MOSトランジスタによって素子分離領域の周囲にチャネル領域が形成されることに対する耐圧である。従って、当該領域においてのみ素子分離領域STIの幅を拡げて、その他の領域については従来通りの素子分離領域STI幅とすることで、活性領域の行間の素子分離を十分に果たすことが出来る。そのため、コア部内の面積増加を最小限に抑えつつ、素子分離領域の絶縁耐性を向上できる。
【００７６】
また、トランスファゲートトランジスタのゲート電極を、個々のトランスファゲートトランジスタ毎に分離している。従って、同一行内で隣接するトランスファゲートトランジスタの行間に位置する素子分離領域には、トランスファゲートトランジスタをオン状態にすべき高電圧が印加されない。よって、コア部の面積増加を伴わずに、素子分離領域の耐圧が向上できる。また、同一行内で隣接する素子分離領域上にダミーゲート電極を形成している。そして、ダミーゲート電極の電位を、寄生MOSトランジスタをオフ状態に出来る電位としている。従って、素子分離領域の耐圧を更に向上できる。
【００７７】
なお第１の実施形態においては、セレクトゲート線に接続されるトランスファゲートトランジスタが最もロウメインデコーダ寄りの位置にある場合を例に挙げて説明した。しかし、メモリセルアレイ寄りの位置にあってもよいのは勿論である。また第１の実施形態は、セレクトゲートに接続されるトランスファゲートトランジスタの全てが、コア部内の端部に同一列に集められていれば良い。従って、制御ゲート線に接続されるトランスファゲートトランジスタのいずれかが、セレクトゲート線に接続されるトランスファゲートトランジスタと同一列内にあることを妨げるものではない。
【００７８】
また上記第４乃至第５の実施形態においても、セレクトゲート線に接続されるトランスファゲートトランジスタが最もロウメインデコーダ寄りの位置にある場合を例に挙げて説明した。しかし、第４乃至第５の実施形態では、素子分離領域上のゲート電極TGを除去することで、素子分離領域の耐圧を向上させている。従って、セレクトゲート線に接続されるトランスファゲートトランジスタを、コア部内の端部に同一列に配置する必要はない。セレクトゲート線に接続されるトランスファゲートトランジスタは、コア部内においてランダムに配置されて構わない。
【００７９】
更に第５の実施形態において、金属配線層TGMETALは、２行の活性領域間に跨って形成されているが、それ以上の行数に跨って形成されても構わない。
【００８０】
なお、上記第３乃至第５の実施形態においては、NAND型フラッシュEEPROMを例に挙げて説明したが、隣接する活性領域間の絶縁が問題となる半導体記憶装置全般に対して実施することは可能である。
【００８１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００８２】
【発明の効果】
以上説明したように、この発明によれば、面積増加を最小限に抑えつつ、素子分離領域の絶縁信頼性を向上できる不揮発性半導体メモリを提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るNAND型フラッシュメモリの内部構成の一部を示すブロック図。
【図２】この発明の第１の実施形態に係るNAND型フラッシュメモリが備えるメモリセルアレイ及びロウ系コア部の回路図。
【図３】この発明の第１の実施形態に係るNAND型フラッシュメモリが備えるメモリセルアレイ及びロウ系コア部の平面図。
【図４】図３に示すNAND型フラッシュメモリのメモリセルアレイの断面図であり、（ａ）図は図３におけるA1-A2線、（ｂ）図はB1-B2線に沿った断面図。
【図５】図３に示すNAND型フラッシュメモリのロウ系コア部の断面図であり、（ａ）図は図３におけるA3-A4線、（ｂ）図はB3-B4線に沿った断面図。
【図６】図６は、この発明の第１の実施形態に係るNAND型フラッシュメモリの、書き込み、読み出し、消去動作時における、各トランジスタのゲート電圧を示す関係図。
【図７】 NAND型フラッシュメモリの回路図であり、特にSB方式による書き込み時の様子を示す図。
【図８】 NAND型フラッシュメモリの回路図であり、特にLSB方式による書き込み時の様子を示す図。
【図９】 NAND型フラッシュメモリの回路図であり、特にESB方式による書き込み時の様子を示す図。
【図１０】この発明の第１の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１１】図１０におけるA5-A6線に沿った断面図。
【図１２】この発明の第２の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１３】図１２の断面図であり、（ａ）図は図１２におけるA7-A8線、（ｂ）図はB5-B6線に沿った断面図。
【図１４】この発明の第３の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１５】図１４におけるA9-A10線に沿った断面図。
【図１６】この発明の第４の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１７】この発明の第５の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１８】この発明の第５の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１９】従来のNAND型フラッシュメモリが備えるメモリセルアレイ及びロウ系コア部の平面図。
【図２０】図１９におけるA100-A110線に沿った断面図。
【図２１】図２０の拡大図。
【符号の説明】
60…NAND型フラッシュメモリ
61…メモリセルアレイ
62…入出力回路
63…センスアンプ
64…アドレスレジスタ
65…カラムデコーダ
66…ロウデコーダ
67…高電圧発生回路
68…ロウ系コア部
70、200…シリコン基板
71、210…ゲート絶縁膜
72、74、220、240…多結晶シリコン層
73、230…ゲート間絶縁膜
75…不純物拡散層
76、78、260、280…層間絶縁膜
77、80、82、300…金属配線層
79、290…シャント配線
81…プラグ
83…ダミーゲート電極
【発明の属する技術分野】
この発明は、不揮発性半導体メモリに関するものであり、特にNAND型フラッシュEEPROMにおけるロウ系コア部の構造に関するものである。
【０００２】
【従来の技術】
近年、データを電気的に書き込み、及び消去できる不揮発性半導体メモリとして、EEPROM(Electrically Erasable and Programmable Read Only Memory)が知られている。EEPROMの中には、電気的に一括消去が可能なフラッシュメモリがある。特に、高集積化が容易なNAND型フラッシュメモリは、広く使用されている。
【０００３】
NAND型フラッシュEEPROMでは、DRAM(Dynamic Random Access Memory)やSRAM(Static RAM)等の他の半導体メモリと同様に、ロウデコーダによって１本のワード線が選択されることで、選択メモリセル（ページ）への書き込みまたは読み出しが行われる。ロウデコーダは、ロウメインデコーダ回路とロウ系コア部（ロウサブデコーダ回路）とを有している。ロウメインデコーダ回路は、ロウアドレス信号に従って、メモリセルアレイ内の制御ゲート線及びセレクトゲート線に印加すべき所定の電圧を発生する。ロウ系コア部は、ロウメインデコーダ回路とメモリセルアレイとの間のスイッチとして機能する。
【０００４】
上記ロウ系コア部の構成について、図１９及び図２０を用いて説明する。図１９は、ロウ系コア部の平面図であり、図２０は図１９におけるA100-A110線に沿った断面図である。
【０００５】
図示するように、シリコン基板200には複数個の活性領域AA(Active Area)が格子状に設けられている。隣接する活性領域AA間には素子分離領域STIが設けられている。そして、電気的に分離された個々の活性領域AA内には、それぞれトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…が形成されている。これらのトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…は、ゲート電極TG及び不純物拡散層（図示せず）をそれぞれ有している。ゲート電極TGは、活性領域AA上のゲート絶縁膜210上に設けられている。そして、多結晶シリコン膜220と、ゲート間絶縁膜230を介在して多結晶シリコン膜220上に設けられた多結晶シリコン膜240とを有している。なお、多結晶シリコン膜220、240は、活性領域AA上で電気的に接続されている。そして上記トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…を被覆するようにして、層間絶縁膜260、280が設けられている。
【０００６】
上記コア部において、同一行の活性領域AAに設けられたトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…のゲート電極TGは、共通接続されている。そして、トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…の一方の不純物拡散層（ドレイン領域）には、ドレイン側のセレクトゲート線SGD、ソース側のセレクトゲート線SGS、及び制御ゲート線CG、CG、…がそれぞれ接続されている。すなわち、セレクトゲート線SGD、SGS、及び制御ゲート線CG、CG、…が、層間絶縁膜260内に設けられたシャント配線290によってコア部内まで引き出されている。そして、対応するトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…の不純物拡散層に、コンタクトホールC20を介して接続されている。また、トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…の他方の不純物拡散層（ソース領域）には、ロウメインデコーダの発生する所定の電圧が、金属配線層300を介して印加される。
【０００７】
【発明が解決しようとする課題】
上記構成のロウ系コア部を有する従来のNAND型フラッシュEEPROMにおいては、以下のような問題があった。
【０００８】
（１）図２１は、図２０の拡大図である。図示するように、制御ゲート線に沿った方向で隣接する活性領域AAの間の領域には、寄生MOSトランジスタが存在する。この寄生MOSトランジスタは、多結晶シリコン膜240をゲート電極、ゲート間絶縁膜230及び素子分離領域STIをゲート絶縁膜として形成されているものである。トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…をオン状態にする際には、ゲート電極TGには高電圧Vpgmが印加される。この時、上記の寄生MOSトランジスタがオン状態となる場合がある。すると、素子分離領域STIの周辺に反転領域CHが形成される。従って、素子分離領域STIを挟んで隣接する活性領域AA間が、導通状態になるという問題があった。
【０００９】
（２）また、同一行内において、オン状態のトランスファゲートトランジスタTGTとオフ状態のトランスファゲートトランジスタTGTとが隣接しないように、トランスファゲートトランジスタTGTの設計は為されている。換言すれば、同一行内に設けられたトランスファゲートトランジスタTGTに接続される制御ゲート線に関しては、制御ゲート線の選択、非選択状態が隣接して発生しないように設計されている。なぜなら、特に書き込み時には、選択されたトランスファゲートトランジスタTGTの活性領域AA（不純物拡散層）には、高電圧Vpgmが印加される。これに対し、非選択のトランスファゲートトランジスタTGTの活性領域AAには、0Vが印加される。このように、隣接する活性領域AA間での電位差が大きくなると、その活性領域AA間での絶縁が維持できなくなるからである。
【００１０】
しかし、セレクトゲート線SGDまたはSGSが接続されるトランスファゲートトランジスタTGTD、TGTSと、制御ゲート線CGが接続されるトランスファゲートトランジスタTGTとが同一行内に設けられている場合には、両者の間で、選択・非選択という関係が発生することは避け難い。
【００１１】
この状態について、図２１を用いて説明する。図示するように、選択制御ゲート線CGに接続されたトランスファゲートトランジスタTGTと、非選択セレクトゲート線SGDに接続されたトランスファゲートトランジスタTGTDとが同一行内で隣接している。この場合、素子分離領域STIを挟んで、両活性領域AA、AAのそれぞれの電位は高電位Vpgm、接地電位GNDである。更に、素子分離領域STI上にはゲート電極TGの一部となる多結晶シリコン膜240が存在する。この多結晶シリコン膜240には、トランスファゲートトランジスタTGTD、TGTをオン状態にするための高電圧Vpgmが印加されている。すると、活性領域AA、AA間の電位差が素子分離領域STIの素子分離耐圧を越えてしまう。その結果、素子分離領域STIは、活性領域AA、AA間の電気的な絶縁を維持できなくなる場合があった。
【００１２】
上記（１）、（２）の問題を解決するには、制御ゲート線CGに沿った方向における素子分離領域STIの幅d10（図１９参照）を広げることで解決できる。しかし、トランスファゲートトランジスタTGTとトランスファゲートトランジスタTGTD、TGTSとが制御ゲート線方向で隣接する箇所はランダムに存在する。従って、上記問題を解決するには、コア部内の全領域における素子分離領域STIの幅d10を広げる必要がある。すると、コア部の面積が大きくなり、NAND型フラッシュEEPROMの小型化が妨げられる場合があった。
【００１３】
この発明は、上記事情に鑑みてなされたもので、その目的は、面積増加を最小限に抑えつつ、素子分離領域の絶縁信頼性を向上できる不揮発性半導体メモリを提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、この発明一態様に係る第１の不揮発性半導体メモリは、素子分離領域によって互いに電気的に分離され、且つ第１の方向に沿って設けられた複数の活性領域を含む第１活性領域群と、素子分離領域によって互いに電気的に分離され、且つ前記第１の方向に直交する第２の方向に沿って設けられた複数の前記第１活性領域群を含む第２活性領域群と、前記活性領域の各々に設けられ、複数の前記第１活性領域群間で共通接続されたゲート電極、メモリセルの制御ゲート及びセレクトトランジスタのセレクトゲートのいずれかに接続された第１不純物拡散層、並びにロウデコーダから供給される電圧が印加される第２不純物拡散層を各々有するＭＯＳトランジスタとを具備し、前記セレクトゲートに接続された前記ＭＯＳトランジスタは、前記第２活性領域群内の端部に位置する前記活性領域内にのみ設けられ、前記セレクトゲートに接続されたＭＯＳトランジスタを含む前記第１活性領域群と、隣接する前記第１活性領域群との間の素子分離領域幅は、前記制御ゲートに接続されたＭＯＳトランジスタのみを含む前記第１活性領域群同士の間の素子分離領域幅よりも大きい。
【００２０】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２１】
この発明の第１の実施形態に係る半導体装置についてNAND型フラッシュEEPROMを例に挙げて説明する。図１は、NAND型フラッシュEEPROMの概略構成を示すブロック図である。また図２は、メモリセルアレイ及びロウ系コア部の回路図である。
【００２２】
図示するように、NAND型フラッシュEEPROM60は、メモリセルアレイ61、入出力(I/F)回路62、センスアンプ63、アドレスレジスタ64、カラムデコーダ65、ロウデコーダ66、高電圧発生回路67等を含んでいる。
【００２３】
メモリセルアレイ61は、m個のメモリセルブロックBLK1〜BLKmに分割されている。各メモリセルブロックBLK1〜BLKm中には、図２に示すようなNANDセルがマトリクス配置されている。各NANDセルは、複数個（ここでは16個であるが、その数は特に限定されるものではない）のメモリセルMC、MC、…を含んでいる。そして各メモリセルMC、MC、…は、隣接するもの同士でソース、ドレインを共有する形で直列接続されている。NANDセル内における一端側のドレインは、それぞれセレクトトランジスタST1を介してビット線（データ線）BL1〜BLnに接続される。NANDセル内における他端側のソースは、セレクトトランジスタST2を介してソース線SLに接続されている。メモリセルアレイ61の行方向に沿って延設されたセレクトゲート線SGD、SGSはそれぞれ、同一行のセレクトトランジスタST1、ST2のゲートに接続される。同じくメモリセルアレイ61の行方向に沿って延設されたワード線WL1〜WL16はそれぞれ、同一行のメモリセルMC、MC、…の制御ゲート線CG1〜CG16に接続される。NAND型フラッシュEEPROMの場合、１本のワード線ＷＬに接続されたｎビットのメモリセルMC、MC、…により、１ページが構成され、１６ページ分でメモリセルブロックBLK1〜BLKmのうちの１ブロックが構成される。メモリセルアレイ61への書き込み及び読み出しは１ページ単位で行われ、消去はブロック単位で行われる。
【００２４】
入出力回路62には、各種のコマンド、アドレス信号、及び書き込みを行うセルデータなどが入力される。また入出力回路62は、メモリセルアレイ61から読み出されてセンスアンプ63にラッチされたデータを出力する。入出力回路62に入力されたロウアドレス信号及びカラムアドレス信号は、アドレスレジスタ64に供給されてラッチされる。
【００２５】
アドレスレジスタ64にラッチされたカラムアドレス信号は、カラムデコーダ65に供給されてデコードされる。また、アドレスレジスタ64にラッチされたロウアドレス信号（ブロックアドレス信号、ページアドレス信号）は、ロウデコーダ66に供給されてデコードされる。
【００２６】
センスアンプ63は、書き込み時に入出力回路62に入力されたセルデータをラッチする。また読み出し時においては、メモリセルアレイ61中の選択されたメモリセルブロックBLK1〜BLKmから各ビット線に読み出されたセルデータをラッチする。
【００２７】
ロウデコーダ66は、メモリセルブロックBLK1〜BLKmにそれぞれ対応するロウメインデコーダ回路(図示せず)とロウ系コア部(ロウサブデコーダ)68とを有している。ロウ系コア部68は、選択されたブロック内のセレクトゲート線SGD、SGS、及び16本のワード線WL1〜WL16に所定の電圧を供給するための回路である。そして、トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…を備えている。これらのトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…のゲート電極TGは共通に接続されている。また、各ドレインは、セレクトゲート線SGD、SGS、及び制御ゲート線CG1〜CG16に接続されている。各ソースには、ページアドレス信号に応じた電圧がロウメインデコーダ回路より印加される。
【００２８】
高電圧発生回路67は、入力されたコマンド信号に基づき上記ロウデコーダ66及びメモリセルアレイ61に高電圧を供給する。
【００２９】
次に、上記メモリセルアレイ及びロウ系コア部の平面パターン及び断面構成について、図３、図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）を用いて説明する。図３はコア部及びNANDセルの平面図である。図４（ａ）、（ｂ）はNANDセルの断面図であり、図４（ａ）は図３におけるA1-A2線、図４（ｂ）は図３におけるB1-B2線に沿った方向の断面構造を示している。また図５（ａ）、（ｂ）はコア部の断面図であり、図５（ａ）は図３におけるA3-A4線、図５（ｂ）は図３におけるB3-B4線に沿った方向の断面構造を示している。
【００３０】
まずメモリセルアレイの構造について説明する。図３及び図４（ａ）、（ｂ）に示すように、シリコン基板70には、帯状に複数の活性領域AAが設けられており、隣接する活性領域AA間には素子分離領域STIが設けられている。活性領域AA上には、メモリセルMCの浮遊ゲートFG及びセレクトトランジスタST1、ST2のセレクトゲートSGD、SGSの一部となる多結晶シリコン層72が、ゲート絶縁膜71を介して形成されている。ゲート絶縁膜71に使用される材料は、例えばシリコン酸化膜やオキシナイトライド膜等である。また、活性領域AA及び素子分離領域STI上には、活性領域AAに交差する方向に沿って多結晶シリコン層74が設けられている。多結晶シリコン層74は、多結晶シリコン層72を覆うようにして、且つ多結晶シリコン層72上にゲート間絶縁膜73を介して延設されている。ゲート間絶縁膜73は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の３層構造のONO膜や、シリコン酸化膜の単層膜、シリコン酸化膜とシリコン窒化膜との２層構造のON膜、NO膜等である。多結晶シリコン層74は、メモリセルMC、…のワード線WL1〜WL16、及びセレクトトランジスタST1、ST2のセレクトゲート線SGD、SGSの一部となる。そして、シリコン基板70内に、ソース、ドレインとなる不純物拡散層75が設けられることで、メモリセルMC及びセレクトトランジスタST1、ST2が形成されている。なお、セレクトトランジスタST1、ST2の多結晶シリコン層72、74は、例えば図示せぬシャント領域等で電気的に接続されている。
【００３１】
更に、シリコン基板70上に、層間絶縁膜76がメモリセルMC及びセレクトトランジスタST1、ST2を被覆するようにして設けられている。層間絶縁膜76内には、セレクトゲート線SGDを有するセレクトトランジスタST1のドレイン領域に、コンタクトホールC1を介して接続される金属配線層77が設けられている。金属配線層77は、ビット線BLとして機能する。更に、層間絶縁膜76上に、ビット線BLを被覆するようにして層間絶縁膜78が設けられている。
【００３２】
上記のように、１６個のメモリセルMC、…及びセレクトトランジスタST1、ST2を含むn個のNANDセルが、素子分離領域STIを挟んでワード線方向に沿って配置されることで、１つのメモリセルブロックBLKが構成される。そしてメモリセルアレイは、ｍ個のメモリセルブロックBLK1〜BLKmを有して構成されている。
【００３３】
上記構成のメモリセルアレイ内のワード線WL1〜WL16は、制御ゲート線CG1〜CG16に接続され、この制御ゲート線CG1〜CG16及びセレクトゲート線SGD、SGSは、ロウ系コア部68まで引き出されている。
【００３４】
次に、ロウ系コア部68の構成について図３及び図５（ａ）、（ｂ）を用いて説明する。
【００３５】
図示するように、シリコン基板70において上記メモリセルアレイに隣接する領域に、複数個の活性領域AAがマトリクス状に設けられており、隣接する活性領域AA間には素子分離領域STIが設けられている。そして、電気的に分離された個々の活性領域AA毎にトランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…が形成されている。これらのトランスファゲートトランジスタは、活性領域AA上に設けられたゲート絶縁膜71、ゲート絶縁膜71上に設けられた多結晶シリコン層72、多結晶シリコン層72上に設けられたゲート間絶縁膜73、ゲート間絶縁膜73上に設けられた多結晶シリコン層74、及び活性領域AA内に設けられた不純物拡散層75を有して構成されている。なお、多結晶シリコン層72、74は、トランスファゲートトランジスタのゲート電極TGであり、両者は活性領域AA上で電気的に接続されている。
【００３６】
上記コア部68における活性領域AAの列数は、例えば４列である。そして、同一行の活性領域AAに設けられた4つのトランスファゲートトランジスタのゲート電極TGは共通接続されている。
【００３７】
上記各トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…の不純物拡散層(ドレイン領域)75には、対応するセレクトゲート線SGD、SGS、または制御ゲート線CG1〜CG16のそれぞれが接続されている。すなわち、セレクトゲート線SGD、SGS、及び制御ゲート線CG1〜CG16は、層間絶縁膜76内に設けられたシャント配線79 によって、対応するトランスファゲートトランジスタが設けられた活性領域AA上まで引き出されている。そして、対応するトランスファゲートトランジスタの不純物拡散層75に、コンタクトホールC2によって接続されている。また、トランスファゲートトランジスタTGTD、TGTS、TGT、TGT、…の不純物拡散層(ソース領域)75は、金属配線層80によってロウメインデコーダ回路に接続されている。そして、この金属配線層80を介して、ロウメインデコーダからトランスファゲートトランジスタのソース領域に電圧が印加される。
【００３８】
上記構成のロウ系コア部68において、セレクトゲート線SGD、SGSに接続されるトランスファゲートトランジスタTGTD、TGTSは、コア部内の最も端の列に位置する活性領域AA内に形成される。図３の例では、コア部68内の最もロウメインデコーダ寄りに１列に並んでいる活性領域AA内に、トランスファゲートトランジスタTGTD、TGTSが設けられている。この最もロウメインデコーダ寄りの列に在る活性領域AAの集合を活性領域群AA(ST)とする。
【００３９】
メモリセルアレイ61寄りの１列目から３列目までに並んでいる活性領域AAには、制御ゲート線CG1〜CG16に接続されるトランスファゲートトランジスタTGT、TGT、…のみが設けられている。すなわち、ロウメインデコーダから２〜４列目の活性領域AA内には、トランスファゲートトランジスタTGTD、TGTSは形成されていない。このロウメインデコーダから２〜４列目の活性領域AAの集合の各々を活性領域群AA(MC)とする。
【００４０】
そして、活性領域群AA(ST)とこれに隣接する活性領域群AA(MC)との間の素子分離領域STIの幅d1は、隣接する活性領域群AA(MC)同士の間の素子分離領域STIの幅よりも大きくなるようにされている(d1＞d2)。
【００４１】
上記のようにして、ロウ系コア部68が構成されるとともに、メモリセルアレイ61及びロウメインデコーダと接続されている。
【００４２】
次に上記NAND型フラッシュEEPROMの動作について図６を用いて簡単に説明する。図６は、書き込み、読み出し及び消去時におけるセレクトゲート線及び制御ゲート線の電位の関係を示している。前述の通り、メモリセルアレイ61への書き込み及び読み出しは１ページ単位で行われ、消去はブロック単位で行われる。まずデータの書き込み動作について、SB(Self Boost)方式を例に挙げ、また図７を用いて説明する。図７は、書き込み時におけるNAND型フラッシュメモリの回路図である。
【００４３】
データの書き込みは、ビット線BLから最も離れたメモリセルMCから順に行われる。以下では、図７に示すように、制御ゲート線CG14に接続されたメモリセルMC14、MC24、MC34へのデータの書き込みを例に挙げて説明する。まず、選択したメモリセルブロックBLK1〜BLKmに対応する全てのトランスファゲートトランジスタのゲート電極TGに電圧Vpp（例えば２０Ｖ）が印加される。これにより、トランスファゲートトランジスタTGTD、TGTS、及びTGT、TGT、…はオン状態とされる。そしてロウメインデコーダは、選択したいずれかのメモリセルMCに接続されるトランスファゲートトランジスタTGT、TGT、…のソース領域ゲート端子に、書き込み電圧Vpp（例えば２０Ｖ）を印加する。また、その他の（非選択の）トランスファゲートトランジスタのソース領域には中間電位Vpass（例えば７Ｖ）を印加する。更に、トランスファゲートトランジスタTGTD及びTGTSのソース領域に、それぞれ電圧Vcc（例えば３Ｖ）及び０Ｖを印加する。このように、セレクトトランジスタST1のセレクトゲート線SGDにVcc、選択メモリセルの制御ゲート線CG14にVpp、非選択メモリセルの制御ゲート線CG1〜CG13、CG15、CG16にVpass、セレクトトランジスタST2のセレクトゲート線SGSに０Ｖをそれぞれ印加した状態で、ビット線BL1〜BL3に、データに応じて０ＶまたはVcc（例えば３Ｖ）を印加する。ビット線BL2に０Ｖを与えた場合、この電位は選択されたメモリセルMC24のドレインまで転送されて、浮遊ゲートFGには電子が注入される。これにより、メモリセルMC24の閾値電圧は正方向にシフトする。この状態が“０”データの書き込まれた状態である。一方、ビット線BL1、BL3にVccを与えた場合、メモリセルMC14、MC34の浮遊ゲートFGへの電子の注入が実効的に起こらないため、閾値電圧は変化せず、負の値に止まる。この状態が“１”データの書き込まれた状態である。なお、データの書き込みは、制御ゲート線CGを共有する全てのメモリセルMC、MC、…に対して同時に行われる。
【００４４】
また、SB方式と異なる書き込み方式として、LSB(Local Self Boost)方式、及びESB(Erased area Self Boost)方式等がある。これらの方式は、非選択ビット線に接続されたメモリセルへの、データの誤書き込みを防止するための工夫が為されたものである。図８及び図９は、それぞれLSB方式、ESB方式による書き込み時のNAND型フラッシュメモリの回路図である。
【００４５】
まずLSB方式について、図６及び図８を用いて説明する。なお、メモリセルMC24にのみ“０”データが書き込まれると仮定する。LSB方式においては、選択した制御ゲート線CG14に隣接する制御ゲート線CG13、CG15に０Ｖが印加される。その他はSB方式と同様である。すると、制御ゲート線CG13、CG15の電位が０Ｖであるため、メモリセルMC14、MC34のチャネル電位はフローティングである。そして、制御ゲート線CG14にはVppが印加されている。従って、メモリセルMC14、MC34のチャネル電位は、制御ゲート線CG14との間の容量結合によってVPPまでブーストされる。その結果、浮遊ゲートFGへの電子注入が起こらず、“１”データがメモリセルMC14、MC34へ正確に書き込まれる。
【００４６】
次に、ESB方式について図６及び図９を用いて説明する。以下でも、メモリセルMC24にのみ“０”データを書き込むと仮定する。ESB方式においては、選択した制御ゲート線CG14の次の制御ゲート線CG15にのみ０Ｖが印加される。その他の制御ゲート線CG1〜CG13、CG16には中間電位Vpassが印加される。Vccが印加されるビット線BL1、BL3に着目すると、制御ゲート線CG1に接続されたメモリセルのチャネル電位は、制御ゲート線CG1との容量結合によって、Vcc＋αまでブーストされる。制御ゲート線CG2〜CG13に接続されたメモリセルについても同様である。すると、結局、制御ゲート線CG14に接続されたメモリセルのチャネル電位もVccより十分に高くなる。その結果、メモリセルMC14、MC34の浮遊ゲートFGへの電子注入が起こらず、“１”データがメモリセルMC14、MC34へ正確に書き込まれる。
【００４７】
LSB方式及びESB方式のNAND型フラッシュメモリの場合も、ロウ系コア部内において、選択制御ゲート線と非選択制御ゲート線とが隣接しないようにされている。しかし、セレクトゲート線と制御ゲート線との間で、選択状態と非選択状態とが隣接することは避けがたい問題として存在する。
【００４８】
データの消去は、ブロック内の全ビットに対して一括して行われる。まず、選択したいずれかのメモリセルブロックBLK1〜BLKmに対応する全てのトランスファゲートトランジスタのゲート電極TGに電圧Vpp（例えば２０Ｖ）が印加される。これにより、トランスファゲートトランジスタTGTD、TGTS、及びTGT、TGT、…はオン状態とされる。そしてロウメインデコーダは、メモリセルMC、MC、…に接続されるトランスファゲートトランジスタTGT、TGT、…の全てのソース領域に０Ｖを印加する。このように、全ての制御ゲートCG1〜CG16の電位を０Ｖとする。セレクトゲート線SGD、SGSの電位はフローティングである。なお、非選択ブロックの全ての制御ゲート線及びセレクトゲート線の電位もフローティングである。この状態で、上記NANDセルが形成されたシリコン基板中のp型ウェル（図示せず）に２０Ｖが印加される。これにより、選択ブロック内の全てのメモリセルMC、MC、…における浮遊ゲートFGの電子がp型ウェルに放出される。その結果、メモリセルMCの閾値電圧は負方向にシフトし、データの消去が行われる。なお、選択ブロック内のセレクトゲート線、並びに非選択ブロック内の制御ゲート線及びセレクトゲート線の電位は、シリコン基板との容量結合により、略２０Ｖに上昇する。
【００４９】
データの読み出し時には、書き込み、消去と同様に、まず選択したいずれかのメモリセルブロックBLK1〜BLKmに対応する全てのトランスファゲートトランジスタのゲート電極TGに電圧Vpp（例えば２０Ｖ）が印加される。これにより、トランスファゲートトランジスタTGTD、TGTS、及びTGT、TGT、…はオン状態とされる。そしてロウメインデコーダは、選択メモリセルMCに接続されるトランスファゲートトランジスタTGTのソース領域に０Ｖを印加する。同時に、非選択メモリセルMC、MC、…に接続されるトランスファゲートトランジスタTGT、TGT、…のソース領域に、読み出し電位Vread（例えば５V）を印加する。また、トランスファゲートトランジスタTGTD及びTGTSのソース領域に、それぞれ電圧電圧Vcc（例えば３Ｖ）を印加する。このように、セレクトトランジスタST1、ST2のセレクトゲート線SGD、SGSにVcc、非選択メモリセルの制御ゲート線にVread、選択メモリセルの制御ゲート線に０Ｖをそれぞれ印加した状態で、選択メモリセルに電流が流れるか否かを検出することにより読み出し動作が行われる。
【００５０】
上記のように、本実施態様に係るNAND型フラッシュEEPROMによれば、トランスファゲートトランジスタTGTD、TGTSを形成すべき活性領域AAを、ロウ系コア部68内における端部に列を為すようにして形成している。すなわち、セレクトゲート線が接続されるトランスファゲートトランジスタTGTD、TGTSと制御ゲート線が接続されるトランスファゲートトランジスタTGTとが隣接する領域を、ロウ系コア部68内の限られた領域に設けている（図３における領域X1）。そのため、トランスファゲートトランジスタTGTD、TGTSと、トランスファゲートトランジスタTGTとの間での耐圧は、この領域X1においてのみ考慮すれば良い。従って、領域X1の幅d1のみを、トランスファゲートトランジスタTGT同士が隣接する領域X2の幅d2よりも大きくすれば、コア部内における素子分離を十分に維持できる。換言すれば、トランスファゲートトランジスタ間における耐圧を維持するために幅を広げなければならない素子分離領域STIは、領域X1のみに限定される。
【００５１】
上記の点について図１０、図１１を用いて更に具体的に説明する。図１０はNAND型フラッシュEEPROMのコア部の平面図であり、図１１は図１０におけるA5-A6に沿った断面図である。なお、コア部内において同一行に配置された各トランスファゲートトランジスタは、全てが同一メモリセルブロックに対応するわけではない。なぜなら、前述の通り、同一行内に設けられたトランスファゲートトランジスタTGTに接続される制御ゲート線に関しては、制御ゲート線の選択、非選択状態が隣接して発生しないように設計する必要があるからである。
【００５２】
さて、図１０において、セレクトゲート線SGD10が、非選択ブロック内の線トランジスタに接続されていたとする。すると、セレクトゲート線SGD10が接続されるトランスファゲートトランジスタTGTD10が設けられる活性領域AA10（不純物拡散層75）内には０Ｖが印加される。また、トランスファゲートトランジスタTGTD10と同一行に在るトランスファゲートトランジスタTGT11〜TGT13に接続される制御ゲート線CG11〜CG13が書き込み選択されたとする。すると、トランスファゲートトランジスタTGT11〜TGT13が設けられている活性領域AA11〜AA13(不純物拡散層)には、高電圧Vppが印加される。
【００５３】
すると、図１１に示すように、活性領域AA10とAA11との間にVppの電位差が発生する。従って、活性領域AA10とAA11との間の素子分離領域STIの幅d1は、活性領域AA11とAA12、及び活性領域AA12とAA13との間の素子分離領域STIの幅d2よりも大きくする必要がある。
【００５４】
次に、上記活性領域AA10と異なる行の活性領域AA20に設けられたトランスファゲートトランジスタTGTD20に接続されるセレクトゲート線SGDも、非選択ブロックであったとする。すると、この活性領域AA20には０Ｖが印加される。また、トランスファゲートトランジスタTGTD20と同一行に在るトランスファゲートトランジスタTGT21〜TGT23に接続される制御ゲート線CG21〜CG23が書き込み選択されたとする。すると、トランスファゲートトランジスタTGT21〜TGT23が設けられる活性領域AA21〜AA23にも、高電圧Vppが印加される。
【００５５】
すると、図１１と同様に、活性領域AA20とAA21との間にVppの電位差が発生する。従って、活性領域AA20とAA21との間の素子分離領域STIの幅d1は、活性領域AA21とAA22、及び活性領域AA22とAA23との間の素子分離領域STIの幅d2よりも大きくする必要がある。
【００５６】
このように、従来技術でも説明したように、セレクトゲート線に接続されるトランスファゲートトランジスタと、制御ゲート線に接続されるトランスファゲートトランジスタとの間の素子分離領域は、制御ゲート線に接続されるトランスファゲートトランジスタ同士の間の素子分離領域よりも、その幅を大きくしないと素子分離が維持できない。前述の通り、従来では、このセレクトゲート線に接続されるトランスファゲートトランジスタと、制御ゲート線に接続されるトランスファゲートトランジスタとの間の素子分離領域が、コア部内にランダムに存在していた。
【００５７】
しかし本実施態様であると、コア部内の端部に在る同一列の活性領域(AA10、AA20)内にのみ、セレクトゲート線SGD、SGSに接続されるトランスファゲートトランジスタTGTD、TGTSが設けられる。従って、コア部内において最もロウメインデコーダ回路寄りの１列の活性領域(AA10、AA20、AA30、…)と、２列目の活性領域(AA11、AA21、AA31、…)との間の素子分離領域のみの幅を拡げればよい。その他の領域の素子分離領域については、その幅を広げる必要がない。従って、コア部内の面積増加を最小限に抑えつつ、素子分離領域の絶縁耐性を十分に維持出来る。
【００５８】
次に本実施態様の第２の実施形態に係る半導体装置について、図１２及び図１３（ａ）、（ｂ）を用いて説明する。図１２はロウ系コア部の平面図である。また図１３（ａ）、（ｂ）は、それぞれ図１２におけるA7-A8線及びB5-B6線に沿った断面図である。
【００５９】
図示するように、本実施態様は、従来の構成（図１９及び図２０参照）において、同一行内に位置するトランスファゲートトランジスタのゲート電極TGを、トランスファゲートトランジスタ毎に分離したものである。そして、ゲート電極TGより上のレベルの金属配線層TGMETALによって、同一行内の各トランスファゲートトランジスタのゲート電極TGを、電気的に共通接続している。
【００６０】
すなわち、図１２及び図１３（ａ）、（ｂ）に示すように、トランスファゲートトランジスタのゲート電極TGの一部となる多結晶シリコン層74は、活性領域AAの行間を分離する素子分離領域STI上にて、ゲート間絶縁膜73に達するまで除去されている。その結果ゲート電極TGは、個々のトランスファゲートトランジスタ毎に分離された多結晶シリコン層72、74によって形成されている。そして、セレクトゲート線SGD、SGS、及び制御ゲート線CGとなるシャント配線79が位置するレベルの層間絶縁膜76内に、金属配線層82が設けられている。この金属配線層82は、同一行に存在するトランスファゲートトランジスタのゲート電極TGとプラグ81によって接続されている。すなわち金属配線層は、同一行にあるトランスファゲートトランジスタのゲート電極TGを共通に接続する配線TGMETALとして機能する。
【００６１】
上記のような構成によれば、活性領域AAの行間を分離する素子分離領域STI上にゲート電極TGが存在しない。そのため、当該ゲート電極TGに高電圧Vppが印加された場合であっても、素子分離領域STIに高電圧Vppは印加されない。そのため、素子分離領域STI周辺のシリコン基板70内に反転領域が形成されることを防止出来る。その結果、素子分離領域幅を増加させることなく、素子分離を維持できる。
【００６２】
次にこの発明の第３の実施形態に係る半導体装置についてNAND型フラッシュEEPROMを例に挙げて説明する。図１４はロウ系コア部の平面図であり、図１５は図１４におけるA9-A10線に沿った断面図である。
【００６３】
図示するように、本実施態様に係るNAND型フラッシュEEPROMのロウ系コア部68は、第２の実施形態で説明した構造において、制御ゲート線CGに沿った方向で隣接するトランスファゲートトランジスタ間に、ダミーゲート電極83を更に設けたものである。すなわち、活性領域AAの行間を分離する素子分離領域STI上に、多結晶シリコン膜83を、ビット線BL方向に沿って形成している。この多結晶シリコン膜83は、制御ゲート線CG方向に沿って隣接するゲート電極TG間を通過するようにして設けられている。そして多結晶シリコン膜83は、ゲート電極TGとは層間絶縁膜76によって電気的に分離されている。多結晶シリコン膜83には、トランスファゲートトランジスタの動作状態にかかわらず、0V、または−Vccが印加される。
【００６４】
上記のような構成によれば、ダミーゲート電極83には0Vまたは負電位が印加されている。そのため、ダミーゲート電極83、素子分離領域STI、及びシリコン基板70により構成される寄生MOSトランジスタは、常時オフである。従って、素子分離領域STI周辺のシリコン基板内に反転領域が形成されることを効果的に防止できる。その結果、素子分離領域の幅を増加させることなく、素子分離を維持できる。なお、ダミーゲート電極に0Vまたは−Vccを印加するのは、寄生MOSトランジスタがnチャネルの場合である。寄生MOSトランジスタがpチャネルの場合には、ダミーゲート電極には例えば＋Vccを印加すればよい。
【００６５】
次にこの発明の第４の実施形態に係る不揮発性半導体メモリについてNAND型フラッシュEEPROMを例に挙げて説明する。図１６はロウ系コア部の平面図である。
【００６６】
図示するように、本実施態様に係るNAND型フラッシュEEPROMのロウ系コア部は、第２の実施形態で説明した図１２の構造において、トランスファゲートトランジスタTGTD、TGTS、TGT、…を90°回転させて構成したものである。すなわち、個々の活性領域AA内において、ゲート電極TGを、制御ゲート線CG方向に直行する方向(ビット線方向)に形成したものである。
【００６７】
本構造によっても、第２の実施形態と同様の効果を得ることが出来る。なお、本実施態様においても第３の実施形態と同様に、制御ゲート線方向に隣接する活性領域AA間にダミーのゲート電極を設けても構わないのは言うまでもない。
【００６８】
次にこの発明の第５の実施形態に係る不揮発性半導体メモリについてNAND型フラッシュEEPROMを例に挙げて説明する。図１７はロウ系コア部の平面図である。
【００６９】
図示するように、本実施態様に係るNAND型フラッシュEEPROMのロウ系コア部は、第２の実施形態で説明した図１２の構造において、セレクトゲート線及び制御ゲート線をロウ系コア部まで引き出す配線を、メモリセルのワード線と同一のレベルに形成している。そして、その上のレベルに設けた２本の金属配線層TGMETAL1 、TGMETAL2 を用いて各トランスファゲートトランジスタのゲート電極TGを共通接続している。なお、例えば金属配線層TGMETAL1は層間絶縁膜76内に設けられ、金属配線層TGMETAL2は層間絶縁膜78内に設けられる。
【００７０】
本実施態様における金属配線層TGMETAL1、TGMETAL2は、上記第３乃至第４の実施形態と異なり、異なる行に配置されたトランスファゲートトランジスタのゲート電極TGを共通接続する。例えば図１７に示すように、２本の金属配線層TGMETAL1、TGMETAL2を、２つの行内に設けられたトランスファゲートトランジスタのゲート電極TGに交互に接続する。
【００７１】
上記のように、トランスファゲートトランジスタのゲート電極TGを共通接続する複数の金属配線層を、異なる行に跨るようにして配置すれば、上記第２の実施形態の効果に加えて、トランスファゲートトランジスタ間での相互作用を抑制し、トランスファゲートトランジスタの動作信頼性を向上できる。
【００７２】
図１８は、図１７の拡大図である。なお、ゲート電極TGを接続する金属配線層TGMETAL1、TGMETAL2の図示を省略している。但し、図中のトランスファゲートトランジスタTGT1、TGT3、TGT5のゲート電極が共通接続され、トランスファゲートトランジスタTGT2、TGT4、TGT6のゲート電極が共通接続されているものとする。そして、トランスファゲートトランジスタTGT1が設けられた活性領域AA1にVpassが印加され、トランスファゲートトランジスタTGT5が設けられた活性領域AA5に０Ｖが印加されているとする。
【００７３】
本実施態様によれば、活性領域AA1とAA5とは、制御ゲート線CGに沿った方向に平行な方向、または垂直な方向で隣接するのではなく、斜め方向で隣接する。すなわち、横方向及び縦方向の隣接活性領域間距離を１とすると、斜め方向での距離は√２である。このように、例えば前述のLSB方式、ESB方式等において、Vpassが印加される活性領域と、０Vが印加される活性領域とが斜め方向で隣接する。従って、活性領域の隣接距離が通常の場合の√２倍となり、活性領域間の絶縁性をより向上できる。
【００７４】
なお、本実施態様においても、セレクトゲート線SGD(SGS)、制御ゲート線CG、CG、…の引き出し線、及び金属配線層TGMETAL1、TGMETAL2を１層づつ上のレベルの層間絶縁膜内に形成すれば、第３の実施形態で説明したダミーゲート電極を設けることも可能である。その場合には素子分離領域STIにおける絶縁耐圧を更に向上できる。
【００７５】
上記のように、この発明の第３乃至第５の実施形態によれば、NAND型フラッシュEEPROMのロウ系コア部において、セレクトゲート線SGD、SGSに接続されるトランスファゲートトランジスタを、コア部内における端部の１列に集めている。そのため、この１列にある活性領域と、この領域に隣接する活性領域との間でのみ、セレクトゲート線に接続されるトランスファゲートトランジスタと、制御ゲート線に接続されるトランスファゲートトランジスタとが隣接する。すなわち、本領域における素子分離領域に対してのみ高い耐圧が求められる。ここで言うところの耐圧とは、寄生MOSトランジスタによって素子分離領域の周囲にチャネル領域が形成されることに対する耐圧である。従って、当該領域においてのみ素子分離領域STIの幅を拡げて、その他の領域については従来通りの素子分離領域STI幅とすることで、活性領域の行間の素子分離を十分に果たすことが出来る。そのため、コア部内の面積増加を最小限に抑えつつ、素子分離領域の絶縁耐性を向上できる。
【００７６】
また、トランスファゲートトランジスタのゲート電極を、個々のトランスファゲートトランジスタ毎に分離している。従って、同一行内で隣接するトランスファゲートトランジスタの行間に位置する素子分離領域には、トランスファゲートトランジスタをオン状態にすべき高電圧が印加されない。よって、コア部の面積増加を伴わずに、素子分離領域の耐圧が向上できる。また、同一行内で隣接する素子分離領域上にダミーゲート電極を形成している。そして、ダミーゲート電極の電位を、寄生MOSトランジスタをオフ状態に出来る電位としている。従って、素子分離領域の耐圧を更に向上できる。
【００７７】
なお第１の実施形態においては、セレクトゲート線に接続されるトランスファゲートトランジスタが最もロウメインデコーダ寄りの位置にある場合を例に挙げて説明した。しかし、メモリセルアレイ寄りの位置にあってもよいのは勿論である。また第１の実施形態は、セレクトゲートに接続されるトランスファゲートトランジスタの全てが、コア部内の端部に同一列に集められていれば良い。従って、制御ゲート線に接続されるトランスファゲートトランジスタのいずれかが、セレクトゲート線に接続されるトランスファゲートトランジスタと同一列内にあることを妨げるものではない。
【００７８】
また上記第４乃至第５の実施形態においても、セレクトゲート線に接続されるトランスファゲートトランジスタが最もロウメインデコーダ寄りの位置にある場合を例に挙げて説明した。しかし、第４乃至第５の実施形態では、素子分離領域上のゲート電極TGを除去することで、素子分離領域の耐圧を向上させている。従って、セレクトゲート線に接続されるトランスファゲートトランジスタを、コア部内の端部に同一列に配置する必要はない。セレクトゲート線に接続されるトランスファゲートトランジスタは、コア部内においてランダムに配置されて構わない。
【００７９】
更に第５の実施形態において、金属配線層TGMETALは、２行の活性領域間に跨って形成されているが、それ以上の行数に跨って形成されても構わない。
【００８０】
なお、上記第３乃至第５の実施形態においては、NAND型フラッシュEEPROMを例に挙げて説明したが、隣接する活性領域間の絶縁が問題となる半導体記憶装置全般に対して実施することは可能である。
【００８１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００８２】
【発明の効果】
以上説明したように、この発明によれば、面積増加を最小限に抑えつつ、素子分離領域の絶縁信頼性を向上できる不揮発性半導体メモリを提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るNAND型フラッシュメモリの内部構成の一部を示すブロック図。
【図２】この発明の第１の実施形態に係るNAND型フラッシュメモリが備えるメモリセルアレイ及びロウ系コア部の回路図。
【図３】この発明の第１の実施形態に係るNAND型フラッシュメモリが備えるメモリセルアレイ及びロウ系コア部の平面図。
【図４】図３に示すNAND型フラッシュメモリのメモリセルアレイの断面図であり、（ａ）図は図３におけるA1-A2線、（ｂ）図はB1-B2線に沿った断面図。
【図５】図３に示すNAND型フラッシュメモリのロウ系コア部の断面図であり、（ａ）図は図３におけるA3-A4線、（ｂ）図はB3-B4線に沿った断面図。
【図６】図６は、この発明の第１の実施形態に係るNAND型フラッシュメモリの、書き込み、読み出し、消去動作時における、各トランジスタのゲート電圧を示す関係図。
【図７】 NAND型フラッシュメモリの回路図であり、特にSB方式による書き込み時の様子を示す図。
【図８】 NAND型フラッシュメモリの回路図であり、特にLSB方式による書き込み時の様子を示す図。
【図９】 NAND型フラッシュメモリの回路図であり、特にESB方式による書き込み時の様子を示す図。
【図１０】この発明の第１の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１１】図１０におけるA5-A6線に沿った断面図。
【図１２】この発明の第２の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１３】図１２の断面図であり、（ａ）図は図１２におけるA7-A8線、（ｂ）図はB5-B6線に沿った断面図。
【図１４】この発明の第３の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１５】図１４におけるA9-A10線に沿った断面図。
【図１６】この発明の第４の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１７】この発明の第５の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１８】この発明の第５の実施形態に係るNAND型フラッシュメモリが備えるロウ系コア部の平面図。
【図１９】従来のNAND型フラッシュメモリが備えるメモリセルアレイ及びロウ系コア部の平面図。
【図２０】図１９におけるA100-A110線に沿った断面図。
【図２１】図２０の拡大図。
【符号の説明】
60…NAND型フラッシュメモリ
61…メモリセルアレイ
62…入出力回路
63…センスアンプ
64…アドレスレジスタ
65…カラムデコーダ
66…ロウデコーダ
67…高電圧発生回路
68…ロウ系コア部
70、200…シリコン基板
71、210…ゲート絶縁膜
72、74、220、240…多結晶シリコン層
73、230…ゲート間絶縁膜
75…不純物拡散層
76、78、260、280…層間絶縁膜
77、80、82、300…金属配線層
79、290…シャント配線
81…プラグ
83…ダミーゲート電極
Claims (8)
- 素子分離領域によって互いに電気的に分離され、且つ第１の方向に沿って設けられた複数の活性領域を含む第１活性領域群と、
素子分離領域によって互いに電気的に分離され、且つ前記第１の方向に直交する第２の方向に沿って設けられた複数の前記第１活性領域群を含む第２活性領域群と、
前記活性領域の各々に設けられ、複数の前記第１活性領域群間で共通接続されたゲート電極、メモリセルの制御ゲート及びセレクトトランジスタのセレクトゲートのいずれかに接続された第１不純物拡散層、並びにロウデコーダから供給される電圧が印加される第２不純物拡散層を各々有するＭＯＳトランジスタと
を具備し、前記セレクトゲートに接続された前記ＭＯＳトランジスタは、前記第２活性領域群内の端部に位置する前記活性領域内にのみ設けられ、
前記セレクトゲートに接続されたＭＯＳトランジスタを含む前記第１活性領域群と、隣接する前記第１活性領域群との間の素子分離領域幅は、前記制御ゲートに接続されたＭＯＳトランジスタのみを含む前記第１活性領域群同士の間の素子分離領域幅よりも大きい
ことを特徴とする不揮発性半導体メモリ。 - 前記ＭＯＳトランジスタのゲート電極は、各々の第１活性領域群において同一行に設けられたＭＯＳトランジスタ同士で共有されることを特徴とする請求項１記載の不揮発性半導体メモリ。
- 素子分離領域によって互いに電気的に分離され、且つ第１の方向に沿って設けられた複数の活性領域を含む第１活性領域群と、
素子分離領域によって互いに電気的に分離され、且つ前記第１の方向に直交する第２の方向に沿って設けられた複数の前記第１活性領域群を含む第２活性領域群と、
前記活性領域の各々に設けられ、前記活性領域毎に分離されたゲート電極、メモリセルの制御ゲート及びセレクトトランジスタのセレクトゲートのいずれかに接続された第１不純物拡散層、並びにロウデコーダから供給される電圧が印加される第２不純物拡散層を各々有するＭＯＳトランジスタと、
前記ＭＯＳトランジスタを被覆する層間絶縁膜と、
前記層間絶縁膜上に設けられ、複数の前記第１活性領域群の各々に含まれるいずれかの前記活性領域内の前記ゲート電極に電気的に接続され、複数の該ゲート電極を共通接続する配線層と
を具備することを特徴とする不揮発性半導体メモリ。 - 隣接する前記第１活性領域群間に位置する前記素子分離領域上に、前記ゲート電極と電気的に分離し、且つ前記第１の方向に沿って設けられたダミーゲート電極を更に備え、
前記ダミーゲート電極には、該ダミーゲート電極をゲート電極、前記素子分離領域をゲート絶縁膜とする寄生ＭＯＳトランジスタをオフ状態にする電圧が印加されることを特徴とする請求項３記載の不揮発性半導体メモリ。 - 前記ゲート電極は、その長手方向において前記活性領域を被覆し、且つその両端部は前記素子分離領域の一部領域上まで延設されていることを特徴とする請求項３または４記載の不揮発性半導体メモリ。
- 前記第２活性領域群は、ＮＡＮＤ接続されたメモリセルのセレクトゲート線または制御ゲート線にロウデコーダから電圧を供給する際のスイッチとしての機能を含むロウ系コア部であることを特徴とする請求項１乃至５いずれか１項記載の不揮発性半導体メモリ。
- マトリクス状に配置され、互いに電気的に分離された複数の活性領域と、
各活性領域内にそれぞれ設けられ、同一行内において共通接続されたゲート電極、ロウデコーダに接続されたソース・ドレイン領域の一方、並びにメモリセルの制御ゲート及びセレクトトランジスタのセレクトゲートのいずれかに接続されたソース・ドレイン領域の他方を各々有するＭＯＳトランジスタと
を具備し、前記セレクトゲートに接続されるＭＯＳトランジスタは、前記マトリクス端部の同一列内にのみ配置され、
隣接する前記活性領域の列間距離は、前記制御ゲートに接続される活性領域のみを含む列同士よりも、前記セレクトゲートに接続される活性領域を含む列との距離のほうが大きい
ことを特徴とする不揮発性半導体メモリ。 - 行列状に配置され、互いに電気的に分離された複数の活性領域と、
各活性領域内にそれぞれ設けられ、前記活性領域毎に分離されたゲート電極、ロウデコーダに接続されたソース・ドレイン領域の一方、並びにメモリセルの制御ゲート及びセレクトトランジスタのセレクトゲートのいずれかに接続されたソース・ドレイン領域の他方を各々有するＭＯＳトランジスタと、
前記ゲート電極よりも上に設けられ、前記活性領域で形成される前記行列において互いに異なる列に属する複数の前記活性領域に設けられた前記ゲート電極を電気的に共通接続する配線層と
を具備することを特徴とする不揮発性半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002150853A JP4034594B2 (ja) | 2001-07-02 | 2002-05-24 | 不揮発性半導体メモリ |
| US10/155,086 US6853029B2 (en) | 2001-05-28 | 2002-05-28 | Non-volatile semiconductor memory device with multi-layer gate structure |
| KR10-2002-0029682A KR100436673B1 (ko) | 2001-05-28 | 2002-05-28 | 반도체 장치 및 그 제조 방법 |
| US11/020,314 US7045423B2 (en) | 2001-05-28 | 2004-12-27 | Non-volatile semiconductor memory device with multi-layer gate structure |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-201366 | 2001-07-02 | ||
| JP2001201366 | 2001-07-02 | ||
| JP2002150853A JP4034594B2 (ja) | 2001-07-02 | 2002-05-24 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086720A JP2003086720A (ja) | 2003-03-20 |
| JP4034594B2 true JP4034594B2 (ja) | 2008-01-16 |
Family
ID=26618012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002150853A Expired - Fee Related JP4034594B2 (ja) | 2001-05-28 | 2002-05-24 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4034594B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9466373B2 (en) | 2013-12-27 | 2016-10-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4817615B2 (ja) * | 2004-05-31 | 2011-11-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4364226B2 (ja) | 2006-09-21 | 2009-11-11 | 株式会社東芝 | 半導体集積回路 |
| JP2009141278A (ja) * | 2007-12-10 | 2009-06-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7898851B2 (en) * | 2007-12-19 | 2011-03-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device which includes memory cell having charge accumulation layer and control gate |
-
2002
- 2002-05-24 JP JP2002150853A patent/JP4034594B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9466373B2 (en) | 2013-12-27 | 2016-10-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003086720A (ja) | 2003-03-20 |
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Legal Events
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050120 |
|
| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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