JP4165070B2 - 半導体メモリ装置、動きベクトル検出装置および動き補償予測符号化装置 - Google Patents
半導体メモリ装置、動きベクトル検出装置および動き補償予測符号化装置 Download PDFInfo
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Description
【発明の属する技術分野】
この発明は、半導体メモリ装置、動きベクトル検出装置および動き補償予測符号化装置に関する。詳しくは、メモリ・セル・アレイのマトリックス状に配された複数のメモリセルの領域をマトリックスの一の方向に沿う方向に分割し、メモリ・セル・アレイの上記一の方向のメモリセル列のそれぞれに対応して配されている複数の選択線を、それぞれ各分割領域に対応して分割された複数の分割選択線で構成し、各分割領域で同時に活性化される分割選択線を切り換えるための切り換え機構を有する構成とすることによって、例えば矩形または十字形などの任意の形状の画素ブロックを構成する複数の画素データに同時にアクセスでき、また当該画素ブロックの位置を容易に変更し得るようにした半導体メモリ装置等に係るものである。
【0002】
【従来の技術】
配列データにおいては、その中の比較的狭い領域内のデータについて、同時に処理を行うことが望ましい場合がある。画像データの処理を例にとれば、注目画素とその近傍の画素とのデータから注目画素における処理データを生成するようになされる。あるいは、ブロック・マッチングによる動きベクトル検索(ME:Motion Estimation)の場合、前フレームのある位置におけるある大きさの画素ブロック内の画素データが、後フレームではどの位置における同じ大きさの画素ブロック内のデータと最も近いかを調べる。その場合の両画素ブロック間の位置の差が動きベクトルである。
【0003】
ここで、上述した画素ブロック内の画素データは、画像データを記憶しているメモリから同時に読み出し、また対応する画素データ間の差分等の演算も各画素について同時に行うことが、処理全体あるいはアリゴリズムとしては自然でわかりやすい。
【0004】
【発明が解決しようとする課題】
しかし従来は、画像データを記憶するメモリとしてはシンクロナスDRAMなどの汎用メモリを用い、そこから速い転送速度で画素データを順次読み出し、これらをレジスタに一時的に蓄積して、必要なタップあるいは画素ブロックを形成することが行われている。この場合、全データが揃うまでの待ち時間が生じ、処理の高速化、効率化を図ることができなかった。
【0005】
そこで、この発明では、例えば矩形または十字形などの任意の形状の画素ブロックを構成する複数の画素データに同時にアクセス可能とすると共に、当該画素ブロックの位置を容易に変更可能とし、処理の高速化、効率化を図ることができる半導体メモリ装置等を提供することを目的とする。
【0006】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、1個または2個以上のメモリブロックからなる半導体メモリ装置であって、上記メモリブロックは、マトリックス状に配された複数のメモリセルと、上記マトリックスの一の方向のメモリセル列のそれぞれに対応して配され、該メモリセル列を選択するための複数の選択線とを有し、上記マトリックス状に配された複数のメモリセルの領域は、上記マトリックスの一の方向に分割された複数の分割領域からなり、上記複数の選択線は、それぞれ、上記複数の分割領域に対応して分割された複数の分割選択線からなり、上記メモリブロックは、上記マトリックスの一の方向に並ぶ複数の分割選択線毎に、該一の方向に延び、選択信号を入力するためのグローバル選択線と、各分割領域にそれぞれ対応して配され、上記マトリックスの他の方向に隣接する第1および第2の分割選択線のうちいずれかに、上記グローバル選択線から上記選択信号を選択的に供給するゲート回路により、各分割領域で同時に活性化される分割選択線を切り換えるための切り換え機構とをさらに有するものである。
【0008】
また、この発明に係る動きベクトル検出装置は、時間的に前後する参照フレームと探索フレームとから動きベクトルを検出する動きベクトル検出装置であって、参照フレームを構成する複数の画素データを記憶する第1のメモリ部と、第1のメモリ部より読み出される参照ブロックの画素データを参照データとして入力し、参照ブロックに対応した探索範囲の複数の候補ブロックのそれぞれに対し、この候補ブロックの画素データおよび参照ブロックの画素データとの差分を、対応する画素データ毎に演算する第2のメモリ部と、この第2のメモリ部で演算された複数の候補ブロックのそれぞれに対する画素データ毎の差分に基づいて、参照ブロックに対応した動きベクトルを検出する動きベクトル検出部とを備え、第1のメモリ部は1個または2個以上の第1の半導体メモリブロックで構成され、第2のメモリ部は1個または2個以上の第2の半導体メモリブロックで構成され、第1の半導体メモリブロックは、複数のビット線と、この複数のビット線に直交する複数のワード線と、ビット線およびワード線に接続され、マトリックス状に配された複数のメモリセルとを有し、マトリックス状に配された複数のメモリセルの領域は、ワード線に沿う方向に分割された複数の分割領域からなり、複数の選択線は、それぞれ、複数の分割領域に対応して分割された複数の分割ワード線からなり、第1の半導体メモリブロックは、各分割領域で同時に活性化される分割ワード線を切り換えるための切り換え機構をさらに有し、第2の半導体メモリブロックは、複数のビット線と、この複数のビット線に直交する複数のワード線と、複数のビット線に平行または直交する、参照データを入力するための参照データ入力線と、複数のビット線に平行または直交する、演算データを出力するための演算データ出力線と、複数のワード線に平行または直交する、セル選択信号を入力するためのセル選択線と、ビット線、ワード線、参照データ入力線、演算データ出力線およびセル選択線に接続され、マトリックス状に配された複数のメモリセルと、複数の演算データ出力線で出力される演算データの少なくとも一部を用いて数値演算を行って差分を得る演算補助セルとを有し、メモリセルは、“1”または“0”のデータを記憶するメモリセル部と、参照データ入力線に接続され、参照データを入力するための参照データ入力部と、メモリセル部に記憶されている記憶データと参照データ入力部からの参照データとを用いた論理演算を行う演算機能部と、演算データ出力線に接続され、演算機能部で演算されて得られた演算データを演算データ出力線に出力するための演算データ出力部と、セル選択線に接続され、セル選択信号を入力するためのセル選択信号入力部と、セル選択信号入力部に入力されるセル選択信号に基づいて、演算機能部で演算されて得られた演算データを演算データ出力部に出力する出力制御部とを備え、マトリックス状に配された複数のメモリセルの領域は、セル選択線に沿う方向に分割された複数の分割領域からなり、複数のセル選択線は、それぞれ、複数の分割領域に対応して分割された複数の分割セル選択線からなり、第2の半導体メモリブロックは、各分割領域で同時に活性化される分割セル選択線を切り換えるための切り換え機構をさらに有するものである。
【0009】
また、この発明に係る動き補償予測符号化装置は、上述した動きベクトル検出装置で検出された動きベクトルを用いて動き補償を行うものである。
【0010】
この発明において、半導体メモリ装置は、1個または2個以上のメモリブロックからなっている。このメモリブロックは、マトリックス状に配された複数のメモリセルからなるメモリ・セル・アレイと、このメモリ・セル・アレイのマトリックスの一の方向のメモリセル列のそれぞれに対応して配され、このメモリセル列を選択するための複数の選択線とを有している。
【0011】
例えば、メモリブロックは、複数のビット線と、複数のビット線に直交する複数のワード線と、ビット線およびワード線に接続され、マトリックス状に配された複数のメモリセルとを有し、上述の複数の選択線はワード線であり、上述のマトリックスの一の方向はワード線に沿う方向である。
【0012】
また例えば、メモリブロックは、複数のビット線と、この複数のビット線に直交する複数のワード線と、複数のビット線に平行または直交する、参照データを入力するための参照データ入力線と、複数のビット線に平行または直交する、演算データを出力するための演算データ出力線と、複数のワード線に平行または直交する、セル選択信号を入力するためのセル選択線と、ビット線、ワード線、参照データ入力線、演算データ出力線およびセル選択線に接続され、マトリックス状に配された複数のメモリセルとを有し、メモリセルは、“1”または“0”のデータを記憶するメモリセル部と、参照データ入力線に接続され、参照データを入力するための参照データ入力部と、メモリセル部に記憶されている記憶データと参照データ入力部からの参照データとを用いた論理演算を行う演算機能部と、演算データ出力線に接続され、演算機能部で演算されて得られた演算データを演算データ出力線に出力するための演算データ出力部と、セル選択線に接続され、セル選択信号を入力するためのセル選択信号入力部と、セル選択信号入力部に入力されるセル選択信号に基づいて、演算機能部で演算されて得られた演算データを演算データ出力部に出力する出力制御部とを備え、複数の選択線は複数のセル選択線であり、マトリックスの一の方向はセル選択線に沿う方向である。
【0013】
この場合、メモリセルでは、メモリセル部に記憶されている記憶データと参照データ入力部からの参照データとの論理演算が演算機能部で行われ、セル選択信号入力部にセル選択信号が入力されることで、この演算機能部からの演算データが演算データ出力部に出力される。また、演算補助セルでは、メモリセルの演算データ出力部に出力された演算データを用いた数値演算が行われ、その演算データが演算データ出力部に出力される。
【0014】
例えば、メモリセルの演算機能部では複数の論理演算が並行して行われると共に、演算補助セルの演算部では複数の論理演算によって得られた複数の演算データを用いた数値演算が行われる。
【0015】
また例えば、演算補助セルは、第1の演算補助セル部と第2の演算補助セル部とから構成され、第1の演算補助セル部では、メモリセルの演算機能部で演算されて得られた演算データを用いた第1の数値演算が行われると共に、第2の演算補助セル部では、複数の第1の演算補助セル部で演算されて得られた演算データを用いた第2の数値演算が行われる。この場合、第1の数値演算が減算であり、第2の数値演算が絶対値演算であるとき、演算補助セルからの演算データとして差分絶対値が得られる。
【0016】
マトリックス状に配された複数のメモリセルの領域は、マトリックスの一の方向に分割された複数の分割領域からなり、複数の選択線は、それぞれ、複数の分割領域に対応して分割された複数の分割選択線からなっている。そして、メモリブロックは、各分割領域で同時に活性化される分割選択線を切り換えるための切り換え機構を有している。
【0017】
このように、複数の選択線のそれぞれが複数の分割選択線からなるようにすると共に、各分割領域で同時に活性化される分割選択線を切り換える切り換え機構を設けることにより、例えば画像データを構成する画素データをマトリックス状に配された複数のメモリセルに適切に配置しておくことで、矩形または十字形等の任意の形状の画素ブロックを構成する画素データを同時にアクセス可能となると共に、当該画素ブロックの位置を容易に変更可能となる。
【0018】
例えば、1つの分割セル選択線に対応する複数のメモリセルに、画像データを構成する垂直方向または水平方向の整数列分の画素データが記憶されることにより、上述の画素ブロックを、水平方向または垂直方向に整数画素単位で移動でき、それと直交する方向に1画素単位で移動できる。
【0019】
なお、上述した半導体メモリ装置を、動きベクトル検出装置、あるいは動き補償予測符号化装置の動きベクトル検出回路のメモリ部に用いることで、動きベクトル検出のための処理の高速化、効率化が図られる。
【0020】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態について説明する。
図1は、実施の形態としての動き補償予測符号化装置100の構成を示している。
この符号化装置100は、画像データ(動画像を構成するフレームデータ)Diを入力する入力端子101と、この入力端子101に供給される画像データDiと後述する動き補償回路110から供給される予測画像データとの差分を演算する減算器102と、この減算器102で得られる差分データに対してDCT(離散コサイン変換)を行うDCT回路103と、このDCT回路103で得られるDCT係数に対して量子化を行う量子化回路104と、この量子化回路104で得られた符号化データDoを出力する出力端子105とを有している。
【0021】
また、符号化装置100は、量子化回路104で得られた符号化データDoに対して逆量子化を行う逆量子化回路106と、この逆量子化回路106の出力データに対して逆DCTを行って差分データを得る逆DCT回路107と、この逆DCT回路107で得られる差分データと動き補償回路110で得られる予測画像データとを加算して元の画像データを復元する加算器108と、この加算器108で復元された画像データを記憶するフレームメモリ109とを有している。
【0022】
また、符号化装置100は、フレームメモリ109に記憶された画像データを読み込み、後述する動きベクトル検出回路111からの動きベクトルMVに基づいて動き補償をした後、上述したように減算器102および加算器108に予測画像データとして供給する動き補償回路110と、入力端子101に供給される画像データDiの動きベクトルMVを検出して動き補償回路110に供給する動きベクトル検出回路111とを有している。
【0023】
図1に示す動き補償予測符号化装置100の動作を説明する。
入力端子101に入力される画像データDiは、減算器102および動きベクトル検出回路111に供給される。減算器102では、この画像データDiと動き補償回路110から供給される予測画像データとの差分が演算される。
【0024】
減算器102で得られる差分データはDCT回路103に供給されて離散コサイン変換される。このDCT回路103で得られるDCT係数は量子化回路104に供給されて量子化される。そして、この量子化回路104で得られた符号化データDoが出力端子105に出力される。
【0025】
また、量子化回路104で得られる符号化データDoが逆量子化回路106に供給されて逆量子化され、さらにこの逆量子化回路106の出力データが逆DCT回路107に供給されて逆DCTされ、差分データが復元される。この差分データと動き補償回路110からの予測データとが加算器108で加算されて元の画像データが復元され、この復元された画像データがフレームメモリ109に記憶される。
【0026】
動き補償回路110では、あるフレームにおいては、その前のフレームにフレームメモリ109に記憶された画像データの読み込みが行われて、動きベクトル検出回路111からの動きベクトルMVに基づいて動き補償されて、予測画像データが得られる。この予測画像データは、上述したように、差分データを得るために減算器102に供給されると共に、画像データを復元するために加算器108に供給される。
【0027】
次に、動きベクトル検出回路111の詳細を説明する。
この動きベクトル検出回路111では、ブロックマッチング法により動きベクトルが検出される。これは、図2に示すように、探索フレームの候補ブロックを所定の探索範囲内で移動し、参照フレームの参照ブロックと最も合致している候補ブロックを検出することにより、動きベクトルを求めるものである。
【0028】
ブロックマッチング法では、図3Aに示すように、1枚の画像、例えば水平H画素、垂直Vラインの1フレームの画像が図3Bに示すように、P画素×Qラインのブロックに細分化される。図3Bの例では、P=5、Q=5の例である。cがブロックの中心画素位置である。
【0029】
図4A〜Cは、cを中心画素とする参照ブロックとc´を中心とする候補ブロックの位置関係を示している。cを中心画素とする参照ブロックは、参照フレームの注目しているある参照ブロックであり、それと一致する探索フレームの候補ブロックが探索フレームにおいてc´を中心とするブロックの位置にあるものとしている。ブロックマッチング法では、探索範囲内において、参照ブロックと最も合致する候補ブロックを見出すことによって、動きベクトルを検出する。
【0030】
図4Aの場合では、水平方向に+1画素、垂直方向に+1ライン、すなわち、(+1,+1)の動きベクトルが検出される。図4Bでは、(+3,+3)の動きベクトルMVが検出され、図4Cでは、(+2,−1)の動きベクトルが検出される。動きベクトルは、参照フレームの参照ブロック毎に求められる。
【0031】
動きベクトルを探索する範囲を水平方向で±S画素、垂直方向で±Tラインとすると、参照ブロックは、その中心cに対して、水平に±S、垂直に±Tずれたところに中心c´を有する候補ブロックと比較される必要がある。
【0032】
図5は、参照フレームのある参照ブロックの中心cの位置をRとする時に、比較すべき探索フレームの(2S+1)×(2T+1)個の候補ブロックとの比較が必要なことを示している。すなわち、この図5のます目の位置にc´が存在する候補ブロックの全てが比較対象である。図5は、S=4,T=3とした例である。
【0033】
探索範囲内の比較で得られた評価値(すなわち、フレーム差の絶対値和、このフレーム差の二乗和、あるいはフレーム差の絶対値のn乗和等)の中で、最小値を検出することによって、動きベクトルが検出される。図5の探索範囲は、候補ブロックの中心が位置する領域であり、候補ブロックの全体が含まれる探索範囲の大きさは、(2S+P)×(2T+Q)となる。
【0034】
図6は、動きベクトル検出回路111の構成を示している。
この動きベクトル検出回路111は、回路全体の動作を制御するコントローラ121と、画像データDiが入力される入力端子122と、参照フレームの画像データを蓄積するフレームメモリ123と、探索フレームの画像データを蓄積するフレームメモリ124とを有している。これらフレームメモリ123,124の書き込み、読み出し等の動作は、コントローラ121によって制御される。
【0035】
入力端子122からあるフレームの画像データがフレームメモリ123に供給されて書き込まれる際に、このフレームメモリ123に記憶されていた1フレーム前の画像データが読み出されてフレームメモリ124に供給されて書き込まれる。
【0036】
コントローラ121の制御に基づき、フレームメモリ124には、フレームメモリ123から参照ブロックの画素データが供給され、そしてこのフレームメモリ124は、この参照ブロックに対応した探索範囲の複数の候補ブロックのそれぞれに対し、この候補ブロックの画素データと参照ブロックの画素データとの差分絶対値を、対応する画素データ毎に演算して出力する。
【0037】
また、動きベクトル検出回路111は、フレームメモリ124より出力される、複数の候補ブロックのそれぞれに対応する画素データ毎の差分絶対値を累積する累積器126と、この累積器126で得られる複数の候補ブロックのそれぞれに対する累積値を相関値として格納する相関値テーブル127とを有している。
【0038】
また、動きベクトル検出回路111は、相関値テーブル127に格納された複数の候補ブロックのそれぞれに対する相関値に基づいて動きベクトルMVを検出する判断回路128と、この判断回路128で検出された動きベクトルMVを出力する出力端子129とを有している。判断回路128では、最小の相関値を発生する候補ブロックの位置を、動きベクトルMVとして検出する。
【0039】
図6に示す動きベクトル検出回路111の動作を説明する。
入力端子122に入力される画像データDiはフレームメモリ123に供給され、参照フレームの画像データとして蓄積される。またこの際、フレームメモリ123に記憶されていた1フレーム前の画像データは、読み出されてフレームメモリ124に供給され、探索フレームの画像データとして蓄積される。
【0040】
フレームメモリ123からフレームメモリ124には、参照ブロックの画像データが供給される。フレームメモリ124では、この参照ブロックに対応した探索範囲の複数の候補ブロックのそれぞれに対し、この候補ブロックの画素データと参照ブロックの画素データとの差分絶対値が、対応する画素データ毎に演算されて出力される。この場合、参照ブロックおよび候補ブロックがP画素×Qラインで構成されている場合には(図3B参照)、複数の候補ブロックのそれぞれに対し、P×Q個の差分絶対値が得られる。
【0041】
このように、フレームメモリ124より出力される、複数の候補ブロックのそれぞれに対応する画素データ毎の差分絶対値は累積器126に順次供給されて累積される。この累積器126からの複数の候補ブロックのそれぞれに対する累積値は、相関値テーブル127に供給され、相関値として格納される。そして、判断回路128では、このように相関値テーブル127に格納された複数の候補ブロックのそれぞれに対する相関値に基づき、最小の相関値を発生する候補ブロックの位置が動きベクトルMVとして検出される。
【0042】
フレームメモリ123からフレームメモリ124には、参照フレーム内の複数の参照ブロックの画像データが順次供給される。したがって、各参照ブロックに対応して、フレームメモリ124、累積器126、相関値テーブル127および判断回路128では上述した動作が繰り返され、従って判断回路128では、各参照ブロックに対応した動きベクトルMVが順次検出される。このように、判断回路128で検出された動きベクトルMVは出力端子129に出力される。
【0043】
次に、フレームメモリ124の詳細を説明する。
図7に示すように、本実施の形態において、フレームメモリ124は、4個のメモリブロック125a〜125dから構成されているが、フレームメモリ124を構成するメモリブロックの個数は4個に限定されるものではない。メモリブロック125a〜125dには、それぞれ、データ入力部、データ出力部、参照データ入力部、演算データ出力部が備えられている。これら、メモリブロック125a,125b,125c,125dには、それぞれ、探索フレームの左上、右上、左下、右下の各部分の画素データが記憶される。
【0044】
所定の候補ブロックの中心画素の範囲が、探索フレームの左上、右上、左下、右下の各部分にある場合には、それぞれメモリブロック125a,125b,125c,125dのみを活性化させればよく、消費電力を少なく抑えることができる。
【0045】
この場合、メモリブロック125a〜125dのそれぞれには、探索フレームの左上、右上、左下、右下の各部分の境界付近の画素データが重複して記憶される。このように、メモリブロック125a〜125dに画素データを重複して記憶しておくのは、中心画素が境界付近となる候補ブロックの画素データには、その境界を越えた位置の画素データも必要となるからである。
【0046】
図8は、メモリブロック125a,125b,125c,125dにそれぞれ記憶される探索フレームの左上、右上、左下、右下の各部分Fa,Fb,Fc,Fdを示している。メモリブロック125a,125bには水平方向に重複した画素データha,hbが記憶され、メモリブロック125c,125dには水平方向に重複した画素データhc,hdが記憶され、メモリブロック125a,125cには垂直方向に重複した画素データva,v cが記憶され、メモリブロック125b,125dには垂直方向に重複した画素データvb,vdが記憶される。この画素データの水平方向および垂直方向の重複画素数は、候補ブロックの水平方向および垂直方向の大きさが大きい程大きくなる。
【0047】
図9は、メモリブロック125(125a〜125d)の構成例を示している。
メモリブロック125は、複数のメモリセルがマトリックス状に配されたメモリ・セル・アレイ131と、記憶データ入出力用ポート(カラム・アドレス・デコーダなどを含む)132と、記憶データ用ロウ・アドレス・デコーダ133と、参照データ入力用ポート&演算補助セル(カラム・アドレス・デコーダなどを含む)134と、参照データ用ロウ・アドレス・デコーダ135とを有している。
【0048】
メモリ・セル・アレイ131は、ロウ方向に延びるデータを転送するための複数のビット線BL,/BL(/BLはBLバーを表している)と、カラム方向に延びる、複数のビット線BL,/BLに直交する複数のワード線WLと、複数のビット線BL,/BLに平行する、参照データを入力するための参照データ入力線RDL,/RDL(/RDLはRDLバーを表している)と、複数のビット線BL,/BLに平行する、演算データを出力するための演算データ出力線DAL,DBLと、ワード線WLに平行する、セル選択信号を入力するためのセル選択線WLFと、これらビット線BL,/BL、ワード線WL、参照データ入力線RDL,/RDL、演算データ出力線DAL,DBLおよびセル選択線WLFに接続され、マトリックス状に配された複数のメモリセル140とからなっている。
【0049】
図10は、図9に示したメモリブロック125のメモリ・セル・アレイ131以外の部分の構成を詳細に示したものである。
記憶データ用カラム・アドレス・デコーダ132a、アドレスバッファ132bおよびI/Oバッファ132cは、図9における記憶データ入出力用ポート132を構成している。カラム・アドレス・デコーダ132aには、I/Oゲート(カラム・スイッチ)やセンスアンプ等が含まれている。カラム・アドレス・デコーダ132aには、アドレス・バッファ132bを介してカラム・アドレスが入力される。
【0050】
カラム・アドレス・デコーダ132aは、アドレス・バッファ132bを介して供給されるカラム・アドレスに対応して、メモリ・セル・アレイ131のカラム方向の所定の複数のメモリセル140に接続される複数のビット線BL,/BLとの接続を確保し、I/Oバッファ132cおよびカラム・アドレス・デコーダ132aを通じて、当該カラム方向の所定のメモリセルに対する、記憶データの書き込み、読み出しが可能となるようにする。
【0051】
また、記憶データ用ロウ・アドレス・デコーダ133には、アドレス・バッファ133aを介してロウ・アドレスが入力される。ロウ・アドレス・デコーダ133は、アドレス・バッファ133aを介して供給されるロウ・アドレスに対応して、メモリ・セル・アレイ131のロウ方向の所定のメモリセル140に接続されるワード線WLを活性化し、I/Oバッファ132cおよびカラム・アドレス・デコーダ132aを通じて、当該ロウ方向の所定のメモリセル140に対する、記憶データの書き込み、読み出しが可能となるようにする。
【0052】
また、参照データ用カラム・アドレス・デコーダ134a、アドレス・バッファ134b、I/Oバッファ134cおよび演算補助セル134dは、図9における参照データ入力用ポート&演算補助セル134を構成している。カラム・アドレス・デコーダ134aには、I/Oゲート(カラム・スイッチ)やセンスアンプ等が含まれている。カラム・アドレス・デコーダ134aには、アドレス・バッファ134bを介してカラム・アドレスが入力される。
【0053】
カラム・アドレス・デコーダ134aは、アドレス・バッファ134bを介して供給されるカラム・アドレスに対応して、メモリ・セル・アレイ131のカラム方向の所定の複数のメモリセル140に接続される、複数の演算データ出力線DAL,DBLおよび複数の参照データ入力線RDL,/RDLとの接続を確保する。これにより、I/Oバッファ134cおよびカラム・アドレス・デコーダ134aを介して、当該カラム方向の所定の複数のメモリセル140に参照データを入力し、また当該カラム方向の所定の複数のメモリセル140からの演算データを演算補助セル134dに供給することが可能となる。
【0054】
また、参照データ用ロウ・アドレス・デコーダ135には、アドレス・バッファ135aを介してロウ・アドレスが入力される。ロウ・アドレス・デコーダ135は、アドレス・バッファ135aを介して供給されるロウ・アドレスに対応して、メモリ・セル・アレイ131のロウ方向の所定のメモリセル140に接続されるセル選択線WLFにセル選択信号を供給して活性化する。これにより、I/Oバッファ134cおよびカラム・アドレス・デコーダ134aを通じて、当該ロウ方向の所定のメモリセル140に参照データを入力し、さらにはカラム・アドレス・デコーダ134aおよびI/Oバッファ134cを通じて当該ロウ方向の所定のメモリセル140からの演算データを演算補助セル134dに供給することが可能となる。
【0055】
また、制御回路136は、メモリブロック125の上述した各回路の動作を、制御入力に基づいて制御する。なお、後述するが、メモリ・セル・アレイ131にマトリックス状に配された複数のメモリセル140の領域はセル選択線WLFに沿う方向に分割された複数の分割領域からなり、複数のセル選択線WLFは、それぞれ複数の分割領域に対応して分割された複数の分割セル選択線からなっており、メモリ・セル・アレイ131には、各分割領域で同時に活性化される分割セル線を切り換えるための切り換え機構が配されている。この切り換え機構の制御も、制御回路136によって行われる。
【0056】
図11は、メモリブロック125(125a〜125d)の他の構成例を示している。この図11において、図9と対応する部分には同一符号を付して示している。この図11に示すメモリブロック125の構成では、図9に示すメモリブロック125の構成に対して、参照データ入力線RDL,/RDL、演算データ出力線DAL,DBL、セル選択線WLFの方向が異なっている。
【0057】
メモリブロック125は、複数のメモリセルがマトリックス状に配されたメモリ・セル・アレイ131と、記憶データ入出力用ポート(カラム・アドレス・デコーダなどを含む)132と、記憶データ用ロウ・アドレス・デコーダ133と、参照データ入力用ポート&演算補助セル(カラム・アドレス・デコーダなどを含む)134と、参照データ用ロウ・アドレス・デコーダ135とを有している。
【0058】
メモリ・セル・アレイ131は、ロウ方向に延びるデータを転送するための複数のビット線BL,/BLと、カラム方向に延びる、複数のビット線BL,/BLに直交する複数のワード線WLと、複数のビット線BL,/BLに直交する、参照データを入力するための参照データ入力線RDL,/RDLと、複数のビット線BL,/BLに直交する、演算データを出力するためのDAL,DBLと、ワード線WLに直交する、セル選択信号を入力するためのセル選択線WLFと、これらビット線BL,/BL、ワード線WL、参照データ入力線RDL,/RDL、演算データ出力線DAL,DBLおよびセル選択線WLFに接続され、マトリックス状に配された複数のメモリセル140とからなっている。
【0059】
図12は、図11に示したメモリブロック125のメモリ・セル・アレイ131以外の部分の構成を詳細に示したものである。この図12において、図10と対応する部分には同一符号を付して示している。
【0060】
記憶データ用カラム・アドレス・デコーダ132a、アドレスバッファ132bおよびI/Oバッファ132cは、図11における記憶データ入出力用ポート132を構成している。カラム・アドレス・デコーダ132aには、I/Oゲート(カラム・スイッチ)やセンスアンプ等が含まれている。カラム・アドレス・デコーダ132aには、アドレス・バッファ132bを介してカラム・アドレスが入力される。
【0061】
カラム・アドレス・デコーダ132aは、アドレス・バッファ132bを介して供給されるカラム・アドレスに対応して、メモリ・セル・アレイ131のカラム方向の所定の複数のメモリセル140に接続される複数のビット線BL,/BLとの接続を確保し、I/Oバッファ132cおよびカラム・アドレス・デコーダ132aを通じて、当該カラム方向の所定のメモリセルに対する、記憶データの書き込み、読み出しが可能となるようにする。
【0062】
また、記憶データ用ロウ・アドレス・デコーダ133には、アドレス・バッファ133aを介してロウ・アドレスが入力される。ロウ・アドレス・デコーダ133は、アドレス・バッファ133aを介して供給されるロウ・アドレスに対応して、メモリ・セル・アレイ131のロウ方向の所定のメモリセル140に接続されるワード線WLを活性化し、I/Oバッファ132cおよびカラム・アドレス・デコーダ132aを通じて、当該ロウ方向の所定のメモリセル140に対する、記憶データの書き込み、読み出しが可能となるようにする。
【0063】
また、参照データ用カラム・アドレス・デコーダ134a、アドレス・バッファ134b、I/Oバッファ134cおよび演算補助セル134dは、図11における参照データ入力用ポート&演算補助セル134を構成している。カラム・アドレス・デコーダ134aには、I/Oゲート(カラム・スイッチ)やセンスアンプ等が含まれている。カラム・アドレス・デコーダ134aには、アドレス・バッファ134bを介してカラム・アドレスが入力される。
【0064】
カラム・アドレス・デコーダ134aは、アドレス・バッファ134bを介して供給されるカラム・アドレスに対応して、メモリ・セル・アレイ131のロウ方向の所定の複数のメモリセル140に接続される、複数の演算データ出力線DAL,DBLおよび複数の参照データ入力線RDL,/RDLとの接続を確保する。これにより、I/Oバッファ134cおよびカラム・アドレス・デコーダ134aを介して、当該ロウ方向の所定の複数のメモリセル140に参照データを入力し、また当該ロウ方向の所定の複数のメモリセル140からの演算データを演算補助セル134dに供給することが可能となる。
【0065】
また、参照データ用ロウ・アドレス・デコーダ135には、アドレス・バッファ135aを介してロウ・アドレスが入力される。ロウ・アドレス・デコーダ135は、アドレス・バッファ135aを介して供給されるロウ・アドレスに対応して、メモリ・セル・アレイ131のカラム方向の所定のメモリセル140に接続されるセル選択線WLFにセル選択信号を供給して活性化する。これにより、I/Oバッファ134cおよびカラム・アドレス・デコーダ134aを通じて、当該カラム方向の所定のメモリセル140に参照データを入力し、さらにはカラム・アドレス・デコーダ134aおよびI/Oバッファ134cを通じて当該カラム方向の所定のメモリセル140からの演算データを演算補助セル134dに供給することが可能となる。
【0066】
また、制御回路136は、メモリブロック125の上述した各回路の動作を、制御入力に基づいて制御する。なお、後述するが、メモリ・セル・アレイ131にマトリックス状に配された複数のメモリセル140の領域はセル選択線WLFに沿う方向に分割された複数の分割領域からなり、複数のセル選択線WLFは、それぞれ複数の分割領域に対応して分割された複数の分割セル選択線からなっており、メモリ・セル・アレイ131には、各分割領域で同時に活性化される分割セル線を切り換えるための切り換え機構が配されている。この切り換え機構の制御も、制御回路136によって行われる。
【0067】
次に、メモリセル140について説明する。
まず、従来周知のSRAM(Static Random Access Memory)セルおよびDRAM(Dynamic Random Access Momory)セルを説明する。
図13は、SRAMセルの一例の構成を示している。負荷素子であるP型MOSトランジスタQ1とN型MOSトランジスタQ3とが電源と接地との間に直列に接続されてCMOSインバータ11が形成されていると共に、負荷素子であるP型MOSトランジスタQ2とN型MOSトランジスタQ4とが電源と接地との間に直列に接続されてCMOSインバータ12が形成されている。そして、これらCMOSインバータ11,12の各出力、すなわち記憶ノードN1,N2の各電位が互いに他のCMOSインバータ12,11の入力、すなわちN型MOSトランジスタQ4,Q3の各ゲート入力となっている。
【0068】
CMOSインバータ11の記憶ノードN1は、ワード線WLにゲートが接続されたアクセストランジスタQ5を介してビット線BLに接続されている。一方、CMOSインバータ12の記憶ノードN2は、ワード線WLにゲートが接続されたアクセストランジスタQ6を介してビット線/BLに接続されている。
【0069】
このような構成のSRAMセルにおいて、一対のCMOSインバータ11,12で構成されるメモリセル部13に“1”または“0”のデータが記憶される。そして、このメモリセル部13とビット線BL,/BLとの間で、アクセストランジスタQ5,Q6を介して、読み出しおよび書き込みのデータ転送が行われる。
【0070】
図14は、DRAMセルの一例の構成を示している。キャパシタC1,C2が直列に接続され、互いの中点PにはVcc/2(Vccは電源電圧)が与えられている。キャパシタC1の中点Pとは反対側が記憶ノードN1とされ、この記憶ノードN1はワード線WLにゲートが接続されたアクセストランジスタQ7を介してビット線BLに接続されている。また、キャパシタC2の中点Pとは反対側が記憶ノードN2とされ、この記憶ノードN2はワード線WLにゲートが接続されたアクセストランジスタQ8を介してビット線/BLに接続されている。
【0071】
このような構成のDRAMセルにおいて、一対のキャパシタC1,C2で構成されるメモリセル部14に“1”または“0”のデータが記憶される。そして、このメモリセル部14とビット線BL,/BLとの間で、アクセストランジスタQ7,Q8を介して、読み出しおよび書き込みのデータ転送が行われる。
【0072】
図15は、本実施の形態におけるメモリセル140の構成を示している。
メモリセル部141の記憶ノードN1はワード線WLにゲートが接続されたアクセストランジスタQ11を介してビット線BLに接続されている。一方、メモリセル部141の記憶ノードN2はワード線WLにゲートが接続されたアクセストランジスタQ12を介してビット線/BLに接続されている。
【0073】
ここで、メモリセル部141は、メモリセル140がSRAMセルをベースとするものでは例えば図13に示すSRAMセルのメモリセル部13と同様に構成され、メモリセル140がDRAMセルをベースとするものであるときは例えば図14に示すDRAMセルのメモリセル部14と同様に構成される。
【0074】
この場合、メモリセル部141に“1”または“0”のデータが記憶される。そして、このメモリセル部141とビット線BL,/BLとの間で、アクセストランジスタQ11,Q12を介して、読み出しおよび書き込みのデータ転送が行われる。すなわち、メモリセル部141からの記憶データの読み出し、このメモリセル部141への記憶データの書き込みについては、図13、図14に示すメモリセルと同様に行われる。
【0075】
また、メモリセル部141の記憶ノードN1,N2にそれぞれゲートが接続されたN型MOSトランジスタQ13,Q14の互いのドレインが接続され、MOSトランジスタQ13のソースは参照データRDが入力される入力端子142aに接続され、MOSトランジスタQ14のソースは接地されている。また、メモリセル部141の記憶ノードN1,N2にそれぞれゲートが接続されたN型MOSトランジスタQ15,Q16の互いのドレインが接続され、MOSトランジスタQ15のソースは入力端子142aに接続され、MOSトランジスタQ16のソースは参照データ/RD(/RDはRDバーを表しており、RDが反転されたものである)が入力される入力端子142bに接続されている。
【0076】
入力端子142aは上述した参照データ入力線RDLに接続され、この参照データ入力線RDLを通じて参照データRDが入力される。一方、入力端子142bは上述した参照データ入力線/RDLに接続され、この参照データ入力線/RDLを通じて参照データ/RDが入力される。
【0077】
ここで、MOSトランジスタQ13〜Q18により、メモリセル部141に記憶されている記憶データと参照データRDとの排他的論理和の反転(ExNOR)および論理積(AND)を得る演算機能部が構成されている。そして、MOSトランジスタQ15,Q16の接続点PaにはExNOR出力が得られ、MOSトランジスタQ13,Q14の接続点PbにはAND出力が得られる。
【0078】
また、N型MOSトランジスタQ17のドレインはMOSトランジスタQ15,Q16の接続点Paに接続され、このMOSトランジスタQ17のソースは演算データDAを出力するための出力端子143に接続される。また、N型MOSトランジスタQ18のドレインはMOSトランジスタQ13,Q14の接続点Pbに接続され、このMOSトランジスタQ18のソースは演算データDBを出力するための出力端子144に接続される。そして、これらMOSトランジスタQ17,Q18のゲートはセル選択信号CSが入力される入力端子145に接続されている。
【0079】
出力端子143は上述した演算データ出力線DALに接続され、この演算データ出力線DALに演算データDAが供給される。一方、出力端子144は上述した演算データ出力線DBLに接続され、この演算データ出力線DBLに演算データDBが供給される。さらに、入力端子145は上述したセル選択線WLFに接続され、このセル選択線WLFを通じてセル選択信号CSが入力される。
【0080】
ここで、MOSトランジスタQ17,Q18は出力制御部としてのトランスファーゲートを構成しており、入力端子145に“1”のセル選択信号CSが供給されるとき、導通する。そしてこの場合、接続点Paに得られているExNOR出力がMOSトランジスタQ17を通じて演算データDAとして出力端子143に出力される。同様に、接続点Pbに得られているAND出力がMOSトランジスタQ18を通じて演算データDBとして出力端子144に出力される。
【0081】
このように、メモリセル部141の記憶データと参照データRDとの演算および演算データDA,DBの出力は、記憶データの書き込みや読み出しとは独立に行うことができ、この記憶データに影響を及ぼすことはない。
【0082】
上述したメモリセルブロック125を構成するメモリセル140としては図15に示す構成のものが用いられるが、同様の演算機能部を備えるその他のメモリセルも同様に構成可能である。図16〜図18は他のメモリセルの一例を示している。これら図16〜図18において、図15と対応する部分には同一符号を付して示している。
【0083】
図16に示すメモリセルは、ExNOR演算に係る演算機能部および出力制御部を有するものである。図17に示すメモリセルは、AND演算に係る演算機能部および出力制御部を有するものである。
図18に示すメモリセルは、論理和の反転(NOR)の演算に係る演算機能部および出力制御部を有するものである。
【0084】
メモリセル部141の記憶ノードN1,N2にそれぞれゲートが接続されたN型MOSトランジスタQ19,Q20の互いのドレインが接続され、MOSトランジスタQ19のソースは接地され、MOSトランジスタQ20のソースは参照データ/RDが入力される入力端子142bに接続されている。MOSトランジスタQ19,Q20により、メモリセル部141に記憶されている記憶データと参照データRDとの論理和の反転(NOR)を得る演算機能部が構成されており、MOSトランジスタQ19,Q20の接続点PcにはNOR出力が得られる。
【0085】
また、N型MOSトランジスタQ21のドレインはMOSトランジスタQ19,Q20の接続点Pcに接続され、このMOSトランジスタQ21のソースは演算データDCを出力するための出力端子146に接続される。そして、MOSトランジスタQ21のゲートはセル選択信号CSが入力される入力端子145に接続されている。MOSトランジスタQ21は出力制御部としてのトランスファーゲートを構成しており、入力端子145に“1”のセル選択信号CSが供給されるとき、導通する。そしてこの場合、接続点Pcに得られているNOR出力がMOSトランジスタQ21を通じて演算データDCとして出力端子146に出力される。
【0086】
次に、上述のメモリブロック125を構成する演算補助セル134dを説明する。
本実施の形態では、演算補助セル134dの部分に、図19に示す加算、減算用の演算補助セル150と、図20に示す差分絶対値演算用の演算補助セル170とが、それぞれ複数個使用される。
【0087】
メモリ・セル・アレイ131にマトリックス状に配された複数のメモリセル140のうち、アドレス・バッファ135aに入力されるロウ・アドレスおよびアドレス・バッファ134bに入力されるカラム・アドレスによって(図10,図12参照)、候補ブロックを構成する複数の画素データをビット毎に記憶しているm×n個のメモリセル140が同時に選択される。mは候補ブロックを構成する画素データの個数を示し、nは画素データのビット数を示している。演算補助セル134dには、このm×n個のメモリセル140の各出力端子143,144に出力される演算データDA,DBが、m×n対の演算データ出力線DAL,DBLをそれぞれ介して同時に供給される。
【0088】
まず、演算補助セル150について説明する。演算補助セル134dの部分には、上述したm×n個のメモリセル140にそれぞれ対応してm×n個の演算補助セル150が設けられる。図19は、候補ブロックの所定の画素データのi番目のビットデータに対応する演算補助セル150を示している。ここで、i=0,1,・・・,n−1であり、0番目のビットデータはLSB(Least Significant Bit)であり、n−1番目のビットデータはMSB(Most Significant Bit)である。
【0089】
図19において、N型MOSトランジスタQ31,Q32の互いのドレインが接続されている。また、N型MOSトランジスタQ33,Q34の互いのドレインが接続されており、MOSトランジスタQ34のソースは接地されている。対応するメモリセル140からの演算データDA(ExNOR出力)が演算データDAiとして入力される入力端子151はインバータIN1,IN2の直列回路を介してMOSトランジスタQ32,Q34のそれぞれのゲートに接続されると共に、インバータIN1,IN2の接続点はMOSトランジスタQ31,Q33のそれぞれのゲートに接続されている。
【0090】
また、下位からのキャリ出力/Ci-1(/Ci-1はCi-1バーを表しており、キャリ出力Ci-1が反転されたものである)が入力される入力端子152は、MOSトランジスタQ32のソースに接続されると共に、インバータIN3を介して、MOSトランジスタQ31,Q33のそれぞれのソースに接続されている。
【0091】
また、対応するメモリセル140からの演算データDB(AND出力)が演算データDBiとして入力される入力端子153はNORゲート154の入力側に接続されている。また、MOSトランジスタQ33,Q34の接続点がNORゲート154の入力側に接続されている。そして、このNORゲート154の出力側は上位へのキャリ出力/Ci(/CiはCiバーを表しており、キャリ出力Ciが反転されたものである)が出力される出力端子155に接続される。また、MOSトランジスタQ31,Q32の接続点はインバータIN4を介して、演算データSiが出力される出力端子156に接続されている。
【0092】
ここで、候補ブロックの所定の画素データ(nビット)に対応するn個の演算補助セル150により、当該候補ブロックの所定の画素データと対応する参照ブロックの画素データとの減算値出力が得られる。すなわち、候補ブロックの所定の画素データをXi(i=0,1,・・・,n-1)、対応する参照ブロックの画素データをYi(i=0,1,・・・,n-1)とそれぞれ表し、上述したメモリセル140の参照データRDとして/Yi(/YiはYiバーを表しており、Yiが反転されたものである)を供給し、C-1=1とすることで、演算出力Siおよびキャリ出力Ciは、それぞれ(1)式、(2)式のように得られ、減算値出力が得られる。この減算値出力は、キャリ出力Cn-1が正負の符号を示すオフセットバイナリで得られる。
【0093】
【数1】
【0094】
なお、本実施の形態では、上述した減算値出力を使用するものであるが、メモリセル140の参照データRDとしてYiを供給し、C-1=0とすることで、演算出力Siおよびキャリ出力Ciは、それぞれ(3)式、(4)式のように得られ、加算値出力を得ることができる。
【0095】
【数2】
【0096】
次に、演算補助セル170について説明する。メモリブロック125の演算補助セル134dの部分には、上述したように候補ブロックおよび参照ブロックの対応する画素データの減算値出力を得るためのn個の演算補助セル150毎に、演算補助セル170が設けられる。すなわち、演算補助セル134dの部分には、候補ブロックを構成する画素データの個数と等しいm個の演算補助セル170が設けられる。図20は、m個の演算補助セル170のうちk番目(k=0,1,・・・,m−1)の演算補助セル170を示している。
【0097】
図20において、n個の演算補助セル150の演算出力Si(i=0,1,・・・,n-1)がそれぞれ入力される入力端子1710,1711,・・・,171n-1は、それぞれイクスクルーシブORゲート(ExORゲート)172 0,172 1,・・・,172 n-1 の入力側に接続される。
【0098】
また、n−1番目の演算補助セル150のキャリ出力/Cn-1が入力される入力端子173は、ExORゲート172 0,172 1,・・・,172 n-1に共通に接続される。そして、このExORゲート172 0,172 1,・・・,172 n-1の出力側はそれぞれnビット全加算器174の、入力端子a0,a1,・・・,an-1に接続される。
【0099】
また、nビット全加算器174の入力端子b0は上述の入力端子173に接続されると共に、このnビット全加算器174の入力端子b1,・・・,bn-1は接地される。そして、このnビット全加算器174の出力端子o0,o1,・・・,on-1は、それぞれ差分絶対値Dk(Dk0〜Dkn-1)を出力する出力端子1750,1751,・・・,175n-1に接続される。
【0100】
図20に示す演算補助セル170においては、Cn-1が1で演算出力Si(i=0,1,・・・,n-1)が正であるときは、この演算出力Si(i=0,1,・・・,n-1)がそのまま差分絶対値Dk(i=0,1,・・・,n-1)として得られ、一方Cn-1が0で演算出力Si(i=0,1,・・・,n-1)が負であるときは、この演算出力Si(i=0,1,・・・,n-1)の全てのビットがExORゲート172 0,172 1,・・・,172 n-1で反転され、その後nビット全加算器174でLSBに1が加算されて演算出力Si(i=0,1,・・・,n-1)の絶対値が算出され、これが差分絶対値Dk(i=0,1,・・・,n-1)として得られる。
【0101】
図21は、候補ブロックを構成するk番目の画素データに対応する差分絶対値Dk(i=0,1,・・・,n-1)を得るための演算補助セル134dの一部構成を示しており、n個の演算補助セル150と、1個の演算補助セル170で構成される。演算補助セル134dの部分には、この図21に示す構成が、候補ブロックを構成する画素データの個数と等しいm個だけ存在することになる。
【0102】
上述したように、メモリ・セル・アレイ131にマトリックス状に配された複数のメモリセル140のうち、アドレス・バッファ135aに入力されるロウ・アドレスおよびアドレス・バッファ134bに入力されるカラム・アドレスによって、候補ブロックを構成するm個の画素データをビット毎に記憶しているm×n個のメモリセル140が同時に選択されることで、演算補助セル134dではm個の画素データに対応する減算や差分絶対演算を同時並行的に行うことができる。
【0103】
以下、このように、候補ブロックを構成するm個の画素データをビット毎に記憶しているm×n個のメモリセル140を同時に選択可能とするための構成について説明する。
【0104】
図22Aは、探索フレームメモリ124を構成する1つのメモリブロック125に記憶される画素データを模式的に示したものである。説明を簡単にするため、1つのメモリブロック125に記憶される画素データは、水平方向に15画素、垂直方向に10ラインの画素データであり、各画素データは1ビットデータであるとする。
【0105】
図22Bは、各画素データのメモリ・セル・アレイ131内の記憶位置を示している。ここでは、升目のそれぞれがメモリセル140に対応している。メモリ・セル・アレイ131は、参照データのカラム方向(図10のメモリブロック125の構成では、記憶データのカラム方向と同じ、図12のメモリブロック125の構成では、記憶データのロウ方向と同じ)に50個のメモリセル140が並べられた構成となっている。そして、メモリ・セル・アレイ131内の複数のメモリセル140は、カラム方向に分割され、5つの分割領域131a〜131eが形成されている。
【0106】
ここで、分割領域131aの連続する第1の行、第2の行および第3の行のそれぞれの10個のメモリセルには、それぞれ垂直方向の1列分の画素データ「00」〜「90」、「05」〜「95」および「0a」〜「9a」が記憶される。また、分割領域131bの連続する第1の行、第2の行および第3の行のそれぞれの10個のメモリセルには、それぞれ垂直方向の1列分の画素データ「01」〜「91」、「06」〜「96」および「0b」〜「9b」が記憶される。また、分割領域131cの連続する第1の行、第2の行および第3の行のそれぞれの10個のメモリセルには、それぞれ垂直方向の1列分の画素データ「02」〜「92」、「07」〜「97」および「0c」〜「9c」が記憶される。
【0107】
また、分割領域131dの連続する第1の行、第2の行および第3の行のそれぞれの10個のメモリセルには、それぞれ垂直方向の1列分の画素データ「03」〜「93」、「08」〜「98」および「0d」〜「9d」が記憶される。さらに、分割領域131eの連続する第1の行、第2の行および第3の行のそれぞれの10個のメモリセルには、それぞれ垂直方向の1列分の画素データ「04」〜「94」、「09」〜「99」および「0e」〜「9e」が記憶される。
【0108】
上述した複数のセル選択線WLF(図9、図11参照)は、それぞれ各分割領域131a〜131eに対応して分割された5本の分割セル選択線WLFa〜WLFe(図22Bには図示せず)からなっている。そして、メモリ・セル・アレイ131には、各分割領域131a〜131eで同時に活性化される分割セル選択線を切り換えるための切り換え機構が配されている。例えば、図22Bに示すように、各分割領域131a〜131eの間に切り換え機構180が配されている。
【0109】
図23は、切り換え機構180の構成例を示している。この切り換え機構180はN型MOSトランジスタとP型MOSトランジスタとが並列接続されてなるCMOSトランスファーゲートが使用されて構成される。この切り換え機構180は、同一行の分割セル選択線の間に配され、それらを接続するためのトランスファーゲートTG1と、隣接行の分割セル選択線の間に配され、それらを接続するためのトランスファーゲートTG2とからなっている。
【0110】
そして、トランスファーゲートTG1のN型MOSトランジスタのゲートおよびトランスファーゲートTG2のP型MOSトランジスタのゲートには切り換え制御信号φが供給され、トランスファーゲートTG1のP型MOSトランジスタのゲートおよびトランスファーゲートTG2のN型MOSトランジスタのゲートには切り換え制御信号/φ(/φはφバーを表し、切り換え制御信号φが反転されたものである)が供給される。なお、各分割領域131a〜131eの間に配される切り換え機構180には、それぞれ独立して切り換え制御信号φ,/φが供給される。
【0111】
切り換え機構180の動作を説明する。φ=1で、/φ=0であるとき、トランスファーゲートTG1が導通し、同一行の分割セル選択線同士が接続される状態となる。一方、φ=0で、/φ=1であるとき、トランスファーゲートTG2が導通し、隣接行の分割セル選択線同士が接続される状態となる。
【0112】
メモリ・セル・アレイ131の各分割領域131a〜131eの間に、上述したような切り換え機構180が配されていることから、任意の候補ブロックを構成する全画素データをビット毎に記憶している複数のメモリセル140を同時に選択できる。
【0113】
例えば、図22Aにハッチングをして示した範囲の候補ブロックに対しては、切り換え機構180によって図22Bに破線で示すように接続された各分割領域131a〜131eの分割セル選択線WLFa〜WLFeに、参照データ用ロウ・アドレス・デコーダ135(図10、図12参照)から“1”のセル選択信号を供給して活性化すると共に、参照データ用カラム・アドレス・デコーダ134a(図10、図12参照)のI/Oゲート(カラム・スイッチ)により、図22Bでハッチングをして示したメモリセル140を選択すればよい。
【0114】
また例えば、図24Aにハッチングをして示した範囲の候補ブロックに対しては、切り換え機構180により図24Bに破線で示すように接続された各分割領域131a〜131eの分割セル選択線WLFa〜WLFeに、参照データ用ロウ・アドレス・デコーダ135から“1”のセル選択信号を供給して活性化すると共に、参照データ用カラム・アドレス・デコーダ134aのI/Oゲート(カラム・スイッチ)により、図24Bでハッチングをして示したメモリセル140を選択すればよい。
【0115】
このように、I/Oゲート(カラム・スイッチ)によるメモリセル140の選択により、矩形または十字形等の任意の形状の候補ブロックに対処することができる。また、1つの分割セル選択線に対応する複数のメモリセル140に、画像データを構成する垂直方向の1列分の画素データを記憶しているので、切り換え機構180とI/Oゲート(カラム・スイッチ)の共働により、候補ブロックの位置を水平、垂直の双方向に1画素単位で動かすことができる。
【0116】
なお、上述では説明を簡単にするため各画素データは1ビットデータであるとして説明したが、各画素データがnビットデータ(例えばn=8)である場合には、各画素データを記憶するためにn個のメモリセル140が必要となり、それらn個のメモリセル140は例えばカラム方向に連続して配される。
【0117】
また、上述した図22B、図24Bの例では、各分割セル選択線WLFa〜WLFeにそれぞれ対応した複数のメモリセル140にそれぞれ垂直方向の1列分の画素データが記憶されるものを示したが、各分割セル選択線WLFa〜WLFeにそれぞれ対応した複数のメモリセル140にそれぞれ水平方向の1列分の画素データが記憶されるようにしてもよい。
【0118】
また、各分割セル選択線WLFa〜WLFeにそれぞれ対応した複数のメモリセル140に、それぞれ画像データを構成する水平方向または垂直方向のm列分(mは2以上の整数)の画素データが記憶されるようにしてもよい。この場合、候補ブロックの位置は、水平方向のm列分の画素データが記憶される場合には垂直方向にはm画素単位で移動でき、また、垂直方向のm列分の画素データが記憶される場合には水平方向にはm画素単位で移動可能となる。
【0119】
図25Aは、探索フレームメモリ124を構成する1つのメモリブロック125に記憶される画素データを模式的に示したものである。説明を簡単にするため、1つのメモリブロック125に記憶される画素データは、水平方向に10画素、垂直方向に10ラインの画素データであり、各画素データは1ビットデータであるとする。
【0120】
図25Bは、各画素データのメモリ・セル・アレイ131内の記憶位置を示している。ここでは、升目のそれぞれがメモリセル140に対応している。メモリ・セル・アレイ131は、参照データのカラム方向(図10のメモリブロック125の構成では、記憶データのカラム方向と同じ、図12のメモリブロック125の構成では、記憶データのロウ方向と同じ)に50個のメモリセル140が並べられた構成となっている。そして、メモリ・セル・アレイ131内の複数のメモリセル140は、カラム方向に分割され、5つの分割領域131a〜131eが形成されている。
【0121】
ここで、分割領域131aの連続する第1の行および第2の行のそれぞれの10個のメモリセルには、それぞれ水平方向の1列分の画素データ「00」〜「09」および「50」〜「59」が記憶される。また、分割領域131bの連続する第1の行および第2の行のそれぞれの10個のメモリセルには、それぞれ水平方向の1列分の画素データ「10」〜「19」および「60」〜「69」が記憶される。また、分割領域131cの連続する第1の行および第2の行のそれぞれの10個のメモリセルには、それぞれ水平方向の1列分の画素データ「20」〜「29」および「70」〜「79」が記憶される。
【0122】
また、分割領域131dの連続する第1の行および第2の行のそれぞれの10個のメモリセルには、それぞれ水平方向の1列分の画素データ「30」〜「39」および「80」〜「89」が記憶される。さらに、分割領域131eの連続する第1の行および第2の行のそれぞれの10個のメモリセルには、それぞれ水平方向の1列分の画素データ「40」〜「49」および「90」〜「99」が記憶される。
【0123】
上述した複数のセル選択線WLF(図9、図11参照)は、それぞれ各分割領域131a〜131eに対応して分割された5本の分割セル選択線WLFa〜WLFe(図25Bには図示せず)からなっている。そして、メモリ・セル・アレイ131には、各分割領域131a〜131eで同時に活性化される分割セル選択線を切り換えるための切り換え機構180(図23参照)が配されている。
【0124】
このように、各分割セル選択線WLFa〜WLFeにそれぞれ対応した複数のメモリセル140にそれぞれ水平方向の1列分の画素データが記憶されるものにあっても、メモリ・セル・アレイ131の各分割領域131a〜131eの間に切り換え機構180が配されていることから、任意の候補ブロックを構成する全画素データをビット毎に記憶している複数のメモリセル140を同時に選択できる。
【0125】
例えば、図25Aにハッチングをして示した範囲の候補ブロックに対しては、切り換え機構180によって図25Bに破線で示すように接続された各分割領域131a〜131eの分割セル選択線WLFa〜WLFeに、参照データ用ロウ・アドレス・デコーダ135(図10、図12参照)から“1”のセル選択信号を供給して活性化すると共に、参照データ用カラム・アドレス・デコーダ134a(図10、図12参照)のI/Oゲート(カラム・スイッチ)により、図25Bでハッチングをして示したメモリセル140を選択すればよい。
【0126】
また例えば、図26Aにハッチングをして示した範囲の候補ブロックに対しては、切り換え機構180により図26Bに破線で示すように接続された各分割領域131a〜131eの分割セル選択線WLFa〜WLFeに、参照データ用ロウ・アドレス・デコーダ135から“1”のセル選択信号を供給すると共に、参照データ用カラム・アドレス・デコーダ134aのI/Oゲート(カラム・スイッチ)により、図26Bでハッチングをして示したメモリセル140を選択すればよい。
【0127】
また、上述では、メモリ・セル・アレイ131の各分割領域131a〜131eで同時に活性化される分割セル選択線を切り換えるために、各分割領域131a〜131eの間に切り換え機構180(図23参照)が配されるものを示したが、この切り換え機構は他の構成であってもよい。
【0128】
図27は、切り換え機構の他の構成例を示している。この切り換え機構180Aは、各分割領域131a〜131eに対応して配される。図27には、分割領域131b,131cの部分のみ示している。
【0129】
この切り換え機構180Aを使用する場合、各セル選択線WLF(分割セル選択線WLFa〜WLFeで構成される)に平行する、セル選択信号を入力するためのグローバル選択線/GWL(/GWLはGWLバーを表し、セル選択信号として“0”が入力される)が必要となる。
【0130】
切り換え機構180Aは、ノアゲートおよびオアゲートが使用されて構成される。すなわち、ロウ方向の奇数行に対しては、入力側がグローバル選択線/GWLに接続され、その出力側が対応する分割セル選択線に接続されるノアゲートNGが配され、一方ロウ方向の偶数行に対しては、入力側がグローバル選択線/GWLに接続され、その出力側が対応する分割セル選択線に接続されるオアゲートOGが配される。そして、ノアゲートNGおよびオアゲートOGの入力側には切り換え制御信号/φ(/φはφバーを表し、切り換え制御信号φが反転されたものである)が供給される。なお、各分割領域131a〜131eに対応して配される切り換え機構180Aには、それぞれ独立して切り換え制御信号/φが供給される。
【0131】
切り換え機構180Aを使用した、各分割領域131a〜131eにおけるセル選択線の選択動作について説明する。
例えば、図27において、分割領域131bでは第2の行の分割セル選択線WLFbを選択し、分割領域131cでは第1の行の分割セル選択線WLFcを選択するものとする。
【0132】
この場合、第1、第2の行のグローバル選択線/GWLi,/GWLi+1にそれぞれセル選択信号として“0”が供給される。また、分割領域131bの切り換え機構180Aに供給される切り換え制御信号/φjとして“1”が供給される。これにより、第2の行のオアゲートOGの出力側には“1”が出力されるため、第2の行の分割セル選択線WLFbが活性化された状態となる。
【0133】
一方、分割領域131cの切り換え機構180Aに供給される切り換え制御信号/φjとして“0”が供給される。これにより、第1の行のノアゲートNGの出力側には“1”が出力されるため、第1の行の分割セル選択線WLFcが活性化された状態となる。
【0134】
このように、メモリ・セル・アレイ131の各分割領域131a〜131eに対して、上述したような切り換え機構180Aが配される場合においても、各分割領域131a〜131eの間に上述した切り換え機構180が配される場合と同様に、各分割領域131a〜131eで同時に活性化される分割セル選択線の切り換えを行うことができ、任意の候補ブロックを構成する全画素データをビット毎に記憶している複数のメモリセル140を同時に選択できる。
【0135】
また、この切り換え機構180Aを使用する場合、セル選択信号の伝送路にトランスファーゲートが配されるものではなく、切り換え機構180におけるように、複数のトランスファーゲートTG1,TG2が伝送路に配されるもののような、セル選択信号の伝送遅延を回避することができる。
【0136】
図28は、切り換え機構のさらに他の構成例を示している。この切り換え機構180Bも、各分割領域131a〜131eに対応して配される。図28には、分割領域131b,131cの部分のみ示している。
【0137】
この切り換え機構180Bを使用する場合、各セル選択線WLF(分割セル選択線WLFa〜WLFeで構成される)に平行する、セル選択信号を入力するためのグローバル選択線GWL(セル選択信号として“1”が入力される)が必要となる。
【0138】
切り換え機構180Bは、CMOSトランスファーゲートが使用されて構成される。すなわち、ロウ方向の奇数行に対しては、グローバル選択線GWLと各分割セル選択線WLFa〜WLFeとを接続するためのトランスファーゲートTG3が配され、一方ロウ方向の偶数行に対しては、グローバル選択線GWLと各分割セル選択線WLFa〜WLFeとを接続するためのトランスファーゲートTG4が配される。
【0139】
そして、トランスファーゲートTG3のN型MOSトランジスタのゲートおよびトランスファーゲートTG4のP型MOSトランジスタのゲートには切り換え制御信号φが供給され、トランスファーゲートTG3のP型MOSトランジスタのゲートおよびトランスファーゲートTG4のN型MOSトランジスタのゲートには切り換え制御信号/φ(/φはφバーを表し、切り換え制御信号φが反転されたものである)が供給される。なお、各分割領域131a〜131eに対応して配される切り換え機構180Bには、それぞれ独立して切り換え制御信号φ,/φが供給される。
【0140】
切り換え機構180Bを使用した、各分割領域131a〜131eにおけるセル選択線の選択動作について説明する。
例えば、図28において、分割領域131bでは第2の行の分割セル選択線WLFbを選択し、分割領域131cでは第1の行の分割セル選択線WLFcを選択するものとする。
【0141】
この場合、第1、第2の行のグローバル選択線GWLi,GWLi+1にそれぞれセル選択信号として“1”が供給される。また、分割領域131bの切り換え機構180Bに供給される切り換え制御信号φ,/φjとしてそれぞれ“0”,“1”が供給される。これにより、第2の行のトランスファーゲートTG4が導通し、グローバル選択線GWLi+1から分割セル選択線WLFcに“1”のセル選択信号が供給されるため、第2の行の分割セル選択線WLFbが活性化された状態となる。
【0142】
一方、分割領域131cの切り換え機構180Bに供給される切り換え制御信号φ,/φjとして“1”,“0”が供給される。これにより、第1の行のトランスファーゲートTG3が導通し、グローバル選択線GWLiから分割セル選択線WLFcに“1”のセル選択信号が供給されるため、第1の行の分割セル選択線WLFcが活性化された状態となる。
【0143】
このように、メモリ・セル・アレイ131の各分割領域131a〜131eに対して、上述したような切り換え機構180Bが配される場合においても、各分割領域131a〜131eの間に上述した切り換え機構180が配される場合と同様に各分割領域131a〜131eで同時に活性化される分割セル選択線の切り換えを行うことができ、任意の候補ブロックを構成する全画素データをビット毎に記憶している複数のメモリセル140を同時に選択できる。
【0144】
また、この切り換え機構180Bを使用する場合、セル選択信号の伝送路に配されるトランスファーゲートは1個だけとなるため、切り換え機構180におけるように、複数のトランスファーゲートTG1,TG2が伝送路に配されるものに比べて、セル選択信号の伝送遅延を軽減することができる。
【0145】
次に、参照フレームの画像データを蓄積するフレームメモリ123(図6参照)を説明する。
図29に示すように、フレームメモリ123も、上述したフレームメモリ124と同様に、例えば4個のメモリブロック191a〜191dから構成されている。メモリブロック191a〜191dには、それぞれ、データ入力部、データ出力部が備えられている。データ入力部より画像データDiが入力され、データ出力部から画像データDoが出力される。これら、メモリブロック191a,191b,191c,191dには、それぞれ、参照フレームの左上、右上、左下、右下の各部分の画素データが記憶される。
【0146】
所定の参照ブロックの中心画素の範囲が、参照フレームの左上、右上、左下、右下の各部分にある場合には、それぞれメモリブロック191a,191b,191c,191dのみを活性化させればよく、消費電力を少なく抑えることができる。
【0147】
この場合、メモリブロック191a〜191dには、上述したフレームメモリ124のメモリブロック125a〜125dと同様に、参照フレームの左上、右上、左下、右下の各部分の境界部に対応して、重複して画素データが記憶される。このように、メモリブロック191a〜191dに重複した画素データを記憶しておくのは、中心画素が境界付近となる参照ブロックの画素データには、その境界部を越えた位置の画素データも必要となるからである。
【0148】
図30は、メモリブロック191(191a〜191d)の構成例を示している。
メモリブロック191は、複数のメモリセルがマトリックス状に配されたメモリ・セル・アレイ201と、記憶データ入出力用ポート(カラム・アドレス・デコーダなどを含む)202と、記憶データ用ロウ・アドレス・デコーダ203とを有している。
【0149】
メモリ・セル・アレイ201は、ロウ方向に延びるデータを転送するための複数のビット線BL,/BL(/BLはBLバーを表している)と、カラム方向に延びる、複数のビット線BL,/BLに直交する複数のワード線WLと,これらビット線BL,/BLおよびワード線WLに接続され、マトリックス状に配された複数のメモリセル210とからなっている。
【0150】
図31は、図30に示したメモリブロック191のメモリ・セル・アレイ201以外の部分の構成を詳細に示したものである。
【0151】
記憶データ用カラム・アドレス・デコーダ202a、アドレスバッファ202bおよびI/Oバッファ202cは、図30における記憶データ入出力用ポート202を構成している。カラム・アドレス・デコーダ202aには、I/Oゲート(カラム・スイッチ)やセンスアンプ等が含まれている。カラム・アドレス・デコーダ202aには、アドレス・バッファ202bを介してカラム・アドレスが入力される。
【0152】
カラム・アドレス・デコーダ202aは、アドレス・バッファ202bを介して供給されるカラム・アドレスに対応して、メモリ・セル・アレイ201のカラム方向の所定の複数のメモリセル210に接続される複数のビット線BL,/BLとの接続を確保し、I/Oバッファ202cおよびカラム・アドレス・デコーダ202aを通じて、当該カラム方向の所定のメモリセルに対する、記憶データの書き込み、読み出しが可能となるようにする。
【0153】
また、記憶データ用ロウ・アドレス・デコーダ203には、アドレス・バッファ203aを介してロウ・アドレスが入力される。ロウ・アドレス・デコーダ203は、アドレス・バッファ203aを介して供給されるロウ・アドレスに対応して、メモリ・セル・アレイ201のロウ方向の所定のメモリセル210に接続されるワード線WLを活性化し、I/Oバッファ202cおよびカラム・アドレス・デコーダ202aを通じて、当該ロウ方向の所定のメモリセル210に対する、記憶データの書き込み、読み出しが可能となるようにする。
【0154】
また、制御回路204は、メモリブロック191の上述した各回路の動作を、制御入力に基づいて制御する。なお、後述するが、メモリ・セル・アレイ201にマトリックス状に配された複数のメモリセルの領域はワード線WLに沿う方向(カラム方向)に分割された複数の分割領域からなり、複数のワード線WLは、それぞれ複数の分割領域に対応して分割された複数の分割ワード線からなっており、メモリ・セル・アレイ201には、各分割領域で同時に活性化される分割ワード線を切り換えるための切り換え機構が配されている。この切り換え機構の制御も、制御回路204によって行われる。
【0155】
なお、メモリセル210は、上述したメモリブロック125のメモリセル140とは異なり、演算機能部を持っていない。詳細説明は省略するが、このメモリセル210は、例えば、上述の図13に示すSRAMセル、あるいは上述の図14に示すDRAMセルと同様の構成とされる。
【0156】
メモリブロック191は、任意の参照ブロックを構成する全画素データをビット毎に記憶している複数のメモリセル210を同時に選択可能とされている。以下、そのための構成について説明する。
【0157】
図32Aは、参照フレームメモリ123を構成する1つのメモリブロック191に記憶される画素データを模式的に示したものである。説明を簡単にするため、1つのメモリブロック191に記憶される画素データは、水平方向に15画素、垂直方向に10ラインの画素データであり、各画素データは1ビットデータであるとする。
【0158】
図32Bは、各画素データのメモリ・セル・アレイ201内の記憶位置を示している。ここでは、升目のそれぞれがメモリセル210に対応している。メモリ・セル・アレイ201は、カラム方向に50個のメモリセル210が並べられた構成となっている。そして、メモリ・セル・アレイ201内の複数のメモリセル210は、カラム方向に分割され、5つの分割領域201a〜201eが形成されている。
【0159】
ここで、分割領域201aの連続する第1の行、第2の行および第3の行のそれぞれの10個のメモリセルには、それぞれ垂直方向の1列分の画素データ「00」〜「90」、「05」〜「95」および「0a」〜「9a」が記憶される。また、分割領域201bの連続する第1の行、第2の行および第3の行のそれぞれの10個のメモリセルには、それぞれ垂直方向の1列分の画素データ「01」〜「91」、「06」〜「96」および「0b」〜「9b」が記憶される。また、分割領域201cの連続する第1の行、第2の行および第3の行のそれぞれの10個のメモリセルには、それぞれ垂直方向の1列分の画素データ「02」〜「92」、「07」〜「97」および「0c」〜「9c」が記憶される。
【0160】
また、分割領域201dの連続する第1の行、第2の行および第3の行のそれぞれの10個のメモリセルには、それぞれ垂直方向の1列分の画素データ「03」〜「93」、「08」〜「98」および「0d」〜「9d」が記憶される。さらに、分割領域201eの連続する第1の行、第2の行および第3の行のそれぞれの10個のメモリセルには、それぞれ垂直方向の1列分の画素データ「04」〜「94」、「09」〜「99」および「0e」〜「9e」が記憶される。
【0161】
上述した複数のワード線WL(図30参照)は、それぞれ各分割領域201a〜201eに対応して分割された5本の分割ワード線WLa〜WLe(図32Bには図示せず)からなっている。そして、メモリ・セル・アレイ201には、各分割領域201a〜201eで同時に活性化される分割ワード線を切り換えるための切り換え機構が配されている。例えば、図32Bに示すように、各分割領域201a〜201eの間に切り換え機構220が配されている。
【0162】
図33は、切り換え機構220の構成例を示している。この切り換え機構220は、上述したメモリブロック125のメモリ・セル・アレイ131内に配された切り換え機構180(図23参照)と同様に構成されている。
【0163】
この切り換え機構220は、N型MOSトランジスタとP型MOSトランジスタとが並列接続されてなるCMOSトランスファーゲートが使用されて構成される。この切り換え機構220は、同一行の分割ワード線の間に配され、それらを接続するためのトランスファーゲートTG1と、隣接行の分割ワード線の間に配され、それらを接続するためのトランスファーゲートTG2とからなっている。
【0164】
そして、トランスファーゲートTG1のN型MOSトランジスタのゲートおよびトランスファーゲートTG2のP型MOSトランジスタのゲートには切り換え制御信号φが供給され、トランスファーゲートTG1のP型MOSトランジスタのゲートおよびトランスファーゲートTG2のN型MOSトランジスタのゲートには切り換え制御信号/φ(/φはφバーを表し、切り換え制御信号φが反転されたものである)が供給される。なお、各分割領域201a〜201eの間に配される切り換え機構220には、それぞれ独立して切り換え制御信号φ,/φが供給される。
【0165】
切り換え機構220の動作を説明する。φ=1で、/φ=0であるとき、トランスファーゲートTG1が導通し、同一行の分割ワード線同士が接続される状態となる。一方、φ=0で、/φ=1であるとき、トランスファーゲートTG2が導通し、隣接行の分割ワード線同士が接続される状態となる。
【0166】
メモリ・セル・アレイ201の各分割領域201a〜201eの間に、上述したような切り換え機構220が配されていることから、任意の参照ブロックを構成する全画素データをビット毎に記憶している複数のメモリセル210を同時に選択できる。これにより、参照フレームメモリ123から探索フレームメモリ124に、参照ブロックを構成する全画素データのビットデータを参照データとして同時に供給することが可能となる。
【0167】
例えば、図32Aにハッチングをして示した範囲の候補ブロックに対しては、切り換え機構220によって図32Bに破線で示すように接続された各分割領域201a〜201eの分割ワード線WLa〜WLeに、記憶データ用ロウ・アドレス・デコーダ203(図31参照)から“1”の信号を供給して活性化すると共に、記憶データ用カラム・アドレス・デコーダ202a(図31参照)のI/Oゲート(カラム・スイッチ)により、図32Bでハッチングをして示したメモリセル210を選択すればよい。
【0168】
このように、I/Oゲート(カラム・スイッチ)によるメモリセル210の選択により、矩形または十字形等の任意の形状の参照ブロックに対処することができる。また、1つの分割ワード線に対応する複数のメモリセル210に、画像データを構成する垂直方向の1列分の画素データを記憶しているので、切り換え機構220とI/Oゲート(カラム・スイッチ)の共働により、参照ブロックの位置を水平、垂直の双方向に1画素単位で動かすことができる。
【0169】
なお、上述では説明を簡単にするため各画素データは1ビットデータであるとして説明したが、各画素データがnビットデータ(例えばn=8)である場合には、各画素データを記憶するためにn個のメモリセル210が必要となり、それらn個のメモリセル210は例えばカラム方向に連続して配される。
【0170】
また、上述した図32Bの例では、各分割ワード線WLa〜WLeにそれぞれ対応した複数のメモリセル210にそれぞれ垂直方向の1列分の画素データが記憶されるものを示したが、上述したメモリブロック125のメモリ・セル・アレイ131の場合と同様に、各分割ワード線WLa〜WLeにそれぞれ対応した複数のメモリセル210にそれぞれ水平方向の1列分の画素データが記憶されるようにしてもよい。
【0171】
また、各分割ワード線WLa〜WLeにそれぞれ対応した複数のメモリセル210に、それぞれ画像データを構成する水平方向または垂直方向のm列分(mは2以上の整数)の画素データが記憶されるようにしてもよい。この場合、参照ブロックの位置は、水平方向のm列分の画素データが記憶されるときには垂直方向にはm画素単位で移動でき、また、垂直方向のm列分の画素データが記憶されるときには水平方向にはm画素単位で移動可能となる。
【0172】
また、上述では、メモリ・セル・アレイ201の各分割領域201a〜201eで同時に活性化される分割ワード線を切り換えるために、各分割領域201a〜201eの間に切り換え機構220(図33参照)が配されるものを示したが、この切り換え機構220の代わりに、上述したメモリブロック125のメモリ・セル・アレイ131の場合と同様に、図27に示す切り換え機構180A、あるいは図28に示す切り換え機構180Bと同様の構成を採用することもできる。ただしこの場合には、メモリ・セル・アレイ201は、各ワード線WL(分割ワード線WLa〜WLeで構成される)に平行する、セル選択信号を入力するグローバルワード線を備えている必要がある。
【0173】
なお、詳細説明は省略するが、上述したメモリブロック191の構成を、上述したメモリブロック125の記憶データ側にも採用してもよい。これにより、任意のブロックを構成する全画素データをビット毎に記憶している複数のメモリセル140を同時に選択して当該ブロックを構成する全画素データの同時読み出し、または同時書き込みを行うことが可能となる。
【0174】
以上説明したように、本実施の形態においては、メモリブロック125を構成するメモリセル140に論理演算を行う演算機能部が含まれていると共に(図15参照)、このメモリブロック125に演算データを用いて数値演算を行うための演算補助セル134d(図10,図12参照)を有するものであり、幅の広いデータ・バスを用いて処理回路にデータを伝送することなく、高速かつ効率的に所望の演算処理を行わせることができる。
【0175】
また、メモリブロック125において、記憶データの書き込み、読み出しは、複数のビット線BL,/BL、複数のワード線WLを用いて行われるのに対して、演算データD0〜Dm-1の出力は、複数の参照データ入力線RDL,/RDL、複数の演算データ出力線DAL,DBLおよび複数のセル選択線WLFを用いて行われるものであり(図9、図11参照)、記憶データの書き込み、読み出しと、演算データの出力とを独立して行うことができ、全体としてより柔軟で効率的な処理を行うことができる。
【0176】
また、探索フレームメモリ124を構成するメモリブロック125において、メモリ・セル・アレイ131のマトリックス状に配された複数のメモリセル140の領域が、セル選択線WLFに沿う方向に分割された複数の分割領域131a〜131eからなり、複数のセル選択線WLFが、それぞれ、複数の分割領域131a〜131eに対応して分割された複数の分割セル選択線WLFa〜WLFeからなり、各分割領域131a〜131eで同時に活性化される分割セル選択線を切り換えるための切り換え機構180,180A,180Bが配されるものであり(図22、図23、図27、図28参照)、分割セル選択線単位で階段状に並ぶ複数のメモリセル140の演算データを複数の演算データ出力線DAL,DBLに出力して、演算補助セル134dで処理できる。
【0177】
この場合、1つの分割セル選択線に対応する複数のメモリセル140に、画像データを構成する垂直方向または水平方向の整数列分(1列分またはm列分(mは2以上の整数))の画素データが記憶されるものであり、候補ブロックを構成する複数の画素データに対応した演算データを、同時に複数の演算データ出力線DAL,DBLに出力でき、これらを用いた数値演算を複数の演算補助セル150,170(図19、図20参照)で同時並行的に行うことができる。したがって、動きベクトルMVを求めるための所定の候補ブロックの複数の画素データに係る複数の差分絶対値D0〜Dm-1を同時に得ることができ、データ処理効率を大幅に向上できる。
【0178】
また、メモリブロック125の参照データ用カラム・アドレス・デコーダ134aのI/Oゲート(カラム・スイッチ)によるメモリセル140の選択により、矩形または十字形等の任意の形状の候補ブロックに対処できる。また、1つの分割セル選択線に対応する複数のメモリセル140に、画像データを構成する垂直方向または水平方向の整数列分の画素データを記憶しているので、切り換え機構180(180A,180B)とI/Oゲート(カラム・スイッチ)の共働により、候補ブロックの位置を水平、垂直の双方向に容易に移動できる。
【0179】
また、参照フレームメモリ123を構成するメモリブロック191において、メモリ・セル・アレイ201のマトリックス状に配された複数のメモリセル210の領域が、ワード線に沿う方向に分割された複数の分割領域201a〜201eからなり、複数のワード線WLが、それぞれ、複数の分割領域201a〜201eに対応して分割された複数の分割ワード線WLa〜WLeからなり、各分割領域201a〜201eで同時に選択される分割セル選択線を切り換えるための切り換え機構220が配されるものであり(図32,図33参照)、分割ワード線単位で階段状に並ぶ複数のメモリセル210を同時に選択できる。
【0180】
この場合、1つの分割ワード線に対応する複数のメモリセル140に、画像データを構成する垂直方向または水平方向の整数列分(1列分またはm列分(mは2以上の整数))の画素データが記憶されるものであり、参照ブロックを構成する複数の画素データを同時に読み出すことができ、それを探索フレームメモリ124に同時に供給でき、処理の高速化を図ることができる。
【0181】
また、メモリブロック191の記憶データ用カラム・アドレス・デコーダ202aのI/Oゲート(カラム・スイッチ)によるメモリセル210の選択により、矩形または十字形等の任意の形状の参照ブロックに対処できる。また、1つの分割ワード線に対応する複数のメモリセル210に、画像データを構成する垂直方向または水平方向の整数列分の画素データを記憶しているので、切り換え機構220とI/Oゲート(カラム・スイッチ)の共働により、参照ブロックの位置を水平、垂直の双方向に容易に移動できる。
【0182】
また、探索フレームメモリ124は、複数、例えば4個のメモリブロック125a〜125dで構成され、これらには探索フレームの左上、右上、左下、右下の各部分の境界部に対応して重複した画素データが記憶されるものであり、所定の候補ブロックの中心画素の範囲が、探索フレームの左上、右上、左下、右下の各部分にある場合には、それぞれメモリブロック125a,125b,125c,125dのみを活性化させればよく、消費電力を少なく抑えることができる。
【0183】
また、参照フレームメモリ123は、複数、例えば4個のメモリブロック191a〜191dで構成され、これらには参照フレームの左上、右上、左下、右下の各部分の境界部に対応して重複した画素データが記憶されるものであり、所定の参照ブロックの中心画素の範囲が、参照フレームの左上、右上、左下、右下の各部分にある場合には、それぞれメモリブロック191a,191b,191c,191dのみを活性化させればよく、消費電力を少なく抑えることができる。
【0184】
このように、探索フレームメモリ124,参照フレームメモリ123においては、それぞれ候補ブロックの画素データに係る演算データ、参照ブロックの画素データを得るために、いずれか1個のメモリブロックのみを活性化すればよく、従って他のメモリブロックに関しては他の処理のために使用することも可能となる。これにより、複雑な処理を効率よく行うことが可能となる。
【0185】
また、上述した参照フレームメモリ123、探索フレームメモリ124を使用して構成される動きベクトル検出回路111および動き補償予測符号化装置100では、動きベクトルMVの検出のための処理の高速化、効率化を図ることができる。
【0186】
なお、上述実施の形態において、探索フレームメモリ124はメモリブロック125a〜125dからなり、これらのメモリブロック125a〜125dからの差分絶対値D0〜Dm-1をそのまま出力するものであるが、この探索フレームメモリ124に、これら差分絶対値D0〜Dm-1を累積する回路、累積値を格納する回路、さらには累積値から動きベクトルMVを検出する回路等の回路ブロックを一体的に有する構成とすることも考えられる。これにより、さらに処理の高速化、効率化を図ることができる。
【0187】
また、上述実施の形態においては、フレームメモリ123,124を構成する4個のメモリブロックには、それぞれ左上、右上、左下、右下の各部分の画素データが記憶されるものを示したが、それぞれに記憶される画素データを、データ入力順、あるいは画素位置に応じた複数の位相に対応させてもよい。
【0188】
また、図6に示す動きベクトル検出回路111では、探索フレームの画像データを蓄積するフレームメモリ124で差分絶対値を求める演算が行われ、このフレームメモリ124から複数の候補ブロックのそれぞれに対応する画素データ毎の差分絶対値を得るようにしたものであるが、この差分絶対値を求める演算回路をフレームメモリの外部に持つ構成であってもよい。
【0189】
図34は、その場合における動きベクトル検出回路111Aの構成を示している。この図34において、図6と対応する部分には同一符号を付して示している。
この動きベクトル検出回路111Aは、回路全体の動作を制御するコントローラ121と、画像データDiが入力される入力端子122と、参照フレームの画像データを蓄積するフレームメモリ123と、探索フレームの画像データを蓄積するフレームメモリ124Aとを有している。これらフレームメモリ123,124Aの書き込み、読み出し等の動作は、コントローラ121によって制御される。
【0190】
入力端子122からあるフレームの画像データがフレームメモリ123に供給されて書き込まれる際に、このフレームメモリ123に記憶されていた1フレーム前の画像データが読み出されてフレームメモリ124Aに供給されて書き込まれる。
【0191】
コントローラ121の制御に基づき、フレームメモリ123から所定の参照ブロックの画素データが出力されるのに伴って、フレームメモリ124Aからは、当該参照ブロックに対応した探索範囲の複数の候補ブロックの画素データが順次出力される。
【0192】
ここで、フレームメモリ123は、上述したように、例えば4個のメモリブロック191で構成され、各メモリブロックでは、任意の参照ブロックを構成する画素データを記憶している複数のメモリセル210を同時に選択でき、当該参照ブロックの画素データを同時に出力可能とされている(図29〜図33参照)。詳細説明は省略するが、フレームメモリ124Aも、フレームメモリ123と同様に、例えば4個のメモリブロック191で構成され、各メモリブロックでは、任意の候補ブロックを構成する画素データを記憶している複数のメモリセル210を同時に選択でき、当該候補ブロックの画素データを同時に出力可能とされている。
【0193】
また、動きベクトル検出回路111Aは、フレームメモリ123からの参照ブロックの画素データと、フレームメモリ124Aからの当該参照ブロックに対応した探索範囲の複数の候補ブロックの画素データとを入力し、複数の候補ブロックのそれぞれに対し、この候補ブロックの画素データと参照ブロックの画素データとの差分絶対値を、対応する画素データ毎に演算して出力する演算回路130を有している。
【0194】
また、動きベクトル検出回路111Aは、演算回路130より出力される、複数の候補ブロックのそれぞれに対応する画素データ毎の差分絶対値を累積する累積器126と、この累積器126で得られる複数の候補ブロックのそれぞれに対する累積値を相関値として格納する相関値テーブル127とを有している。
【0195】
また、動きベクトル検出回路111Aは、相関値テーブル127に格納された複数の候補ブロックのそれぞれに対する相関値に基づいて動きベクトルMVを検出する判断回路128と、この判断回路128で検出された動きベクトルMVを出力する出力端子129とを有している。判断回路128では、最小の相関値を発生する候補ブロックの位置を、動きベクトルMVとして検出する。
【0196】
図34に示す動きベクトル検出回路111Aの動作を説明する。
入力端子122に入力される画像データDiはフレームメモリ123に供給され、参照フレームの画像データとして蓄積される。またこの際、フレームメモリ123に記憶されていた1フレーム前の画像データは、読み出されてフレームメモリ124Aに供給され、探索フレームの画像データとして蓄積される。
【0197】
演算回路130には、フレームメモリ123から参照ブロックの画像データが読み出されて供給される。また、この演算回路130には、当該参照ブロックに対応した探索範囲の複数の候補ブロックの画素データが読み出されて供給される。そして、この演算回路130では、複数の候補ブロックのそれぞれに対し、この候補ブロックの画素データと参照ブロックの画素データとの差分絶対値が、対応する画素データ毎に演算されて出力される。
【0198】
このように、演算回路130より出力される、複数の候補ブロックのそれぞれに対応する画素データ毎の差分絶対値は累積器126に順次供給されて累積される。この累積器126からの複数の候補ブロックのそれぞれに対する累積値は、相関値テーブル127に供給され、相関値として格納される。そして、判断回路128では、このように相関値テーブル127に格納された複数の候補ブロックのそれぞれに対する相関値に基づき、最小の相関値を発生する候補ブロックの位置が動きベクトルMVとして検出される。
【0199】
フレームメモリ123から演算回路130には参照フレーム内の複数の参照ブロックの画素データが順次供給される。そして、各参照ブロックの画素データに対応して、フレームメモリ124Aから演算回路130には複数の候補ブロックの画素データが供給される。したがって、各参照ブロックに対応して、演算回路130、累積器126、相関値テーブル127および判断回路128では上述した動作が繰り返され、従って判断回路128では、各参照ブロックに対応した動きベクトルMVが順次検出される。このように、判断回路128で検出された動きベクトルMVは出力端子129に出力される。
【0200】
このように、図34に示す動きベクトル検出回路111Aにおいても、図6に示す動きベクトル検出回路111と同様に、動きベクトルMVを良好に検出できる。
【0201】
また、上述実施の形態においては、動きベクトル検出回路111,111Aでは、判断回路128で、差分絶対値の累積値(絶対値和)に基づいて動きベクトルMVを検出するものであったが、二乗和または絶対値のn乗和などに基づいて動きベクトルを検出するものも同様に構成することができる。その場合、図6に示す動きベクトル検出回路111では、フレームメモリ124から直接、差分の二乗値あるいは差分のn乗値を得るようにすればよく、一方図34に示す動きベクトル検出回路111Aでは、演算回路130で差分の二乗値あるいは差分のn乗値を演算すればよい。
【0202】
また、上述実施の形態においては、この発明に係る半導体メモリ装置を、動きベクトル検出回路111(111A)、動き補償予測符号化装置100に適用したものを示したが、その他の装置にも同様に適用できることは勿論である。
【0203】
【発明の効果】
この発明に係る半導体メモリ装置によれば、複数の選択線のそれぞれが複数の分割選択線からなるようにすると共に、各分割領域で同時に活性化される分割選択線を切り換える切り換え機構を設けるものであり、例えば画像データを構成する画素データをマトリックス状に配された複数のメモリセルに適切に配置しておくことで、矩形または十字形等の任意の形状の画素ブロックを構成する画素データを同時にアクセスでき、この画素ブロックを構成する画素データを一括、同時に処理することができ、また当該画素ブロックの位置を容易に変更できる。したがって、これら画素ブロックを構成する画素データを用いるデータ処理を高速かつ効率的に行うことが可能となる。
【0204】
例えば、1つの分割セル選択線に対応する複数のメモリセルに、画像データを構成する垂直方向または水平方向の整数列分の画素データが記憶されることにより、上述の画素ブロックを、水平方向または垂直方向に整数画素単位で移動でき、それと直交する方向に1画素単位で移動できる。
【0205】
また、この発明に係る半導体メモリ装置によれば、メモリブロックを構成するメモリセルに論理演算を行う演算機能部が含まれていると共に、このメモリブロックに演算データを用いて数値演算を行うための演算補助セルを有するものであり、幅の広いデータ・バスを用いて処理回路にデータを伝送することなく、高速かつ効率的に所望の演算処理を行わせることができる。
【0206】
また、この発明に係る半導体メモリ装置によれば、記憶データの書き込み、読み出しは、複数のビット線、複数のワード線を用いて行われ、演算データの出力は、複数の参照データ入力線、複数の演算データ出力線および複数のセル選択線を用いて行われるものであり、記憶データの書き込み、読み出しと、演算データの出力とを独立して行うことができ、全体としてより柔軟で効率的な処理が可能となる。
【0207】
また、この発明に係る半導体メモリ装置によれば、複数のメモリブロックで構成されることで、必要なメモリブロックのみを活性化させて使用でき、消費電力を少なく抑えることができる。
【0208】
また、この発明に係る半導体メモリ装置によれば、1個または2個以上のメモリブロックの他に、メモリブロックより出力される演算データに基づく処理を行う回路ブロックを有するものであり、さらに処理の高速化、効率化を図ることが可能となる。
【0209】
また、この発明に係る動きベクトル検出装置および動き補償予測符号化装置は、この発明に係る半導体メモリ装置を用いるものであり、動きベクトル検出のための処理の高速化、効率化が図られる。動きベクトル検出のための処理の高速化、効率化が図られる。
【図面の簡単な説明】
【図1】実施の形態としての動き補償予測符号化装置の構成を示すブロック図である。
【図2】動き検出のためのブロックマッチング法を説明するための図である。
【図3】動き検出のためのブロックマッチング法を説明するための図である。
【図4】動き検出のためのブロックマッチング法を説明するための図である。
【図5】動き検出のためのブロックマッチング法を説明するための図である。
【図6】動きベクトル検出回路の構成を示すブロック図である。
【図7】探索フレームの画像データを蓄積するフレームメモリ(探索フレームメモリ)の構成を示す図である。
【図8】探索フレームメモリを構成する各メモリブロック間の画素データの重複を説明するための図である。
【図9】探索フレームメモリを構成するメモリブロックの構成例を示す図である。
【図10】探索フレームメモリを構成するメモリブロックの構成例を示す図である。
【図11】探索フレームメモリを構成するメモリブロックの他の構成例を示す図である。
【図12】探索フレームメモリを構成するメモリブロックの他の構成例を示す図である。
【図13】SRAMセルの構成を示す図である。
【図14】DRAMセルの構成を示す図である。
【図15】演算機能部を有するメモリセルの構成を示す図である。
【図16】演算機能部を有する他のメモリセルの構成を示す図である。
【図17】演算機能部を有する他のメモリセルの構成を示す図である。
【図18】演算機能部を有するさらに他のメモリセルの構成を示す図である。
【図19】加算、減算用の演算補助セルの構成を示す図である。
【図20】差分絶対値演算用の演算補助セルの構成を示す図である。
【図21】差分絶対値を得るための演算補助セル(1画素データ分)の構成を示す図である。
【図22】探索フレームの画素データとメモリ・セル・アレイ内の記憶位置を示す図である。
【図23】分割セル選択線の切り換え機構の構成例を示す図である。
【図24】探索フレームの画素データとメモリ・セル・アレイ内の記憶位置を示す図である。
【図25】探索フレームの画素データとメモリ・セル・アレイ内の記憶位置を示す図である。
【図26】探索フレームの画素データとメモリ・セル・アレイ内の記憶位置を示す図である。
【図27】分割セル選択線の切り換え機構の他の構成例を示す図である。
【図28】分割セル選択線の切り換え機構のさらに他の構成例を示す図である。
【図29】参照フレームの画像データを蓄積するフレームメモリ(参照フレームメモリ)の構成を示す図である。
【図30】参照フレームメモリを構成するメモリブロックの構成例を示す図である。
【図31】参照フレームメモリを構成するメモリブロックの構成例を示す図である。
【図32】参照フレームの画素データとメモリ・セル・アレイ内の記憶位置を示す図である。
【図33】分割ワード線の切り換え機構の構成例を示す図である。
【図34】動きベクトル検出回路の他の構成を示すブロック図である。
【符号の説明】
100・・・動き補償予測符号化装置、101・・・入力端子、102・・・減算器、103・・・DCT回路、104・・・量子化回路、105・・・出力端子、106・・・逆量子化回路、107・・・逆DCT回路、108・・・加算器、109・・・フレームメモリ、110・・・動き補償回路、111・・・動きベクトル検出回路、121・・・コントローラ、122・・・入力端子、123,124・・・フレームメモリ、125,125a〜125d・・・メモリブロック、126・・・累積器、127・・・相関値テーブル、128・・・判断回路、129・・・出力端子、130・・・演算回路、131・・・メモリ・セル・アレイ、131a〜131e・・・分割領域、132・・・記憶データ入出力用ポート、132a・・・記憶データ用カラム・アドレス・デコーダ、132b・・・I/Oバッファ、132c・・・アドレス・バッファ、133・・・記憶データ用ロウ・アドレス・デコーダ、133a・・・アドレス・バッファ、134・・・参照データ入力用ポート&演算補助セル、134a・・・参照データ用カラム・アドレス・デコーダ、134b・・・アドレス・バッファ、134c・・・I/Oバッファ、134d・・・演算補助セル、135・・・参照データ用ロウ・アドレス・デコーダ、135a・・・アドレス・バッファ、136・・・制御回路、140・・・メモリセル、141・・・メモリセル部、150・・・演算補助セル、170・・・演算補助セル、180,180A,180B・・・切り換え機構、191,191a〜191e・・・メモリブロック、201・・・メモリ・セル・アレイ、202・・・記憶データ入出力用ポート、203・・・記憶データ用ロウ・アドレス・デコーダ、204・・・制御回路、210・・・メモリセル、220・・・切り換え機構
Claims (13)
- 1個または2個以上のメモリブロックからなる半導体メモリ装置であって、
上記メモリブロックは、
マトリックス状に配された複数のメモリセルと、
上記マトリックスの一の方向のメモリセル列のそれぞれに対応して配され、該メモリセル列を選択するための複数の選択線とを有し、
上記マトリックス状に配された複数のメモリセルの領域は、上記マトリックスの一の方向に分割された複数の分割領域からなり、
上記複数の選択線は、それぞれ、上記複数の分割領域に対応して分割された複数の分割選択線からなり、
上記メモリブロックは、
上記マトリックスの一の方向に並ぶ複数の分割選択線毎に、該一の方向に延び、選択信号を入力するためのグローバル選択線と、
各分割領域にそれぞれ対応して配され、上記マトリックスの他の方向に隣接する第1および第2の分割選択線のうちいずれかに、上記グローバル選択線から上記選択信号を選択的に供給するゲート回路により、各分割領域で同時に活性化される分割選択線を切り換えるための切り換え機構とをさらに有する半導体メモリ装置。 - 上記切り換え機構は、
隣接する第1の分割領域と第2の分割領域との間に配され、
上記第1の分割領域の第1の分割選択線を、該第1の分割領域に隣接する第2の分割領域の、上記第1の分割選択線に対して上記マトリックスの他の方向に同一位置または隣接位置の第2の分割選択線に、選択的に接続するスイッチ回路を有してなる
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 上記各分割領域の1つの分割選択線に対応する複数のメモリセルには、画像データを構成する垂直方向または水平方向の整数列分の画素データが記憶される
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 上記メモリブロックは、
複数のビット線と、
上記複数のビット線に直交する複数のワード線と、
上記ビット線および上記ワード線に接続され、上記マトリックス状に配された複数のメモリセルとを有し、
上記複数の選択線は、上記ワード線であり、
上記マトリックスの一の方向は、上記ワード線に沿う方向である
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 上記メモリブロックは、
複数のビット線と、
上記複数のビット線に直交する複数のワード線と、
上記複数のビット線に平行または直交する、参照データを入力するための参照データ入力線と、
上記複数のビット線に平行または直交する、演算データを出力するための演算データ出力線と、
上記複数のワード線に平行または直交する、セル選択信号を入力するためのセル選択線と、
上記ビット線、上記ワード線、上記参照データ入力線、上記演算データ出力線および上記セル選択線に接続され、上記マトリックス状に配された複数のメモリセルとを有し、
上記メモリセルは、
“1”または“0”のデータを記憶するメモリセル部と、
上記参照データ入力線に接続され、上記参照データを入力するための参照データ入力部と、
上記メモリセル部に記憶されている記憶データと上記参照データ入力部からの参照データとを用いた論理演算を行う演算機能部と、
上記演算データ出力線に接続され、上記演算機能部で演算されて得られた演算データを上記演算データ出力線に出力するための演算データ出力部と、
上記セル選択線に接続され、上記セル選択信号を入力するためのセル選択信号入力部と、
上記セル選択信号入力部に入力されるセル選択信号に基づいて、上記演算機能部で演算されて得られた演算データを上記演算データ出力部に出力する出力制御部とを備え、
上記複数の選択線は、上記複数のセル選択線であり、
上記マトリックスの一の方向は、上記セル選択線に沿う方向である
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 上記メモリセルの演算機能部は複数の論理演算を並行して行うものであり、
上記メモリセルは、上記複数の論理演算によって得られた複数の演算データをそれぞれ出力するための複数の上記演算データ出力線に接続されている
ことを特徴とする請求項5に記載の半導体メモリ装置。 - 上記メモリブロックは、
上記複数の演算データ出力線で出力される演算データの少なくとも一部を用いて数値演算を行う演算補助セルをさらに有する
ことを特徴とする請求項5に記載の半導体メモリ装置。 - 上記演算補助セルは、
上記活性化された上記各分割領域の分割セル選択線に対応した複数のメモリセルから出力される上記演算データを用いてそれぞれ第1の数値演算を行う複数の第1の演算補助セルと、
上記複数の第1の演算補助セルの所定個毎に、該所定個毎の第1の演算補助セルで演算されて得られた演算データを用いてそれぞれ第2の数値演算を行う複数の第2の演算補助セルとからなる
ことを特徴とする請求項7に記載の半導体メモリ装置。 - 上記第1の数値演算は減算であり、上記第2の数値演算は絶対値演算である
ことを特徴とする請求項8に記載の半導体メモリ装置。 - 上記一個または複数個のメモリブロックより出力される演算データに基づく処理を行う回路ブロックをさらに備える
ことを特徴とする請求項5に記載の半導体メモリ装置。 - 時間的に前後する参照フレームと探索フレームとから動きベクトルを検出する動きベクトル検出装置であって、
上記参照フレームを構成する複数の画素データを記憶する第1のメモリ部と、
上記第1のメモリ部より読み出される参照ブロックの画素データを参照データとして入力し、上記参照ブロックに対応した探索範囲の複数の候補ブロックのそれぞれに対し、該候補ブロックの画素データおよび上記参照ブロックの画素データとの差分を、対応する画素データ毎に演算する第2のメモリ部と、
上記第2のメモリ部で演算された上記複数の候補ブロックのそれぞれに対する画素データ毎の差分に基づいて、上記参照ブロックに対応した動きベクトルを検出する動きベクトル検出部とを備え、
上記第1のメモリ部は1個または2個以上の第1の半導体メモリブロックで構成され、上記第2のメモリ部は1個または2個以上の第2の半導体メモリブロックで構成され、
上記第1の半導体メモリブロックは、
複数のビット線と、
上記複数のビット線に直交する複数のワード線と、
上記ビット線および上記ワード線に接続され、マトリックス状に配された複数のメモリセルとを有し、
上記マトリックス状に配された複数のメモリセルの領域は、上記ワード線に沿う方向に分割された複数の分割領域からなり、
上記複数の選択線は、それぞれ、上記複数の分割領域に対応して分割された複数の分割ワード線からなり、
上記第1の半導体メモリブロックは、
上記各分割領域で同時に活性化される分割ワード線を切り換えるための切り換え機構をさらに有し、
上記第2の半導体メモリブロックは、
複数のビット線と、
上記複数のビット線に直交する複数のワード線と、
上記複数のビット線に平行または直交する、参照データを入力するための参照データ入力線と、
上記複数のビット線に平行または直交する、演算データを出力するための演算データ出力線と、
上記複数のワード線に平行または直交する、セル選択信号を入力するためのセル選択線と、
上記ビット線、上記ワード線、上記参照データ入力線、上記演算データ出力線および上記セル選択線に接続され、上記マトリックス状に配された複数のメモリセルと、
上記複数の演算データ出力線で出力される演算データの少なくとも一部を用いて数値演算を行って上記差分を得る演算補助セルとを有し、
上記メモリセルは、
“1”または“0”のデータを記憶するメモリセル部と、
上記参照データ入力線に接続され、上記参照データを入力するための参照データ入力部と、
上記メモリセル部に記憶されている記憶データと上記参照データ入力部からの参照データとを用いた論理演算を行う演算機能部と、
上記演算データ出力線に接続され、上記演算機能部で演算されて得られた演算データを上記演算データ出力線に出力するための演算データ出力部と、
上記セル選択線に接続され、上記セル選択信号を入力するためのセル選択信号入力部と、
上記セル選択信号入力部に入力されるセル選択信号に基づいて、上記演算機能部で演算されて得られた演算データを上記演算データ出力部に出力する出力制御部とを備え、
上記マトリックス状に配された複数のメモリセルの領域は、上記セル選択線に沿う方向に分割された複数の分割領域からなり、
上記複数のセル選択線は、それぞれ、上記複数の分割領域に対応して分割された複数の分割セル選択線からなり、
上記第2の半導体メモリブロックは、
上記各分割領域で同時に活性化される分割セル選択線を切り換えるための切り換え機構をさらに有する
ことを特徴とする動きベクトル検出装置。 - 上記各分割領域の1つの分割セル選択線に対応する複数のメモリセルには、画像データを構成する垂直方向または水平方向の整数列分の画素データが記憶される
ことを特徴とする請求項11に記載の動きベクトル検出装置。 - 時間的に前後する参照フレームと探索フレームとから動きベクトル検出回路で動きベクトルを検出し、該動きベクトルを用いて動き補償を行う動き補償予測符号化装置であって、
上記動きベクトル検出回路は、
上記参照フレームを構成する複数の画素データを記憶する第1のメモリ部と、
上記第1のメモリ部より読み出される参照ブロックの画素データを参照データとして入力し、上記参照ブロックに対応した探索範囲の複数の候補ブロックのそれぞれに対し、該候補ブロックの画素データおよび上記参照ブロックの画素データとの差分を、対応する画素データ毎に演算する第2のメモリ部と、
上記第2のメモリ部で演算された上記複数の候補ブロックのそれぞれに対する画素データ毎の差分に基づいて、上記参照ブロックに対応した動きベクトルを検出する動きベクトル検出部とを備え、
上記第1のメモリ部は1個または2個以上の第1の半導体メモリブロックで構成され、上記第2のメモリ部は1個または2個以上の第2の半導体メモリブロックで構成され、
上記第1の半導体メモリブロックは、
複数のビット線と、
上記複数のビット線に直交する複数のワード線と、
上記ビット線および上記ワード線に接続され、マトリックス状に配された複数のメモリセルとを有し、
上記マトリックス状に配された複数のメモリセルの領域は、上記ワード線に沿う方向に分割された複数の分割領域からなり、
上記複数の選択線は、それぞれ、上記複数の分割領域に対応して分割された複数の分割ワード線からなり、
上記第1の半導体メモリブロックは、
上記各分割領域で同時に活性化される分割ワード線を切り換えるための切り換え機構をさらに有し、
上記第2の半導体メモリブロックは、
複数のビット線と、
上記複数のビット線に直交する複数のワード線と、
上記複数のビット線に平行または直交する、参照データを入力するための参照データ入力線と、
上記複数のビット線に平行または直交する、演算データを出力するための演算データ出力線と、
上記複数のワード線に平行または直交する、セル選択信号を入力するためのセル選択線と、
上記ビット線、上記ワード線、上記参照データ入力線、上記演算データ出力線および上記セル選択線に接続され、上記マトリックス状に配された複数のメモリセルと、
上記複数の演算データ出力線で出力される演算データの少なくとも一部を用いて数値演算を行って上記差分を得る演算補助セルとを有し、
上記メモリセルは、
“1”または“0”のデータを記憶するメモリセル部と、
上記参照データ入力線に接続され、上記参照データを入力するための参照データ入力部と、
上記メモリセル部に記憶されている記憶データと上記参照データ入力部からの参照データとを用いた論理演算を行う演算機能部と、
上記演算データ出力線に接続され、上記演算機能部で演算されて得られた演算データを上記演算データ出力線に出力するための演算データ出力部と、
上記セル選択線に接続され、上記セル選択信号を入力するためのセル選択信号入力部と、
上記セル選択信号入力部に入力されるセル選択信号に基づいて、上記演算機能部で演算されて得られた演算データを上記演算データ出力部に出力する出力制御部とを備え、
上記マトリックス状に配された複数のメモリセルの領域は、上記セル選択線に沿う方向に分割された複数の分割領域からなり、
上記複数のセル選択線は、それぞれ、上記複数の分割領域に対応して分割された複数の分割セル選択線からなり、
上記第2の半導体メモリブロックは、
上記各分割領域で同時に活性化される分割セル選択線を切り換えるための切り換え機構をさらに有する
ことを特徴とする動き補償予測符号化装置。
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