JP2001028427A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 主ビット線のピッチ条件の制約を受けること
なくメモリセル面積を低減する。 【解決手段】 副ビット線（ＳＢＬ１，ＳＢＬ２）およ
びサブソース線（ＳＳＬ１，ＳＳＬ２）が拡散層で形成
されるメモリアレイにおいて、複数列に配設される副ビ
ット線に共通に主ビット線（ＭＢＬ）を配設する。
なくメモリセル面積を低減する。 【解決手段】 副ビット線（ＳＢＬ１，ＳＢＬ２）およ
びサブソース線（ＳＳＬ１，ＳＳＬ２）が拡散層で形成
されるメモリアレイにおいて、複数列に配設される副ビ
ット線に共通に主ビット線（ＭＢＬ）を配設する。
Description
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体記
憶装置に関し、特に、高集積化に適した不揮発性メモリ
セルアレイの構成に関する。
憶装置に関し、特に、高集積化に適した不揮発性メモリ
セルアレイの構成に関する。
【０００２】
【従来の技術】図２７は、従来の不揮発性半導体記憶装
置のメモリセルアレイ部の構成を概略的に示す図であ
る。図２７において、メモリセルアレイは、行列状に配
列される複数の不揮発性メモリセルＭＣを含む。図２７
においては、２行２列に配列される不揮発性メモリセル
ＭＣ１１，ＭＣ１２，ＭＣ２１，およびＭＣ２２を代表
的に示す。列方向に整列するメモリセルのうち所定数の
メモリセルが、副ビット線ＳＢＬに結合される。図２７
においては、メモリセルＭＣ１１およびＭＣ２１が副ビ
ット線ＳＢＬ１に接続され、また、メモリセルＭＣ１２
およびＭＣ２２が、副ビット線ＳＢＬ２に接続される。
置のメモリセルアレイ部の構成を概略的に示す図であ
る。図２７において、メモリセルアレイは、行列状に配
列される複数の不揮発性メモリセルＭＣを含む。図２７
においては、２行２列に配列される不揮発性メモリセル
ＭＣ１１，ＭＣ１２，ＭＣ２１，およびＭＣ２２を代表
的に示す。列方向に整列するメモリセルのうち所定数の
メモリセルが、副ビット線ＳＢＬに結合される。図２７
においては、メモリセルＭＣ１１およびＭＣ２１が副ビ
ット線ＳＢＬ１に接続され、また、メモリセルＭＣ１２
およびＭＣ２２が、副ビット線ＳＢＬ２に接続される。
【０００３】行方向に整列して配置されるメモリセルに
対しワード線ＷＬが配置される。図２７においては、メ
モリセルＭＣ１１およびＭＣ１２がワード線ＷＬ１に接
続され、メモリセルＭＣ２１およびＭＣ２２がワード線
ＷＬ２に接続される。
対しワード線ＷＬが配置される。図２７においては、メ
モリセルＭＣ１１およびＭＣ１２がワード線ＷＬ１に接
続され、メモリセルＭＣ２１およびＭＣ２２がワード線
ＷＬ２に接続される。
【０００４】副ビット線は、列方向において同一列に複
数本設けられる。副ビット線ＳＢＬ１に対応してメモリ
セルＭＣ１１，ＭＣ２１，…のソースを共通に接続する
副ソース線ＳＳＬ１が設けられ、また副ビット線ＳＢＬ
２に対し、メモリセルＭＣ１２，ＭＣ２２，…のソース
を共通に接続する副ソース線ＳＳＬ２が設けられる。副
ソース線ＳＳＬ１およびＳＳＬ２は、ソースがブロック
選択信号ＳＳをゲートに受けるソース側ブロック選択ト
ランジスタＳＧＳ１およびＳＧＳ２を介してソース線Ｓ
Ｌに接続される。また副ビット線ＳＢＬ１およびＳＢＬ
２は、ドレイン側ブロック選択信号ＳＤをゲートに受け
るドレイン側ブロック選択トランジスタＳＧＤ１および
ＳＧＤ２を介して主ビット線ＭＢＬ１およびＭＢＬ２に
それぞれ接続される。
数本設けられる。副ビット線ＳＢＬ１に対応してメモリ
セルＭＣ１１，ＭＣ２１，…のソースを共通に接続する
副ソース線ＳＳＬ１が設けられ、また副ビット線ＳＢＬ
２に対し、メモリセルＭＣ１２，ＭＣ２２，…のソース
を共通に接続する副ソース線ＳＳＬ２が設けられる。副
ソース線ＳＳＬ１およびＳＳＬ２は、ソースがブロック
選択信号ＳＳをゲートに受けるソース側ブロック選択ト
ランジスタＳＧＳ１およびＳＧＳ２を介してソース線Ｓ
Ｌに接続される。また副ビット線ＳＢＬ１およびＳＢＬ
２は、ドレイン側ブロック選択信号ＳＤをゲートに受け
るドレイン側ブロック選択トランジスタＳＧＤ１および
ＳＧＤ２を介して主ビット線ＭＢＬ１およびＭＢＬ２に
それぞれ接続される。
【０００５】主ビット線ＭＢＬ１およびＭＢＬ２は、メ
モリセル列それぞれに対応して配置されており、それぞ
れに、複数の副ビット線がドレイン側ブロック選択信号
を受けるブロック側選択トランジスタを介して接続され
る。次に、この図２７に示す不揮発性半導体記憶装置の
動作について簡単に説明する。
モリセル列それぞれに対応して配置されており、それぞ
れに、複数の副ビット線がドレイン側ブロック選択信号
を受けるブロック側選択トランジスタを介して接続され
る。次に、この図２７に示す不揮発性半導体記憶装置の
動作について簡単に説明する。
【０００６】まず、図２８を参照して、メモリセルＭＣ
１１に書込を行なう場合の動作について説明する。この
場合においては、ドレイン側ブロック選択信号ＳＤがＨ
レベルに設定され、ドレイン側ブロック選択トランジス
タＳＧＤ１およびＳＧＤ２を導通状態に設定する。ま
た、ソース側ブロック選択信号ＳＳをＬレベルとして、
ソース側ブロック選択トランジスタＳＧＳ１およびＳＧ
Ｓ２を非導通状態に設定し、副ビット線ＳＳＬ１および
ＳＳＬ２をフローティング状態に設定する。ワード線Ｗ
Ｌ１には、書込用高電圧Ｖｈｈを伝達する。非選択ワー
ド線ＷＬ２は、Ｌレベルを維持する。主ビット線ＭＢＬ
１に、接地電圧レベルのＬレベルの電圧を伝達し、一
方、主ビット線ＭＢＬ２には、書込阻止電圧Ｖｈ（＜Ｖ
ｈｈ）を伝達する。
１１に書込を行なう場合の動作について説明する。この
場合においては、ドレイン側ブロック選択信号ＳＤがＨ
レベルに設定され、ドレイン側ブロック選択トランジス
タＳＧＤ１およびＳＧＤ２を導通状態に設定する。ま
た、ソース側ブロック選択信号ＳＳをＬレベルとして、
ソース側ブロック選択トランジスタＳＧＳ１およびＳＧ
Ｓ２を非導通状態に設定し、副ビット線ＳＳＬ１および
ＳＳＬ２をフローティング状態に設定する。ワード線Ｗ
Ｌ１には、書込用高電圧Ｖｈｈを伝達する。非選択ワー
ド線ＷＬ２は、Ｌレベルを維持する。主ビット線ＭＢＬ
１に、接地電圧レベルのＬレベルの電圧を伝達し、一
方、主ビット線ＭＢＬ２には、書込阻止電圧Ｖｈ（＜Ｖ
ｈｈ）を伝達する。
【０００７】メモリセルＭＣ１１においては、ドレイン
が副ビット線ＳＢＬ１に接続されており、接地電圧レベ
ルに設定され、一方、ソースが副ソース線ＳＳＬ１に接
続されておりフローティング状態となる。コントロール
ゲートが、ワード線ＷＬ１に接続されており、書込高電
圧Ｖｈｈを受ける。この状態においては、メモリセルＭ
Ｃ１１において、ドレイン領域からフローティングゲー
トへ、ファウラーノルドハイムトンネリング電流（ＦＮ
トンネリング電流）が流れ、フローティングゲートに電
子が蓄積され、そのしきい値電圧が上昇する。このしき
い値電圧Ｖｔｈが高くなった状態を「書込状態」と称
す。
が副ビット線ＳＢＬ１に接続されており、接地電圧レベ
ルに設定され、一方、ソースが副ソース線ＳＳＬ１に接
続されておりフローティング状態となる。コントロール
ゲートが、ワード線ＷＬ１に接続されており、書込高電
圧Ｖｈｈを受ける。この状態においては、メモリセルＭ
Ｃ１１において、ドレイン領域からフローティングゲー
トへ、ファウラーノルドハイムトンネリング電流（ＦＮ
トンネリング電流）が流れ、フローティングゲートに電
子が蓄積され、そのしきい値電圧が上昇する。このしき
い値電圧Ｖｔｈが高くなった状態を「書込状態」と称
す。
【０００８】一方、メモリセルＭＣ１２においては、ド
レインが副ビット線ＳＢＬ２上に伝達された書込阻止電
圧Ｖｈを受けている。したがって、この状態において
は、メモリセルＭＣ１２においては、ドレインおよびコ
ントロールゲート間の電圧差（Ｖｈｈ−Ｖｈ）は低く、
ＦＮトンネリング電流は流れず、フローティングゲート
への電子の注入は生じず、メモリセルＭＣ１２への書込
は行なわれない。
レインが副ビット線ＳＢＬ２上に伝達された書込阻止電
圧Ｖｈを受けている。したがって、この状態において
は、メモリセルＭＣ１２においては、ドレインおよびコ
ントロールゲート間の電圧差（Ｖｈｈ−Ｖｈ）は低く、
ＦＮトンネリング電流は流れず、フローティングゲート
への電子の注入は生じず、メモリセルＭＣ１２への書込
は行なわれない。
【０００９】この書込が行なわれない状態は、しきい値
電圧Ｖｔｈが低い状態に対応する。次に、図２９を参照
して、データ読出動作について説明する。いま、メモリ
セルＭＣ１１が書込状態（高しきい値電圧状態（Ｈｉ−
Ｖｔｈ状態））にあり、メモリセルＭＣ１２が非書込状
態（低しきい値電圧状態（Ｌｏｗ−Ｖｔｈ状態））にあ
り、これらのメモリセルＭＣ１１およびＭＣ１２の記憶
情報を読出す動作について説明する。この場合、ドレイ
ン側ブロック選択信号ＳＤがＨレベルに設定され、ドレ
イン側選択トランジスタＳＧＤ１およびＳＧＤ２を導通
状態として、副ビット線ＳＢＬ１およびＳＢＬ２をそれ
ぞれ主ビット線ＭＢＬ１およびＭＢＬ２に電気的に接続
する。またソース側ブロック選択信号ＳＳをＨレベルに
設定して、ソース側選択トランジスタＳＧＳ１およびＳ
ＧＳ２を導通状態として、副ソース線ＳＳＬ１およびＳ
ＳＬ２をソース線ＳＬに接続する。ソース線ＳＬは接地
電圧ＧＮＤレベルに設定される。
電圧Ｖｔｈが低い状態に対応する。次に、図２９を参照
して、データ読出動作について説明する。いま、メモリ
セルＭＣ１１が書込状態（高しきい値電圧状態（Ｈｉ−
Ｖｔｈ状態））にあり、メモリセルＭＣ１２が非書込状
態（低しきい値電圧状態（Ｌｏｗ−Ｖｔｈ状態））にあ
り、これらのメモリセルＭＣ１１およびＭＣ１２の記憶
情報を読出す動作について説明する。この場合、ドレイ
ン側ブロック選択信号ＳＤがＨレベルに設定され、ドレ
イン側選択トランジスタＳＧＤ１およびＳＧＤ２を導通
状態として、副ビット線ＳＢＬ１およびＳＢＬ２をそれ
ぞれ主ビット線ＭＢＬ１およびＭＢＬ２に電気的に接続
する。またソース側ブロック選択信号ＳＳをＨレベルに
設定して、ソース側選択トランジスタＳＧＳ１およびＳ
ＧＳ２を導通状態として、副ソース線ＳＳＬ１およびＳ
ＳＬ２をソース線ＳＬに接続する。ソース線ＳＬは接地
電圧ＧＮＤレベルに設定される。
【００１０】ワード線ＷＬ１には、高しきい値電圧Ｈｉ
−Ｖｔｈと低しきい値電圧Ｌｏｗ−Ｖｔｈの間の読出電
圧Ｖｒが伝達される。主ビット線ＭＢＬ１およびＭＢＬ
２には、プリチャージ電圧Ｖｐが伝達され、副ビット線
ＳＢＬ１およびＳＢＬ２が、ドレイン側ブロック選択ト
ランジスタＳＧＤ１およびＳＧＤ２を介してプリチャー
ジ電圧Ｖｐレベルにプリチャージされる。
−Ｖｔｈと低しきい値電圧Ｌｏｗ−Ｖｔｈの間の読出電
圧Ｖｒが伝達される。主ビット線ＭＢＬ１およびＭＢＬ
２には、プリチャージ電圧Ｖｐが伝達され、副ビット線
ＳＢＬ１およびＳＢＬ２が、ドレイン側ブロック選択ト
ランジスタＳＧＤ１およびＳＧＤ２を介してプリチャー
ジ電圧Ｖｐレベルにプリチャージされる。
【００１１】メモリセルＭＣ１１が、高しきい値電圧状
態にあり、読出電圧Ｖｒよりもそのしきい値電圧が高い
ため、メモリセルＭＣ１１は非導通状態を維持し、副ビ
ット線ＳＢＬ１は、プリチャージ電圧Ｖｐの電圧レベル
を維持する。一方、メモリセルＭＣ１２は、低しきい値
電圧状態であり、ワード線ＷＬ１上の読出電圧Ｖｒに従
って導通し、副ビット線ＳＢＬ２から副ソース線ＳＳＬ
２およびソース側ブロック選択トランジスタＳＧＳ２を
介して接地電圧ＧＮＤレベルに設定されたソース線ＳＬ
に電流が流れ、副ビット線ＳＢＬ２の電圧レベルが低下
する。
態にあり、読出電圧Ｖｒよりもそのしきい値電圧が高い
ため、メモリセルＭＣ１１は非導通状態を維持し、副ビ
ット線ＳＢＬ１は、プリチャージ電圧Ｖｐの電圧レベル
を維持する。一方、メモリセルＭＣ１２は、低しきい値
電圧状態であり、ワード線ＷＬ１上の読出電圧Ｖｒに従
って導通し、副ビット線ＳＢＬ２から副ソース線ＳＳＬ
２およびソース側ブロック選択トランジスタＳＧＳ２を
介して接地電圧ＧＮＤレベルに設定されたソース線ＳＬ
に電流が流れ、副ビット線ＳＢＬ２の電圧レベルが低下
する。
【００１２】主ビット線ＭＢＬ１およびＭＢＬ２には、
センスアンプ回路が設けられており、これらの主ビット
線ＭＢＬ１およびＭＢＬ２のプリチャージ電圧Ｖｐの電
圧レベル変化（電流が流れるか否か）を検出し、メモリ
セルデータの読出が行なわれる。主ビット線ＭＢＬ１お
よびＭＢＬ２に対して設けられたセンスアンプ回路の出
力データは、不揮発性半導体記憶装置の出力ビット幅に
応じて適当に列アドレス信号に従って選択されて、外部
へのメモリセルデータの読出が行なわれる。
センスアンプ回路が設けられており、これらの主ビット
線ＭＢＬ１およびＭＢＬ２のプリチャージ電圧Ｖｐの電
圧レベル変化（電流が流れるか否か）を検出し、メモリ
セルデータの読出が行なわれる。主ビット線ＭＢＬ１お
よびＭＢＬ２に対して設けられたセンスアンプ回路の出
力データは、不揮発性半導体記憶装置の出力ビット幅に
応じて適当に列アドレス信号に従って選択されて、外部
へのメモリセルデータの読出が行なわれる。
【００１３】上述のような、不揮発性半導体記憶装置
は、１ビットのメモリセルが、１個のトランジスタ（ス
タックトゲート型ＭＯＳ（絶縁ゲート型電界効果）トラ
ンジスタ）で構成されており、１ビットのメモリセル占
有面積が小さく、高密度高集積化に適したメモリセル構
造を備えている。
は、１ビットのメモリセルが、１個のトランジスタ（ス
タックトゲート型ＭＯＳ（絶縁ゲート型電界効果）トラ
ンジスタ）で構成されており、１ビットのメモリセル占
有面積が小さく、高密度高集積化に適したメモリセル構
造を備えている。
【００１４】図３０は、図２７に示すメモリセルアレイ
の平面レイアウトを概略的に示す図である。図３０にお
いて、列方向に沿って、副ソース線ＳＢＬ１およびＳＢ
Ｌ２となるＮ型不純物拡散層１−１および１−２が平行
に配設される。これらの不純物拡散層１−１および１−
２と交互に、同様列方向に延在して副ソース線ＳＳＬ１
およびＳＳＬ２となるＮ型不純物拡散層２−１および２
−２が配設される。不純物拡散層１−１および１−２
は、図２７に示すドレイン側ブロック選択トランジスタ
ＳＧＤ１およびＳＧＤ２の不純物領域に結合される。ま
た、不純物拡散層２−１および２−２が、図２７に示す
ソース側ブロック選択トランジスタＳＧＳ１およびＳＧ
Ｓ２の不純物領域に結合される。
の平面レイアウトを概略的に示す図である。図３０にお
いて、列方向に沿って、副ソース線ＳＢＬ１およびＳＢ
Ｌ２となるＮ型不純物拡散層１−１および１−２が平行
に配設される。これらの不純物拡散層１−１および１−
２と交互に、同様列方向に延在して副ソース線ＳＳＬ１
およびＳＳＬ２となるＮ型不純物拡散層２−１および２
−２が配設される。不純物拡散層１−１および１−２
は、図２７に示すドレイン側ブロック選択トランジスタ
ＳＧＤ１およびＳＧＤ２の不純物領域に結合される。ま
た、不純物拡散層２−１および２−２が、図２７に示す
ソース側ブロック選択トランジスタＳＧＳ１およびＳＧ
Ｓ２の不純物領域に結合される。
【００１５】これらの不純物拡散層１−１，１−２，２
−１，２−２と直交する方向に、ワード線ＷＬ１〜ＷＬ
ｎとなる導電層３−０〜３−ｎが配設される。これらの
導電層３−０〜３−ｎは、たとえば第２層ポリシリコン
層に形成される。
−１，２−２と直交する方向に、ワード線ＷＬ１〜ＷＬ
ｎとなる導電層３−０〜３−ｎが配設される。これらの
導電層３−０〜３−ｎは、たとえば第２層ポリシリコン
層に形成される。
【００１６】ドレイン側ブロック選択トランジスタＳＧ
Ｄ１およびＳＧＤ２を横切るように、行方向に延在し
て、ドレイン側ブロック選択信号ＳＧを伝達する低抵抗
導電層４が配設され、またソース側ブロック選択トラン
ジスタＳＧＳ１およびＳＧＳ２を横切るように、ソース
側ブロック選択信号ＳＳを伝達するための低抵抗導電層
５が配設される。導電層５と平行に、ソース線ＳＬとな
る低抵抗導電層６が配設される。
Ｄ１およびＳＧＤ２を横切るように、行方向に延在し
て、ドレイン側ブロック選択信号ＳＧを伝達する低抵抗
導電層４が配設され、またソース側ブロック選択トラン
ジスタＳＧＳ１およびＳＧＳ２を横切るように、ソース
側ブロック選択信号ＳＳを伝達するための低抵抗導電層
５が配設される。導電層５と平行に、ソース線ＳＬとな
る低抵抗導電層６が配設される。
【００１７】導電層４が、ドレイン側ブロック選択トラ
ンジスタＳＧＤ１およびＳＧＤ２のゲートとして機能
し、また導電層５がソース間ブロック選択トランジスタ
ＳＧＳ１およびＳＧＳ２のゲートとして機能する。ソー
ス側ブロック選択トランジスタＳＧＳ１およびＳＧＳ２
のソース側不純物領域は、コンタクト孔８ｃおよび８ｄ
を介してソース線ＳＬとなる導電層６に電気的に結合さ
れる。一方、ドレイン側ブロック選択トランジスタＳＧ
Ｄ１およびＳＧＤ２の不純物領域は、コンタクト孔８ａ
および８ｂをそれぞれ介して、主ビット線ＭＢＬ１およ
びＭＢＬ２となる低抵抗導電層７−１および７−２にそ
れぞれ電気的に接続される。この主ビット線ＭＢＬ１お
よびＭＢＬ２となる低抵抗導電層７−１および７−２
は、列方向に延在して導電層４、５および６と交差する
方向に配設される。主ビット線ＭＢＬ１およびＭＢＬ２
となる低抵抗導電層７−１および７−２は、導電層４、
５および６よりも上層の配線層で形成される。
ンジスタＳＧＤ１およびＳＧＤ２のゲートとして機能
し、また導電層５がソース間ブロック選択トランジスタ
ＳＧＳ１およびＳＧＳ２のゲートとして機能する。ソー
ス側ブロック選択トランジスタＳＧＳ１およびＳＧＳ２
のソース側不純物領域は、コンタクト孔８ｃおよび８ｄ
を介してソース線ＳＬとなる導電層６に電気的に結合さ
れる。一方、ドレイン側ブロック選択トランジスタＳＧ
Ｄ１およびＳＧＤ２の不純物領域は、コンタクト孔８ａ
および８ｂをそれぞれ介して、主ビット線ＭＢＬ１およ
びＭＢＬ２となる低抵抗導電層７−１および７−２にそ
れぞれ電気的に接続される。この主ビット線ＭＢＬ１お
よびＭＢＬ２となる低抵抗導電層７−１および７−２
は、列方向に延在して導電層４、５および６と交差する
方向に配設される。主ビット線ＭＢＬ１およびＭＢＬ２
となる低抵抗導電層７−１および７−２は、導電層４、
５および６よりも上層の配線層で形成される。
【００１８】図３１は、メモリセルＭＣの断面構造を概
略的に示す図である。メモリセルＭＣは、Ｐ型半導体基
板領域９表面に形成される高濃度Ｎ型不純物領域（Ｎ型
不純物拡散層）１および２と、これらの不純物拡散層１
および２の間のチャネル領域上に形成されるフローティ
ングゲートＦＧとなる導電層１０と、この導電層１０上
に形成されるワード線ＷＬとなる導電層３を含む。フロ
ーティングゲートＦＧとなる導電層１０およびワード線
ＷＬとなる導電層３は、たとえば、それぞれ第１層ポリ
シリコン配線および第２層ポリシリコン配線により形成
される。
略的に示す図である。メモリセルＭＣは、Ｐ型半導体基
板領域９表面に形成される高濃度Ｎ型不純物領域（Ｎ型
不純物拡散層）１および２と、これらの不純物拡散層１
および２の間のチャネル領域上に形成されるフローティ
ングゲートＦＧとなる導電層１０と、この導電層１０上
に形成されるワード線ＷＬとなる導電層３を含む。フロ
ーティングゲートＦＧとなる導電層１０およびワード線
ＷＬとなる導電層３は、たとえば、それぞれ第１層ポリ
シリコン配線および第２層ポリシリコン配線により形成
される。
【００１９】ワード線となる導電層３上に、たとえば第
１層アルミニウム配線層で形成される主ビット線ＭＢＬ
となる低抵抗導電層７が配設される。不純物拡散層１お
よび２が、列方向に沿って存在する所定数（ｎ個）のメ
モリセルに共通に配設される。隣接行のメモリセルは、
図示しない不純物領域により、チャネル領域が互いに分
離される。すなわち、図３０においてワード線ＷＬ１〜
ＷＬｎの間の領域に、フィールド絶縁膜が形成される。
各メモリセルのソースおよびドレインとなる不純物拡散
層を複数のメモリセルに共通に延在させても、各メモリ
セルが個々に、対応のワード線ＷＬ（ＷＬ１〜ＷＬｎ）
上の信号電位に応じて情報の記憶およびデータ読出を行
なうことができる。
１層アルミニウム配線層で形成される主ビット線ＭＢＬ
となる低抵抗導電層７が配設される。不純物拡散層１お
よび２が、列方向に沿って存在する所定数（ｎ個）のメ
モリセルに共通に配設される。隣接行のメモリセルは、
図示しない不純物領域により、チャネル領域が互いに分
離される。すなわち、図３０においてワード線ＷＬ１〜
ＷＬｎの間の領域に、フィールド絶縁膜が形成される。
各メモリセルのソースおよびドレインとなる不純物拡散
層を複数のメモリセルに共通に延在させても、各メモリ
セルが個々に、対応のワード線ＷＬ（ＷＬ１〜ＷＬｎ）
上の信号電位に応じて情報の記憶およびデータ読出を行
なうことができる。
【００２０】図３０および図３１に示すように、副ビッ
ト線ＳＢＬおよび副ソース線ＳＳＬに拡散層を利用する
ことにより、以下の利点を得ることができる。副ビット
線および副ソース線をたとえばアルミニウム配線により
形成した場合、メモリセルＭＣのドレインおよびソース
と副ビット線および副ソース線となる第１層アルミニウ
ム配線の間にコンタクト孔を形成する必要がある。した
がって、メモリセル毎にこのコンタクト孔形成領域が必
要となり、セルの占有面積が増加する。拡散層を副ビッ
ト線ＳＢＬおよび副ソース線ＳＳＬとして利用すること
により、このようなコンタクト孔が不要となり、セルの
占有面積を低減することができる。
ト線ＳＢＬおよび副ソース線ＳＳＬに拡散層を利用する
ことにより、以下の利点を得ることができる。副ビット
線および副ソース線をたとえばアルミニウム配線により
形成した場合、メモリセルＭＣのドレインおよびソース
と副ビット線および副ソース線となる第１層アルミニウ
ム配線の間にコンタクト孔を形成する必要がある。した
がって、メモリセル毎にこのコンタクト孔形成領域が必
要となり、セルの占有面積が増加する。拡散層を副ビッ
ト線ＳＢＬおよび副ソース線ＳＳＬとして利用すること
により、このようなコンタクト孔が不要となり、セルの
占有面積を低減することができる。
【００２１】また、副ビット線ＳＢＬおよび副ソース線
ＳＳＬを第１層アルミニウム配線で形成した場合、主ビ
ット線ＭＢＬは、それより上層のたとえば第２層アルミ
ニウム配線で形成する必要がある。この場合、ドレイン
側ブロック選択トランジスタＳＧＤ１およびＳＧＤ２の
不純物領域（不純物拡散層）と主ビット線ＭＢＬとの間
の距離が長くなり、コンタクトをとるための領域が大き
くなり（たとえばプラグの埋込みなどが必要となる）、
ドレイン側ブロック選択トランジスタの占有面積を大き
くする必要がある。副ビット線ＳＢＬおよび副ソース線
ＳＳＬをメタル配線層ではなく、不純物拡散層で形成す
ることにより、主ビット線ＭＢＬをたとえば第１層アル
ミニウム配線層で形成することができ、主ビット線とド
レイン側ブロック選択トランジスタの不純物領域とのコ
ンタクト領域の占有面積を低減し、ドレイン側ブロック
選択トランジスタの占有面積を小さくすることができ
る。これにより、メモリセルアレイ面積を低減すること
ができ、高密度かつ高集積化された不揮発性半導体記憶
装置を実現することができる。
ＳＳＬを第１層アルミニウム配線で形成した場合、主ビ
ット線ＭＢＬは、それより上層のたとえば第２層アルミ
ニウム配線で形成する必要がある。この場合、ドレイン
側ブロック選択トランジスタＳＧＤ１およびＳＧＤ２の
不純物領域（不純物拡散層）と主ビット線ＭＢＬとの間
の距離が長くなり、コンタクトをとるための領域が大き
くなり（たとえばプラグの埋込みなどが必要となる）、
ドレイン側ブロック選択トランジスタの占有面積を大き
くする必要がある。副ビット線ＳＢＬおよび副ソース線
ＳＳＬをメタル配線層ではなく、不純物拡散層で形成す
ることにより、主ビット線ＭＢＬをたとえば第１層アル
ミニウム配線層で形成することができ、主ビット線とド
レイン側ブロック選択トランジスタの不純物領域とのコ
ンタクト領域の占有面積を低減し、ドレイン側ブロック
選択トランジスタの占有面積を小さくすることができ
る。これにより、メモリセルアレイ面積を低減すること
ができ、高密度かつ高集積化された不揮発性半導体記憶
装置を実現することができる。
【００２２】
【発明が解決しようとする課題】図３２は、行方向に整
列する２ビットのメモリセルの構成を概略的に示す図で
ある。図３２において、半導体基板領域９表面に、Ｎ型
不純物領域（不純物拡散層）１ａ，２ａ，１ｂおよび２
ｂが形成される。不純物拡散層２ａおよび１ｂの間に
は、たとえばフィールド絶縁膜で構成される素子分離膜
１１が形成される。不純物領域１ａおよび２ａの間の基
板領域９表面上に、フローティングゲート（ＦＧ）とな
る導電層１０ａが形成され、不純物領域１ｂおよび２ｂ
の間のチャネル領域上に、フローティングゲートとなる
導電層１０ｂが形成される。これらのフローティングゲ
ートとなる導電層１０ａおよび１０ｂ上に、行方向に沿
ってワード線ＷＬとなる導電層３が形成される。ワード
線ＷＬとなる導電層３上に、列方向に沿って主ビット線
ＭＢＬとなる導電層７ａおよび７ｂが形成される。
列する２ビットのメモリセルの構成を概略的に示す図で
ある。図３２において、半導体基板領域９表面に、Ｎ型
不純物領域（不純物拡散層）１ａ，２ａ，１ｂおよび２
ｂが形成される。不純物拡散層２ａおよび１ｂの間に
は、たとえばフィールド絶縁膜で構成される素子分離膜
１１が形成される。不純物領域１ａおよび２ａの間の基
板領域９表面上に、フローティングゲート（ＦＧ）とな
る導電層１０ａが形成され、不純物領域１ｂおよび２ｂ
の間のチャネル領域上に、フローティングゲートとなる
導電層１０ｂが形成される。これらのフローティングゲ
ートとなる導電層１０ａおよび１０ｂ上に、行方向に沿
ってワード線ＷＬとなる導電層３が形成される。ワード
線ＷＬとなる導電層３上に、列方向に沿って主ビット線
ＭＢＬとなる導電層７ａおよび７ｂが形成される。
【００２３】メモリセルＭＣの列方向におけるピッチ
は、設計寸法に応じて小さくすることができる。不純物
拡散層１ａ，２ａ，１ｂおよび２ｂのシート抵抗が十分
に小さく、これらの不純物拡散層における信号伝搬遅延
および電圧分布が十分小さいことが実現されればよい。
は、設計寸法に応じて小さくすることができる。不純物
拡散層１ａ，２ａ，１ｂおよび２ｂのシート抵抗が十分
に小さく、これらの不純物拡散層における信号伝搬遅延
および電圧分布が十分小さいことが実現されればよい。
【００２４】しかしながら、主ビット線ＭＢＬは、半導
体基板領域９表面の上層に形成されるメタル配線であ
り、層間絶縁膜などからのストレスに対する耐性が要求
され、ある程度の線幅が必要とされる。また線間容量を
小さくするため、この主ビット線ＭＢＬとなる導電層７
ａおよび７ｂの間の線間距離にも最小値が存在する。
体基板領域９表面の上層に形成されるメタル配線であ
り、層間絶縁膜などからのストレスに対する耐性が要求
され、ある程度の線幅が必要とされる。また線間容量を
小さくするため、この主ビット線ＭＢＬとなる導電層７
ａおよび７ｂの間の線間距離にも最小値が存在する。
【００２５】さらに、図３０に示すように、主ビット線
となる導電層７ａおよび７ｂは、その下層に形成される
ドレイン側選択トランジスタ（ＳＧＤ１，ＳＧＤ２）と
コンタクト孔８ａおよび８ｂを介して電気的に接続する
必要がある。主ビット線となるメタル配線と半導体基板
領域９表面の不純物拡散層との間の距離は比較的長いた
め、主ビット線となる導電層７ａおよび７ｂと下層の不
純物拡散層との電気的コンタクトをとるためには、比較
的大きなコンタクト領域が必要とされる。これは、コン
タクト抵抗を小さくしかつコンタクト孔領域を精度よく
導電材料で埋める必要があるためである。したがって、
図３０に示すように、コンタクト孔８ａおよび８ｂの領
域においては、主ビット線ＭＢＬ１およびＭＢＬ２とな
る導電層７−１および７−２の線幅は広くされており、
確実にコンタクトをとる領域が確保されている。このコ
ンタクト領域のピッチを確保する必要がある。これらの
原因により、主ビット線のピッチは、メモリセルの行方
向のピッチ（隣接列のメモリセル間のピッチ）よりも大
きいため、メモリセルが微細化しても、この行方向のメ
モリセルのピッチが主ビット線のピッチにより制限さ
れ、したがって、メモリセル面積を小さくすることがで
きなくなるという問題がある。
となる導電層７ａおよび７ｂは、その下層に形成される
ドレイン側選択トランジスタ（ＳＧＤ１，ＳＧＤ２）と
コンタクト孔８ａおよび８ｂを介して電気的に接続する
必要がある。主ビット線となるメタル配線と半導体基板
領域９表面の不純物拡散層との間の距離は比較的長いた
め、主ビット線となる導電層７ａおよび７ｂと下層の不
純物拡散層との電気的コンタクトをとるためには、比較
的大きなコンタクト領域が必要とされる。これは、コン
タクト抵抗を小さくしかつコンタクト孔領域を精度よく
導電材料で埋める必要があるためである。したがって、
図３０に示すように、コンタクト孔８ａおよび８ｂの領
域においては、主ビット線ＭＢＬ１およびＭＢＬ２とな
る導電層７−１および７−２の線幅は広くされており、
確実にコンタクトをとる領域が確保されている。このコ
ンタクト領域のピッチを確保する必要がある。これらの
原因により、主ビット線のピッチは、メモリセルの行方
向のピッチ（隣接列のメモリセル間のピッチ）よりも大
きいため、メモリセルが微細化しても、この行方向のメ
モリセルのピッチが主ビット線のピッチにより制限さ
れ、したがって、メモリセル面積を小さくすることがで
きなくなるという問題がある。
【００２６】それゆえ、この発明の目的は、主ビット線
のピッチ条件の影響を受けることなくメモリセル面積を
低減することのできる不揮発性半導体記憶装置を提供す
ることである。
のピッチ条件の影響を受けることなくメモリセル面積を
低減することのできる不揮発性半導体記憶装置を提供す
ることである。
【００２７】この発明の他の目的は、行方向におけるメ
モリセルアレイ面積を大幅に低減することのできる不揮
発性半導体記憶装置を提供することである。
モリセルアレイ面積を大幅に低減することのできる不揮
発性半導体記憶装置を提供することである。
【００２８】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、要約すれば、複数列の副ビット線に
対し、１つの主ビット線を配設する。
半導体記憶装置は、要約すれば、複数列の副ビット線に
対し、１つの主ビット線を配設する。
【００２９】すなわち、請求項１に係る不揮発性半導体
記憶装置は、行列状に配列され、かつ行方向に沿って複
数のグループに分割され、かつさらに列方向に沿って複
数のブロックに分割される複数の不揮発性メモリセル
と、各ブロックの各列に対応して設けられ、各々に対応
のブロックの列の不揮発性メモリセルが接続する複数の
副ビット線を備える。これら複数の副ビット線の各々
は、半導体基板領域表面の不純物拡散層で形成される。
複数のグループの各々は、異なる列に配列される２以上
の副ビット線を含む。
記憶装置は、行列状に配列され、かつ行方向に沿って複
数のグループに分割され、かつさらに列方向に沿って複
数のブロックに分割される複数の不揮発性メモリセル
と、各ブロックの各列に対応して設けられ、各々に対応
のブロックの列の不揮発性メモリセルが接続する複数の
副ビット線を備える。これら複数の副ビット線の各々
は、半導体基板領域表面の不純物拡散層で形成される。
複数のグループの各々は、異なる列に配列される２以上
の副ビット線を含む。
【００３０】請求項１に係る不揮発性半導体記憶装置
は、さらに、半導体基板領域表面の別の不純物拡散層で
形成され、各ブロックに対応して設けられ、各々が対応
のブロックの不揮発性メモリセルのソースとして作用す
る複数のサブソース線と、副ビット線のグループに対応
してかつ対応のグループの各ブロックの副ビット線に共
通に設けられる複数の主ビット線と、各副ビット線に対
応して設けられ、導通時対応の副ビット線を対応の主ビ
ット線に接続する複数のドレインブロック選択ゲート
と、各ブロックに対応して設けられかつ対応のブロック
のサブソース線に共通に設けられる主ソース線と、各サ
ブソース線に対応して設けられ、導通時対応のサブソー
ス線を対応のソース線に接続するソースブロック選択ゲ
ートを備える。
は、さらに、半導体基板領域表面の別の不純物拡散層で
形成され、各ブロックに対応して設けられ、各々が対応
のブロックの不揮発性メモリセルのソースとして作用す
る複数のサブソース線と、副ビット線のグループに対応
してかつ対応のグループの各ブロックの副ビット線に共
通に設けられる複数の主ビット線と、各副ビット線に対
応して設けられ、導通時対応の副ビット線を対応の主ビ
ット線に接続する複数のドレインブロック選択ゲート
と、各ブロックに対応して設けられかつ対応のブロック
のサブソース線に共通に設けられる主ソース線と、各サ
ブソース線に対応して設けられ、導通時対応のサブソー
ス線を対応のソース線に接続するソースブロック選択ゲ
ートを備える。
【００３１】請求項２に係る不揮発性半導体記憶装置
は、請求項１のドレインブロック選択ゲートが、グルー
プ内の列およびブロックを特定する第１のドレイン側ブ
ロックに応答して導通するドレインブロック選択トラン
ジスタと、ドレインブロック選択トランジスタと直列に
接続され、グループの列およびブロックを特定する第２
のソースブロック選択信号に応答して導通するドレイン
ダミートランジスタとを少なくとも備える。ソースブロ
ック選択ゲートが、ブロックおよびグループを特定する
第１のソースブロック選択信号に応答して導通するソー
ス選択トランジスタと、グループ内の列およびブロック
を特定する第２のドレイン側ブロック選択トランジスタ
に応答して導通するソースダミートランジスタとを少な
くとも備える。ソースダミートランジスタは、第１の導
通ノードがソース選択トランジスタに接続されかつ第２
の導通ノードが開放状態とされる。
は、請求項１のドレインブロック選択ゲートが、グルー
プ内の列およびブロックを特定する第１のドレイン側ブ
ロックに応答して導通するドレインブロック選択トラン
ジスタと、ドレインブロック選択トランジスタと直列に
接続され、グループの列およびブロックを特定する第２
のソースブロック選択信号に応答して導通するドレイン
ダミートランジスタとを少なくとも備える。ソースブロ
ック選択ゲートが、ブロックおよびグループを特定する
第１のソースブロック選択信号に応答して導通するソー
ス選択トランジスタと、グループ内の列およびブロック
を特定する第２のドレイン側ブロック選択トランジスタ
に応答して導通するソースダミートランジスタとを少な
くとも備える。ソースダミートランジスタは、第１の導
通ノードがソース選択トランジスタに接続されかつ第２
の導通ノードが開放状態とされる。
【００３２】請求項３に係る不揮発性半導体記憶装置
は、請求項２の主ソース線が、ソース選択トランジスタ
とソースダミートランジスタの第１の導通ノードに接続
される。
は、請求項２の主ソース線が、ソース選択トランジスタ
とソースダミートランジスタの第１の導通ノードに接続
される。
【００３３】請求項４に係る不揮発性半導体記憶装置
は、請求項２の主ソース線が、各グループ内の各列に対
応して配置される。
は、請求項２の主ソース線が、各グループ内の各列に対
応して配置される。
【００３４】請求項５に係る不揮発性半導体記憶装置
は、請求項１のグループおよびブロックにより特定され
るメモリユニットが、２つの副ビット線を含む。これら
２つの副ビット線においてドレインブロック選択ゲート
およびソースブロック選択ゲートがそれぞれ対応の主ビ
ット線の対向ノードに結合されるように配置される。
は、請求項１のグループおよびブロックにより特定され
るメモリユニットが、２つの副ビット線を含む。これら
２つの副ビット線においてドレインブロック選択ゲート
およびソースブロック選択ゲートがそれぞれ対応の主ビ
ット線の対向ノードに結合されるように配置される。
【００３５】請求項６に係る不揮発性半導体記憶装置
は、請求項１のドレイン選択ゲートが、ブロックおよび
グループを指定するドレイン側ブロック選択信号に応答
して導通し、対応の副ビット線を対応の主ビット線に電
気的に接続するドレイン側ブロック選択トランジスタを
備える。ソース選択ゲートは、ブロックおよびグループ
を指定するソースブロック選択信号に応答して導通し、
対応のサブソース線を対応の主ソース線に電気的に接続
するためのソース選択トランジスタを備える。この対応
の主ソース線は同一ブロックのメモリセルのサブソース
線に共通に設けられる。
は、請求項１のドレイン選択ゲートが、ブロックおよび
グループを指定するドレイン側ブロック選択信号に応答
して導通し、対応の副ビット線を対応の主ビット線に電
気的に接続するドレイン側ブロック選択トランジスタを
備える。ソース選択ゲートは、ブロックおよびグループ
を指定するソースブロック選択信号に応答して導通し、
対応のサブソース線を対応の主ソース線に電気的に接続
するためのソース選択トランジスタを備える。この対応
の主ソース線は同一ブロックのメモリセルのサブソース
線に共通に設けられる。
【００３６】請求項７に係る不揮発性半導体記憶装置
は、請求項６のドレイン選択ゲートが、ドレイン選択ト
ランジスタと直列に接続されかつそのゲートが同一グル
ープ内の別の列を指定するドレイン側ブロック選択信号
を受けかつ該受けたドレイン側ブロック選択信号のレベ
ルにかかわらず導通状態を維持するドレインダミートラ
ンジスタをさらに備える。ソース選択ゲートは、ソース
選択トランジスタと直列に接続され、かつそのゲートに
同一グループ内の別の列を指定するソースブロック選択
信号を受けかつさらに該ソースブロック選択信号のレベ
ルにかかわらず導通状態を維持するソースダミートラン
ジスタとをさらに備える。
は、請求項６のドレイン選択ゲートが、ドレイン選択ト
ランジスタと直列に接続されかつそのゲートが同一グル
ープ内の別の列を指定するドレイン側ブロック選択信号
を受けかつ該受けたドレイン側ブロック選択信号のレベ
ルにかかわらず導通状態を維持するドレインダミートラ
ンジスタをさらに備える。ソース選択ゲートは、ソース
選択トランジスタと直列に接続され、かつそのゲートに
同一グループ内の別の列を指定するソースブロック選択
信号を受けかつさらに該ソースブロック選択信号のレベ
ルにかかわらず導通状態を維持するソースダミートラン
ジスタとをさらに備える。
【００３７】請求項８に係る不揮発性半導体記憶装置
は、請求項７の装置において、ブロックおよびグループ
により規定されるメモリユニットが、第１および第２の
副ビット線を含む。ドレインダミートランジスタおよび
ソースダミートランジスタの少なくとも一方は、これら
第１および第２の副ビット線の一方に設けられる。
は、請求項７の装置において、ブロックおよびグループ
により規定されるメモリユニットが、第１および第２の
副ビット線を含む。ドレインダミートランジスタおよび
ソースダミートランジスタの少なくとも一方は、これら
第１および第２の副ビット線の一方に設けられる。
【００３８】請求項９に係る不揮発性半導体記憶装置
は、請求項７の装置において、ブロックおよびグループ
により規定されるメモリユニットが第１および第２の副
ビット線を含む。これら第１および第２の副ビット線の
ドレイン側ブロック選択トランジスタは、第１および第
２の副ビット線の同一側に配置され、かつ第１および第
２の副ビット線のソースブロック選択ゲートは、これら
第１および第２の副ビット線の同じ側にドレイン側ブロ
ック選択トランジスタと対向して設けられる。
は、請求項７の装置において、ブロックおよびグループ
により規定されるメモリユニットが第１および第２の副
ビット線を含む。これら第１および第２の副ビット線の
ドレイン側ブロック選択トランジスタは、第１および第
２の副ビット線の同一側に配置され、かつ第１および第
２の副ビット線のソースブロック選択ゲートは、これら
第１および第２の副ビット線の同じ側にドレイン側ブロ
ック選択トランジスタと対向して設けられる。
【００３９】請求項１０に係る不揮発性半導体記憶装置
は、請求項６の装置において、データ読出モード時、ブ
ロックおよびグループで規定されるメモリユニット内の
ソース選択ゲートは、ソースブロック選択信号によりす
べて導通状態とされて、サブソース線が対応の主ソース
線に電気的に接続される。
は、請求項６の装置において、データ読出モード時、ブ
ロックおよびグループで規定されるメモリユニット内の
ソース選択ゲートは、ソースブロック選択信号によりす
べて導通状態とされて、サブソース線が対応の主ソース
線に電気的に接続される。
【００４０】請求項１１に係る不揮発性半導体記憶装置
は、請求項７のソースダミートランジスタおよびドレイ
ンダミートランジスタがデプレッション型絶縁ゲート型
電界効果トランジスタで構成される。
は、請求項７のソースダミートランジスタおよびドレイ
ンダミートランジスタがデプレッション型絶縁ゲート型
電界効果トランジスタで構成される。
【００４１】請求項１２に係る不揮発性半導体記憶装置
は、請求項７のドレインダミートランジスタおよびソー
スダミートランジスタが、ドレインとソースとが低抵抗
導体により電気的に短絡される絶縁ゲート型電界効果ト
ランジスタで構成される。
は、請求項７のドレインダミートランジスタおよびソー
スダミートランジスタが、ドレインとソースとが低抵抗
導体により電気的に短絡される絶縁ゲート型電界効果ト
ランジスタで構成される。
【００４２】請求項１３に係る不揮発性半導体記憶装置
は、請求項１の装置がさらに、書込モード時、ブロック
およびグループにより規定されるメモリユニットにおい
て選択副ビット線のドレイン選択ゲートの導通時、非選
択副ビット線のソース選択ゲートを導通状態としかつソ
ース線へ書込阻止電圧を印加する手段を含む。
は、請求項１の装置がさらに、書込モード時、ブロック
およびグループにより規定されるメモリユニットにおい
て選択副ビット線のドレイン選択ゲートの導通時、非選
択副ビット線のソース選択ゲートを導通状態としかつソ
ース線へ書込阻止電圧を印加する手段を含む。
【００４３】請求項１４に係る不揮発性半導体記憶装置
は、請求項１の装置において、グループおよびブロック
で規定されるメモリユニット内の列には互いに異なるセ
クタのデータが格納され、１つのメモリセル行に対応し
て配置されるワード線が複数のセクタのデータを格納す
る。
は、請求項１の装置において、グループおよびブロック
で規定されるメモリユニット内の列には互いに異なるセ
クタのデータが格納され、１つのメモリセル行に対応し
て配置されるワード線が複数のセクタのデータを格納す
る。
【００４４】複数列に対応して配置される副ビット線に
１つの主ビット線を配置することにより、主ビット線の
ピッチ条件を緩和することができ、副ビット線ピッチに
応じてメモリセルを配置しても、このメモリセルの行方
向のピッチは、主ビット線のピッチ条件の影響を受ける
ことがなく、したがって、メモリセル面積を低減するこ
とができる。
１つの主ビット線を配置することにより、主ビット線の
ピッチ条件を緩和することができ、副ビット線ピッチに
応じてメモリセルを配置しても、このメモリセルの行方
向のピッチは、主ビット線のピッチ条件の影響を受ける
ことがなく、したがって、メモリセル面積を低減するこ
とができる。
【００４５】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う不揮発性半導体記憶装置の要部
の構成を示す図である。図１において、各々が複数列に
配列されるメモリセルＭＣを有するメモリセルユニット
ＭＵが、行列状に配列される。列方向に沿って整列して
配置される複数のメモリセルユニットＭＵに、共通に列
方向に延在する主ビット線ＭＢＬが設けられる。図１に
おいては、１つのメモリセルユニットＭＵの構成を代表
的に示す。
明の実施の形態１に従う不揮発性半導体記憶装置の要部
の構成を示す図である。図１において、各々が複数列に
配列されるメモリセルＭＣを有するメモリセルユニット
ＭＵが、行列状に配列される。列方向に沿って整列して
配置される複数のメモリセルユニットＭＵに、共通に列
方向に延在する主ビット線ＭＢＬが設けられる。図１に
おいては、１つのメモリセルユニットＭＵの構成を代表
的に示す。
【００４６】メモリセルユニットＭＵは、それぞれが異
なる列に配設されるメモリセルＭＣが接続される副ビッ
ト線ＳＢＬ１およびＳＢＬ２を含む。副ビット線ＳＢＬ
１およびＳＢＬ２には、ｎ個（ｎ≧２）のメモリセルが
接続される。図１においては、副ビット線ＳＢＬ１に接
続されるメモリセルＭＣ１１およびＭＣ２１と、副ビッ
ト線ＳＢＬ２に接続するメモリセルＭＣ１２およびＭＣ
２２を代表的に示す。
なる列に配設されるメモリセルＭＣが接続される副ビッ
ト線ＳＢＬ１およびＳＢＬ２を含む。副ビット線ＳＢＬ
１およびＳＢＬ２には、ｎ個（ｎ≧２）のメモリセルが
接続される。図１においては、副ビット線ＳＢＬ１に接
続されるメモリセルＭＣ１１およびＭＣ２１と、副ビッ
ト線ＳＢＬ２に接続するメモリセルＭＣ１２およびＭＣ
２２を代表的に示す。
【００４７】メモリセルＭＣ１１およびＭＣ２１のソー
スは共通に、サブソース線ＳＳＬ１に結合され、メモリ
セルＭＣ１２，ＭＣ２２，…のソースは共通にサブソー
ス線ＳＳＬ２に接続される。副ビット線ＳＢＬ１および
ＳＢＬ２ならびにサブソース線ＳＳＬ１およびＳＳＬ２
は、後に詳細に説明するが、不純物拡散層（不純物領
域）で形成される。
スは共通に、サブソース線ＳＳＬ１に結合され、メモリ
セルＭＣ１２，ＭＣ２２，…のソースは共通にサブソー
ス線ＳＳＬ２に接続される。副ビット線ＳＢＬ１および
ＳＢＬ２ならびにサブソース線ＳＳＬ１およびＳＳＬ２
は、後に詳細に説明するが、不純物拡散層（不純物領
域）で形成される。
【００４８】行方向に整列するメモリセルＭＣ１１およ
びＭＣ１２のコントロールゲートは、ワード線ＷＬ１に
接続され、メモリセルＭＣ２１およびＭＣ２２のコント
ロールゲートは、ワード線ＷＬ２に接続される。これら
のワード線ＷＬ１およびＷＬ２には、それぞれ、１行に
整列して配置されるメモリセルＭＣが接続される。
びＭＣ１２のコントロールゲートは、ワード線ＷＬ１に
接続され、メモリセルＭＣ２１およびＭＣ２２のコント
ロールゲートは、ワード線ＷＬ２に接続される。これら
のワード線ＷＬ１およびＷＬ２には、それぞれ、１行に
整列して配置されるメモリセルＭＣが接続される。
【００４９】副ビット線ＳＢＬ１は、ソース側ブロック
選択信号ＳＳ２をゲートに受けるドレインダミートラン
ジスタＤＧ１とドレイン側ブロック選択信号ＳＤ１をゲ
ートに受けるドレイン側ブロック選択トランジスタＳＧ
Ｄ１とを介して主ビット線ＭＢＬのノードＮＤａに電気
的に接続される。
選択信号ＳＳ２をゲートに受けるドレインダミートラン
ジスタＤＧ１とドレイン側ブロック選択信号ＳＤ１をゲ
ートに受けるドレイン側ブロック選択トランジスタＳＧ
Ｄ１とを介して主ビット線ＭＢＬのノードＮＤａに電気
的に接続される。
【００５０】副ソース線ＳＳＬ１は、ソース側ブロック
選択信号ＳＳ１に応答して導通するソース側ブロック選
択トランジスタＳＧＳ１を介してソース線ＳＬ１に接続
される。このソース線ＳＬ１は、また、ドレイン側ブロ
ック選択信号ＳＧ２に応答して導通するソース側ダミー
トランジスタＤＧ２に接続される。ダミートランジスタ
ＤＧ２の一方導通ノード（ドレイン）は、開放状態に設
定される。
選択信号ＳＳ１に応答して導通するソース側ブロック選
択トランジスタＳＧＳ１を介してソース線ＳＬ１に接続
される。このソース線ＳＬ１は、また、ドレイン側ブロ
ック選択信号ＳＧ２に応答して導通するソース側ダミー
トランジスタＤＧ２に接続される。ダミートランジスタ
ＤＧ２の一方導通ノード（ドレイン）は、開放状態に設
定される。
【００５１】副ビット線ＳＢＬ２は、ソース側ブロック
選択信号ＳＳ１をゲートに受けるドレイン側ダミートラ
ンジスタＤＧ３とドレイン側ブロック選択信号ＳＤ２を
ゲートに受けるドレイン側ブロック選択トランジスタＳ
ＧＤ２とを介して主ビット線ＭＢＬのノードＮＤｂに電
気的に結合される。
選択信号ＳＳ１をゲートに受けるドレイン側ダミートラ
ンジスタＤＧ３とドレイン側ブロック選択信号ＳＤ２を
ゲートに受けるドレイン側ブロック選択トランジスタＳ
ＧＤ２とを介して主ビット線ＭＢＬのノードＮＤｂに電
気的に結合される。
【００５２】サブソース線ＳＳＬ２は、ソース側ブロッ
ク選択信号ＳＳ２に応答して導通するソース側ブロック
選択トランジスタＳＧＳ２を介してソース線ＳＬ２に電
気的に接続される。このソース線ＳＬ２には、ドレイン
側ブロック選択信号ＳＧ１をゲートに受けるソース側ダ
ミートランジスタＤＧ４がまた接続される。ダミートラ
ンジスタＤＧ４の一方導通ノード（ドレイン）は開放状
態に設定される。ダミートランジスタのチャネル抵抗が
なく、サブソース線とソース線との間の抵抗を小さくで
きる。
ク選択信号ＳＳ２に応答して導通するソース側ブロック
選択トランジスタＳＧＳ２を介してソース線ＳＬ２に電
気的に接続される。このソース線ＳＬ２には、ドレイン
側ブロック選択信号ＳＧ１をゲートに受けるソース側ダ
ミートランジスタＤＧ４がまた接続される。ダミートラ
ンジスタＤＧ４の一方導通ノード（ドレイン）は開放状
態に設定される。ダミートランジスタのチャネル抵抗が
なく、サブソース線とソース線との間の抵抗を小さくで
きる。
【００５３】これらのダミートランジスタＤＧ１−ＤＧ
４を設けるのは、副ビット線ＳＢＬ１およびＳＢＬ２の
電気的特性（寄生抵抗および寄生容量）を同一とし、ま
た副ソース線ＳＳＬ１およびＳＳＬ２の電気的特性を同
一とするためである。また、これらのダミートランジス
タＤＧ１−ＤＧ４により、メモリセルユニットＭＵにお
けるトランジスタのレイアウトを、主ビット線ＭＢＬに
関して対称的にすることができ、レイアウトが簡略化さ
れ、また製造工程時におけるマスクずれの影響を相殺す
る。ソース線をソース選択信号の間に配置して、ブロッ
クの列方向サイズが低減できる。
４を設けるのは、副ビット線ＳＢＬ１およびＳＢＬ２の
電気的特性（寄生抵抗および寄生容量）を同一とし、ま
た副ソース線ＳＳＬ１およびＳＳＬ２の電気的特性を同
一とするためである。また、これらのダミートランジス
タＤＧ１−ＤＧ４により、メモリセルユニットＭＵにお
けるトランジスタのレイアウトを、主ビット線ＭＢＬに
関して対称的にすることができ、レイアウトが簡略化さ
れ、また製造工程時におけるマスクずれの影響を相殺す
る。ソース線をソース選択信号の間に配置して、ブロッ
クの列方向サイズが低減できる。
【００５４】また、ドレイン側ブロック選択トランジス
タＳＧＤ１およびＳＧＤ２を、このメモリセルユニット
ＭＵに関して対向するノードＮＤａおよびＮＤｂに接続
するように配置することにより、ソース線ＳＬ１および
ＳＬ２、ドレインブロック選択信号ＳＤ１およびＳＤ２
ならびにソースブロック選択信号ＳＳ１およびＳＳ２を
伝達する信号線のレイアウトが簡略化される。次に、こ
の図１に示すメモリセルユニットＭＵへのデータの書
込、読出および消去動作について説明する。
タＳＧＤ１およびＳＧＤ２を、このメモリセルユニット
ＭＵに関して対向するノードＮＤａおよびＮＤｂに接続
するように配置することにより、ソース線ＳＬ１および
ＳＬ２、ドレインブロック選択信号ＳＤ１およびＳＤ２
ならびにソースブロック選択信号ＳＳ１およびＳＳ２を
伝達する信号線のレイアウトが簡略化される。次に、こ
の図１に示すメモリセルユニットＭＵへのデータの書
込、読出および消去動作について説明する。
【００５５】図２（Ａ）は、メモリセルＭＣ１１へのデ
ータ書込時の印加電圧を示す図である。このデータ書込
時においては、副ビット線ＳＢＬ１およびＳＢＬ２の選
択が順に行なわれる。副ビット線ＳＢＬ１に接続される
メモリセルＭＣ１１へのデータ書込時においては、まず
ドレイン側ブロック選択信号ＳＤ１およびソース側ブロ
ック選択信号ＳＳ２がＨレベルに設定され、ドレイン側
ブロック選択トランジスタＳＧＤ１およびダミートラン
ジスタＤＧ１が導通状態に駆動される。このときまた、
ソース側ブロック選択トランジスタＳＧＳ２およびダミ
ートランジスタＤＧ４も導通状態に駆動される。
ータ書込時の印加電圧を示す図である。このデータ書込
時においては、副ビット線ＳＢＬ１およびＳＢＬ２の選
択が順に行なわれる。副ビット線ＳＢＬ１に接続される
メモリセルＭＣ１１へのデータ書込時においては、まず
ドレイン側ブロック選択信号ＳＤ１およびソース側ブロ
ック選択信号ＳＳ２がＨレベルに設定され、ドレイン側
ブロック選択トランジスタＳＧＤ１およびダミートラン
ジスタＤＧ１が導通状態に駆動される。このときまた、
ソース側ブロック選択トランジスタＳＧＳ２およびダミ
ートランジスタＤＧ４も導通状態に駆動される。
【００５６】一方、ソース側ブロック選択信号ＳＳ１お
よびドレイン側ブロック選択信号ＳＤ２を、ともにＬレ
ベルに設定し、ソース側ブロック選択トランジスタＳＧ
Ｓ１、ドレイン側ブロック選択トランジスタＳＧＤ２な
らびにダミートランジスタＤＧ２およびＤＧ３を非導通
状態に設定する。ソース線ＳＬ２には書込阻止電圧Ｖｈ
を伝達し、ソース線ＳＬ１は接地電圧ＧＮＤレベルに保
持する。ワード線ＷＬ１には、書込阻止電圧Ｖｈよりも
高い書込高電圧Ｖｈｈが伝達される。
よびドレイン側ブロック選択信号ＳＤ２を、ともにＬレ
ベルに設定し、ソース側ブロック選択トランジスタＳＧ
Ｓ１、ドレイン側ブロック選択トランジスタＳＧＤ２な
らびにダミートランジスタＤＧ２およびＤＧ３を非導通
状態に設定する。ソース線ＳＬ２には書込阻止電圧Ｖｈ
を伝達し、ソース線ＳＬ１は接地電圧ＧＮＤレベルに保
持する。ワード線ＷＬ１には、書込阻止電圧Ｖｈよりも
高い書込高電圧Ｖｈｈが伝達される。
【００５７】この状態において、主ビット線ＭＢＬに書
込データに応じて、書込阻止電圧Ｖｈまたは接地電圧Ｇ
ＮＤを伝達する。接地電圧ＧＮＤが主ビット線ＭＢＬか
ら副ビット線ＳＢＬ１に伝達されると、メモリセルＭＣ
１１においては、ドレインからフローティングゲートへ
ＦＮトンネリング電流により電子が注入され、このメモ
リセルＭＣ１１が高しきい値電圧状態に設定される。ワ
ード線ＷＬ１に接続する非選択メモリセルＭＣ１２は、
サブソース線ＳＳＬ２に、ソース側ブロック選択トラン
ジスタＳＧＳ２を介して書込阻止電圧Ｖｈが伝達されて
いる。副ビット線ＳＢＬ２はフローティング状態にあ
り、副ソース線ＳＳＬ２からフローティングゲートへの
ＦＮトンネリング電流は生じず、このメモリセルＭＣ１
２への書込は、行なわれない。
込データに応じて、書込阻止電圧Ｖｈまたは接地電圧Ｇ
ＮＤを伝達する。接地電圧ＧＮＤが主ビット線ＭＢＬか
ら副ビット線ＳＢＬ１に伝達されると、メモリセルＭＣ
１１においては、ドレインからフローティングゲートへ
ＦＮトンネリング電流により電子が注入され、このメモ
リセルＭＣ１１が高しきい値電圧状態に設定される。ワ
ード線ＷＬ１に接続する非選択メモリセルＭＣ１２は、
サブソース線ＳＳＬ２に、ソース側ブロック選択トラン
ジスタＳＧＳ２を介して書込阻止電圧Ｖｈが伝達されて
いる。副ビット線ＳＢＬ２はフローティング状態にあ
り、副ソース線ＳＳＬ２からフローティングゲートへの
ＦＮトンネリング電流は生じず、このメモリセルＭＣ１
２への書込は、行なわれない。
【００５８】一方、主ビット線ＭＢＬに書込阻止電圧Ｖ
ｈが伝達された場合には、副ビット線ＳＢＬ１に書込阻
止電圧Ｖｈが伝達されるため、メモリセルＭＣ１１にお
いてはＦＮトンネリング電流は流れず、書込は行なわれ
ない。これは、非選択メモリセルＭＣ１２への書込が阻
止されるのと同じである。
ｈが伝達された場合には、副ビット線ＳＢＬ１に書込阻
止電圧Ｖｈが伝達されるため、メモリセルＭＣ１１にお
いてはＦＮトンネリング電流は流れず、書込は行なわれ
ない。これは、非選択メモリセルＭＣ１２への書込が阻
止されるのと同じである。
【００５９】メモリセルＭＣ１１の書込が完了すると、
次いで、副ビット線ＳＢＬ２に接続されるメモリセルＭ
Ｃ１２への書込が行なわれる。この場合には、図２
（Ｂ）に示すように、ドレイン側ブロック選択信号ＳＤ
１およびソース側ブロック選択信号ＳＳ２をともにＬレ
ベルに設定し、かつソース線ＳＬ２を接地電圧ＧＮＤレ
ベルに設定する。一方、ソース側ブロック選択信号ＳＳ
１およびドレイン側ブロック選択信号ＳＤ２をＨレベル
に設定し、ソース線ＳＬ１を書込阻止電圧Ｖｈのレベル
に設定する。ワード線ＷＬ１には、書込阻止電圧Ｖｈよ
りも高い書込高電圧Ｖｈｈが伝達される。
次いで、副ビット線ＳＢＬ２に接続されるメモリセルＭ
Ｃ１２への書込が行なわれる。この場合には、図２
（Ｂ）に示すように、ドレイン側ブロック選択信号ＳＤ
１およびソース側ブロック選択信号ＳＳ２をともにＬレ
ベルに設定し、かつソース線ＳＬ２を接地電圧ＧＮＤレ
ベルに設定する。一方、ソース側ブロック選択信号ＳＳ
１およびドレイン側ブロック選択信号ＳＤ２をＨレベル
に設定し、ソース線ＳＬ１を書込阻止電圧Ｖｈのレベル
に設定する。ワード線ＷＬ１には、書込阻止電圧Ｖｈよ
りも高い書込高電圧Ｖｈｈが伝達される。
【００６０】この状態においては、副ビット線ＳＢＬ２
が、ダミートランジスタＤＧ３およびドレイン側ブロッ
ク選択トランジスタＳＧＤ２を介して主ビット線ＭＢＬ
に接続される。副ソース線ＳＳＬ２は、ソース側ブロッ
ク選択トランジスタＳＧＳ２が非導通状態であり、フロ
ーティング状態にある。主ビット線ＭＢＬに接地電圧Ｇ
ＮＤが伝達された場合には、メモリセルＭＣ１２におい
て、ドレイン領域からフローティングゲートへＦＮトン
ネリング電流が流れ、そのしきい値電圧が上昇し、高し
きい値電圧状態に設定される。一方、主ビット線ＭＢＬ
に書込阻止電圧Ｖｈが伝達された場合には、このメモリ
セルＭＣ１２においては、ＦＮトンネリング電流は流れ
ず、書込は行なわれない。
が、ダミートランジスタＤＧ３およびドレイン側ブロッ
ク選択トランジスタＳＧＤ２を介して主ビット線ＭＢＬ
に接続される。副ソース線ＳＳＬ２は、ソース側ブロッ
ク選択トランジスタＳＧＳ２が非導通状態であり、フロ
ーティング状態にある。主ビット線ＭＢＬに接地電圧Ｇ
ＮＤが伝達された場合には、メモリセルＭＣ１２におい
て、ドレイン領域からフローティングゲートへＦＮトン
ネリング電流が流れ、そのしきい値電圧が上昇し、高し
きい値電圧状態に設定される。一方、主ビット線ＭＢＬ
に書込阻止電圧Ｖｈが伝達された場合には、このメモリ
セルＭＣ１２においては、ＦＮトンネリング電流は流れ
ず、書込は行なわれない。
【００６１】非選択メモリセルＭＣ１１においては、副
ビット線ＳＢＬ１がフローティング状態であり、一方、
サブソース線ＳＳＬ１は、ソース側ブロック選択トラン
ジスタＳＧＳ１を介して書込阻止電圧Ｖｈを受ける。し
たがって、ＦＮトンネリング電流は流れず、書込は行な
われない。
ビット線ＳＢＬ１がフローティング状態であり、一方、
サブソース線ＳＳＬ１は、ソース側ブロック選択トラン
ジスタＳＧＳ１を介して書込阻止電圧Ｖｈを受ける。し
たがって、ＦＮトンネリング電流は流れず、書込は行な
われない。
【００６２】したがって、１つの主ビット線に２つの副
ビット線ＳＢＬ１およびＳＢＬ２を接続しても、副ビッ
ト線ＳＢＬ１およびＳＢＬ２を順次主ビット線に接続す
るとともにサブソース線の電圧レベルを非選択時、書込
阻止電圧レベルに設定することにより、選択メモリセル
への書込を確実に行なうことができる。ここで、サブソ
ース線に書込阻止電圧Ｖｈを伝達することによりメモリ
セルＭＣの書込が禁止されるのは、メモリセルトランジ
スタのソースおよびドレインが対称的な形状に形成され
ているためである。
ビット線ＳＢＬ１およびＳＢＬ２を接続しても、副ビッ
ト線ＳＢＬ１およびＳＢＬ２を順次主ビット線に接続す
るとともにサブソース線の電圧レベルを非選択時、書込
阻止電圧レベルに設定することにより、選択メモリセル
への書込を確実に行なうことができる。ここで、サブソ
ース線に書込阻止電圧Ｖｈを伝達することによりメモリ
セルＭＣの書込が禁止されるのは、メモリセルトランジ
スタのソースおよびドレインが対称的な形状に形成され
ているためである。
【００６３】図３は、消去動作時の印加電圧を示す図で
ある。この図３に示すように、消去動作は、ワード線単
位、すなわちセクタ単位で実行される。この消去動作時
においては、選択ワード線ＷＬ１に負電圧−ＶＮが与え
られる。非選択ワード線ＷＬ２へは、消去阻止電圧Ｖｅ
が与えられる。信号ＳＤ１、ＳＤ２、ＳＳ１およびＳＳ
２は、Ｈレベルに設定される。主ビット線ＭＢＬならび
にソース線ＳＬ１およびＳＬ２には、正の電圧Ｖｐｓが
印加される。信号ＳＤ１、ＳＤ２、ＳＳ１およびＳＳ２
は、この正の電圧Ｖｐｓを伝達することのできる電圧レ
ベルに設定される。メモリセルトランジスタＭＣ１１〜
ＭＣ２２のバックゲート（基板領域）へは、基板バイア
ス電圧Ｖｂｇとして正の電圧Ｖｐｓが印加される。した
がって、副ビット線ＳＢＬ１およびＳＢＬ２ならびにサ
ブソース線ＳＳＬ１およびＳＳＬ２には、正の電圧Ｖｐ
ｓが印加される。メモリセルＭＣ１１およびＭＣ１２に
おいては、ワード線ＷＬ１は負電圧−ＶＮであり、ソー
ス／ドレインおよびバックゲートが正の電圧Ｖｐｓであ
る。メモリセルＭＣ１１およびＭＣ１２において、この
電圧差Ｖｐｓ＋ＶＮに従ってフローティングゲートから
ソースおよびドレインおよびバックゲートへ電子が放出
され、低しきい値電圧状態に設定される。メモリセルＭ
Ｃ２１およびＭＣ２２においては、ワード線ＷＬ２が消
去阻止電圧Ｖｅレベルであり、フローティングゲートか
らの電子の放出は生じない。これにより、セクタ単位で
の消去が一括して行なわれる。なお、ブロック単位で消
去が行なわれてもよい。
ある。この図３に示すように、消去動作は、ワード線単
位、すなわちセクタ単位で実行される。この消去動作時
においては、選択ワード線ＷＬ１に負電圧−ＶＮが与え
られる。非選択ワード線ＷＬ２へは、消去阻止電圧Ｖｅ
が与えられる。信号ＳＤ１、ＳＤ２、ＳＳ１およびＳＳ
２は、Ｈレベルに設定される。主ビット線ＭＢＬならび
にソース線ＳＬ１およびＳＬ２には、正の電圧Ｖｐｓが
印加される。信号ＳＤ１、ＳＤ２、ＳＳ１およびＳＳ２
は、この正の電圧Ｖｐｓを伝達することのできる電圧レ
ベルに設定される。メモリセルトランジスタＭＣ１１〜
ＭＣ２２のバックゲート（基板領域）へは、基板バイア
ス電圧Ｖｂｇとして正の電圧Ｖｐｓが印加される。した
がって、副ビット線ＳＢＬ１およびＳＢＬ２ならびにサ
ブソース線ＳＳＬ１およびＳＳＬ２には、正の電圧Ｖｐ
ｓが印加される。メモリセルＭＣ１１およびＭＣ１２に
おいては、ワード線ＷＬ１は負電圧−ＶＮであり、ソー
ス／ドレインおよびバックゲートが正の電圧Ｖｐｓであ
る。メモリセルＭＣ１１およびＭＣ１２において、この
電圧差Ｖｐｓ＋ＶＮに従ってフローティングゲートから
ソースおよびドレインおよびバックゲートへ電子が放出
され、低しきい値電圧状態に設定される。メモリセルＭ
Ｃ２１およびＭＣ２２においては、ワード線ＷＬ２が消
去阻止電圧Ｖｅレベルであり、フローティングゲートか
らの電子の放出は生じない。これにより、セクタ単位で
の消去が一括して行なわれる。なお、ブロック単位で消
去が行なわれてもよい。
【００６４】次に、図４を参照して、データ読出時の動
作について説明する。図４は、データ読出時の印加電圧
を示す図である。図４においては、副ビット線ＳＢＬ１
に接続するメモリセルＭＣ１１のデータ読出時の印加電
圧を示す。このメモリセルＭＣ１１のデータ読出時にお
いては、信号ＳＤ１およびＳＳ２がともにＨレベルに設
定され、ソース線ＳＬ２およびＳＬ１が接地電圧ＧＮＤ
レベルに設定される。さらに、ソース側ブロック選択信
号ＳＳ１がＨレベルに設定される。主ビット線ＭＢＬに
は、データ読出時のプリチャージ電圧Ｖｐが伝達され、
またワード線ＷＬ１には、低しきい値電圧と高しきい値
電圧の中間の読出電圧Ｖｒが印加される。ワード線ＷＬ
２は接地電圧ＧＮＤレベルに保持される。
作について説明する。図４は、データ読出時の印加電圧
を示す図である。図４においては、副ビット線ＳＢＬ１
に接続するメモリセルＭＣ１１のデータ読出時の印加電
圧を示す。このメモリセルＭＣ１１のデータ読出時にお
いては、信号ＳＤ１およびＳＳ２がともにＨレベルに設
定され、ソース線ＳＬ２およびＳＬ１が接地電圧ＧＮＤ
レベルに設定される。さらに、ソース側ブロック選択信
号ＳＳ１がＨレベルに設定される。主ビット線ＭＢＬに
は、データ読出時のプリチャージ電圧Ｖｐが伝達され、
またワード線ＷＬ１には、低しきい値電圧と高しきい値
電圧の中間の読出電圧Ｖｒが印加される。ワード線ＷＬ
２は接地電圧ＧＮＤレベルに保持される。
【００６５】この状態においては、トランジスタＳＧＤ
１およびＤＧ１が導通し、副ビット線ＳＢＬ１が主ビッ
ト線ＭＢＬに接続される。サブソース線ＳＳＬ１が、ま
たトランジスタＳＧＳ１を介してソース線ＳＬ１に接続
される。副ビット線ＳＢＬ２は、トランジスタＳＧＤ２
が非導通状態であり、フローティング状態に保持され
る。
１およびＤＧ１が導通し、副ビット線ＳＢＬ１が主ビッ
ト線ＭＢＬに接続される。サブソース線ＳＳＬ１が、ま
たトランジスタＳＧＳ１を介してソース線ＳＬ１に接続
される。副ビット線ＳＢＬ２は、トランジスタＳＧＤ２
が非導通状態であり、フローティング状態に保持され
る。
【００６６】したがって、メモリセルＭＣ１１が低しき
い値電圧状態のときには、副ビット線ＳＢＬ１からサブ
ソース線ＳＳＬ１を介してソース線ＳＬ１に電流が流
れ、プリチャージ電圧Ｖｐのレベルが変化する（または
電流が流れる）。この主ビット線ＭＢＬ上の電圧変化ま
たは電流変化を検出してデータの読出を行なう。メモリ
セルＭＣ１１が、高しきい値電圧状態のときには、メモ
リセルＭＣ１１が非導通状態にあり、副ビット線ＳＢＬ
１はプリチャージ電圧Ｖｐの電圧レベルを維持する。こ
の主ビット線ＭＢＬ上の電圧変化の有無または電流変化
の有無を検出することによりデータの読出が行なわれ
る。
い値電圧状態のときには、副ビット線ＳＢＬ１からサブ
ソース線ＳＳＬ１を介してソース線ＳＬ１に電流が流
れ、プリチャージ電圧Ｖｐのレベルが変化する（または
電流が流れる）。この主ビット線ＭＢＬ上の電圧変化ま
たは電流変化を検出してデータの読出を行なう。メモリ
セルＭＣ１１が、高しきい値電圧状態のときには、メモ
リセルＭＣ１１が非導通状態にあり、副ビット線ＳＢＬ
１はプリチャージ電圧Ｖｐの電圧レベルを維持する。こ
の主ビット線ＭＢＬ上の電圧変化の有無または電流変化
の有無を検出することによりデータの読出が行なわれ
る。
【００６７】メモリセルＭＣ１２においては、サブソー
ス線ＳＳＬ２が接地電圧レベルに保持されるものの、副
ビット線ＳＢＬ２がフローティング状態であり、何らメ
モリセルＭＣ１１のデータ読出に影響は及ぼさない。
ス線ＳＳＬ２が接地電圧レベルに保持されるものの、副
ビット線ＳＢＬ２がフローティング状態であり、何らメ
モリセルＭＣ１１のデータ読出に影響は及ぼさない。
【００６８】メモリセルＭＣ１２のデータ読出時におい
ては、逆に、ドレイン側ブロック選択信号ＳＤ１をＬレ
ベル、ドレイン側ブロック選択信号ＳＤ２をＨレベルに
設定し、副ビット線ＳＢＬ２を主ビット線ＭＢＬに接続
し、副ビット線ＳＢＬ１をフローティング状態に設定す
る。これにより、メモリセルＭＣ１２の記憶データに応
じて、主ビット線ＭＢＬには電流が流れるかまたは流れ
ず、応じて、データの読出が行なわれる。１つのワード
線ＷＬ１が１セクタに対応する場合には、このワード線
ＷＬ１において、副ビット線ＳＢＬ１およびＳＢＬ２の
データが順次読出される。
ては、逆に、ドレイン側ブロック選択信号ＳＤ１をＬレ
ベル、ドレイン側ブロック選択信号ＳＤ２をＨレベルに
設定し、副ビット線ＳＢＬ２を主ビット線ＭＢＬに接続
し、副ビット線ＳＢＬ１をフローティング状態に設定す
る。これにより、メモリセルＭＣ１２の記憶データに応
じて、主ビット線ＭＢＬには電流が流れるかまたは流れ
ず、応じて、データの読出が行なわれる。１つのワード
線ＷＬ１が１セクタに対応する場合には、このワード線
ＷＬ１において、副ビット線ＳＢＬ１およびＳＢＬ２の
データが順次読出される。
【００６９】図５は、図１に示すメモリセルユニットＭ
Ｕの平面レイアウトを概略的に示す図である。図５にお
いて、メモリセルユニットＭＵにおいては、副ビット線
ＳＢＬ１となる不純物拡散層１−１、サブソース線ＳＳ
Ｌ１となる不純物拡散層２−１、サブソース線ＳＳＬ２
となる不純物拡散層１−２および副ビット線ＳＢＬ２と
なる不純物拡散層２−２が列方向に延在して配置され
る。これらの不純物拡散層１−１，１−２，２−１およ
び２−２は、高濃度Ｎ型不純物領域で構成される。不純
物拡散層１−１および１−２は、それぞれ選択トランジ
スタを形成するために、行方向についての幅が、領域１
−１ａおよび１−２ａにおいて広くされる。同様、不純
物拡散層２−１および２−２も、選択トランジスタを形
成するためにその行方向の幅が、領域２−１ａおよび２
−２ａにおいて広くされる。
Ｕの平面レイアウトを概略的に示す図である。図５にお
いて、メモリセルユニットＭＵにおいては、副ビット線
ＳＢＬ１となる不純物拡散層１−１、サブソース線ＳＳ
Ｌ１となる不純物拡散層２−１、サブソース線ＳＳＬ２
となる不純物拡散層１−２および副ビット線ＳＢＬ２と
なる不純物拡散層２−２が列方向に延在して配置され
る。これらの不純物拡散層１−１，１−２，２−１およ
び２−２は、高濃度Ｎ型不純物領域で構成される。不純
物拡散層１−１および１−２は、それぞれ選択トランジ
スタを形成するために、行方向についての幅が、領域１
−１ａおよび１−２ａにおいて広くされる。同様、不純
物拡散層２−１および２−２も、選択トランジスタを形
成するためにその行方向の幅が、領域２−１ａおよび２
−２ａにおいて広くされる。
【００７０】不純物領域１−１ａおよび１−２ａと直交
するように、たとえばメタル配線で形成される導電層４
−１、６−１および５−２が行方向に延在して配設され
る。導電層４−１は、ドレイン側ブロック選択信号ＳＤ
１を伝達し、導電層６−１は、ソース線ＳＬ２となり、
導電層５−２が、ソース側ブロック選択信号ＳＳ２とな
る。これらの導電層４−１と不純物領域１−１ａおよび
１−２ａの交差領域において、選択トランジスタＳＧＤ
１およびダミートランジスタＤＧ４が形成され、導電層
５−２と不純物領域１−１ａおよび１−２ａの交差領域
においてダミートランジスタＤＧ１および選択トランジ
スタＳＧＳ２が形成される。
するように、たとえばメタル配線で形成される導電層４
−１、６−１および５−２が行方向に延在して配設され
る。導電層４−１は、ドレイン側ブロック選択信号ＳＤ
１を伝達し、導電層６−１は、ソース線ＳＬ２となり、
導電層５−２が、ソース側ブロック選択信号ＳＳ２とな
る。これらの導電層４−１と不純物領域１−１ａおよび
１−２ａの交差領域において、選択トランジスタＳＧＤ
１およびダミートランジスタＤＧ４が形成され、導電層
５−２と不純物領域１−１ａおよび１−２ａの交差領域
においてダミートランジスタＤＧ１および選択トランジ
スタＳＧＳ２が形成される。
【００７１】不純物領域２−１ａおよび２−２ａと交差
するように、導電層５−１、６−１および４−２が行方
向に延在して形成される。導電層５−１はソース側ブロ
ック選択信号ＳＳ１を伝達し、導電層６−１が、ソース
線ＳＬ１となり、導電層４−２が、ドレイン側ブロック
選択信号ＳＤ２を伝達する。導電層５−１と不純物領域
２−１ａおよび２−２ａの交差領域においてソース側ブ
ロック選択トランジスタＳＧＳ１およびダミートランジ
スタＤＧ３がそれぞれ形成され、また導電層４−２と不
純物領域２−１ａおよび２−２ａの交差領域において、
ダミートランジスタＤＧ２およびドレイン側ブロック選
択トランジスタＳＧＤ２が形成される。
するように、導電層５−１、６−１および４−２が行方
向に延在して形成される。導電層５−１はソース側ブロ
ック選択信号ＳＳ１を伝達し、導電層６−１が、ソース
線ＳＬ１となり、導電層４−２が、ドレイン側ブロック
選択信号ＳＤ２を伝達する。導電層５−１と不純物領域
２−１ａおよび２−２ａの交差領域においてソース側ブ
ロック選択トランジスタＳＧＳ１およびダミートランジ
スタＤＧ３がそれぞれ形成され、また導電層４−２と不
純物領域２−１ａおよび２−２ａの交差領域において、
ダミートランジスタＤＧ２およびドレイン側ブロック選
択トランジスタＳＧＤ２が形成される。
【００７２】不純物拡散層１−１および１−２と交差す
るように、ワード線ＷＬ１、ＷＬ２、…、ＷＬｎとなる
導電層３−０、３−１、…、３−ｎが配設される。
るように、ワード線ＷＬ１、ＷＬ２、…、ＷＬｎとなる
導電層３−０、３−１、…、３−ｎが配設される。
【００７３】これらのワード線となる導電層３−０〜３
−ｎと直交する方向に、主ビット線ＭＢＬとなる導電層
７が列方向に延在するように形成される。導電層７は、
導電層４−１，４−２，５−１，５−２，６−１，６−
２および３−０〜３−ｎと直交するように配設されてお
り、これらよりも上層の配線層により形成される（たと
えば第１層アルミニウム配線）。導電層７は、コンタク
ト孔８ｅを介して不純物領域１−１ａに接続され、また
導電層６−１が、不純物領域１−２ａとコンタクト孔８
ｆを介して電気的に接続される。不純物領域２−１ａ
は、コンタクト孔８ｇを介して導電層６−１に接続さ
れ、導電層７が不純物領域２−２ａとコンタクト孔８ｈ
を介して電気的に接続される。
−ｎと直交する方向に、主ビット線ＭＢＬとなる導電層
７が列方向に延在するように形成される。導電層７は、
導電層４−１，４−２，５−１，５−２，６−１，６−
２および３−０〜３−ｎと直交するように配設されてお
り、これらよりも上層の配線層により形成される（たと
えば第１層アルミニウム配線）。導電層７は、コンタク
ト孔８ｅを介して不純物領域１−１ａに接続され、また
導電層６−１が、不純物領域１−２ａとコンタクト孔８
ｆを介して電気的に接続される。不純物領域２−１ａ
は、コンタクト孔８ｇを介して導電層６−１に接続さ
れ、導電層７が不純物領域２−２ａとコンタクト孔８ｈ
を介して電気的に接続される。
【００７４】この図５に示すように、ダミートランジス
タＤＧ１−ＤＧ４を設けることにより、メモリセルユニ
ットＭＵにおいて各列の不純物拡散層のレイアウトが同
じとなり、単にコンタクト孔の位置が異なるだけであ
り、パターンレイアウトが簡略化される。
タＤＧ１−ＤＧ４を設けることにより、メモリセルユニ
ットＭＵにおいて各列の不純物拡散層のレイアウトが同
じとなり、単にコンタクト孔の位置が異なるだけであ
り、パターンレイアウトが簡略化される。
【００７５】また、１つの主ビット線ＭＢＬに対し、２
列に配設されるメモリセルを対応して配置することがで
き、主ビット線ＭＢＬのピッチを、メモリセル２つのピ
ッチに対応させることができ、応じてメモリセルを、主
ビット線ＭＢＬのピッチ条件の影響を受けることなく小
さくすることができる。
列に配設されるメモリセルを対応して配置することがで
き、主ビット線ＭＢＬのピッチを、メモリセル２つのピ
ッチに対応させることができ、応じてメモリセルを、主
ビット線ＭＢＬのピッチ条件の影響を受けることなく小
さくすることができる。
【００７６】この図５に示すメモリセルユニットＭＵの
レイアウトが、行方向および列方向に繰返し配置され
る。なお、導電層４−１，６−１および５−２と不純物
領域１−１ａおよび１−２ａの交差領域においては、不
純物拡散層は存在せず、トランジスタのチャネル領域が
形成され、また導電層４−２，６−２および５−１と不
純物領域２−１ａおよび２−２ａの交差領域にも不純物
拡散層は存在しない。
レイアウトが、行方向および列方向に繰返し配置され
る。なお、導電層４−１，６−１および５−２と不純物
領域１−１ａおよび１−２ａの交差領域においては、不
純物拡散層は存在せず、トランジスタのチャネル領域が
形成され、また導電層４−２，６−２および５−１と不
純物領域２−１ａおよび２−２ａの交差領域にも不純物
拡散層は存在しない。
【００７７】図６は、メモリアレイの構成を概略的に示
す図である。図６において、メモリアレイＭＡは、行列
状に配列されるメモリセルユニットＭＵを含む。メモリ
セルユニットＭＵは、既に説明したように、２つの副ビ
ット線ＳＢＬを含む。行方向に整列して配置されるメモ
リセルユニットＭＵは、行ブロックＲＢを構成する。図
６においては、メモリセルアレイＭＡは、ｋ個の行ブロ
ックＲＢ♯１〜ＲＢ♯ｋに分割される。行ブロックＲＢ
♯１〜ＲＢ♯ｋそれぞれにおいてｎ本のワード線ＷＬ１
−ＷＬｎが配設される。選択ワード線を含む行ブロック
（選択行ブロック）において、ドレイン側ブロック選択
信号ＳＤ１およびＳＤ２ならびにソースブロック選択信
号ＳＳ１およびＳＳ２が選択状態へ駆動される。
す図である。図６において、メモリアレイＭＡは、行列
状に配列されるメモリセルユニットＭＵを含む。メモリ
セルユニットＭＵは、既に説明したように、２つの副ビ
ット線ＳＢＬを含む。行方向に整列して配置されるメモ
リセルユニットＭＵは、行ブロックＲＢを構成する。図
６においては、メモリセルアレイＭＡは、ｋ個の行ブロ
ックＲＢ♯１〜ＲＢ♯ｋに分割される。行ブロックＲＢ
♯１〜ＲＢ♯ｋそれぞれにおいてｎ本のワード線ＷＬ１
−ＷＬｎが配設される。選択ワード線を含む行ブロック
（選択行ブロック）において、ドレイン側ブロック選択
信号ＳＤ１およびＳＤ２ならびにソースブロック選択信
号ＳＳ１およびＳＳ２が選択状態へ駆動される。
【００７８】ソース線ＳＬ１およびＳＬ２は、行ブロッ
ク単位でその電圧レベルが制御される。データ書込時に
おいてサブソース線に書込阻止電圧Ｖｈを伝達し、また
消去時においては、サブソース線に消去用の電圧Ｖｐｓ
を印加する必要がある。選択行ブロックに対してのみ、
これらのソース線ＳＬ１およびＳＬ２の電圧レベルを必
要な電圧レベルに設定することにより、消費電力の低減
を図る。
ク単位でその電圧レベルが制御される。データ書込時に
おいてサブソース線に書込阻止電圧Ｖｈを伝達し、また
消去時においては、サブソース線に消去用の電圧Ｖｐｓ
を印加する必要がある。選択行ブロックに対してのみ、
これらのソース線ＳＬ１およびＳＬ２の電圧レベルを必
要な電圧レベルに設定することにより、消費電力の低減
を図る。
【００７９】主ビット線ＭＢＬ１−ＭＢＬｍそれぞれに
対応して、データの読出を行なうためのセンスアンプ回
路Ｓ／Ａ１〜Ｓ／Ａｍが配設される。主ビット線ＭＢＬ
１〜ＭＢＬｍの数は、メモリセルアレイＭＡにおけるメ
モリセル列の数の１／２であり、従来のような主ビット
線がメモリセルの各列に対応して配置される構成に比べ
て、センスアンプ回路の数を半減することができ、セン
スアンプ回路に必要とされる面積を低減することができ
る。
対応して、データの読出を行なうためのセンスアンプ回
路Ｓ／Ａ１〜Ｓ／Ａｍが配設される。主ビット線ＭＢＬ
１〜ＭＢＬｍの数は、メモリセルアレイＭＡにおけるメ
モリセル列の数の１／２であり、従来のような主ビット
線がメモリセルの各列に対応して配置される構成に比べ
て、センスアンプ回路の数を半減することができ、セン
スアンプ回路に必要とされる面積を低減することができ
る。
【００８０】ソース線の分割およびソース側ブロック選
択信号およびドレイン側ブロック選択信号をメモリセル
ユニット内に含まれる副ビット線の数に応じて増加させ
る必要があり、配線面積が増加する。しかしながら、１
つの行ブロックに含まれるワード線ＷＬの数を増加させ
ることにより、この副ビット線およびソース線の分割に
よる配線面積の増加およびダミートランジスタ配置によ
るトランジスタ配置領域の面積増加を抑制することがで
きる。
択信号およびドレイン側ブロック選択信号をメモリセル
ユニット内に含まれる副ビット線の数に応じて増加させ
る必要があり、配線面積が増加する。しかしながら、１
つの行ブロックに含まれるワード線ＷＬの数を増加させ
ることにより、この副ビット線およびソース線の分割に
よる配線面積の増加およびダミートランジスタ配置によ
るトランジスタ配置領域の面積増加を抑制することがで
きる。
【００８１】図７は、この発明の実施の形態１に従う不
揮発性半導体記憶装置の全体の構成を概略的に示す図で
ある。前述のごとくメモリセルアレイＭＡは、行列状に
配列される複数のメモリセルユニットを含む。メモリセ
ルアレイＭＡの行ブロックそれぞれに対応して設けら
れ、行アドレス信号に従ってアドレス指定された行を選
択状態へ駆動するためのワード線ドライバ群２０と、メ
モリセルアレイＭＡの各行ブロックに対応して設けら
れ、行アドレス信号に従って対応の行ブロックのソース
側ブロック選択信号ＳＳ１およびＳＳ２を駆動するＳＳ
ドライバ群２１と、メモリセルアレイＭＡの各行ブロッ
クに対応して設けられ、行アドレス信号に従って対応の
行ブロックのドレイン側ブロック選択信号ＳＤ１および
ＳＤ２を駆動するＳＤドライバ群２２と、メモリセルア
レイＭＡの各行ブロックに対応して設けられ、対応の行
ブロックのソース線ＳＬ１およびＳＬ２の電圧を行アド
レス信号に従って設定するＳＬドライバ群２３と、メモ
リセルアレイＭＡの主ビット線ＭＢＬそれぞれに対応し
て設けられるセンスアンプ回路（Ｓ／Ａ）を含むセンス
アンプ回路群２４と、書込および消去動作時に必要な高
電圧を発生する高電圧発生回路２５と、各動作モードに
応じてこれらの回路の動作態様を制御する制御回路２６
を含む。
揮発性半導体記憶装置の全体の構成を概略的に示す図で
ある。前述のごとくメモリセルアレイＭＡは、行列状に
配列される複数のメモリセルユニットを含む。メモリセ
ルアレイＭＡの行ブロックそれぞれに対応して設けら
れ、行アドレス信号に従ってアドレス指定された行を選
択状態へ駆動するためのワード線ドライバ群２０と、メ
モリセルアレイＭＡの各行ブロックに対応して設けら
れ、行アドレス信号に従って対応の行ブロックのソース
側ブロック選択信号ＳＳ１およびＳＳ２を駆動するＳＳ
ドライバ群２１と、メモリセルアレイＭＡの各行ブロッ
クに対応して設けられ、行アドレス信号に従って対応の
行ブロックのドレイン側ブロック選択信号ＳＤ１および
ＳＤ２を駆動するＳＤドライバ群２２と、メモリセルア
レイＭＡの各行ブロックに対応して設けられ、対応の行
ブロックのソース線ＳＬ１およびＳＬ２の電圧を行アド
レス信号に従って設定するＳＬドライバ群２３と、メモ
リセルアレイＭＡの主ビット線ＭＢＬそれぞれに対応し
て設けられるセンスアンプ回路（Ｓ／Ａ）を含むセンス
アンプ回路群２４と、書込および消去動作時に必要な高
電圧を発生する高電圧発生回路２５と、各動作モードに
応じてこれらの回路の動作態様を制御する制御回路２６
を含む。
【００８２】高電圧発生回路２５からの高電圧は、ＳＬ
ドライバ群２３、ワード線ドライバ群２０、およびセン
スアンプ回路群２４へ与えられる。ここで、センスアン
プ回路群２４へ、高電圧発生回路２５からの高電圧が与
えられているのは、主ビット線ＭＢＬに対し、消去動作
時高電圧Ｖｐｓを印加する必要があるためである。デー
タ書込時、書込回路（図示せず）から各主ビット線ＭＢ
Ｌに書込データが与えられ、主ビット線ＭＢＬそれぞれ
において書込データがラッチされ、実際のデータ書込時
に、このラッチデータに応じて接地電圧または書込阻止
電圧Ｖｈが対応の主ビット線に与えられる。
ドライバ群２３、ワード線ドライバ群２０、およびセン
スアンプ回路群２４へ与えられる。ここで、センスアン
プ回路群２４へ、高電圧発生回路２５からの高電圧が与
えられているのは、主ビット線ＭＢＬに対し、消去動作
時高電圧Ｖｐｓを印加する必要があるためである。デー
タ書込時、書込回路（図示せず）から各主ビット線ＭＢ
Ｌに書込データが与えられ、主ビット線ＭＢＬそれぞれ
において書込データがラッチされ、実際のデータ書込時
に、このラッチデータに応じて接地電圧または書込阻止
電圧Ｖｈが対応の主ビット線に与えられる。
【００８３】ＳＬドライバ群２３へ高電圧発生回路２５
からの高電圧が与えられるのは、消去動作時に、ソース
線ＳＬ１およびＳＬ２に消去高電圧Ｖｐｓを印加するた
めである。またワード線ドライバ群２０には、高電圧発
生回路２５からの書込高電圧Ｖｈｈが与えられる。消去
動作時には、ワード線ドライバ群２０は、図示しない負
電圧発生回路から負電圧を受けて選択ワード線上に伝達
する。
からの高電圧が与えられるのは、消去動作時に、ソース
線ＳＬ１およびＳＬ２に消去高電圧Ｖｐｓを印加するた
めである。またワード線ドライバ群２０には、高電圧発
生回路２５からの書込高電圧Ｖｈｈが与えられる。消去
動作時には、ワード線ドライバ群２０は、図示しない負
電圧発生回路から負電圧を受けて選択ワード線上に伝達
する。
【００８４】行アドレス信号により、１つの主ビット線
ＭＢＬに接続されるメモリセルのうち１つのグループに
おいていずれの列のメモリセルを選択するかを識別す
る。書込動作時においては、この行アドレス信号に従っ
て選択行ブロックに対するＳＳドライバ、ＳＤドライバ
およびＳＬドライバが活性化され、制御回路２６の制御
の下に、指定された動作モードに応じた信号／電圧を生
成する。たとえば消去動作モード時においては、ＳＬド
ライバ群２３は、選択行ブロックのソース線ＳＬ１およ
びＳＬ２へ、消去用電圧Ｖｐｓを伝達する。この場合に
は、ＳＬドライバ群２３においては、単に行ブロックを
指定するアドレス信号のみが使用される。ＳＳドライバ
群２１およびＳＤドライバ群２２においては、この消去
動作モード時には、選択行ブロックのＳＳドライバおよ
びＳＤドライバが活性化され、選択信号ＳＳ１、ＳＳ
２、ＳＤ１およびＳＤ２をＨレベルに設定する。
ＭＢＬに接続されるメモリセルのうち１つのグループに
おいていずれの列のメモリセルを選択するかを識別す
る。書込動作時においては、この行アドレス信号に従っ
て選択行ブロックに対するＳＳドライバ、ＳＤドライバ
およびＳＬドライバが活性化され、制御回路２６の制御
の下に、指定された動作モードに応じた信号／電圧を生
成する。たとえば消去動作モード時においては、ＳＬド
ライバ群２３は、選択行ブロックのソース線ＳＬ１およ
びＳＬ２へ、消去用電圧Ｖｐｓを伝達する。この場合に
は、ＳＬドライバ群２３においては、単に行ブロックを
指定するアドレス信号のみが使用される。ＳＳドライバ
群２１およびＳＤドライバ群２２においては、この消去
動作モード時には、選択行ブロックのＳＳドライバおよ
びＳＤドライバが活性化され、選択信号ＳＳ１、ＳＳ
２、ＳＤ１およびＳＤ２をＨレベルに設定する。
【００８５】書込動作モード時においては、ＳＬドライ
バ群２３は、選択行ブロックのＳＬドライバ２３が、行
アドレス信号に従って、選択される副ビット線に対応す
る選択信号を活性状態へ駆動する。このとき、制御回路
２６の制御の下に、ＳＬドライバ群２３、ＳＳドライバ
群２１、およびＳＤドライバ群２２は、行アドレス信号
が１つのワード線を指定するとき、所定のシーケンス
で、すなわちまず副ビット線ＳＢＬ１を選択し、次いで
副ビット線ＳＢＬ２を選択するようにその動作が制御さ
れてもよい。
バ群２３は、選択行ブロックのＳＬドライバ２３が、行
アドレス信号に従って、選択される副ビット線に対応す
る選択信号を活性状態へ駆動する。このとき、制御回路
２６の制御の下に、ＳＬドライバ群２３、ＳＳドライバ
群２１、およびＳＤドライバ群２２は、行アドレス信号
が１つのワード線を指定するとき、所定のシーケンス
で、すなわちまず副ビット線ＳＢＬ１を選択し、次いで
副ビット線ＳＢＬ２を選択するようにその動作が制御さ
れてもよい。
【００８６】センスアンプ回路群２４へは列アドレス信
号が与えられ、アドレス指定された列に対応するセンス
アンプ回路の出力信号が、図示しない読出回路を介して
外部へ読出される。
号が与えられ、アドレス指定された列に対応するセンス
アンプ回路の出力信号が、図示しない読出回路を介して
外部へ読出される。
【００８７】以上のように、この発明の実施の形態１に
従えば、複数の異なる列に対応して配置される副ビット
線に共通に主ビット線を１本設けるように構成している
ため、主ビット線の数を低減することができ、また主ビ
ット線のピッチを大きくすることができ、メモリセル面
積をこの主ビット線のピッチの影響を受けることなく小
さくすることができる。
従えば、複数の異なる列に対応して配置される副ビット
線に共通に主ビット線を１本設けるように構成している
ため、主ビット線の数を低減することができ、また主ビ
ット線のピッチを大きくすることができ、メモリセル面
積をこの主ビット線のピッチの影響を受けることなく小
さくすることができる。
【００８８】［実施の形態２］図８は、この発明の実施
の形態２に従うメモリセルユニットＭＵの構成の一例を
示す図である。図８に示すメモリセルユニットＭＵにお
いては、副ビット線ＳＢＬ１とサブソース線の間に直列
にメモリセルＭＣ１１およびＭＣ２１が接続され、副ビ
ット線ＳＢＬ２とサブソース線の間に直列にメモリセル
ＭＣ２２およびＭＣ１２が接続される。他の構成は、先
の図１に示す構成と同じであり、対応する部分には同一
参照番号を付す。
の形態２に従うメモリセルユニットＭＵの構成の一例を
示す図である。図８に示すメモリセルユニットＭＵにお
いては、副ビット線ＳＢＬ１とサブソース線の間に直列
にメモリセルＭＣ１１およびＭＣ２１が接続され、副ビ
ット線ＳＢＬ２とサブソース線の間に直列にメモリセル
ＭＣ２２およびＭＣ１２が接続される。他の構成は、先
の図１に示す構成と同じであり、対応する部分には同一
参照番号を付す。
【００８９】この図８に示すメモリセルユニットＭＵ
は、通常、ＮＡＮＤ型セルと呼ばれている。消去動作時
においては、ワード線ＷＬ１、ＷＬ２を接地電圧レベル
に固定し、主ビット線ＭＢＬおよびソース線ＳＬ１およ
び２に消去高電圧を印加し、さらに基板領域に消去高電
圧を印加する。このときには、メモリセルＭＣ１１、Ｍ
Ｃ２１、ＭＣ１２およびＭＣ２２のフローティングゲー
トから基板領域へトンネリング電流が流れ、しきい値電
圧が、通常負のしきい値電圧となる。消去時の非選択に
は、メモリセルには、すべての選択信号が消去高電圧レ
ベルに設定され、フローティングゲート−基板領域間の
電位差をなくし、電子の移動を停止させる。
は、通常、ＮＡＮＤ型セルと呼ばれている。消去動作時
においては、ワード線ＷＬ１、ＷＬ２を接地電圧レベル
に固定し、主ビット線ＭＢＬおよびソース線ＳＬ１およ
び２に消去高電圧を印加し、さらに基板領域に消去高電
圧を印加する。このときには、メモリセルＭＣ１１、Ｍ
Ｃ２１、ＭＣ１２およびＭＣ２２のフローティングゲー
トから基板領域へトンネリング電流が流れ、しきい値電
圧が、通常負のしきい値電圧となる。消去時の非選択に
は、メモリセルには、すべての選択信号が消去高電圧レ
ベルに設定され、フローティングゲート−基板領域間の
電位差をなくし、電子の移動を停止させる。
【００９０】データ書込時においては、ドレイン領域か
らフローティングゲートへのトンネリング電流の注入を
行なう。すなわち、たとえばメモリセルＭＣ１１に書込
を行なう場合、主ビット線ＭＢＬに書込データに応じた
電圧（接地電圧または書込阻止電圧）を伝達する。選択
信号ＳＤ１をＨレベル（書込阻止電圧を伝達することの
できる電圧レベル）に設定し、ブロック選択信号ＳＳ２
もＨレベルに設定する。ワード線ＷＬ１を書込高電圧レ
ベルに設定し、ワード線ＷＬ２を、同様書込阻止電圧レ
ベルに設定する。ブロック選択信号ＳＳ１およびＳＤ２
はＬレベルに設定する。この状態においては、メモリセ
ルＭＣ１１において、主ビット線ＭＢＬから、副ビット
線ＳＢＬ１に書込データに応じた電圧が伝達される。副
ビット線ＳＢＬ１に接地電圧ＧＮＤが伝達されれば、メ
モリセルＭＣ１１において、ドレインからフローティン
グゲートへの電子の注入が行なわれ、しきい値電圧が上
昇する。副ビット線ＳＢＬ１に書込阻止電圧が伝達され
た場合にはこのトンネリング電流は生じず、メモリセル
上のデータの書込は行なわれない。
らフローティングゲートへのトンネリング電流の注入を
行なう。すなわち、たとえばメモリセルＭＣ１１に書込
を行なう場合、主ビット線ＭＢＬに書込データに応じた
電圧（接地電圧または書込阻止電圧）を伝達する。選択
信号ＳＤ１をＨレベル（書込阻止電圧を伝達することの
できる電圧レベル）に設定し、ブロック選択信号ＳＳ２
もＨレベルに設定する。ワード線ＷＬ１を書込高電圧レ
ベルに設定し、ワード線ＷＬ２を、同様書込阻止電圧レ
ベルに設定する。ブロック選択信号ＳＳ１およびＳＤ２
はＬレベルに設定する。この状態においては、メモリセ
ルＭＣ１１において、主ビット線ＭＢＬから、副ビット
線ＳＢＬ１に書込データに応じた電圧が伝達される。副
ビット線ＳＢＬ１に接地電圧ＧＮＤが伝達されれば、メ
モリセルＭＣ１１において、ドレインからフローティン
グゲートへの電子の注入が行なわれ、しきい値電圧が上
昇する。副ビット線ＳＢＬ１に書込阻止電圧が伝達され
た場合にはこのトンネリング電流は生じず、メモリセル
上のデータの書込は行なわれない。
【００９１】データ読出時においては、選択ワード線を
接地電圧レベルに設定し、非選択ワード線を通常の読出
電圧レベル（高しきい値電圧よりも高い電圧レベル）に
設定する。ソース線は接地電圧レベルに設定する。主ビ
ット線に電流が流れるか否かを判定する。
接地電圧レベルに設定し、非選択ワード線を通常の読出
電圧レベル（高しきい値電圧よりも高い電圧レベル）に
設定する。ソース線は接地電圧レベルに設定する。主ビ
ット線に電流が流れるか否かを判定する。
【００９２】したがって、このＮＡＮＤ型メモリセル構
造を利用する場合においても、ブロック選択信号の各動
作モードにおける状態は、先の実施の形態１におけるブ
ロック選択信号の状態と同じである。したがって、この
図８に示すように、ＮＡＮＤ型メモリセル構造に対して
も、主ビット線ＭＢＬを、２列に配列されるメモリセル
に共通に配置することにより、主ビット線のピッチを大
きくとることができ、列方向のメモリセルサイズをさら
に小さくすることができる。また、実施の形態１と同
様、センスアンプ回路（主ビット線に接続される）の数
を低減することができ、回路占有面積を低減することが
できる。
造を利用する場合においても、ブロック選択信号の各動
作モードにおける状態は、先の実施の形態１におけるブ
ロック選択信号の状態と同じである。したがって、この
図８に示すように、ＮＡＮＤ型メモリセル構造に対して
も、主ビット線ＭＢＬを、２列に配列されるメモリセル
に共通に配置することにより、主ビット線のピッチを大
きくとることができ、列方向のメモリセルサイズをさら
に小さくすることができる。また、実施の形態１と同
様、センスアンプ回路（主ビット線に接続される）の数
を低減することができ、回路占有面積を低減することが
できる。
【００９３】また、図８においては、２行２列に配列さ
れるメモリセルを一例として示すが、ＮＡＮＤ型セル構
造において、１つの副ビット線ＳＢＬに接続されるメモ
リセルの数は、たとえば８ビットなど、より多く接続さ
れていてもよい。
れるメモリセルを一例として示すが、ＮＡＮＤ型セル構
造において、１つの副ビット線ＳＢＬに接続されるメモ
リセルの数は、たとえば８ビットなど、より多く接続さ
れていてもよい。
【００９４】言うまでもなく、図８に示す構成において
副ビット線ＳＢＬ１およびＳＢＬ２ならびにサブソース
線は、メモリセルトランジスタのドレイン／ソース不純
物拡散層とブロック選択信号の不純物拡散層とが連続す
る領域により形成されている。
副ビット線ＳＢＬ１およびＳＢＬ２ならびにサブソース
線は、メモリセルトランジスタのドレイン／ソース不純
物拡散層とブロック選択信号の不純物拡散層とが連続す
る領域により形成されている。
【００９５】［実施の形態３］図９は、この発明の実施
の形態３に従うメモリセルユニットＭＵの構成を示す図
である。図９においても、メモリセルユニットＭＵにお
いては、ビット線ＳＢＬ１およびＳＢＬ２にそれぞれ、
ｎ個のメモリセルＭＣが接続されるが、図９において
は、副ビット線ＳＢＬ１に接続されるメモリセルＭＣ１
１およびＭＣ２１、ならびに副ビット線ＳＢＬ２に接続
されるメモリセルＭＣ１２およびＭＣ２２を代表的に示
す。
の形態３に従うメモリセルユニットＭＵの構成を示す図
である。図９においても、メモリセルユニットＭＵにお
いては、ビット線ＳＢＬ１およびＳＢＬ２にそれぞれ、
ｎ個のメモリセルＭＣが接続されるが、図９において
は、副ビット線ＳＢＬ１に接続されるメモリセルＭＣ１
１およびＭＣ２１、ならびに副ビット線ＳＢＬ２に接続
されるメモリセルＭＣ１２およびＭＣ２２を代表的に示
す。
【００９６】この図９に示すメモリセルユニットＭＵ
は、ドレイン側ブロック選択信号ＳＤ１に従って副ビッ
ト線ＳＢＬ１を主ビット線ＭＢＬに接続するドレイン側
ブロック選択トランジスタＳＧＤ１と、ソース側ブロッ
ク選択信号ＳＳ１に応答して導通し、サブソース線ＳＳ
Ｌ１をソース線ＳＬに接続するソース側ブロック選択ト
ランジスタＳＧＳ１と、ドレイン側ブロック選択信号Ｓ
Ｄ２に応答して、副ビット線ＳＢＬ２を主ビット線ＭＢ
Ｌに電気的に接続するドレイン側ブロック選択トランジ
スタＳＧＤ２と、ソース側ブロック選択信号ＳＳ２に応
答してサブソース線ＳＳＬ２をソース線ＳＬに接続する
ソース側ブロック選択トランジスタＳＧＳ２を含む。
は、ドレイン側ブロック選択信号ＳＤ１に従って副ビッ
ト線ＳＢＬ１を主ビット線ＭＢＬに接続するドレイン側
ブロック選択トランジスタＳＧＤ１と、ソース側ブロッ
ク選択信号ＳＳ１に応答して導通し、サブソース線ＳＳ
Ｌ１をソース線ＳＬに接続するソース側ブロック選択ト
ランジスタＳＧＳ１と、ドレイン側ブロック選択信号Ｓ
Ｄ２に応答して、副ビット線ＳＢＬ２を主ビット線ＭＢ
Ｌに電気的に接続するドレイン側ブロック選択トランジ
スタＳＧＤ２と、ソース側ブロック選択信号ＳＳ２に応
答してサブソース線ＳＳＬ２をソース線ＳＬに接続する
ソース側ブロック選択トランジスタＳＧＳ２を含む。
【００９７】副ビット線ＳＢＬ２およびサブソース線Ｓ
ＳＬ２は、不純物拡散層（不純物領域）で構成されてお
り、したがって、ドレイン側ブロック選択信号ＳＤ１を
伝達する信号配線と副ビット線ＳＢＬ２の交差部におい
てＭＯＳトランジスタが必然的に形成される。同様、サ
ブソース線ＳＳＬ２とソース側ブロック選択信号ＳＳ１
を伝達する信号線との交差部において、ＭＯＳトランジ
スタが形成される。これらのＭＯＳトランジスタＤＤＧ
１およびＤＤＧ２は、メタル配線によりソースおよびド
レインを短絡し、常時導通状態に設定する。したがっ
て、これらの寄生ＭＯＳトランジスタＤＤＧ１およびＤ
ＤＧ２の影響を排除して、副ビット線ＳＢＬ１およびＳ
ＢＬ２に対し共通にソース線ＳＬを配設しても、ブロッ
ク選択信号に従って正確に書込、消去およびデータ読出
を実行することができる。次に各動作について説明す
る。
ＳＬ２は、不純物拡散層（不純物領域）で構成されてお
り、したがって、ドレイン側ブロック選択信号ＳＤ１を
伝達する信号配線と副ビット線ＳＢＬ２の交差部におい
てＭＯＳトランジスタが必然的に形成される。同様、サ
ブソース線ＳＳＬ２とソース側ブロック選択信号ＳＳ１
を伝達する信号線との交差部において、ＭＯＳトランジ
スタが形成される。これらのＭＯＳトランジスタＤＤＧ
１およびＤＤＧ２は、メタル配線によりソースおよびド
レインを短絡し、常時導通状態に設定する。したがっ
て、これらの寄生ＭＯＳトランジスタＤＤＧ１およびＤ
ＤＧ２の影響を排除して、副ビット線ＳＢＬ１およびＳ
ＢＬ２に対し共通にソース線ＳＬを配設しても、ブロッ
ク選択信号に従って正確に書込、消去およびデータ読出
を実行することができる。次に各動作について説明す
る。
【００９８】図１０は、この発明の実施の形態３に従う
メモリセルユニットＭＵにおける、データ書込時の各信
号線の電圧を示す図である。図１０においては、メモリ
セルＭＣ１１へのデータの書込を行なうときの各信号の
状態が示される。
メモリセルユニットＭＵにおける、データ書込時の各信
号線の電圧を示す図である。図１０においては、メモリ
セルＭＣ１１へのデータの書込を行なうときの各信号の
状態が示される。
【００９９】ドレイン側ブロック選択信号ＳＤ１をＨレ
ベルに設定し、ブロック選択トランジスタＳＧＤ１を導
通状態として、副ビット線ＳＢＬ１を主ビット線ＭＢＬ
に接続する。一方、ソース側ブロック選択信号ＳＳ１を
Ｌレベルに設定して、ソース側ブロック選択トランジス
タＳＧＳ１を非導通状態とし、サブソース線ＳＳＬ１を
フローティング状態に設定する。ワード線ＷＬ１には、
書込高電圧Ｖｈｈが与えられ、非選択ワード線ＷＬ２
は、接地電圧レベルのＬレベルを維持する。
ベルに設定し、ブロック選択トランジスタＳＧＤ１を導
通状態として、副ビット線ＳＢＬ１を主ビット線ＭＢＬ
に接続する。一方、ソース側ブロック選択信号ＳＳ１を
Ｌレベルに設定して、ソース側ブロック選択トランジス
タＳＧＳ１を非導通状態とし、サブソース線ＳＳＬ１を
フローティング状態に設定する。ワード線ＷＬ１には、
書込高電圧Ｖｈｈが与えられ、非選択ワード線ＷＬ２
は、接地電圧レベルのＬレベルを維持する。
【０１００】一方、ドレイン側ブロック選択信号ＳＤ２
はＬレベルであり、ドレイン側ブロック選択トランジス
タＳＧＤ２が非導通状態となり、副ビット線ＳＢＬ２
は、フローティング状態となる。ソース線ＳＬに書込阻
止電圧Ｖｈを伝達し、かつ、ソース側ブロック選択信号
ＳＳ２をＨレベルに設定し、ソース線ＳＬ上の書込阻止
電圧Ｖｈをサブソース線ＳＳＬ２に伝達する。
はＬレベルであり、ドレイン側ブロック選択トランジス
タＳＧＤ２が非導通状態となり、副ビット線ＳＢＬ２
は、フローティング状態となる。ソース線ＳＬに書込阻
止電圧Ｖｈを伝達し、かつ、ソース側ブロック選択信号
ＳＳ２をＨレベルに設定し、ソース線ＳＬ上の書込阻止
電圧Ｖｈをサブソース線ＳＳＬ２に伝達する。
【０１０１】副ビット線ＳＢＬ１には、書込データに応
じて接地電圧ＧＮＤまたは書込阻止電圧Ｖｈが与えられ
る。副ビット線ＳＢＬ１が接地電圧ＧＮＤレベルのとき
には、メモリセルＭＣ１１のフローティングゲートへド
レイン領域から電子がＦＮトンネリング電流により流入
し、メモリセルＭＣ１１は、高しきい値電圧状態とな
る。副ビット線ＳＢＬ１に書込阻止電圧Ｖｈが伝達され
た場合には、このメモリセルＭＣ１１においては、トン
ネリング電流が流れず、メモリセルＭＣ１１のしきい値
電圧は変化しない。一方メモリセルＭＣ１２において
は、サブソース線ＳＳＬ２に、書込阻止電圧Ｖｈが伝達
されており、このメモリセルＭＣ１２のフローティング
ゲートとソースとの間の電子の移動は生じない。
じて接地電圧ＧＮＤまたは書込阻止電圧Ｖｈが与えられ
る。副ビット線ＳＢＬ１が接地電圧ＧＮＤレベルのとき
には、メモリセルＭＣ１１のフローティングゲートへド
レイン領域から電子がＦＮトンネリング電流により流入
し、メモリセルＭＣ１１は、高しきい値電圧状態とな
る。副ビット線ＳＢＬ１に書込阻止電圧Ｖｈが伝達され
た場合には、このメモリセルＭＣ１１においては、トン
ネリング電流が流れず、メモリセルＭＣ１１のしきい値
電圧は変化しない。一方メモリセルＭＣ１２において
は、サブソース線ＳＳＬ２に、書込阻止電圧Ｖｈが伝達
されており、このメモリセルＭＣ１２のフローティング
ゲートとソースとの間の電子の移動は生じない。
【０１０２】副ビット線ＳＢＬ２に接続されるメモリセ
ルＭＣ１２への書込時においては、ドレイン側ブロック
選択信号ＳＤ２をＨレベル、ドレイン側ブロック選択信
号ＳＤ１をＬレベルに設定する。寄生ＭＯＳトランジス
タＤＤＧ１は、そのドレイン／ソースがメタル配線によ
り短絡されており、主ビット線ＭＢＬが副ビット線ＳＢ
Ｌ２に接続される。また、ソース側ブロック選択信号Ｓ
Ｓ１をＨレベルに設定し、ソース側ブロック選択信号Ｓ
Ｓ２をＬレベルに設定し、ソース側ブロック選択トラン
ジスタＳＧＳ２を非導通状態に設定する。サブソース線
ＳＳＬ１に、書込阻止電圧Ｖｈが伝達される。したがっ
て、このときには、メモリセルＭＣ１２に対するデータ
が副ビット線ＳＢＬ２に接地電圧ＧＮＤが伝達されたと
きには、トンネリング電流によりメモリセルＭＣ１２が
高しきい値電圧状態となる。
ルＭＣ１２への書込時においては、ドレイン側ブロック
選択信号ＳＤ２をＨレベル、ドレイン側ブロック選択信
号ＳＤ１をＬレベルに設定する。寄生ＭＯＳトランジス
タＤＤＧ１は、そのドレイン／ソースがメタル配線によ
り短絡されており、主ビット線ＭＢＬが副ビット線ＳＢ
Ｌ２に接続される。また、ソース側ブロック選択信号Ｓ
Ｓ１をＨレベルに設定し、ソース側ブロック選択信号Ｓ
Ｓ２をＬレベルに設定し、ソース側ブロック選択トラン
ジスタＳＧＳ２を非導通状態に設定する。サブソース線
ＳＳＬ１に、書込阻止電圧Ｖｈが伝達される。したがっ
て、このときには、メモリセルＭＣ１２に対するデータ
が副ビット線ＳＢＬ２に接地電圧ＧＮＤが伝達されたと
きには、トンネリング電流によりメモリセルＭＣ１２が
高しきい値電圧状態となる。
【０１０３】図１１は、この発明の実施の形態３に従う
メモリセルユニットＭＵにおける消去動作時の各信号の
状態を示す図である。この消去動作はセクタ単位で実行
され、図１１においては、ワード線ＷＬ１に接続される
メモリセルＭＣ１１およびＭＣ１２の消去が同時に実行
される。この状態においては、主ビット線ＭＢＬに、正
の電圧Ｖｐｓが与えられ、またソース線ＳＬにも、正の
電圧Ｖｐｓが与えられる。ブロック選択信号ＳＤ１およ
びＳＤ２を、この正の電圧Ｖｐｓよりも高いＨレベルに
設定し、主ビット線ＭＢＬ上の消去電圧Ｖｐｓを副ビッ
ト線ＳＢＬ１およびＳＢＬ２に伝達する。
メモリセルユニットＭＵにおける消去動作時の各信号の
状態を示す図である。この消去動作はセクタ単位で実行
され、図１１においては、ワード線ＷＬ１に接続される
メモリセルＭＣ１１およびＭＣ１２の消去が同時に実行
される。この状態においては、主ビット線ＭＢＬに、正
の電圧Ｖｐｓが与えられ、またソース線ＳＬにも、正の
電圧Ｖｐｓが与えられる。ブロック選択信号ＳＤ１およ
びＳＤ２を、この正の電圧Ｖｐｓよりも高いＨレベルに
設定し、主ビット線ＭＢＬ上の消去電圧Ｖｐｓを副ビッ
ト線ＳＢＬ１およびＳＢＬ２に伝達する。
【０１０４】また、ソース側ブロック選択信号ＳＳ１お
よびＳＳ２を、この消去用正電圧Ｖｐｓよりも高いＨレ
ベルに設定し、サブソース線ＳＳＬ１およびＳＳＬ２
に、消去用正電圧Ｖｐｓを伝達する。メモリセルユニッ
トＭＵの基板領域に、基板バイアス電圧Ｖｂｇとして、
正の電圧Ｖｐｓを印加する。非選択ワード線ＷＬ２にお
いては、消去を防止するため、消去阻止電圧Ｖｅが与え
られる。
よびＳＳ２を、この消去用正電圧Ｖｐｓよりも高いＨレ
ベルに設定し、サブソース線ＳＳＬ１およびＳＳＬ２
に、消去用正電圧Ｖｐｓを伝達する。メモリセルユニッ
トＭＵの基板領域に、基板バイアス電圧Ｖｂｇとして、
正の電圧Ｖｐｓを印加する。非選択ワード線ＷＬ２にお
いては、消去を防止するため、消去阻止電圧Ｖｅが与え
られる。
【０１０５】この状態においては、メモリセルＭＣ１１
およびＭＣ１２は、ソース、ドレインおよび基板領域
が、正の電圧Ｖｐｓに設定され、コントロールゲートに
負の電圧−ＶＮが与えられる。したがって、このメモリ
セルＭＣ１１およびＭＣ１２において、フローティング
ゲートから基板領域へ電子がトンネリング電流として流
出し、これらのメモリセルＭＣ１１およびＭＣ１２が低
しきい値電圧状態となる。この消去動作がワード線ＷＬ
１に接続するメモリセルに対して同時に実行される。ワ
ード線ＷＬ２に接続されるメモリセルＭＣ２１およびＭ
Ｃ２２においては、ワード線ＷＬ２の電圧レベルが、消
去阻止電圧Ｖｅの電圧レベルに設定されており、フロー
ティングゲートから基板領域へのトンネリング電流は生
じず、しきい値電圧は変化しない。
およびＭＣ１２は、ソース、ドレインおよび基板領域
が、正の電圧Ｖｐｓに設定され、コントロールゲートに
負の電圧−ＶＮが与えられる。したがって、このメモリ
セルＭＣ１１およびＭＣ１２において、フローティング
ゲートから基板領域へ電子がトンネリング電流として流
出し、これらのメモリセルＭＣ１１およびＭＣ１２が低
しきい値電圧状態となる。この消去動作がワード線ＷＬ
１に接続するメモリセルに対して同時に実行される。ワ
ード線ＷＬ２に接続されるメモリセルＭＣ２１およびＭ
Ｃ２２においては、ワード線ＷＬ２の電圧レベルが、消
去阻止電圧Ｖｅの電圧レベルに設定されており、フロー
ティングゲートから基板領域へのトンネリング電流は生
じず、しきい値電圧は変化しない。
【０１０６】図１２は、この発明の実施の形態３のメモ
リセルユニットにおけるデータ読出時の印加電圧を示す
図である。図１２において、メモリセルＭＣ１１のデー
タ読出時の印加電圧を示す。メモリセルＭＣ１１のデー
タ読出時においては、ドレイン側ブロック選択信号ＳＤ
１がＨレベルに設定され、ドレイン側ブロック選択信号
ＳＤ２がＬレベルに設定される。これにより、副ビット
線ＳＢＬ１を主ビット線ＭＢＬに接続し、副ビット線Ｓ
ＢＬ２を主ビット線ＭＢＬから切り離す。またソース側
ブロック選択信号ＳＳ１をＨレベルに設定し、ソース側
ブロック選択信号ＳＳ２をＬレベルに設定する。これに
より、サブソース線ＳＳＬ１がソース線ＳＬに接続さ
れ、サブソース線ＳＳＬ２が、ソース線ＳＬから分離さ
れる。
リセルユニットにおけるデータ読出時の印加電圧を示す
図である。図１２において、メモリセルＭＣ１１のデー
タ読出時の印加電圧を示す。メモリセルＭＣ１１のデー
タ読出時においては、ドレイン側ブロック選択信号ＳＤ
１がＨレベルに設定され、ドレイン側ブロック選択信号
ＳＤ２がＬレベルに設定される。これにより、副ビット
線ＳＢＬ１を主ビット線ＭＢＬに接続し、副ビット線Ｓ
ＢＬ２を主ビット線ＭＢＬから切り離す。またソース側
ブロック選択信号ＳＳ１をＨレベルに設定し、ソース側
ブロック選択信号ＳＳ２をＬレベルに設定する。これに
より、サブソース線ＳＳＬ１がソース線ＳＬに接続さ
れ、サブソース線ＳＳＬ２が、ソース線ＳＬから分離さ
れる。
【０１０７】主ビット線ＭＢＬにプリチャージ電圧Ｖｐ
を印加し、ソース線ＳＬを接地電圧ＧＮＤレベルに設定
する。ワード線ＷＬ１上には、読出電圧Ｖｒを伝達す
る。この状態において、メモリセルＭＣ１１の記憶情報
に応じて、主ビット線ＭＢＬに電流が流れるかまたは流
れない。これをセンスアンプ回路で検出することによ
り、データの読出を行なう。
を印加し、ソース線ＳＬを接地電圧ＧＮＤレベルに設定
する。ワード線ＷＬ１上には、読出電圧Ｖｒを伝達す
る。この状態において、メモリセルＭＣ１１の記憶情報
に応じて、主ビット線ＭＢＬに電流が流れるかまたは流
れない。これをセンスアンプ回路で検出することによ
り、データの読出を行なう。
【０１０８】メモリセルＭＣ１２の読出時においては、
このドレイン側ブロック選択信号ＳＤ１をＬレベル、ド
レイン側ブロック選択信号ＳＤ２をＨレベルに設定し、
ソース側ブロック選択信号ＳＳ１をＬレベル、ソース側
ブロック選択信号ＳＳ２をＨレベルに設定する。
このドレイン側ブロック選択信号ＳＤ１をＬレベル、ド
レイン側ブロック選択信号ＳＤ２をＨレベルに設定し、
ソース側ブロック選択信号ＳＳ１をＬレベル、ソース側
ブロック選択信号ＳＳ２をＨレベルに設定する。
【０１０９】なお、このデータ読出時において、ソース
側のブロック選択信号ＳＳ１およびＳＳ２も、選択副ビ
ット線に応じてＨレベルまたはＬレベルに設定されてい
る。しかしながら、データ読出時、これらのソース側ブ
ロック選択信号ＳＳ１およびＳＳ２がともにＨレベルに
設定されてもよい。
側のブロック選択信号ＳＳ１およびＳＳ２も、選択副ビ
ット線に応じてＨレベルまたはＬレベルに設定されてい
る。しかしながら、データ読出時、これらのソース側ブ
ロック選択信号ＳＳ１およびＳＳ２がともにＨレベルに
設定されてもよい。
【０１１０】図１３は、この発明の実施の形態３のメモ
リセルユニットＭＵの平面レイアウトを概略的に示す図
である。図１３において、副ビット線ＳＢＬ１およびＳ
ＢＬ２となる不純物拡散層１−１および１−２が列方向
に延在して配設される。これらの不純物拡散層１−１お
よび１−２と平行に、サブソース線ＳＳＬ１およびＳＳ
Ｌ２となる不純物拡散層２−１および２−２が形成され
る。平面図的にみて、不純物拡散層２−１および１−２
の間の領域に、列方向に延在して主ビット線ＭＢＬとな
るメタル配線７が配設される。
リセルユニットＭＵの平面レイアウトを概略的に示す図
である。図１３において、副ビット線ＳＢＬ１およびＳ
ＢＬ２となる不純物拡散層１−１および１−２が列方向
に延在して配設される。これらの不純物拡散層１−１お
よび１−２と平行に、サブソース線ＳＳＬ１およびＳＳ
Ｌ２となる不純物拡散層２−１および２−２が形成され
る。平面図的にみて、不純物拡散層２−１および１−２
の間の領域に、列方向に延在して主ビット線ＭＢＬとな
るメタル配線７が配設される。
【０１１１】不純物拡散層１−１および１−２は、選択
トランジスタを形成するために行方向に沿っての幅が広
くされた不純物拡散領域１−１ｂおよび１−２ａに接続
される。同様、サブソース線ＳＳＬ１およびＳＳＬ２と
なる不純物拡散層２−１および２−２は、選択トランジ
スタを形成するための不純物拡散領域２−１ｂおよび２
−２ｂにそれぞれ接続される。
トランジスタを形成するために行方向に沿っての幅が広
くされた不純物拡散領域１−１ｂおよび１−２ａに接続
される。同様、サブソース線ＳＳＬ１およびＳＳＬ２と
なる不純物拡散層２−１および２−２は、選択トランジ
スタを形成するための不純物拡散領域２−１ｂおよび２
−２ｂにそれぞれ接続される。
【０１１２】不純物拡散領域１−１ｂはコンタクト孔８
ｊを介して主ビット線ＭＢＬとなるメタル配線７に電気
的に接続され、また不純物拡散領域１−２ａは、コンタ
クト孔８ｉを介してメタル配線７に電気的に接続され
る。不純物拡散領域１−２ａにおいて、ダミートランジ
スタ（寄生ＭＯＳトランジスタ）ＤＤＧ１のソースおよ
びドレイン領域は上層のメタル配線３０により、コンタ
クト孔８ｋおよび８ｊを介して短絡される。
ｊを介して主ビット線ＭＢＬとなるメタル配線７に電気
的に接続され、また不純物拡散領域１−２ａは、コンタ
クト孔８ｉを介してメタル配線７に電気的に接続され
る。不純物拡散領域１−２ａにおいて、ダミートランジ
スタ（寄生ＭＯＳトランジスタ）ＤＤＧ１のソースおよ
びドレイン領域は上層のメタル配線３０により、コンタ
クト孔８ｋおよび８ｊを介して短絡される。
【０１１３】不純物拡散領域２−１ｂは、コンタクト孔
８ｐを介してソース線ＳＬとなる導電層（メタル配線）
６に電気的に接続される。また不純物拡散領域２−２ｂ
も、コンタクト孔８ｑを介して、導電層（メタル配線）
６に接続される。
８ｐを介してソース線ＳＬとなる導電層（メタル配線）
６に電気的に接続される。また不純物拡散領域２−２ｂ
も、コンタクト孔８ｑを介して、導電層（メタル配線）
６に接続される。
【０１１４】ソース側ブロック選択信号ＳＳ１を伝達す
る導電層５ａと交差する不純物拡散領域２−２ｂにおい
て、メタル配線３１が配設され、このメタル配線３１
が、コンタクト孔８ｍおよび８ｎを介して不純物拡散領
域２−２ｂの導電層５ａの両側の不純物拡散層に電気的
に接続される。これにより、寄生ＭＯＳトランジスタＤ
ＤＧ２のソースおよびドレインが短絡される。
る導電層５ａと交差する不純物拡散領域２−２ｂにおい
て、メタル配線３１が配設され、このメタル配線３１
が、コンタクト孔８ｍおよび８ｎを介して不純物拡散領
域２−２ｂの導電層５ａの両側の不純物拡散層に電気的
に接続される。これにより、寄生ＭＯＳトランジスタＤ
ＤＧ２のソースおよびドレインが短絡される。
【０１１５】不純物拡散領域１−２ａと交差するよう
に、ブロック選択信号ＳＤ２を伝達する導電層（メタル
配線）４ａが配設され、また不純物拡散領域１−１ａお
よび１−２ａと交差するように、導電層４ｂが形成され
る。さらに、副ビット線ＳＢＬ１およびＳＢＬ２ならび
にサブソース線ＳＳＬ１およびＳＳＬ２と交差するよう
に、ワード線ＷＬ１−ＷＬｎとなる導電層３−０〜３−
ｎが配設される。
に、ブロック選択信号ＳＤ２を伝達する導電層（メタル
配線）４ａが配設され、また不純物拡散領域１−１ａお
よび１−２ａと交差するように、導電層４ｂが形成され
る。さらに、副ビット線ＳＢＬ１およびＳＢＬ２ならび
にサブソース線ＳＳＬ１およびＳＳＬ２と交差するよう
に、ワード線ＷＬ１−ＷＬｎとなる導電層３−０〜３−
ｎが配設される。
【０１１６】不純物拡散領域２−１ｂおよび２−２ａと
交差するように、ソース側ブロック選択信号ＳＳ１を伝
達する導電層５ａ、およびソース側ブロック選択信号Ｓ
Ｓ２を伝達する導電層５ｂが配設される。導電層５ｂと
不純物拡散領域２−２ａの交差部においてブロック選択
トランジスタＳＧＳ２が形成され、導電層５ａと不純物
拡散領域２−１ｂの交差領域において、ブロック選択ト
ランジスタＳＧＳ１が形成される。
交差するように、ソース側ブロック選択信号ＳＳ１を伝
達する導電層５ａ、およびソース側ブロック選択信号Ｓ
Ｓ２を伝達する導電層５ｂが配設される。導電層５ｂと
不純物拡散領域２−２ａの交差部においてブロック選択
トランジスタＳＧＳ２が形成され、導電層５ａと不純物
拡散領域２−１ｂの交差領域において、ブロック選択ト
ランジスタＳＧＳ１が形成される。
【０１１７】導電層４ｂと不純物拡散領域１−１ｂの交
差部領域においてブロック選択トランジスタＳＧＤ１が
形成され、不純物拡散領域１−２ａと導電層４ａの交差
領域において、ドレイン側ブロック選択トランジスタＳ
ＧＤ２が形成される。
差部領域においてブロック選択トランジスタＳＧＤ１が
形成され、不純物拡散領域１−２ａと導電層４ａの交差
領域において、ドレイン側ブロック選択トランジスタＳ
ＧＤ２が形成される。
【０１１８】この図１３に示すレイアウトに見られるよ
うに、ソース線ＳＬが、副ビット線ＳＢＬ１およびＳＢ
Ｌ２に共通に配設され、ソース線配線面積を低減するこ
とができる。また、必然的に形成される寄生ＭＯＳトラ
ンジスタＤＤＧ１およびＤＤＧ２を、メタル配線３０お
よび３１でそのソースおよびドレイン領域を短絡するこ
とにより、ブロック選択信号ＳＤ１、ＳＤ２、ＳＳ１お
よびＳＳ２を伝達する配線を、行方向に沿って延在して
配置して、正確に必要とされる副ビット線およびサブソ
ース線を選択して主ビット線およびソース線に接続し
て、正確に動作を行なうことができる。
うに、ソース線ＳＬが、副ビット線ＳＢＬ１およびＳＢ
Ｌ２に共通に配設され、ソース線配線面積を低減するこ
とができる。また、必然的に形成される寄生ＭＯＳトラ
ンジスタＤＤＧ１およびＤＤＧ２を、メタル配線３０お
よび３１でそのソースおよびドレイン領域を短絡するこ
とにより、ブロック選択信号ＳＤ１、ＳＤ２、ＳＳ１お
よびＳＳ２を伝達する配線を、行方向に沿って延在して
配置して、正確に必要とされる副ビット線およびサブソ
ース線を選択して主ビット線およびソース線に接続し
て、正確に動作を行なうことができる。
【０１１９】以上のように、この発明の実施の形態３に
従えば、１つのメモリセルユニットの副ビット線に共通
にソース線を配設しているため、ソース線の占有面積を
低減することができる。また、副ビット線およびサブソ
ース線が不純物拡散層で形成されているため、必然的に
形成される寄生ＭＯＳトランジスタをメタル配線で短絡
することにより、この寄生ＭＯＳトランジスタの影響を
排除して、正確に所望の動作を行なうことができる。
従えば、１つのメモリセルユニットの副ビット線に共通
にソース線を配設しているため、ソース線の占有面積を
低減することができる。また、副ビット線およびサブソ
ース線が不純物拡散層で形成されているため、必然的に
形成される寄生ＭＯＳトランジスタをメタル配線で短絡
することにより、この寄生ＭＯＳトランジスタの影響を
排除して、正確に所望の動作を行なうことができる。
【０１２０】［実施の形態４］図１４は、この発明の実
施の形態４におけるワード線とセクタの関係を示す図で
ある。図１４において、主ビット線ＭＢＬ１−ＭＢＬｍ
それぞれに、データ書込時、書込データをラッチし、消
去後の書込動作時書込データに応じた電圧を生成するラ
ッチ／書込回路４０−１〜４０−ｍが設けられる。これ
らのラッチ／書込回路４０−１〜４０−ｍを１セクタに
対応させる。データの書込をセクタ単位で実行する。ワ
ード線ＷＬには、副ビット線ＳＢＬが２・ｍ本対応して
設けられる。したがって、このワード線ＷＬには、図１
５に示すように、２つのセクタ♯Ａおよび♯Ｂが対応す
る。すなわち、セクタ♯Ａのデータは副ビット線ＳＢＬ
１に接続するメモリセルに格納され、セクタ♯Ｂのデー
タは、副ビット線ＳＢＬ２に接続するメモリセルに格納
される。セクタ単位でデータの書込および読出が行なわ
れる。１つの主ビット線が複数列の副ビット線に対応し
て設けられる場合、ワード線選択時、副ビット線を切換
えてデータの読出を行なう必要がある。したがって、１
ワード線を１セクタに対応づけた場合、この副ビット線
の切換のために、書込／読出の時間が長くなる。
施の形態４におけるワード線とセクタの関係を示す図で
ある。図１４において、主ビット線ＭＢＬ１−ＭＢＬｍ
それぞれに、データ書込時、書込データをラッチし、消
去後の書込動作時書込データに応じた電圧を生成するラ
ッチ／書込回路４０−１〜４０−ｍが設けられる。これ
らのラッチ／書込回路４０−１〜４０−ｍを１セクタに
対応させる。データの書込をセクタ単位で実行する。ワ
ード線ＷＬには、副ビット線ＳＢＬが２・ｍ本対応して
設けられる。したがって、このワード線ＷＬには、図１
５に示すように、２つのセクタ♯Ａおよび♯Ｂが対応す
る。すなわち、セクタ♯Ａのデータは副ビット線ＳＢＬ
１に接続するメモリセルに格納され、セクタ♯Ｂのデー
タは、副ビット線ＳＢＬ２に接続するメモリセルに格納
される。セクタ単位でデータの書込および読出が行なわ
れる。１つの主ビット線が複数列の副ビット線に対応し
て設けられる場合、ワード線選択時、副ビット線を切換
えてデータの読出を行なう必要がある。したがって、１
ワード線を１セクタに対応づけた場合、この副ビット線
の切換のために、書込／読出の時間が長くなる。
【０１２１】すなわち、図１６に示すように、１セクタ
のデータをアクセスする場合、副ビット線の切換のた
め、まずセクタ前半のメモリセルの書込／読出を実行
し、次いでセクタ後半のメモリセルの書込または読出を
実行する。したがって、１セクタの内容が、半セクタず
つ書込または読出されるため、アクセス時間が長くな
る。しかしながら、１つのワード線ＷＬを、副ビット線
に応じて、セクタ♯Ａおよびセクタ♯Ｂと対応させるこ
とにより、ワード線ＷＬの１回のアクセスで、セクタ♯
Ａまたはセクタ♯Ｂの内容の書込／読出を行なうことが
でき、１セクタ当りのアクセス時間を短縮することがで
きる（ただし、セクタの記憶データ量は１／２とな
る）。これにより、複数列の副ビット線を主ビット線に
共通に設ける構成においても、アクセス時間の増加を抑
制することができる。
のデータをアクセスする場合、副ビット線の切換のた
め、まずセクタ前半のメモリセルの書込／読出を実行
し、次いでセクタ後半のメモリセルの書込または読出を
実行する。したがって、１セクタの内容が、半セクタず
つ書込または読出されるため、アクセス時間が長くな
る。しかしながら、１つのワード線ＷＬを、副ビット線
に応じて、セクタ♯Ａおよびセクタ♯Ｂと対応させるこ
とにより、ワード線ＷＬの１回のアクセスで、セクタ♯
Ａまたはセクタ♯Ｂの内容の書込／読出を行なうことが
でき、１セクタ当りのアクセス時間を短縮することがで
きる（ただし、セクタの記憶データ量は１／２とな
る）。これにより、複数列の副ビット線を主ビット線に
共通に設ける構成においても、アクセス時間の増加を抑
制することができる。
【０１２２】図１７は、メモリセルアレイ部の基板領域
の構成を概略的に示す図である。図１７において、１ブ
ロックのメモリセル配置領域を示す。図１７においてＰ
ウェル４５−１，４５−２，…が１ワード線に接続する
メモリセルの数だけ配置される。Ｐウェルにおいては、
１つ置きのＰウェルにセクタ♯Ａのセルの列が形成さ
れ、また別の１つ置きのＰウェルに、セクタ♯Ｂのメモ
リセル列が形成される。すなわち、Ｐウェル４５−１、
４５−３、…が、セクタ♯Ａのメモリセル列を形成する
ための基板領域として利用され、またＰウェル４５−
２，４５−４，…がセクタ♯Ｂのメモリセル列を形成す
るための基板領域として用いられる。
の構成を概略的に示す図である。図１７において、１ブ
ロックのメモリセル配置領域を示す。図１７においてＰ
ウェル４５−１，４５−２，…が１ワード線に接続する
メモリセルの数だけ配置される。Ｐウェルにおいては、
１つ置きのＰウェルにセクタ♯Ａのセルの列が形成さ
れ、また別の１つ置きのＰウェルに、セクタ♯Ｂのメモ
リセル列が形成される。すなわち、Ｐウェル４５−１、
４５−３、…が、セクタ♯Ａのメモリセル列を形成する
ための基板領域として利用され、またＰウェル４５−
２，４５−４，…がセクタ♯Ｂのメモリセル列を形成す
るための基板領域として用いられる。
【０１２３】Ｐウェル４５−１，４５−３，…には、基
板バイアス電圧ＶｂｇＡが与えられ、Ｐウェル４５−
２，４５−４，…には、基板バイアス電圧ＶｂｇＢが与
えられる。このＰウェル４５−１および４５−２のメモ
リセルが、共通の主ビット線に接続される。ウェル間の
分離領域が必要となるものの、セクタ♯Ａおよび♯Ｂそ
れぞれにＰウェルを形成することにより、これらに基板
バイアス電圧ＶｂｇＡおよびＶｂｇＢを別々に与えるこ
とができ、１ワード線を２セクタに対応させる構成にお
いても、確実に、セクタ単位での消去動作を行なうこと
ができる。
板バイアス電圧ＶｂｇＡが与えられ、Ｐウェル４５−
２，４５−４，…には、基板バイアス電圧ＶｂｇＢが与
えられる。このＰウェル４５−１および４５−２のメモ
リセルが、共通の主ビット線に接続される。ウェル間の
分離領域が必要となるものの、セクタ♯Ａおよび♯Ｂそ
れぞれにＰウェルを形成することにより、これらに基板
バイアス電圧ＶｂｇＡおよびＶｂｇＢを別々に与えるこ
とができ、１ワード線を２セクタに対応させる構成にお
いても、確実に、セクタ単位での消去動作を行なうこと
ができる。
【０１２４】以上のように、この発明の実施の形態４に
従えば、１ワード線を２セクタに対応づけているため、
１つの主ビット線に複数列の副ビット線が接続する構成
においても、セクタ単位でのアクセス時間（書込／読出
時間）の増加を抑制することができる。
従えば、１ワード線を２セクタに対応づけているため、
１つの主ビット線に複数列の副ビット線が接続する構成
においても、セクタ単位でのアクセス時間（書込／読出
時間）の増加を抑制することができる。
【０１２５】［実施の形態５］図１８は、この発明の実
施の形態５に従うメモリセルユニットＭＵの構成を示す
図である。この図１８に示すメモリセルユニットＭＵに
おいては、副ビット線ＳＢＬ１およびＳＢＬ２それぞれ
に対応して設けられるドレイン側ブロック選択トランジ
スタＳＧＤ１およびＳＧＤ２へは、共通にドレイン側ブ
ロック選択信号ＳＤが与えられる。一方、サブソース線
ＳＳＬ１およびＳＳＬ２に対して設けられるソース側ブ
ロック選択信号ＳＧＳ１およびＳＧＳ２には、それぞれ
別々のソース側ブロック選択信号ＳＳ１およびＳＳ２が
与えられる。ソース側ブロック選択トランジスタＳＧＳ
２は、寄生ＭＯＳトランジスタＤＤＧ２のドレイン／ソ
ースを短絡するアルミニウム配線によりサブソース線Ｓ
ＳＬ２と結合される。
施の形態５に従うメモリセルユニットＭＵの構成を示す
図である。この図１８に示すメモリセルユニットＭＵに
おいては、副ビット線ＳＢＬ１およびＳＢＬ２それぞれ
に対応して設けられるドレイン側ブロック選択トランジ
スタＳＧＤ１およびＳＧＤ２へは、共通にドレイン側ブ
ロック選択信号ＳＤが与えられる。一方、サブソース線
ＳＳＬ１およびＳＳＬ２に対して設けられるソース側ブ
ロック選択信号ＳＧＳ１およびＳＧＳ２には、それぞれ
別々のソース側ブロック選択信号ＳＳ１およびＳＳ２が
与えられる。ソース側ブロック選択トランジスタＳＧＳ
２は、寄生ＭＯＳトランジスタＤＤＧ２のドレイン／ソ
ースを短絡するアルミニウム配線によりサブソース線Ｓ
ＳＬ２と結合される。
【０１２６】この図１８に示すメモリセルユニットＭＵ
においても、副ビット線ＳＢＬ１およびＳＢＬ２には、
ｎ個のメモリセルがそれぞれ接続されるが、図１８にお
いては、副ビット線ＳＢＬ１およびＳＢＬ２それぞれに
接続されるメモリセルＭＣ１１、ＭＣ２１およびＭＣ１
２およびＭＣ２２を代表的に示す。
においても、副ビット線ＳＢＬ１およびＳＢＬ２には、
ｎ個のメモリセルがそれぞれ接続されるが、図１８にお
いては、副ビット線ＳＢＬ１およびＳＢＬ２それぞれに
接続されるメモリセルＭＣ１１、ＭＣ２１およびＭＣ１
２およびＭＣ２２を代表的に示す。
【０１２７】副ビット線ＳＢＬ１およびＳＢＬ２に共通
に、ドレイン側ブロック選択信号ＳＤを伝達する信号線
を配設することにより、配線占有面積を低減することが
できる。次に動作について簡単に説明する。
に、ドレイン側ブロック選択信号ＳＤを伝達する信号線
を配設することにより、配線占有面積を低減することが
できる。次に動作について簡単に説明する。
【０１２８】図１９は、メモリセルＭＣ１１への書込時
の各信号の電圧レベルを示す図である。データ書込時に
おいては、主ビット線ＭＢＬにドレイン電圧Ｖｄが与え
られる。ドレイン側ブロック選択信号ＳＤは、このドレ
イン電圧Ｖｄよりも高いＨレベルに設定され、ワード線
ＷＬ１には、書込高電圧Ｖｈｈが伝達される。ソース線
ＳＬは接地電圧ＧＮＤに設定され、ソース側ブロック選
択信号ＳＳ１がＨレベル、ソース側ブロック選択信号Ｓ
Ｓ２がＬレベルに設定される。この状態においては、副
ビット線ＳＢＬ１およびＳＢＬ２がともに主ビット線Ｍ
ＢＬに接続され、一方、サブソース線ＳＳＬ１がソース
線ＳＬに接続される。サブソース線ＳＳＬ２は、フロー
ティング状態となる。非選択ワード線ＷＬ２は、Ｌレベ
ル（接地電圧レベル）に維持される。
の各信号の電圧レベルを示す図である。データ書込時に
おいては、主ビット線ＭＢＬにドレイン電圧Ｖｄが与え
られる。ドレイン側ブロック選択信号ＳＤは、このドレ
イン電圧Ｖｄよりも高いＨレベルに設定され、ワード線
ＷＬ１には、書込高電圧Ｖｈｈが伝達される。ソース線
ＳＬは接地電圧ＧＮＤに設定され、ソース側ブロック選
択信号ＳＳ１がＨレベル、ソース側ブロック選択信号Ｓ
Ｓ２がＬレベルに設定される。この状態においては、副
ビット線ＳＢＬ１およびＳＢＬ２がともに主ビット線Ｍ
ＢＬに接続され、一方、サブソース線ＳＳＬ１がソース
線ＳＬに接続される。サブソース線ＳＳＬ２は、フロー
ティング状態となる。非選択ワード線ＷＬ２は、Ｌレベ
ル（接地電圧レベル）に維持される。
【０１２９】この状態においては、メモリセルＭＣ１１
において、副ビット線ＳＢＬ１からソース線ＳＬに電流
が流れる。主ビット線ＭＢＬから伝達されるドレイン電
圧Ｖｄに従って、チャネル電流が流れ、電子がドレイン
電界により加速され、チャネルホットエレクトロン（Ｃ
ＨＥ）となり、フローティングゲートに注入される。こ
れにより、メモリセルＭＣ１１は、高しきい値電圧状態
となる。一方、メモリセルＭＣ２１においても、ドレイ
ン電圧Ｖｄが与えられるものの、サブソース線ＳＳＬ２
はフローティング状態であり、チャネル電流が生じず、
チャネルホットエレクトロン（ＣＨＥ）は生じず、フロ
ーティングゲートへの電子の注入は生じない。
において、副ビット線ＳＢＬ１からソース線ＳＬに電流
が流れる。主ビット線ＭＢＬから伝達されるドレイン電
圧Ｖｄに従って、チャネル電流が流れ、電子がドレイン
電界により加速され、チャネルホットエレクトロン（Ｃ
ＨＥ）となり、フローティングゲートに注入される。こ
れにより、メモリセルＭＣ１１は、高しきい値電圧状態
となる。一方、メモリセルＭＣ２１においても、ドレイ
ン電圧Ｖｄが与えられるものの、サブソース線ＳＳＬ２
はフローティング状態であり、チャネル電流が生じず、
チャネルホットエレクトロン（ＣＨＥ）は生じず、フロ
ーティングゲートへの電子の注入は生じない。
【０１３０】メモリセルＭＣ２１へのデータの書込時に
おいては、ソース側ブロック選択信号ＳＳ１をＬレベ
ル、ソース側ブロック選択信号ＳＳ２をＨレベルに設定
する。
おいては、ソース側ブロック選択信号ＳＳ１をＬレベ
ル、ソース側ブロック選択信号ＳＳ２をＨレベルに設定
する。
【０１３１】メモリセルＭＣ１１を消去状態に維持する
場合には、主ビット線ＭＢＬに接地電圧ＧＮＤが伝達さ
れる。この場合、メモリセルＭＣ１１は、ドレインおよ
びソースが同一電圧となり、チャネル電流は流れず、チ
ャネルホットエレクトロン（ＣＨＥ）は生じない。
場合には、主ビット線ＭＢＬに接地電圧ＧＮＤが伝達さ
れる。この場合、メモリセルＭＣ１１は、ドレインおよ
びソースが同一電圧となり、チャネル電流は流れず、チ
ャネルホットエレクトロン（ＣＨＥ）は生じない。
【０１３２】消去動作時においては、セクタ単位で消去
が実行される。選択信号ＳＤ、ＳＳ１およびＳＳ２をす
べてＨレベルに設定し、かつソース線ＳＬを正の電圧Ｖ
ｐｓレベルに設定する。またワード線ＷＬ１を、負電圧
−ＶＮのレベルに設定し、非選択ワード線ＷＬ２を消去
阻止電圧Ｖｅのレベルに設定する。またセクタ単位でメ
モリセルの基板領域に正の電圧Ｖｐｓを与える。メモリ
セルのコントロールゲートと基板領域およびソース／ド
レイン領域の電圧差Ｖｐｓ＋ＶＮに従って、フローティ
ングゲートから基板領域およびソース／ドレイン領域へ
トンネリング電流により電子が放出され、消去状態のメ
モリセルが、低しきい値電圧状態となる。
が実行される。選択信号ＳＤ、ＳＳ１およびＳＳ２をす
べてＨレベルに設定し、かつソース線ＳＬを正の電圧Ｖ
ｐｓレベルに設定する。またワード線ＷＬ１を、負電圧
−ＶＮのレベルに設定し、非選択ワード線ＷＬ２を消去
阻止電圧Ｖｅのレベルに設定する。またセクタ単位でメ
モリセルの基板領域に正の電圧Ｖｐｓを与える。メモリ
セルのコントロールゲートと基板領域およびソース／ド
レイン領域の電圧差Ｖｐｓ＋ＶＮに従って、フローティ
ングゲートから基板領域およびソース／ドレイン領域へ
トンネリング電流により電子が放出され、消去状態のメ
モリセルが、低しきい値電圧状態となる。
【０１３３】この消去動作時において、単に副ビット線
ＳＢＬ１およびＳＢＬ２ならびにサブソース線ＳＳＬ１
およびＳＳＬ２をフローティング状態とし、基板領域と
フローティングゲートとの間でのみ電子が移動する消去
動作（基板消去動作）が行なわれてもよい。１つのワー
ド線が複数のセクタに対応する場合でも、確実にセクタ
単位で消去を行なうことができる。
ＳＢＬ１およびＳＢＬ２ならびにサブソース線ＳＳＬ１
およびＳＳＬ２をフローティング状態とし、基板領域と
フローティングゲートとの間でのみ電子が移動する消去
動作（基板消去動作）が行なわれてもよい。１つのワー
ド線が複数のセクタに対応する場合でも、確実にセクタ
単位で消去を行なうことができる。
【０１３４】図２０は、メモリセルＭＣ１１へのデータ
読出時の各信号の電圧レベルを示す図である。データ読
出時においては、主ビット線ＭＢＬにプリチャージ電圧
Ｖｐが与えられる（センスアンプ回路から）。
読出時の各信号の電圧レベルを示す図である。データ読
出時においては、主ビット線ＭＢＬにプリチャージ電圧
Ｖｐが与えられる（センスアンプ回路から）。
【０１３５】ドレイン側ブロック選択信号ＳＤがＨレベ
ルに設定され、ドレイン側ブロック選択トランジスタＳ
ＧＤ１およびＳＧＤ２を介して主ビット線ＭＢＬが副ビ
ット線ＳＢＬ１およびＳＢＬ２に、電気的に接続され
る。一方、ソース側ブロック選択信号ＳＳ１をＨレベル
とし、ソース側ブロック選択信号ＳＳ２はＬレベルとす
る。サブソース線ＳＳＬ２は、フローティング状態とな
り、メモリセルＭＣ１２の記憶データにかかわらず、こ
のメモリセルＭＣ１２を介して電流が流れる経路は遮断
される。一方、サブソース線ＳＳＬ１は、接地電圧レベ
ルのソース線ＳＬに接続されており、メモリセルＭＣ１
１の記憶データに応じて主ビット線ＭＢＬから副ビット
線ＳＢＬ１を介してサブソース線ＳＳＬ１に電流が流れ
る。この電流の有無をセンスアンプ回路で検出してデー
タの読出を実行する。
ルに設定され、ドレイン側ブロック選択トランジスタＳ
ＧＤ１およびＳＧＤ２を介して主ビット線ＭＢＬが副ビ
ット線ＳＢＬ１およびＳＢＬ２に、電気的に接続され
る。一方、ソース側ブロック選択信号ＳＳ１をＨレベル
とし、ソース側ブロック選択信号ＳＳ２はＬレベルとす
る。サブソース線ＳＳＬ２は、フローティング状態とな
り、メモリセルＭＣ１２の記憶データにかかわらず、こ
のメモリセルＭＣ１２を介して電流が流れる経路は遮断
される。一方、サブソース線ＳＳＬ１は、接地電圧レベ
ルのソース線ＳＬに接続されており、メモリセルＭＣ１
１の記憶データに応じて主ビット線ＭＢＬから副ビット
線ＳＢＬ１を介してサブソース線ＳＳＬ１に電流が流れ
る。この電流の有無をセンスアンプ回路で検出してデー
タの読出を実行する。
【０１３６】メモリセルＭＣ１２のデータの読出時にお
いては、ソース側ブロック選択信号ＳＳ１をＬレベル、
ソース側ブロック選択信号ＳＳ２をＨレベルに設定す
る。
いては、ソース側ブロック選択信号ＳＳ１をＬレベル、
ソース側ブロック選択信号ＳＳ２をＨレベルに設定す
る。
【０１３７】この発明の実施の形態５における各ブロッ
ク選択信号の発生部は、先の実施の形態１において、ド
レイン側ブロック選択信号ＳＤ１およびＳＤ２を共通化
する（ＳＤ１およびＳＤ２のＯＲをとる）ことにより実
現され、図７と同様の構成により、各ブロック選択信号
を生成することができる。ソース側ブロック選択信号に
ついても同様である。ソース側ブロック選択信号ＳＳ１
およびＳＳ２については、単に副ビット線ＳＢＬ１およ
びＳＢＬ２のいずれに書込または読出を行なうかに従っ
て、その信号電圧レベルが設定される（書込／読出動作
時）。
ク選択信号の発生部は、先の実施の形態１において、ド
レイン側ブロック選択信号ＳＤ１およびＳＤ２を共通化
する（ＳＤ１およびＳＤ２のＯＲをとる）ことにより実
現され、図７と同様の構成により、各ブロック選択信号
を生成することができる。ソース側ブロック選択信号に
ついても同様である。ソース側ブロック選択信号ＳＳ１
およびＳＳ２については、単に副ビット線ＳＢＬ１およ
びＳＢＬ２のいずれに書込または読出を行なうかに従っ
て、その信号電圧レベルが設定される（書込／読出動作
時）。
【０１３８】この発明の実施の形態５に従えば、ドレイ
ン側ブロック選択信号が副ビット線ＳＢＬ１およびＳＢ
Ｌ２により共通化されており、配線占有面積を低減する
ことができるのみならず、制御回路の構成も簡略化する
ことができる。
ン側ブロック選択信号が副ビット線ＳＢＬ１およびＳＢ
Ｌ２により共通化されており、配線占有面積を低減する
ことができるのみならず、制御回路の構成も簡略化する
ことができる。
【０１３９】［実施の形態６］図２１は、この発明の実
施の形態６に従うメモリセルユニットの構成を示す図で
ある。図２１においては、副ビット線ＳＢＬ１およびＳ
ＢＬ２それぞれに、直列に複数のメモリセルＭＣが結合
される。図２１においては、副ビット線ＳＢＬ１にメモ
リセルＭＣ１１およびＭＣ２１が直列に接続され、副ビ
ット線ＳＢＬ２には、メモリセルＭＣ１２およびＭＣ２
２が直列に接続される。
施の形態６に従うメモリセルユニットの構成を示す図で
ある。図２１においては、副ビット線ＳＢＬ１およびＳ
ＢＬ２それぞれに、直列に複数のメモリセルＭＣが結合
される。図２１においては、副ビット線ＳＢＬ１にメモ
リセルＭＣ１１およびＭＣ２１が直列に接続され、副ビ
ット線ＳＢＬ２には、メモリセルＭＣ１２およびＭＣ２
２が直列に接続される。
【０１４０】副ビット線ＳＢＬ１は、ドレイン側ブロッ
ク選択信号ＳＤ１をゲートに受けるドレイン側ブロック
選択トランジスタＳＧＤ１を介して主ビット線ＭＢＬに
電気的に接続される。副ビット線ＳＢＬ２は、ドレイン
側ブロック選択信号ＳＤ２をゲートに受けるドレイン側
ブロック選択トランジスタＳＧＤ２を介して主ビット線
ＭＢＬに電気的に接続される。副ビット線ＳＢＬ２は、
不純物拡散層（不純物領域）で形成されているため、こ
のソース側ブロック選択信号ＳＳ１と副ビット線ＳＢＬ
２の間に寄生ＭＯＳトランジスタＤＤＧ１が形成され
る。この寄生ＭＯＳトランジスタＤＤＧ１のソースおよ
びドレインが、図９に示す構成と同様、メタル配線によ
り短絡される。
ク選択信号ＳＤ１をゲートに受けるドレイン側ブロック
選択トランジスタＳＧＤ１を介して主ビット線ＭＢＬに
電気的に接続される。副ビット線ＳＢＬ２は、ドレイン
側ブロック選択信号ＳＤ２をゲートに受けるドレイン側
ブロック選択トランジスタＳＧＤ２を介して主ビット線
ＭＢＬに電気的に接続される。副ビット線ＳＢＬ２は、
不純物拡散層（不純物領域）で形成されているため、こ
のソース側ブロック選択信号ＳＳ１と副ビット線ＳＢＬ
２の間に寄生ＭＯＳトランジスタＤＤＧ１が形成され
る。この寄生ＭＯＳトランジスタＤＤＧ１のソースおよ
びドレインが、図９に示す構成と同様、メタル配線によ
り短絡される。
【０１４１】副ビット線ＳＢＬ１に接続されるメモリセ
ルＭＣ２１のソース（サブソース線）は、ソース側ブロ
ック選択信号ＳＳ１をゲートに受けるソース側ブロック
選択トランジスタＳＧＳ１を介してソース線ＳＬに電気
的に接続される。
ルＭＣ２１のソース（サブソース線）は、ソース側ブロ
ック選択信号ＳＳ１をゲートに受けるソース側ブロック
選択トランジスタＳＧＳ１を介してソース線ＳＬに電気
的に接続される。
【０１４２】副ビット線ＳＢＬ２に接続するメモリセル
ＭＣ２２のソース（サブソース線）は、ソース側ブロッ
ク選択信号ＳＳ２をゲートに受けるソース側ブロック選
択トランジスタＳＧＳ２を介してソース線ＳＬに電気的
に接続される。メモリセルＭＣ２２のソース領域は、不
純物拡散層で形成され、ソース側ブロック選択トランジ
スタＳＧＳ２のドレイン領域に接続されるため、ソース
側ブロック選択信号ＳＳ１を伝達する信号線により、寄
生ＭＯＳトランジスタ（ダミートランジスタ）ＤＤＧ２
が形成される。この寄生ＭＯＳトランジスタのソースお
よびドレイン領域は、メタル配線により電気的に短絡さ
れる。
ＭＣ２２のソース（サブソース線）は、ソース側ブロッ
ク選択信号ＳＳ２をゲートに受けるソース側ブロック選
択トランジスタＳＧＳ２を介してソース線ＳＬに電気的
に接続される。メモリセルＭＣ２２のソース領域は、不
純物拡散層で形成され、ソース側ブロック選択トランジ
スタＳＧＳ２のドレイン領域に接続されるため、ソース
側ブロック選択信号ＳＳ１を伝達する信号線により、寄
生ＭＯＳトランジスタ（ダミートランジスタ）ＤＤＧ２
が形成される。この寄生ＭＯＳトランジスタのソースお
よびドレイン領域は、メタル配線により電気的に短絡さ
れる。
【０１４３】この図２１に示すメモリセルユニットＭＵ
において、副ビット線ＳＢＬ１へのデータ読出に対して
は、ブロック選択信号ＳＤ１およびＳＳ１を活性状態の
Ｈレベルに設定し、一方、ブロック選択信号ＳＤ２およ
びＳＳ２をＬレベルの非活性状態に設定する。ソース線
ＳＬへは、読出時には接地電圧ＧＮＤが伝達される。書
込時には、ソース側ブロック選択信号ＳＳ１およびＳＳ
２は、ともにＬレベルの非活性状態に設定される。
において、副ビット線ＳＢＬ１へのデータ読出に対して
は、ブロック選択信号ＳＤ１およびＳＳ１を活性状態の
Ｈレベルに設定し、一方、ブロック選択信号ＳＤ２およ
びＳＳ２をＬレベルの非活性状態に設定する。ソース線
ＳＬへは、読出時には接地電圧ＧＮＤが伝達される。書
込時には、ソース側ブロック選択信号ＳＳ１およびＳＳ
２は、ともにＬレベルの非活性状態に設定される。
【０１４４】消去動作時においては、先の図８に示すメ
モリセルユニットＭＵの場合と同様、主ビット線ＭＢＬ
およびソース線ＳＬに消去高電圧が与えられかつ基板領
域にも消去高電圧が与えられ、ワード線ＷＬ１およびＷ
Ｌ２が、接地電圧レベルに保持される。書込および消去
は、フローティングゲートと基板領域との間のトンネリ
ング電流により行なわれる。
モリセルユニットＭＵの場合と同様、主ビット線ＭＢＬ
およびソース線ＳＬに消去高電圧が与えられかつ基板領
域にも消去高電圧が与えられ、ワード線ＷＬ１およびＷ
Ｌ２が、接地電圧レベルに保持される。書込および消去
は、フローティングゲートと基板領域との間のトンネリ
ング電流により行なわれる。
【０１４５】この図２１に示すような、ＮＡＮＤ型メモ
リセル構造においても、ドレイン側ブロック選択信号Ｓ
Ｄ１およびＳＤ２ならびにソース側ブロック選択信号Ｓ
Ｓ１およびＳＳ２を利用することにより、ソース線ＳＬ
を副ビット線ＳＢＬ１およびＳＢＬ２に共通に配設する
ことができる。
リセル構造においても、ドレイン側ブロック選択信号Ｓ
Ｄ１およびＳＤ２ならびにソース側ブロック選択信号Ｓ
Ｓ１およびＳＳ２を利用することにより、ソース線ＳＬ
を副ビット線ＳＢＬ１およびＳＢＬ２に共通に配設する
ことができる。
【０１４６】［実施の形態７］図２２は、この発明の実
施の形態７に従うメモリセルユニットＭＵの構成を示す
図である。この図２２に示すメモリセルユニットＭＵに
おいては、副ビット線ＳＢＬ２とドレイン側ブロック選
択トランジスタＳＧＤ２の間に形成される寄生ＭＯＳト
ランジスタを、デプレッション型ＭＯＳトランジスタＤ
ＤＧ１ｄで形成する。また、メモリセルＭＣ２２とソー
ス側ブロック選択トランジスタＳＧＳ２の間の寄生ＭＯ
Ｓトランジスタを、デプレッション型ＭＯＳトランジス
タＤＤＧ２ｄで形成する。これらのデプレッション型Ｍ
ＯＳトランジスタＤＤＧ１ｄおよびＤＤＧ２ｄそれぞれ
は、メタル配線に代えて、チャネル領域への不純物注入
により、常時導通状態に設定される。寄生ＭＯＳトラン
ジスタは、デプレッション型ＭＯＳトランジスタに形成
することにより、この寄生ＭＯＳトランジスタを短絡す
るためのメタル配線（図１３参照）が不要となる。
施の形態７に従うメモリセルユニットＭＵの構成を示す
図である。この図２２に示すメモリセルユニットＭＵに
おいては、副ビット線ＳＢＬ２とドレイン側ブロック選
択トランジスタＳＧＤ２の間に形成される寄生ＭＯＳト
ランジスタを、デプレッション型ＭＯＳトランジスタＤ
ＤＧ１ｄで形成する。また、メモリセルＭＣ２２とソー
ス側ブロック選択トランジスタＳＧＳ２の間の寄生ＭＯ
Ｓトランジスタを、デプレッション型ＭＯＳトランジス
タＤＤＧ２ｄで形成する。これらのデプレッション型Ｍ
ＯＳトランジスタＤＤＧ１ｄおよびＤＤＧ２ｄそれぞれ
は、メタル配線に代えて、チャネル領域への不純物注入
により、常時導通状態に設定される。寄生ＭＯＳトラン
ジスタは、デプレッション型ＭＯＳトランジスタに形成
することにより、この寄生ＭＯＳトランジスタを短絡す
るためのメタル配線（図１３参照）が不要となる。
【０１４７】図２２に示すメモリセルユニットＭＵの構
成は、他の点については、図２１に示すメモリセルユニ
ットと同じであり、対応する部分には同一参照番号を付
す。
成は、他の点については、図２１に示すメモリセルユニ
ットと同じであり、対応する部分には同一参照番号を付
す。
【０１４８】［実施の形態８］図２３は、この発明の実
施の形態８に従うメモリセルユニットＭＵの構成を示す
図である。この図２３に示すメモリセルユニットＭＵ
は、以下の点において、図１２に示すメモリセルユニッ
トＭＵの構成と異なっている。すなわち、副ビット線Ｓ
ＢＬ２とドレイン側ブロック選択トランジスタＳＧＤ２
の間の寄生ＭＯＳトランジスタが、デプレッション型Ｍ
ＯＳトランジスタＤＤＧ１ｄで形成される。またサブソ
ース線ＳＳＬ２とソース側ブロック選択トランジスタＳ
ＧＳ２の間の寄生ＭＯＳトランジスタが、デプレッショ
ン型ＭＯＳトランジスタＤＤＧ２ｄで形成される。
施の形態８に従うメモリセルユニットＭＵの構成を示す
図である。この図２３に示すメモリセルユニットＭＵ
は、以下の点において、図１２に示すメモリセルユニッ
トＭＵの構成と異なっている。すなわち、副ビット線Ｓ
ＢＬ２とドレイン側ブロック選択トランジスタＳＧＤ２
の間の寄生ＭＯＳトランジスタが、デプレッション型Ｍ
ＯＳトランジスタＤＤＧ１ｄで形成される。またサブソ
ース線ＳＳＬ２とソース側ブロック選択トランジスタＳ
ＧＳ２の間の寄生ＭＯＳトランジスタが、デプレッショ
ン型ＭＯＳトランジスタＤＤＧ２ｄで形成される。
【０１４９】寄生ＭＯＳトランジスタをデプレッション
型トランジスタとすることにより、メタル配線でソース
／ドレイン領域を短絡する構成と同様の効果を得ること
ができる。
型トランジスタとすることにより、メタル配線でソース
／ドレイン領域を短絡する構成と同様の効果を得ること
ができる。
【０１５０】［変更例］図２４は、この発明の実施の形
態８の変更例のメモリセルユニットの構成を示す図であ
る。この図２４に示すメモリセルユニットＭＵの構成
は、図１８に示すメモリセルユニットＭＵと以下の点で
異なっている。
態８の変更例のメモリセルユニットの構成を示す図であ
る。この図２４に示すメモリセルユニットＭＵの構成
は、図１８に示すメモリセルユニットＭＵと以下の点で
異なっている。
【０１５１】すなわち、サブソース線ＳＳＬ２とソース
側ブロック選択トランジスタＳＧＳ２の間の寄生ＭＯＳ
トランジスタが、デプレッション型ＭＯＳトランジスタ
ＤＤＧ２ｄで形成される。
側ブロック選択トランジスタＳＧＳ２の間の寄生ＭＯＳ
トランジスタが、デプレッション型ＭＯＳトランジスタ
ＤＤＧ２ｄで形成される。
【０１５２】この図２４に示すメモリセルユニットＭＵ
の構成においても、デプレッション型ＭＯＳトランジス
タＤＤＧ２ｄは、そのゲートに与えられるソース側ブロ
ック選択信号ＳＳ１の電圧レベルにかかわらず、常時導
通状態であり、図１８に示す寄生ＭＯＳトランジスタＤ
ＤＧ２のソースおよびドレインをメタル配線で短絡する
構成と同様の効果を得ることができる。
の構成においても、デプレッション型ＭＯＳトランジス
タＤＤＧ２ｄは、そのゲートに与えられるソース側ブロ
ック選択信号ＳＳ１の電圧レベルにかかわらず、常時導
通状態であり、図１８に示す寄生ＭＯＳトランジスタＤ
ＤＧ２のソースおよびドレインをメタル配線で短絡する
構成と同様の効果を得ることができる。
【０１５３】［実施の形態９］図２５は、この発明の実
施の形態９に従うメモリセルユニットのデータ読出時の
印加電圧を示す図である。この図２５に示すメモリセル
ユニットＭＵにおいては、副ビット線ＳＢＬ１が、ドレ
イン側ブロック選択信号ＳＤ１をゲートに受けるブロッ
ク選択トランジスタＳＧＤ１を介して主ビット線ＭＢＬ
に電気的に接続され、また副ビット線ＳＢＬ２は、別の
ドレイン側ブロック選択信号ＳＤ２を介してゲートに受
けるブロック選択トランジスタＳＧＤ２を介して主ビッ
ト線ＭＢＬに電気的に接続される。
施の形態９に従うメモリセルユニットのデータ読出時の
印加電圧を示す図である。この図２５に示すメモリセル
ユニットＭＵにおいては、副ビット線ＳＢＬ１が、ドレ
イン側ブロック選択信号ＳＤ１をゲートに受けるブロッ
ク選択トランジスタＳＧＤ１を介して主ビット線ＭＢＬ
に電気的に接続され、また副ビット線ＳＢＬ２は、別の
ドレイン側ブロック選択信号ＳＤ２を介してゲートに受
けるブロック選択トランジスタＳＧＤ２を介して主ビッ
ト線ＭＢＬに電気的に接続される。
【０１５４】また、サブソース線ＳＳＬ１は、ソース側
ブロック選択信号ＳＳ１をゲートに受けるブロック選択
トランジスタＳＧＳ１を介してソース線ＳＬに電気的に
接続され、またサブソース線ＳＳＬ２が、ソース側ブロ
ック選択信号ＳＳ２をゲートに受けるブロック選択トラ
ンジスタＳＧＳ２を介してソース線ＳＬに電気的に接続
される。
ブロック選択信号ＳＳ１をゲートに受けるブロック選択
トランジスタＳＧＳ１を介してソース線ＳＬに電気的に
接続され、またサブソース線ＳＳＬ２が、ソース側ブロ
ック選択信号ＳＳ２をゲートに受けるブロック選択トラ
ンジスタＳＧＳ２を介してソース線ＳＬに電気的に接続
される。
【０１５５】図２５においては、副ビット線ＳＢＬ２と
ドレイン側ブロック選択トランジスタＳＧＤ２の間に、
寄生ＭＯＳトランジスタ（ダミートランジスタ）ＤＤＧ
１が形成され、またサブソース線ＳＳＬ２とソース側ブ
ロック選択トランジスタＳＧＳ２の間に、寄生ＭＯＳト
ランジスタ（ダミートランジスタ）ＤＤＧ２が配置され
る。これらの寄生ＭＯＳトランジスタＤＤＧ１およびＤ
ＤＧ２は、それぞれメタル配線によりソースおよびドレ
インが短絡される。しかしながら、これらの寄生ＭＯＳ
トランジスタＤＤＧ１およびＤＤＧ２は、先の図２３に
示すように、デプレッション型ＭＯＳトランジスタに形
成されてもよい。
ドレイン側ブロック選択トランジスタＳＧＤ２の間に、
寄生ＭＯＳトランジスタ（ダミートランジスタ）ＤＤＧ
１が形成され、またサブソース線ＳＳＬ２とソース側ブ
ロック選択トランジスタＳＧＳ２の間に、寄生ＭＯＳト
ランジスタ（ダミートランジスタ）ＤＤＧ２が配置され
る。これらの寄生ＭＯＳトランジスタＤＤＧ１およびＤ
ＤＧ２は、それぞれメタル配線によりソースおよびドレ
インが短絡される。しかしながら、これらの寄生ＭＯＳ
トランジスタＤＤＧ１およびＤＤＧ２は、先の図２３に
示すように、デプレッション型ＭＯＳトランジスタに形
成されてもよい。
【０１５６】データ読出時においては、ソース側ブロッ
ク選択信号ＳＳ１およびＳＳ２をともにＨレベルに設定
し、サブソース線ＳＳＬ１およびＳＳＬ２をともにソー
ス線ＳＬに電気的に接続する。副ビット線ＳＢＬ１およ
びＳＢＬ２の一方を、ブロック選択信号ＳＤ１およびＳ
Ｄ２により選択して、選択トランジスタＳＧＤ１および
ＳＧＤ２の一方を介して主ビット線ＭＢＬに電気的に接
続する。図２５においては、ブロック選択信号ＳＤ１が
選択状態のＨレベルに設定され、副ビット線ＳＢＬ１が
主ビット線ＭＢＬに電気的に接続される状態を示す。
ク選択信号ＳＳ１およびＳＳ２をともにＨレベルに設定
し、サブソース線ＳＳＬ１およびＳＳＬ２をともにソー
ス線ＳＬに電気的に接続する。副ビット線ＳＢＬ１およ
びＳＢＬ２の一方を、ブロック選択信号ＳＤ１およびＳ
Ｄ２により選択して、選択トランジスタＳＧＤ１および
ＳＧＤ２の一方を介して主ビット線ＭＢＬに電気的に接
続する。図２５においては、ブロック選択信号ＳＤ１が
選択状態のＨレベルに設定され、副ビット線ＳＢＬ１が
主ビット線ＭＢＬに電気的に接続される状態を示す。
【０１５７】この状態においては、ドレイン側ブロック
選択トランジスタＳＧＤ２が非導通状態であり、副ビッ
ト線ＳＢＬ２はフローティング状態にある。メモリセル
ＭＣ１１のデータの読出は、主ビット線ＭＢＬにプリチ
ャージ電圧Ｖｐを与え、この主ビット線ＭＢＬに電流が
流れるか否かを検出することにより行なう。
選択トランジスタＳＧＤ２が非導通状態であり、副ビッ
ト線ＳＢＬ２はフローティング状態にある。メモリセル
ＭＣ１１のデータの読出は、主ビット線ＭＢＬにプリチ
ャージ電圧Ｖｐを与え、この主ビット線ＭＢＬに電流が
流れるか否かを検出することにより行なう。
【０１５８】図２５に示すようにソース側ブロック選択
信号ＳＳ１およびＳＳ２をともにＨレベルに設定した場
合、図２６に示すように、ソース線ＳＬに、サブソース
線ＳＳＬ２の寄生容量Ｃｓｂ２が並列に接続される。同
様、サブソース線ＳＳＬ１の寄生容量Ｃｓｂ１が並列に
接続される。このソース線ＳＬには、１行ブロックのサ
ブソース線が電気的に接続される。したがって、このソ
ース線ＳＬの寄生容量Ｃｓｌを大きくできる。主ビット
線ＭＢＬからメモリセルＭＣを介してソース線ＳＬへ電
流が流れる場合、ソース線ＳＬの寄生容量の容量値を大
きくして、主ビット線ＭＢＬから副ビット線ＳＢＬへ与
えられた電荷を、高速でソース線ＳＬに放電することが
できる。すなわち、このソース線ＳＬの寄生容量Ｃｓｌ
の大きな容量値により、選択メモリセルＭＣ１１を介し
て放電電流がソース線ＳＬに流れても、このソース線Ｓ
Ｌの電圧上昇は抑制され、放電電流が、このソース線Ｓ
Ｌの電圧上昇により放電速度が低下するのを抑制するこ
とができ、高速のデータ読出が実現される。
信号ＳＳ１およびＳＳ２をともにＨレベルに設定した場
合、図２６に示すように、ソース線ＳＬに、サブソース
線ＳＳＬ２の寄生容量Ｃｓｂ２が並列に接続される。同
様、サブソース線ＳＳＬ１の寄生容量Ｃｓｂ１が並列に
接続される。このソース線ＳＬには、１行ブロックのサ
ブソース線が電気的に接続される。したがって、このソ
ース線ＳＬの寄生容量Ｃｓｌを大きくできる。主ビット
線ＭＢＬからメモリセルＭＣを介してソース線ＳＬへ電
流が流れる場合、ソース線ＳＬの寄生容量の容量値を大
きくして、主ビット線ＭＢＬから副ビット線ＳＢＬへ与
えられた電荷を、高速でソース線ＳＬに放電することが
できる。すなわち、このソース線ＳＬの寄生容量Ｃｓｌ
の大きな容量値により、選択メモリセルＭＣ１１を介し
て放電電流がソース線ＳＬに流れても、このソース線Ｓ
Ｌの電圧上昇は抑制され、放電電流が、このソース線Ｓ
Ｌの電圧上昇により放電速度が低下するのを抑制するこ
とができ、高速のデータ読出が実現される。
【０１５９】また、データ読出時においては、ドレイン
側ブロック選択信号ＳＤ１およびＳＤ２のみを変化させ
るだけでよく、ソース側ブロック選択信号ＳＳ１および
ＳＳ２は、Ｈレベルに固定することができ、制御が容易
となる。
側ブロック選択信号ＳＤ１およびＳＤ２のみを変化させ
るだけでよく、ソース側ブロック選択信号ＳＳ１および
ＳＳ２は、Ｈレベルに固定することができ、制御が容易
となる。
【０１６０】なお、このサブソース線ＳＳＬ１およびＳ
ＳＬ２を、データ読出時共通にソース線ＳＬに結合する
構成は、また図２１および図２２に示すメモリセルが副
ビット線に直列に接続されるＮＡＮＤ型メモリセルに対
しても適用することができる。
ＳＬ２を、データ読出時共通にソース線ＳＬに結合する
構成は、また図２１および図２２に示すメモリセルが副
ビット線に直列に接続されるＮＡＮＤ型メモリセルに対
しても適用することができる。
【０１６１】以上のように、この発明の実施の形態９に
従えば、データ読出時、共通に、サブソース線をソース
線に電気的に接続しているため、ソース線の寄生容量を
大きくすることができ、高速で選択メモリセルを介して
流れる放電電流を吸収でき、読出動作を高速化すること
ができる。
従えば、データ読出時、共通に、サブソース線をソース
線に電気的に接続しているため、ソース線の寄生容量を
大きくすることができ、高速で選択メモリセルを介して
流れる放電電流を吸収でき、読出動作を高速化すること
ができる。
【０１６２】
【発明の効果】以上のように、この発明に従えば、メモ
リセルの行延在方向についての面積を主ビット線のピッ
チ条件の制約を受けることなく小さくすることができ、
高密度のメモリセルアレイを有する不揮発性半導体記憶
装置を実現することができる。
リセルの行延在方向についての面積を主ビット線のピッ
チ条件の制約を受けることなく小さくすることができ、
高密度のメモリセルアレイを有する不揮発性半導体記憶
装置を実現することができる。
【０１６３】すなわち、請求項１に係る発明に従えば、
複数の異なる列に配列される副ビット線に共通に１つの
主ビット線を配設しているため、主ビット線のピッチが
メモリセルの行延在方向についての面積に影響を及ぼす
ことがなく、メモリセル占有面積を低減でき、高密度の
メモリセルアレイを実現できる。
複数の異なる列に配列される副ビット線に共通に１つの
主ビット線を配設しているため、主ビット線のピッチが
メモリセルの行延在方向についての面積に影響を及ぼす
ことがなく、メモリセル占有面積を低減でき、高密度の
メモリセルアレイを実現できる。
【０１６４】また、主ビット線の数が低減され、応じて
センスアンプ回路の数も低減され、回路占有面積が低減
される。
センスアンプ回路の数も低減され、回路占有面積が低減
される。
【０１６５】請求項２に係る発明に従えば、ドレイン側
ブロック選択ゲートは、ブロック選択信号に応答するド
レイン側ブロック選択トランジスタと、別のブロック選
択信号に応答して導通するダミートランジスタの直列体
で構成し、かつソース側ブロック選択ゲートも、ブロッ
ク選択信号に応答するソース選択トランジスタと、これ
と直列に接続する別のソースブロック選択信号に応答す
るダミートランジスタとで構成しているため、隣接する
副ビット線に対し、同じレイアウトでドレインおよびソ
ース選択ゲートを配置することができ、レイアウトが簡
略化される。
ブロック選択ゲートは、ブロック選択信号に応答するド
レイン側ブロック選択トランジスタと、別のブロック選
択信号に応答して導通するダミートランジスタの直列体
で構成し、かつソース側ブロック選択ゲートも、ブロッ
ク選択信号に応答するソース選択トランジスタと、これ
と直列に接続する別のソースブロック選択信号に応答す
るダミートランジスタとで構成しているため、隣接する
副ビット線に対し、同じレイアウトでドレインおよびソ
ース選択ゲートを配置することができ、レイアウトが簡
略化される。
【０１６６】請求項３に係る発明に従えば、ソース線
を、ソース選択トランジスタとソースダミートランジス
タの接続ノードに接続しているため、ソース線をダミー
トランジスタを介してサブソース線に接続する必要がな
く、ソース線抵抗が低減される。また、ソース線をソー
ス選択トランジスタおよびダミートランジスタの間に配
設することにより、ソース線をダミートランジスタの外
部に配設する必要がなく、列延在方向についてのブロッ
クのサイズを低減することができる。
を、ソース選択トランジスタとソースダミートランジス
タの接続ノードに接続しているため、ソース線をダミー
トランジスタを介してサブソース線に接続する必要がな
く、ソース線抵抗が低減される。また、ソース線をソー
ス選択トランジスタおよびダミートランジスタの間に配
設することにより、ソース線をダミートランジスタの外
部に配設する必要がなく、列延在方向についてのブロッ
クのサイズを低減することができる。
【０１６７】請求項４に係る発明に従えば、ソース線を
各ブロック内の各列に対応して配置しているため、各副
ソース線ごとにソース線電圧を設定することができ、正
確に書込／読出／消去動作を行なうことができる。
各ブロック内の各列に対応して配置しているため、各副
ソース線ごとにソース線電圧を設定することができ、正
確に書込／読出／消去動作を行なうことができる。
【０１６８】請求項５に係る発明に従えば、メモリセル
ユニットに含まれる２つの副ビット線のドレイン側ブロ
ック選択ゲートが、副ビット線の対向ノードに結合され
ているため、対称的なレイアウトを各副ビット線に対し
て配置することができ、レイアウトが容易となる。
ユニットに含まれる２つの副ビット線のドレイン側ブロ
ック選択ゲートが、副ビット線の対向ノードに結合され
ているため、対称的なレイアウトを各副ビット線に対し
て配置することができ、レイアウトが容易となる。
【０１６９】請求項６に係る発明に従えば、ソース線
を、行ブロック内のメモリセルに共通に配設しており、
配線占有面積が低減され、また１つのソース側ブロック
選択信号により、サブソース線とソース線との接続を行
なうことにより、制御が容易となる。
を、行ブロック内のメモリセルに共通に配設しており、
配線占有面積が低減され、また１つのソース側ブロック
選択信号により、サブソース線とソース線との接続を行
なうことにより、制御が容易となる。
【０１７０】請求項７に係る発明に従えば、ドレイン選
択トランジスタと直列に同時導通状態となるダミートラ
ンジスタを配設しており、またソース選択トランジスタ
と直列に同時に導通状態となるソースダミートランジス
タを接続しており、ブロック選択信号は、選択メモリセ
ルのメモリセルユニット内の列位置に応じて調整するだ
けでよく、制御が容易化される。
択トランジスタと直列に同時導通状態となるダミートラ
ンジスタを配設しており、またソース選択トランジスタ
と直列に同時に導通状態となるソースダミートランジス
タを接続しており、ブロック選択信号は、選択メモリセ
ルのメモリセルユニット内の列位置に応じて調整するだ
けでよく、制御が容易化される。
【０１７１】請求項８に係る発明に従えば、メモリセル
ユニット内の第１および第２の副ビット線のうち、ドレ
インおよびソースダミートランジスタは、１つに対して
設けられており、メモリセルユニット内のトランジスタ
数を低減できる。
ユニット内の第１および第２の副ビット線のうち、ドレ
インおよびソースダミートランジスタは、１つに対して
設けられており、メモリセルユニット内のトランジスタ
数を低減できる。
【０１７２】請求項９に係る発明に従えば、ドレイン側
ブロック選択トランジスタを、第１および第２の副ビッ
ト線の同一側に配置しており、レイアウトが簡略化され
る。またドレイン側ブロック選択信号およびソース側ブ
ロック選択信号をそれぞれ近接して配設することがで
き、制御回路の構成が簡略化される。
ブロック選択トランジスタを、第１および第２の副ビッ
ト線の同一側に配置しており、レイアウトが簡略化され
る。またドレイン側ブロック選択信号およびソース側ブ
ロック選択信号をそれぞれ近接して配設することがで
き、制御回路の構成が簡略化される。
【０１７３】請求項１０に係る発明に従えば、データ読
出時においては、メモリセルユニット内のソース選択ゲ
ートをデータ読出時導通状態として、サブソース線をソ
ース線に電気的に接続しているため、ソース線の寄生容
量を大きくでき、高速で放電電流を吸収でき、応じて読
出動作を高速化することができる。
出時においては、メモリセルユニット内のソース選択ゲ
ートをデータ読出時導通状態として、サブソース線をソ
ース線に電気的に接続しているため、ソース線の寄生容
量を大きくでき、高速で放電電流を吸収でき、応じて読
出動作を高速化することができる。
【０１７４】請求項１１に係る発明に従えば、ソースダ
ミートランジスタおよびドレインダミートランジスタを
デプレッション型ＭＯＳトランジスタで構成しており、
このダミートランジスタを短絡するためのメタル配線が
不要となり、レイアウトパターンが簡略化される。ま
た、ダミートランジスタのソースおよびドレインを短絡
するためのメタル配線のコンタクト領域を確保する必要
がなく、ダミートランジスタ形成領域を低減でき、選択
トランジスタ領域の面積を低減できる。
ミートランジスタおよびドレインダミートランジスタを
デプレッション型ＭＯＳトランジスタで構成しており、
このダミートランジスタを短絡するためのメタル配線が
不要となり、レイアウトパターンが簡略化される。ま
た、ダミートランジスタのソースおよびドレインを短絡
するためのメタル配線のコンタクト領域を確保する必要
がなく、ダミートランジスタ形成領域を低減でき、選択
トランジスタ領域の面積を低減できる。
【０１７５】請求項１２に係る発明に従えば、ダミート
ランジスタのドレインおよびソースを低抵抗導体により
電気的に短絡しており、このダミートランジスタの抵抗
値を低減することができ、確実にダミートランジスタの
影響を排除することができる。
ランジスタのドレインおよびソースを低抵抗導体により
電気的に短絡しており、このダミートランジスタの抵抗
値を低減することができ、確実にダミートランジスタの
影響を排除することができる。
【０１７６】請求項１３に係る発明に従えば、書込モー
ド時においては、メモリセルユニットにおいて非選択サ
ブビット線のソース選択ゲートを介してソース線から書
込阻止電圧を印加するように構成しているため、確実に
非選択メモリセルの書込を防止することができる。
ド時においては、メモリセルユニットにおいて非選択サ
ブビット線のソース選択ゲートを介してソース線から書
込阻止電圧を印加するように構成しているため、確実に
非選択メモリセルの書込を防止することができる。
【０１７７】請求項１４に係る発明に従えば、メモリセ
ルユニット内の各列には、互いに異なるセクタのデータ
を格納し、これにより１つのメモリセル行に対応するワ
ード線に複数のセクタのデータを格納するように構成し
ているため、一度のアクセスにより１つのセクタのデー
タのアクセスを行なうことができ、セクタ当りのアクセ
ス時間が増大するのを防止することができる。
ルユニット内の各列には、互いに異なるセクタのデータ
を格納し、これにより１つのメモリセル行に対応するワ
ード線に複数のセクタのデータを格納するように構成し
ているため、一度のアクセスにより１つのセクタのデー
タのアクセスを行なうことができ、セクタ当りのアクセ
ス時間が増大するのを防止することができる。
【図１】 この発明の実施の形態１に従うメモリセルユ
ニットの構成を示す図である。
ニットの構成を示す図である。
【図２】 （Ａ）および（Ｂ）は、データ書込時の印加
電圧レベルを示す図である。
電圧レベルを示す図である。
【図３】 図１に示すメモリセルユニットの消去動作時
の印加電圧レベルを示す図である。
の印加電圧レベルを示す図である。
【図４】 図１に示すメモリセルユニットのデータ読出
時の印加電圧レベルを示す図である。
時の印加電圧レベルを示す図である。
【図５】 図１に示すメモリセルユニットの平面レイア
ウトを概略的に示す図である。
ウトを概略的に示す図である。
【図６】 この発明の実施の形態１に従う不揮発性半導
体記憶装置のアレイ部の構成を概略的に示す図である。
体記憶装置のアレイ部の構成を概略的に示す図である。
【図７】 この発明の実施の形態１に従う不揮発性半導
体記憶装置の全体の構成を概略的に示す図である。
体記憶装置の全体の構成を概略的に示す図である。
【図８】 この発明の実施の形態２に従うメモリセルユ
ニットの構成を示す図である。
ニットの構成を示す図である。
【図９】 この発明の実施の形態３のメモリセルユニッ
トの構成を示す図である。
トの構成を示す図である。
【図１０】 図９に示すメモリセルユニットのデータ書
込時の印加電圧レベルを示す図である。
込時の印加電圧レベルを示す図である。
【図１１】 図９に示すメモリセルユニットの消去動作
時の印加電圧レベルを示す図である。
時の印加電圧レベルを示す図である。
【図１２】 図９に示すメモリセルユニットの読出動作
時の印加電圧レベルを示す図である。
時の印加電圧レベルを示す図である。
【図１３】 図９に示すメモリセルユニットの平面レイ
アウトを概略的に示す図である。
アウトを概略的に示す図である。
【図１４】 この発明の実施の形態４に従う不揮発性半
導体記憶装置の要部の構成を概略的に示す図である。
導体記憶装置の要部の構成を概略的に示す図である。
【図１５】 この発明の実施の形態４におけるセクタと
ワード線との対応関係を概略的に示す図である。
ワード線との対応関係を概略的に示す図である。
【図１６】 この発明の実施の形態４におけるセクタ読
出に要する時間を概略的に示す図である。
出に要する時間を概略的に示す図である。
【図１７】 この発明の実施の形態４におけるメモリセ
ル形成領域の配置を概略的に示す図である。
ル形成領域の配置を概略的に示す図である。
【図１８】 この発明の実施の形態５に従うメモリセル
ユニットの構成を概略的に示す図である。
ユニットの構成を概略的に示す図である。
【図１９】 図１８に示すメモリセルユニットの書込動
作時の印加電圧レベルを示す図である。
作時の印加電圧レベルを示す図である。
【図２０】 図１８に示すメモリセルユニットの読出動
作時の印加電圧レベルを示す図である。
作時の印加電圧レベルを示す図である。
【図２１】 この発明の実施の形態６に従うメモリセル
ユニットの構成を示す図である。
ユニットの構成を示す図である。
【図２２】 この発明の実施の形態７に従うメモリセル
ユニットの構成を示す図である。
ユニットの構成を示す図である。
【図２３】 この発明の実施の形態８に従うメモリセル
ユニットの構成を示す図である。
ユニットの構成を示す図である。
【図２４】 この発明の実施の形態８の変更例を示す図
である。
である。
【図２５】 この発明の実施の形態９のメモリセルユニ
ットのデータ読出時の印加電圧レベルを示す図である。
ットのデータ読出時の印加電圧レベルを示す図である。
【図２６】 図２５におけるメモリセルユニット配置に
おけるデータ読出時のソース線の寄生容量分布を示す図
である。
おけるデータ読出時のソース線の寄生容量分布を示す図
である。
【図２７】 従来の不揮発性半導体記憶装置のメモリア
レイ部の構成を示す図である。
レイ部の構成を示す図である。
【図２８】 図２７に示すメモリセルアレイの書込動作
時の印加電圧レベルを示す図である。
時の印加電圧レベルを示す図である。
【図２９】 図２７に示すメモリセルアレイのデータ読
出時の印加電圧レベルを示す図である。
出時の印加電圧レベルを示す図である。
【図３０】 図２７に示すメモリセルアレイの平面レイ
アウトを概略的に示す図である。
アウトを概略的に示す図である。
【図３１】 従来の不揮発性半導体記憶装置のメモリセ
ルの断面構造を概略的に示す図である。
ルの断面構造を概略的に示す図である。
【図３２】 従来の不揮発性半導体メモリセルの列方向
の断面構造を概略的に示す図である。
の断面構造を概略的に示す図である。
ＭＵ メモリセルユニット、ＭＢＬ 主ビット線、ＳＢ
Ｌ，ＳＢＬ１，ＳＢＬ２ 副ビット線、ＳＳＬ１，ＳＳ
Ｌ２ サブソース線、ＳＬ，ＳＬ１，ＳＬ２ソース線、
ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２ メモリセ
ル、ＷＬ１〜ＷＬｎ ワード線、ＳＧＤ１，ＳＧＤ２
ドレイン側ブロック選択トランジスタ、ＳＧＳ１，ＳＧ
Ｓ２ ソース側ブロック選択トランジスタ、ＤＧ１−Ｄ
Ｇ３ ダミートランジスタ、ＤＤＧ１，ＤＤＧ２，ＤＤ
Ｇ１ｄ，ＤＤＧ２ｄ ダミートランジスタ（寄生ＭＯＳ
トランジスタ）。
Ｌ，ＳＢＬ１，ＳＢＬ２ 副ビット線、ＳＳＬ１，ＳＳ
Ｌ２ サブソース線、ＳＬ，ＳＬ１，ＳＬ２ソース線、
ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２ メモリセ
ル、ＷＬ１〜ＷＬｎ ワード線、ＳＧＤ１，ＳＧＤ２
ドレイン側ブロック選択トランジスタ、ＳＧＳ１，ＳＧ
Ｓ２ ソース側ブロック選択トランジスタ、ＤＧ１−Ｄ
Ｇ３ ダミートランジスタ、ＤＤＧ１，ＤＤＧ２，ＤＤ
Ｇ１ｄ，ＤＤＧ２ｄ ダミートランジスタ（寄生ＭＯＳ
トランジスタ）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 玉田 悟 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA01 AB01 AC01 5F001 AA01 AB02 AD12 AD41 AD52 AE02 AE03 AE08 5F083 EP02 EP22 EP33 EP34 ER03 ER05 ER14 ER15 ER16 ER19 ER22 GA09 KA06 KA08 KA12 KA13 LA01 LA12 LA20 ZA28
Claims (14)
- 【請求項１】 行列状に配列される複数の不揮発性メモ
リセルを備え、前記複数の不揮発性メモリセルは行方向
に沿って各々が２列以上のメモリセルを含む複数のグル
ープに分割され、かつ列方向に沿って複数のブロックに
分割され、 各前記ブロックの各列に対応して設けられ、各々に対応
のブロックの列の不揮発性メモリセルが接続する複数の
副ビット線を備え、前記複数の副ビット線の各々は、半
導体基板表面の不純物拡散層で形成され、 前記半導体基板表面の別の不純物拡散層で形成され、各
ブロックのグループの列に対応して設けられ、各々が対
応のブロックのグループの列の不揮発性メモリセルのソ
ースとして作用する複数のサブソース線、 各前記不揮発性メモリセルのグループに対応してかつ対
応のブロックの各グループの副ビット線に共通に設けら
れる複数の主ビット線、 各前記副ビット線に対応して設けられ、導通時対応の副
ビット線を対応の主ビット線に接続する複数のドレイン
ブロック選択ゲート、 各前記ブロックに対応して設けられかつ対応のブロック
のサブソース線に共通に設けられる主ソース線、および
各前記サブソース線に対応して設けられ、導通時対応の
サブソース線を対応の主ソース線に接続するソースブロ
ック選択ゲートを備える、不揮発性半導体記憶装置。 - 【請求項２】 前記ドレインブロック選択ゲートは、 グループ内の列およびブロックを特定する第１のドレイ
ンブロック選択信号に応答するドレインブロック選択ト
ランジスタと、 前記ドレインブロック選択トランジスタと直列に接続さ
れ、前記グループの列およびブロックを特定する第２の
ソースブロック選択信号に応答して導通するドレインダ
ミートランジスタとを少なくとも備え、 前記ソースブロック選択ゲートは、 グループ内の列およびブロックを特定する第１のソース
ブロック選択信号に応答して導通するソース選択トラン
ジスタと、 グループ内の列およびブロックを特定する第２のドレイ
ンブロック選択信号に応答して導通するソースダミート
ランジスタとを少なくとも備え、前記ソースダミートラ
ンジスタは、第１の導通ノードが前記ソース選択トラン
ジスタに接続されかつ第２の導通ノードが開放状態とさ
れる、請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記主ソース線は、前記ソース選択トラ
ンジスタと前記ソースダミートランジスタの第１導通ノ
ードとに接続する、請求項２記載の不揮発性半導体記憶
装置。 - 【請求項４】 前記主ソース線は、各前記グループ内の
各列に対応して配置される、請求項２記載の不揮発性半
導体記憶装置。 - 【請求項５】 グループおよびブロックで特定される１
つのメモリユニットは２つの副ビット線を含み、前記２
つの副ビット線において前記ドレインブロック選択ゲー
トおよびソースブロック選択ゲートは、対応の主ビット
線の対向ノードに結合されるように配置される、請求項
１記載の不揮発性半導体記憶装置。 - 【請求項６】 前記ドレイン選択ゲートは、 ブロックおよびグループを指定するドレインブロック選
択信号に応答して導通し、対応の副ビット線を対応の主
ビット線に電気的に接続するためのドレインブロック選
択トランジスタを備え、 前記ソース選択ゲートは、 ブロックおよびグループを指定するソースブロック選択
信号に応答して導通して対応のサブソース線を前記主ソ
ース線に電気的に接続するためのソース選択トランジス
タを備え、前記主ソース線は同一ブロックのメモリセル
のサブソース線に共通に設けられる、請求項１記載の不
揮発性半導体記憶装置。 - 【請求項７】 前記ドレイン選択ゲートは、前記ドレイ
ンブロック選択トランジスタと直列に接続されかつその
ゲートが同一グループ内の別の列を指定するドレインブ
ロック選択信号を受けかつ該受けたドレインブロック選
択信号のレベルにかかわらず導通状態を維持するドレイ
ンダミートランジスタをさらに備え、 前記ソース選択ゲートは、 前記ソース選択トランジスタと直列に接続されかつその
ゲートに同一グループ内の別の列を指定するソースブロ
ック選択信号を受けかつさらに該受けたソースブロック
選択信号のレベルにかかわらず導通状態を維持するソー
スダミートランジスタを備える、請求項６記載の不揮発
性半導体記憶装置。 - 【請求項８】 前記ブロックおよびグループにより規定
されるメモリユニットは、第１および第２の副ビット線
を含み、 前記ドレインダミートランジスタおよび前記ソースダミ
ートランジスタの少なくとも一方は、前記第１および第
２の副ビット線の一方に設けられる、請求項７記載の不
揮発性半導体記憶装置。 - 【請求項９】 前記ブロックおよびグループにより規定
されるメモリユニットは、第１および第２の副ビット線
を含み、 前記第１および第２の副ビット線のドレインブロック選
択トランジスタは、前記第１および第２の副ビット線の
同一側端部に配置され、かつ前記第１および第２の副ビ
ット線のソースブロック選択ゲートは、前記第１および
第２の副ビット線の同一側端部に前記ドレインブロック
選択トランジスタと対向して配置される、請求項７記載
の不揮発性半導体記憶装置。 - 【請求項１０】 データ読出モード時、ブロックおよび
グループにより規定されるメモリユニット内のソース選
択ゲートが、前記ソースブロック選択信号によりすべて
導通状態とされてサブソース線が対応の主ソース線に電
気的に接続される、請求項６記載の不揮発性半導体記憶
装置。 - 【請求項１１】 前記ソースダミートランジスタおよび
前記ドレインダミートランジスタは、デプレッション型
絶縁ゲート型電界効果トランジスタで構成される、請求
項７記載の不揮発性半導体記憶装置。 - 【請求項１２】 前記ドレインダミートランジスタおよ
び前記ソースダミートランジスタの各々は、ドレインお
よびソースが低抵抗導体により電気的に短絡される、請
求項７記載の不揮発性半導体記憶装置。 - 【請求項１３】 データ書込モード時、ブロックおよび
グループにより規定されるメモリユニットにおいて、選
択副ビット線のドレイン選択ゲートの導通時、非選択副
ビット線のソース選択ゲートを導通状態としかつ対応の
ソース線へ書込阻止電圧を印加するための手段をさらに
含む、請求項１記載の不揮発性半導体記憶装置。 - 【請求項１４】 グループおよびブロックにより規定さ
れるメモリユニット内の列には、互いに異なるセクタの
データが格納され、１つのメモリセル行に対応するワー
ド線には複数のセクタのデータが格納される、請求項１
記載の不揮発性半導体記憶装置。
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