JP5306036B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
この種の不揮発性半導体記憶装置は、種々の用途に応じて開発が進められている。例えば、一つのメモリチップ上に高速な書込みや読出しに適した２値（ＳＬＣ）記憶領域と、単一メモリセル当りのデータ保存量を高めた多値（ＭＬＣ）記憶領域とが設けられる場合がある。この例となる技術思想が特許文献１に開示されている。
この特許文献１記載の技術思想によれば、同一基板上に、単一ビット動作モード用セルアレイ領域、多重ビット動作モード用セルアレイ領域、並びに、単一ビット動作モード用ページバッファ回路、多重ビット動作モード用ページバッファ回路を設けている。これにより、１つのチップ内で多重ビット動作と単一ビット動作を同時あるいは選択的に可能としている。
このように、メモリセルアレイ内の各セルアレイ領域の使用方法は、不揮発性半導体記憶装置の用途等に応じて様々に変化する。しかしながら、メモリセルアレイ内の各セルアレイ領域のメモリセルデバイス構造を均一化して構成すると、各セルアレイ領域の使用に適さない場合を生じてしまう。
特開平１０−１０６２７９号公報
本発明は、メモリセルアレイ内の各セルアレイ領域の使用方法を異なるように設定したとしても、各セルアレイ領域内のメモリセルの諸特性を使用方法の要求に応じて適するものにできる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
本発明の一態様は、第１メモリセルトランジスタが配置された第１セルアレイ領域および第２メモリセルトランジスタが配置された第２セルアレイ領域を有する半導体基板と、前記第１セルアレイ領域の前記半導体基板の表面に帯状に形成された複数の第１素子絶縁膜と、前記第２セルアレイ領域の前記半導体基板の表面に帯状に形成された複数の第２素子分離絶縁膜と、前記第１セルアレイ領域の前記半導体基板上に、前記第１素子分離絶縁膜により区画されて形成された第１メモリセルトランジスタの第１ゲート電極であって、前記第１素子分離絶縁膜により区画された第１活性領域上に形成された第１ゲート絶縁膜と、この第１ゲート絶縁膜上に形成された第１電荷蓄積層と、この第１電荷蓄積層上に形成された第１電極間絶縁膜と、この第１電極間絶縁膜上に形成された第１制御電極とを有する第１ゲート電極と、前記第２セルアレイ領域の前記半導体基板上に前記第２素子分離絶縁膜により区画されて形成された第２メモリセルトランジスタの第２ゲート電極であって、前記第２素子分離絶縁膜により区画された第２活性領域上に形成された第２ゲート絶縁膜と、この第２ゲート絶縁膜上に形成された第２電荷蓄積層と、この第２電荷蓄積層上に形成された第２電極間絶縁膜と、この第２電極間絶縁膜上に形成された第２制御電極とを有する第２ゲート電極とを備え、前記半導体基板表面からの前記第１素子分離絶縁膜の高さは前記第１電荷蓄積層の高さより低く、かつ前記第２素子分離絶縁膜の高さより高い不揮発性半導体記憶装置を特徴としている。
本発明の一態様は、第１セルアレイ領域、第２セルアレイ領域の各領域の半導体基板上にゲート絶縁膜を形成する工程と、前記各領域のゲート絶縁膜上に電荷蓄積層を形成する工程と、前記各領域の電荷蓄積層、前記ゲート絶縁膜および前記半導体基板に素子分離溝を形成する工程と、前記各領域の素子分離溝内に素子分離絶縁膜を形成する工程と、前記第１セルアレイ領域内の素子分離絶縁膜の上面が前記第２セルアレイ領域内の素子分離絶縁膜の上面よりも高くなるように前記素子分離絶縁膜の上部をエッチング処理する工程と、前記電荷蓄積層および前記素子分離絶縁膜の上に電極間絶縁膜を形成する工程と、前記電極間絶縁膜の上に制御電極を形成する工程とを備えた不揮発性半導体記憶装置の製造方法を特徴としている。
本発明の一態様によれば、メモリセルアレイ内の各セルアレイ領域の使用方法を異なるように設定したとしても、各セルアレイ領域内のメモリセルの諸特性を使用方法の要求に応じて適するものにできる。
本発明の第１の実施形態について電気的構成を概略的に示すブロック図 メモリセルアレイの一部を示す電気的構成図 メモリセルアレイの構造を示す平面図 （ａ）は図３の４Ａ−４Ａ線に沿って示す模式的縦断面図、（ｂ）は図３の４Ｂ−４Ｂ線に沿って示す模式的縦断面図 図３の５−５線に沿って示す模式的縦断面図 素子分離絶縁膜の上面高さに応じた書換可能回数の特性図 書込み動作の一例を概略的に示すフローチャート 書込み動作の流れを概略的に示す説明図 比較例を示す図８（ａ）相当図 図３の４Ａ−４Ａ線、４Ｂ−４Ｂ線に沿って切断した一製造段階の模式的縦断面図（その１） 図３の４Ａ−４Ａ線、４Ｂ−４Ｂ線に沿って切断した一製造段階の模式的縦断面図（その２） 図３の４Ａ−４Ａ線、４Ｂ−４Ｂ線に沿って切断した一製造段階の模式的縦断面図（その３） 図３の４Ａ−４Ａ線、４Ｂ−４Ｂ線に沿って切断した一製造段階の模式的縦断面図（その４） マスク被覆領域を示す模式的平面図（その１） 図３の４Ａ−４Ａ線に沿って切断した一製造段階の模式的縦断面図（その５） マスク被覆領域を模式的に示す平面図（その２） （ａ）は図３の４Ａ−４Ａ線に沿って切断した一製造段階の模式的縦断面図（その６）、（ｂ）は図３の４Ｂ−４Ｂ線に沿って切断した一製造段階の模式的縦断面図（その５） （ａ）は図３の４Ａ−４Ａ線に沿って切断した一製造段階の模式的縦断面図（その７）、（ｂ）は図３の４Ｂ−４Ｂ線に沿って切断した一製造段階の模式的縦断面図（その６） （ａ）は図３の４Ａ−４Ａ線に沿って切断した一製造段階の模式的縦断面図（その８）、（ｂ）は図３の４Ｂ−４Ｂ線に沿って切断した一製造段階の模式的縦断面図（その７） 図３の５−５線に沿って切断した一製造段階の模式的縦断面図 本発明の第２の実施形態について、ダミーセルアレイ領域の説明および一製造段階におけるマスク被覆領域を示す模式的平面図
（第１の実施形態）
以下、ＮＡＮＤ型フラッシュメモリ装置に適用した本発明の第１の実施形態について図１ないし図２０を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との比率、各層の厚みの比率等は現実のものとは異なる場合もある。
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図１に示すように、フラッシュメモリ装置１は、メモリセル領域Ｍと周辺回路領域Ｐとから構成される。メモリセル領域Ｍには、多数のメモリセルがマトリクス状に配設されたメモリセルアレイＡｒが設けられている。メモリセルアレイＡｒは、第１セルアレイ領域Ａｒ１、第２セルアレイ領域Ａｒ２のＹ方向に２つに区分されている。２つのセルアレイ領域Ａｒ１、Ａｒ２の境界Ｚ１はＸ方向に沿って設けられている。
詳しくは後述するが、セルアレイ領域Ａｒ１は、単一メモリセル当り１ビット記憶するバッファメモリ領域として構成されており、セルアレイ領域Ａｒ２は、単一メモリセル当り２ビット以上を記憶する多値記憶領域として構成されている。
周辺回路領域Ｐには、メモリセルアレイＡｒ（Ａｒ１、Ａｒ２）の各メモリセルからデータ読出し／各メモリセルへのデータ書込み／各メモリセルのデータ消去を行うための制御回路ＣＣ、ロウ駆動回路ＲＤ、カラム駆動回路ＣＤ、センスアンプＳＡなどの周辺回路が設けられている。尚、メモリセルアレイＡｒ（Ａｒ１、Ａｒ２）はメモリセル領域Ｍ内に構成され、周辺回路は周辺回路領域Ｐ内に構成される。
次に、メモリセルアレイの概略構成について図２および図３を用いて説明する。図２は、主にメモリセルアレイ内の電気的構成を概略的に示している。
図２に示すように、メモリセル領域Ｍ内のメモリセルアレイＡｒは、多数のセルユニットＵＣ（ＮＡＮＤ型セルユニット構造に相当）がマトリクス状に配設されることにより構成されている。２つのセルアレイ領域Ａｒ１、Ａｒ２は、互いに同一の電気的構成を有する多数のセルユニットＵＣをマトリクス状に配設して構成されているが、後述するようにその中のメモリセル特性がセルアレイ領域Ａｒ１、Ａｒ２毎に異なっている。
セルユニットＵＣ（ＵＣ０…ＵＣｎ＋１）は、ビット線ＢＬ（ＢＬ０…ＢＬｎ＋１）側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＣＳＬ側に接続された選択ゲートトランジスタＳＴＳと、当該２個（複数）の選択ゲートトランジスタＳＴＳ−ＳＴＤ間に複数個（例えばｍ＝２のｋ乗、例えば３２個）直列接続されたメモリセルトランジスタＭＴ（ＭＴ０…ＭＴｍ−１）（メモリセルに相当）とからなる。
以下の説明では、必要に応じて、「セルユニット」を称する場合には符号「ＵＣ」、「ビット線」を称する場合には符号「ＢＬ」、「ソース線」を称する場合には符号「ＣＳＬ」、「メモリセルトランジスタ」を称する場合には符号「ＭＴ」を付して説明を行う。
セルユニットＵＣは、その選択ゲートトランジスタＳＴＤ、ＳＴＳ、メモリセルトランジスタＭＴがＹ方向（列方向、チャネル長方向、ビット線方向）に並んで構成されている。セルユニットＵＣがＸ方向（行方向、チャネル幅方向、ワード線方向）にｎ＋２列並列に配列されることによりＸ方向に沿って１つのブロックＢｊが構成されている。メモリセルアレイＡｒは、１つのブロックＢｊがＹ方向に複数配列されることによりｚ行のブロックＢ１〜Ｂｊ、Ｂｊ＋１〜Ｂｚが構成されている。尚、以下の説明で「ブロック」を称するときには、必要に応じて符号「Ｂ」を付して説明を行う。
Ｘ方向に配列された複数のセルユニットＵＣ（ＵＣ０…ＵＣｎ＋１）の選択ゲートトランジスタＳＴＤは、１本の選択ゲート線ＳＧＬＤ（ＳＧＬＤｊ）により電気的に接続されている。この選択ゲート線ＳＧＬＤ（ＳＧＬＤｊ）は、１ブロックＢ（Ｂｊ）毎に設けられており、全ブロックＢ（Ｂ１〜Ｂｚ）合わせてｚ本設けられている。
Ｘ方向に配列された複数のセルユニットＵＣ（ＵＣ０…ＵＣｎ＋１）の選択ゲートトランジスタＳＴＳは、１本の選択ゲート線ＳＧＬＳ（ＳＧＬＳｊ）により電気的に接続されている。この選択ゲート線ＳＧＬＳ（ＳＧＬＳｊ）も、１ブロックＢ（Ｂｊ）毎に設けられており、全ブロックＢ（Ｂ１〜Ｂｚ）合わせてｚ本設けられている。尚、以下の説明で「選択ゲート線」を称するときには、必要に応じて符号「ＳＧＬＤ」「ＳＧＬＳ」をそれぞれ付して説明を行う。
メモリセルトランジスタＭＴ（ＭＴ０〜ＭＴｍ−１）はそれぞれ同一番号でＸ方向に配列されており、それぞれ、同一番号のワード線ＷＬ（ＷＬ０〜ＷＬｍ−１）によって電気的に接続されている。
図１に示すセンスアンプＳＡは、図２に示すビット線ＢＬ（ＢＬ０〜ＢＬｎ＋１）に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続して構成されている。
図３は、メモリセルアレイの平面図を模式的に示している。
図３に示すように、素子分離領域ＳＲがＸ方向に離間して複数設けられており、それぞれＹ方向に沿って形成されている。複数の素子分離領域ＳＲ間にはアクティブエリア（活性領域）ＡＡが形成されている。したがってアクティブエリアＡＡはＹ方向に沿って形成されている。セルユニットＵＣは１つのアクティブエリアＡＡに沿って構成されている。選択ゲート線ＳＧＬＤ、ワード線ＷＬ、選択ゲート線ＳＧＬＳは互いにＹ方向に離間して形成されており、それぞれＸ方向に延伸している。
選択ゲート線ＳＧＬＤと交差するアクティブエリアＡＡ上には、選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤが構成されている。この選択ゲート電極ＳＧＤは、Ｘ方向に離間して並設されており選択ゲート線ＳＧＬＤによってＸ方向に連結されている。
選択ゲートトランジスタＳＴＤはそのドレイン領域にビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢはＸ方向に離間したアクティブエリアＡＡ上にそれぞれ形成されており、それぞれビット線ＢＬ（図２参照）に接続されている。
選択ゲート線ＳＧＬＳと交差するアクティブエリアＡＡ上には、選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳが構成されている。この選択ゲート電極ＳＧＳは、Ｘ方向に離間して並設されており選択ゲート線ＳＧＬＳによりＸ方向に連結されている。
選択ゲートトランジスタＳＴＳはそのソース領域にソース線コンタクトＣＳが形成されている。ソース線コンタクトＣＳはＸ方向に離間したアクティブエリアＡＡ上にそれぞれ形成されており、これらのソース線コンタクトＣＳは１本のソース線ＣＳＬ（図２参照）で共通接続されている。
ワード線ＷＬと交差するアクティブエリアＡＡ上には、メモリセルトランジスタＭＴのゲート電極ＭＧが構成されている。このゲート電極ＭＧは、Ｘ方向に離間して並設されておりワード線ＷＬによってＸ方向に連結されている。
次に、ワード線の延伸方向に沿う断面構造について図４を参照して説明する。図４（ａ）は、セルアレイ領域Ａｒ１内のワード線の延伸方向（Ｘ方向）に沿って示す断面構造（図３中の４Ａ−４Ａ線に沿って示す縦断面図）を模式的に示しており、図４（ｂ）は、セルアレイ領域Ａｒ２内のワード線の延伸方向（Ｘ方向）に沿って示す断面構造（図３中のＩＶＢ−ＩＶＢ線に沿って示す縦断面図）を模式的に示している。
これらの図４（ａ）および図４（ｂ）に示すように、半導体基板（例えばｐ型のシリコン基板）２の表層にはｎウェル２ａが形成されており、このｎウェル２ａのさらに表層にはｐウェル２ｂが形成されている。
ｐウェル２ｂの上部には、複数の素子分離溝３が形成され該素子分離溝３内にはそれぞれ素子分離絶縁膜４が形成されている。これによりＳＴＩ（Shallow Trench Isolation）構造の素子分離領域ＳＲが構成されている。この素子分離領域ＳＲはＸ方向に所定間隔で複数形成されており、これによりアクティブエリアＡＡがＸ方向に分離されている。
セルアレイ領域Ａｒ１、Ａｒ２の両領域において、素子分離溝３により分離された半導体基板２（アクティブエリアＡＡ）の上面上にはゲート絶縁膜５が形成されている。このゲート絶縁膜５は、例えばシリコン酸化膜により形成されている。
アクティブエリアＡＡは、図４（ａ）および図４（ｂ）に示すセルアレイ領域Ａｒ１およびＡｒ２内において、そのＸ方向幅が互いに同一幅で形成されている。ゲート絶縁膜５の上面上には多結晶シリコン層６が構成されている。多結晶シリコン層６は浮遊ゲート電極ＦＧ（電荷蓄積層に相当）として機能する。素子分離絶縁膜４は半導体基板２の表面より上方に突出して形成されている。
素子分離絶縁膜４は、例えばシリコン酸化膜により形成されており、多結晶シリコン層６の下部側面およびゲート絶縁膜５の側面に接触して構成されている。ここで、素子分離絶縁膜４は、図４（ａ）および図４（ｂ）に示すセルアレイ領域Ａｒ１およびＡｒ２内において、そのＸ方向幅が互いに同一幅で形成されているものの、その上面位置が変わっている。
図４（ａ）および図４（ｂ）に示すセルアレイ領域Ａｒ１、Ａｒ２内の素子分離絶縁膜４は、それらの上面４ａ、４ｂがそれぞれ下側に湾曲状（Ｕ字形状）に形成されており、この点では双方共に同様の構造となっている。
しかし、セルアレイ領域Ａｒ２内の素子分離絶縁膜４の上面４ｂは、半導体基板２の上面付近に位置して形成されており、セルアレイ領域Ａｒ２内の素子分離絶縁膜４の上面４ａよりも一様に低く形成されている。素子分離絶縁膜４の上面４ａ、４ｂの下端部の位置を比較すると、半導体基板２の上面からの上面４ａの下端部４ａａの位置が、半導体基板２の上面からの上面４ｂの下端部４ｂａの位置よりも高い。
また、セルアレイ領域Ａｒ１内において、素子分離絶縁膜４が多結晶シリコン層６と接触する接触面の最上端高さをＨ１とし、セルアレイ領域Ａｒ２内において素子分離絶縁膜４が多結晶シリコン層６と接触する接触面の最上端高さをＨ２とすると、高さＨ１は高さＨ２より高い。これは、セルアレイ領域Ａｒ１内とセルアレイ領域Ａｒ２内では、メモリセルトランジスタＭＴの各特性を変更しているためである。
多結晶シリコン層６の上面上および上部側面上並びに素子分離絶縁膜４の上面４ａ、４ｂ上に沿ってゲート間絶縁膜７が形成されている。このゲート間絶縁膜７は、例えばＯＮＯ(Oxide-Nitride-Oxide)膜により構成される。
このゲート間絶縁膜７の上にはワード線ＷＬが形成されている。このワード線ＷＬは、個々のメモリセルゲート電極ＭＧの制御ゲート電極ＣＧを連結している。このワード線ＷＬは、複数のアクティブエリアＡＡ、複数の素子分離領域ＳＲの上方をＸ方向に渡って形成されていると共に、Ｘ方向に並設された浮遊ゲート電極ＦＧの上方を渡って形成されている。
ワード線ＷＬは、多結晶シリコン層の上部をタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化したシリサイド層を積層した導電層８によって構成されている。メモリセルトランジスタＭＴのゲート電極ＭＧは、多結晶シリコン層６、ゲート間絶縁膜７、制御ゲート電極ＣＧを積層したスタックゲート構造により構成されている。
尚、第１セルアレイ領域Ａｒ１内においては、素子分離溝３を第１溝部３１、素子分離絶縁膜４を第１素子分離絶縁膜４１、ゲート絶縁膜５を第１ゲート絶縁膜５１、多結晶シリコン層６を第１電荷蓄積層６１、ゲート間絶縁膜７を第１電極間絶縁膜７１、導電層８を第１制御電極８１として対応付けて示している。
また、第２セルアレイ領域Ａｒ２内においては、素子分離溝３を第２溝部３２、素子分離絶縁膜４を第２素子分離絶縁膜４２、ゲート絶縁膜５を第２ゲート絶縁膜５２、多結晶シリコン層６を第２電荷蓄積層６２、ゲート間絶縁膜７を第２電極間絶縁膜７２、導電層８を第２制御電極８２として対応付けて示している。
次に、アクティブエリアＡＡの延伸方向に沿う断面構造について図５を参照して説明する。図５は、アクティブエリアＡＡの延伸方向（Ｙ方向）に沿って示す断面構造（図３中のＶ−Ｖ線に沿って示す縦断面図）を模式的に示している。
ｐウェル領域２ｂ上には、ゲート絶縁膜５を介して選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤが形成されている。また、この選択ゲート電極ＳＧＤの形成領域からＹ方向に離間して、選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳがｐウェル領域２ｂ上にゲート絶縁膜５を介して形成されている。選択ゲート電極ＳＧＤ−ＳＧＳ間の半導体基板２上には、ゲート絶縁膜５を介して複数のメモリセルトランジスタＭＴのゲート電極ＭＧがＹ方向に並設されている。
選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤ、および、選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳは、メモリセルトランジスタＭＴのゲート電極ＭＧの構造とほぼ同様の構造をなしているが、ゲート間絶縁膜７の平面中央に開口が構成されており、当該開口を介して多結晶シリコン層６および導電層８が構造的に接触した状態で構成されている。
各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧと選択ゲート電極ＳＧＤとの間、ゲート電極ＭＧと選択ゲート電極ＳＧＳとの間の半導体基板２の表層には、ソース／ドレイン領域となる不純物拡散層２ｃが構成されている。
選択ゲート電極ＳＧＳ−ＳＧＳ間の半導体基板２の表層にはＬＤＤ構造の不純物拡散層２ｃが形成されている。この不純物拡散層２ｃ上にはソース線コンタクトＣＳが構成されている。このソース線コンタクトＣＳの上にはローカルソース線などのソース線ＣＳＬが構成されている。
図３、図５には図示していないが、ビット線コンタクトＣＢを挟んでＹ方向に選択ゲート電極ＳＧＤ、ＳＧＤが対向配置されている。これらの選択ゲート電極ＳＧＤ−ＳＧＤ間の半導体基板２の表層にはＬＤＤ構造の高濃度の不純物拡散層２ｃが形成されており、ビット線コンタクトＣＢはこの不純物拡散層２ｃ上に構成されている。このビット線コンタクトＣＢの上にはビット線ＢＬがＹ方向に沿って構成されている。
各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧと選択ゲート電極ＳＧＤとの間、ゲート電極ＭＧと選択ゲート電極ＳＧＳとの間には、例えばシリコン酸化膜からなる層間絶縁膜９が形成されている。この層間絶縁膜９は、ゲート電極ＭＧの上面上、選択ゲート電極ＳＧＤ、ＳＧＳの上面上にも形成されており、当該ゲート電極ＭＧ、ＳＧＤ、ＳＧＳと他の電気的構成要素（例えば、ビット線コンタクトＣＢ、ソース線コンタクトＣＳ、ビット線ＢＬ、ソース線ＣＳＬ）との間で電気的絶縁が図られている。
図６は、書込／消去サイクル（すなわち、書換可能回数）の素子分離絶縁膜４の高さ依存性を測定した結果を表わしている。この図６の縦軸は、所定の信頼性評価用の指標を用いて測定した書込／消去サイクルを示し、横軸は素子分離絶縁膜４（ＳＴＩ）の高さを示している。縦軸はログスケールで表すと共に横軸はリニアスケールで表しており、それぞれ相対的な値によって表わしている。
一般に、フラッシュメモリ装置１は、データを書換えるときには、最初にメモリセルトランジスタＭＴのデータを消去し、続いてメモリセルトランジスタＭＴにデータを書込むようになっている。これらの消去処理および書込処理が繰り返されることによりメモリセル特性が劣化し、データ書込みに要する時間が延びたりデータ書込み不能に至ったりする場合も想定される。そこで信頼性を保持するため、所定のマージンを見込んで書換可能回数を設定している。
この図６に示すように、素子分離絶縁膜４の上面４ａ、４ｂの高さＨ１、Ｈ２が高くなればなるほど、書込／消去サイクル（書換可能回数）は対数的に飛躍的に上昇することが確認されている。
つまり、本実施形態の構造を適用すると、セルアレイ領域Ａｒ１内の素子分離絶縁膜４の上面４ａが、セルアレイ領域Ａｒ２内の素子分離絶縁膜４の上面４ｂよりも一様に高く位置しているため、セルアレイ領域Ａｒ１内のメモリセルトランジスタＭＴは、セルアレイ領域Ａｒ２内のメモリセルトランジスタＭＴよりもその書込／消去サイクル性能が高い。
セルアレイ領域Ａｒ１内のメモリセルトランジスタＭＴは、書込／消去サイクル性能が高いため、書込／消去処理が繰り返し頻繁に行われるバッファメモリ領域として使用すると特に有効に機能する。なぜなら、バッファメモリは、情報を一時的に保存するための領域として使用されており、データを不揮発的に長時間記憶する領域と比較して短期間で頻繁に書換可能であることが要求されるためである。また、本実施形態では、セルアレイ領域Ａｒ１内のメモリセルトランジスタＭＴの書込み／読出しスピードを向上するため、セルアレイ領域Ａｒ１は特に単一メモリセル当り１ビットの記憶容量を有する領域として用いている。
逆に、セルアレイ領域Ａｒ２では、メモリセルトランジスタＭＴの書込／消去サイクル性能は比較的低いものの、メモリセルトランジスタＭＴの個々の特性に着目すると、制御電極ＣＧと浮遊ゲート電極ＦＧとの間の対向面積が広くカップリング比が大きいことがわかる。このため、セルアレイ領域Ａｒ２のメモリセルトランジスタＭＴは、セルアレイ領域Ａｒ１のメモリセルトランジスタＭＴに比較して書込み特性が良化する。したがって、セルアレイ領域Ａｒ２は、情報を不揮発的に長期間保存するための多値記憶領域として使用すると特に有効に機能する。
このような理由から、本実施形態では、セルアレイ領域Ａｒ１をバッファメモリ領域として用いており、セルアレイ領域Ａｒ２は単一メモリセル当り２ビット以上の記憶容量を有する多値記憶領域として用いている。尚、書換可能回数は、セルアレイ領域Ａｒ２よりもセルアレイ領域Ａｒ１の方が大きくなる。
本実施形態では、各セルアレイ領域Ａｒ１、Ａｒ２の占有領域の広狭は、これらのセルアレイ領域Ａｒ１、Ａｒ２の書換可能回数比に応じて調整設定されている。具体的には、例えばセルアレイ領域Ａｒ２の占有領域がセルアレイ領域Ａｒ１の占有領域よりも広く構成されている。
設計者は、セルアレイ領域Ａｒ１内にデータを複数（例えば２〜４）回書換えするのに対し、セルアレイ領域Ａｒ２内にデータを１回書換えするという書換形態を予めデバイスの使用方法に応じて設計により求めることができる。
したがって、各セルアレイ領域Ａｒ１、Ａｒ２内のデバイス構造が、当該実効書換回数比に対応した書換可能回数比になるように予め調整されていれば、メモリセルアレイＡｒ全体の書換可能回数を総合的に増大できる。これによりデバイス寿命を長期化（ウェアレベリング）できる。
また、各セルアレイ領域Ａｒ１、Ａｒ２の全メモリ容量の多少が、セルアレイ領域Ａｒ１、Ａｒ２の書換可能回数比に応じて調整されている。具体的には、不揮発性メモリデバイスとして記憶容量を増大させるため、セルアレイ領域Ａｒ２の全メモリ容量がセルアレイ領域Ａｒ１の全メモリ容量よりも多く設定されている。
図７、図８は、１メモリセルアレイＡｒ内におけるバッファメモリ領域と多値記憶領域の使用方法の一例を示している。
セルアレイ領域Ａｒ２（多値記憶領域）内においては、単一のメモリセルトランジスタＭＴが２ビット記憶する場合には、制御回路ＣＣはメモリセルトランジスタＭＴの浮遊ゲート電極ＦＧの蓄積電荷量を４段階に調整することで各メモリセルトランジスタＭＴの閾値電圧を４分布内の何れかの閾値電圧となるように調整する。
単一メモリセルトランジスタＭＴが３ビット、４ビット記憶する場合には、制御回路ＣＣはメモリセルトランジスタＭＴの浮遊ゲート電極ＦＧの蓄積電荷量をそれぞれ８段階、１６段階に調整することで、各メモリセルトランジスタＭＴの閾値電圧Ｖｔをそれぞれ８分布、１６分布内の何れかの閾値電圧となるように調整する。
このように、単一メモリセル当りの記憶ビット数が多くなればなるほど、メモリセルトランジスタＭＴの閾値電圧Ｖｔの分布数も多くなり、当該隣接する複数分布間のマージン電圧も小さくなる。また、近年の設計ルールの縮小化、微細化の影響に伴い、隣接する複数のメモリセルトランジスタＭＴ間の隣接距離が短くなると、あるメモリセルトランジスタＭＴの閾値電圧Ｖｔが、隣接するメモリセルトランジスタＭＴの浮遊ゲートＦＧ内の蓄積電荷量の影響を受けやすくなり、閾値電圧Ｖｔが変動しやすくなる。
そこで本実施形態では、図７および図８に示す流れによって書込処理を行っている。尚、説明を理解しやすくするため、セルアレイ領域Ａｒ２（多値記憶領域）では単一メモリセル当り２ビットを記憶する形態に適用して説明を行う。
図７は、データ書込み時に制御回路が主として行う処理の流れをフローチャートにより示しており、図８は、この流れで書込処理が行われたときの浮遊ゲート電極内の蓄積電荷量の変化を概略的に示している。
例えば、図８に示すセルアレイ領域Ａｒ２内において、３つのメモリセルトランジスタＭＴにバイナリデータ「＆Ｂ１１」「＆Ｂ１１」「＆Ｂ１０」をそれぞれ書込むことを想定して説明する。尚、図８（ａ）および図８（ｂ）において、各メモリセルトランジスタＭＴの構造上には、浮遊ゲート電極ＦＧの電荷蓄積量を４段階（「０」「１」「２」「３」）で示している。
図７に示すように、データ書込時において、制御回路ＣＣは変数ｊを１とし（ステップＳ１）、第１セルアレイ領域（バッファメモリ領域）Ａｒ１内の第ｊブロックにデータを書込む（ステップＳ２）。ここで書込まれるデータは２値データであり、初期の時点では第２セルアレイ領域（多値記憶領域）Ａｒ２内の所定ブロック（書込対象ブロック）に書込むべき２ビットのうちの高い桁（最初は２桁目）の値を書込んでいる。
つまり、前記したセルアレイ領域Ａｒ２内の３つの多値のメモリセルトランジスタＭＴについて考慮した場合には、セルアレイ領域Ａｒ１内の２値のメモリセルトランジスタＭＴには、前記バイナリデータ「＆Ｂ１１」「＆Ｂ１１」「＆Ｂ１０」のうちの２桁目のデータ「＆Ｂ１」「＆Ｂ１」「＆Ｂ１」が書込まれる。
次に、制御回路ＣＣは、変数ｊをインクリメントし（ステップＳ３）、この変数ｊが単一メモリセル当りの多値記憶ビット数（本説明の場合２ビットのため「２」）よりも大きいか否かを判定する（ステップＳ４）。これは、制御回路ＣＣが第２セルアレイ領域Ａｒ２の所定ブロックＢに書込むべき２進数全桁のデータを第１セルアレイ領域Ａｒ１内の複数のブロックＢに２進数の桁毎に書き込んだか否かを判定する処理を示している。
制御回路ＣＣは、変数ｊが単一メモリセル当りの多値記憶ビット数を超える値になっていなければ（Ｓ４：ＮＯ）、全桁のデータを第１セルアレイ領域Ａｒ１のブロックＢに書き込んでいないと判定し、ステップＳ２に戻り、２進数全桁のデータを第１セルアレイ領域Ａｒ１内の複数のブロックＢに全て書込むまで繰り返す。
つまり、本実施形態においては、制御回路ＣＣはステップＳ２〜Ｓ４の処理を２回繰り返すことで、第１セルアレイ領域Ａｒ１の第１ブロックに２進数２桁目のデータを書込み、第１セルアレイ領域Ａｒ１の第２ブロックに２進数１桁目のデータを書込む。その後、制御回路ＣＣは、ステップＳ４において、変数ｊが単一メモリセル当りの多値記憶ビット数を超えると（Ｓ４：ＹＥＳ）、第１セルアレイ領域Ａｒ１内の複数の各ブロックＢへの書込みを終了する。
次に、制御回路ＣＣは変数ｊを１に戻し（ステップＳ５）、第１セルアレイ領域Ａｒ１内の第ｊブロックのデータを読出し、第２セルアレイ領域Ａｒ２内の所定ブロック（書込対象ブロック）に書込む（ステップＳ６）。
次に、制御回路ＣＣは、変数ｊをインクリメントし（ステップＳ７）、変数ｊが単一メモリセル当りの多値記憶ビット数（本実施形態の場合２ビットのため「２」）よりも大きいか否かを判定し（ステップＳ８）、変数ｊが当該ビット数を超える（Ｓ８：ＹＥＳ）までステップＳ６〜Ｓ８の処理を繰り返す。
つまり、本実施形態においては、制御回路ＣＣはステップＳ６〜Ｓ８の処理を２回繰り返すことで、第１セルアレイ領域Ａｒ１の第１ブロックＢから２進数２桁目のデータを読出して第２セルアレイ領域Ａｒ２の所定の書込対象ブロックＢに書込み、次に、第１セルアレイ領域Ａｒ１の第２ブロックＢから２進数１桁目のデータを読出して第２セルアレイ領域Ａｒ２の所定の書込対象ブロックＢに再度書込むようにしている。
この流れでセルアレイ領域Ａｒ２にデータを書込んだ場合の浮遊ゲート電極ＦＧの電荷蓄積量変化について図８を参照して説明する。
図７に示すステップＳ６〜Ｓ８の処理を１回繰り返した後には、図８（ａ）に示すように、２進数２桁目のデータ「＆Ｂ１」「＆Ｂ１」「＆Ｂ１」に対応して電荷（電子）がそれぞれ「２」「２」「２」だけ蓄積される。その後、ステップＳ６〜Ｓ８の処理を再度繰り返した後には、図８（ｂ）に示すように、２進数１桁目のデータ「＆Ｂ１」「＆Ｂ１」「＆Ｂ０」に応じて、各メモリセルトランジスタＭＴの浮遊ゲート電極ＦＧに蓄積される電荷量が増加し、電荷（電子）がそれぞれ「３」「３」「２」だけ蓄積されるようになる。
このようにして、各メモリセルトランジスタＭＴの浮遊ゲート電極ＦＧには、「３」段階、「３」段階、「２」段階の電荷がそれぞれ蓄積されるようになり、各メモリセルトランジスタＭＴの閾値電圧Ｖｔもこれらの電荷蓄積量に応じて変化する。これにより、多値データを徐々に書込むことができる。
図９は、図７に示す処理を適用することなく、単一メモリセルトランジスタＭＴ毎にデータ書込みを行う場合において、浮遊ゲート電極ＦＧの電荷蓄積量の変化を比較例として示している。
この図９に示す例は、制御回路ＣＣが、ソース線ＣＳＬ、ビット線ＢＬ、ｐウェル２ｂなどの各領域に対し所定電圧をそれぞれ与えることにより、図９中の中央に位置するセルユニットのメモリセルトランジスタＭＴについて書込選択し、その両脇のセルユニットのメモリセルトランジスタＭＴについて非書込選択した場合を示している。
制御回路ＣＣが、書込選択されたセルユニットＵＣのメモリセルトランジスタＭＴの浮遊ゲート電極ＦＧに対し、データ「＆Ｂ１１」に対応して電荷を「３」段階注入する処理を行い、Ｘ方向に隣接した非書込選択メモリセルトランジスタＭＴの浮遊ゲート電極ＦＧには電荷を注入しない制御を行う。
この場合、隣接した非書込選択メモリセルトランジスタＭＴの浮遊ゲート電極ＦＧには電荷が注入制御されないものの、電荷が書込選択メモリセルトランジスタＭＴの浮遊ゲート電極ＦＧから素子分離絶縁膜４またはゲート間絶縁膜７などを通じて隣接する非書込選択メモリセルトランジスタＭＴの浮遊ゲート電極ＦＧに移動したり、当該浮遊ゲート電極ＦＧ下のゲート絶縁膜５周辺に移動したりすることで固定電荷として留まってしまう場合がある。
このように、ある書込選択メモリセルトランジスタＭＴの浮遊ゲート電極ＦＧのみに書込み処理が行われると、その周辺（Ｘ方向、Ｙ方向の何れの方向）の非書込選択メモリセルトランジスタＭＴが影響を受ける。近年の設計ルールの縮小化および微細化が顕著な場合にはこの影響を受けやすい。
本実施形態では、第１セルアレイ領域Ａｒ１をバッファメモリ領域として使用し、当該バッファメモリ領域の複数の各ブロックＢに対して２進数の桁毎にデータを記憶させてから、当該データを２進数の例えば高い桁から低い桁にかけて桁毎に順に読出して第２セルアレイ領域Ａｒ２の所定の書込対象ブロックＢに順に繰り返し書込んでいる。このため、隣接メモリセルトランジスタＭＴ−ＭＴ間の干渉作用を受け難くすることができ、極力干渉作用を受けることなくデータを書込むことができる。
尚、単一メモリセルの記憶容量が２ビットを超える３ビット、４ビットとなると、各メモリセルトランジスタＭＴの閾値電圧Ｖｔのマージン電圧が小さくなるため、その影響はさらに顕著に現れる。このため、この方法を採用すると特に効果を上げることができる。
次に、上記構造の製造方法について説明する。尚、本実施形態における特徴的な部分であるセルアレイ領域Ａｒ１、Ａｒ２内の製造工程を中心に説明し、周辺回路領域Ｐ内の製造方法説明は省略する。以下に説明する製造工程は、必要に応じて入れ替えて行っても良いし、一般的な工程または図示しないその他の領域を形成するための工程であれば付加しても良いし、必要に応じて工程を削除しても良い。
図１０に示すように、半導体基板（例えばｐ型のシリコン基板）２にｎウェル２ａ、ｐウェル２ｂを順次形成し、チャネル領域形成のためのイオン注入を行った後、半導体基板２上にゲート絶縁膜５を熱酸化法によって所定膜厚（例えば８［ｎｍ］）だけ酸化膜として形成する。次に、ゲート絶縁膜５の上にｎ型不純物（例えばリン）がドープされた非晶質シリコンを所定膜厚だけＣＶＤ法により堆積し、次に、シリコン窒化膜１０、シリコン酸化膜１１をそれぞれ所定膜厚だけＣＶＤ法により順に堆積する。尚、非晶質シリコンは浮遊ゲート電極ＦＧとして機能するもので、後の熱処理によって多結晶化されるため多結晶シリコン層６として符号を付している。
シリコン窒化膜１０は、ＣＭＰ（Chemical Mechanical Polishing）法による研磨ストッパ材として機能し、シリコン酸化膜１１は、反応性イオンエッチング（ＲＩＥ（Reactive Ion Etching）法）のマスクとして形成される。
次に、フォトレジスト（図示せず）を塗布しリソグラフィ技術によって当該フォトレジストをパターンニングし、当該パターンニングされたレジストをマスクとして、図１１に示すようにＲＩＥ法によりシリコン酸化膜１１を加工することでハードマスクを形成する。この後、フォトレジストをアッシャー処理、硫酸過酸化水素水混合液によるエッチング処理によって除去する。
次に、加工されたシリコン酸化膜１１をハードマスクとして用い、ＲＩＥ法によりシリコン窒化膜１０、多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部を順次加工し素子分離溝３を形成する。希フッ酸処理によって前記ＲＩＥ工程における反応生成物を除去処理する。
次に、図１２に示すように、素子分離溝３内に素子分離絶縁膜４を形成する。この素子分離絶縁膜４は、例えばＨＴＯ（High Temperature Oxide）膜と、塗布型絶縁膜をアニール処理して得られたシリコン酸化膜との積層構造により形成される。素子分離絶縁膜４の形成法は、それぞれＬＰ−ＣＶＤ法、塗布法が用いられる。
次に、図１３に示すように、シリコン窒化膜１０をストッパとしてＣＭＰ法により素子分離絶縁膜４を平坦化処理し、半導体基板２の素子分離溝３内に素子分離絶縁膜４を残留させる。
図１４は、次工程におけるマスクパターンの形成領域を示している。この図１４に示すように、セルアレイ領域Ａｒ１およびＡｒ２を除く周辺回路領域Ｐにマスクパターン１２を形成する。このマスクパターン１２は、例えばレジストをリソグラフィ技術によりパターンニングすることで形成される。
次に、図１５に示すように、マスクパターン１２をマスクとしてＲＩＥ法により素子分離絶縁膜４の上部をＲＩＥ法によりエッチング処理し、当該マスクパターン１２を除去処理する。このときのＲＩＥ処理は、多結晶シリコン層６に対して選択性の得られる条件にてシリコン酸化膜をエッチング処理可能な条件により行われる。
また、エッチング処理時間を調整することで、領域Ａｒ１およびＡｒ２内の素子分離絶縁膜４の上面４ａ、４ｂの位置を、シリコン窒化膜１０の上面から下方で且つゲート絶縁膜５の上面より上方に位置するように調節する。尚、図１５は、セルアレイ領域Ａｒ１内の断面構造を示しているが、この時点ではセルアレイ領域Ａｒ２内の断面構造も同様の構造に形成されている。
図１６は、次工程におけるマスクパターンの形成領域を示している。この図１６に示すように、周辺回路領域Ｐおよびセルアレイ領域Ａｒ１を含む領域にマスクパターン１３を形成する。このマスクパターン１３は、例えばレジストをリソグラフィ技術によりパターンニングすることで形成される。この図１６には、セルアレイ領域Ａｒ１およびＡｒ２間におけるマスクパターン１３のＹ方向境界Ｚ１を示している。図３に示すように、Ｙ方向境界Ｚ１は隣接するブロックＢの選択ゲート線ＳＧＬＳ−ＳＧＬＳ間におけるソース線コンタクトＣＳの並設部に沿って設けられる。
次に、図１７（ｂ）に示すように、セルアレイ領域Ａｒ２の素子分離絶縁膜４の上部をさらにＲＩＥ法によりエッチング処理し、マスクパターン１３を除去処理する。これにより、素子分離絶縁膜４の上面４ｂが、図１７（ａ）に示す素子分離絶縁膜４の上面４ａよりも低い位置に形成される。また、上面４ｂの下端部４ｂａが、上面４ａの下端部４ａａよりも低い位置に形成されるようになる。
素子分離絶縁膜４の上面４ａ、４ｂ間の段差は、Ｙ方向境界Ｚ１（隣接するブロックＢの選択ゲート線ＳＧＬＳ−ＳＧＬＳ間のソース線コンタクトＣＳの並設部）に沿って設けられるため、各セルアレイ領域Ａｒ１およびＡｒ２内のセルユニットＵＣの電気的特性に悪影響を与えることなく構成できる。次に、ホット燐酸によりシリコン窒化膜１０を除去処理し、図１８（ａ）および図１８（ｂ）に示すように、ＯＮＯ膜によるゲート間絶縁膜７をＬＰ−ＣＶＤ法により成膜する。
次に、図１９（ａ）および図１９（ｂ）に示すように、ゲート間絶縁膜７の上に導電層８を形成する。導電層８の形成方法は、リン等の不純物がドープされた非晶質シリコンを例えば段階的にＬＰ−ＣＶＤ法により堆積し、上部を金属によりシリサイド化することで形成する。このシリサイド化工程は、シリサイド化に適用する金属の種類に応じて、後述する層間絶縁膜９の堆積前後の何れのタイミングで行っても良い。
選択ゲート電極ＳＧＤ、ＳＧＳを形成するときには、ゲート間絶縁膜７上に非晶質シリコンを薄く堆積し、選択ゲート電極ＳＧＤ、ＳＧＳを構成するゲート間絶縁膜７の中央に開口を形成し、その後さらに非晶質シリコンを堆積することで導電層８の基層を構成し、当該基層上をシリサイド化することで形成する。
次に、図２０に示すように、ＲＩＥ法により多結晶シリコン層６、ゲート間絶縁膜７、導電層８をＹ方向に複数に分断することによってゲート電極ＭＧ、ＳＧＤ、ＳＧＳを形成する。次に、分断領域を通じて半導体基板２の表層にソース／ドレイン領域２ｃ形成用のイオン注入を行う。
この後、層間絶縁膜９を堆積し、当該層間絶縁膜９にホールを形成した後、ビット線コンタクトＣＢ、ソース線コンタクトＣＳの構造を形成し、ビット線コンタクトＣＢの上にビット線ＢＬの構造を形成することで図５に示す構造を得る。この後の製造方法は本実施形態の特徴には関係しないためその説明を省略する。
本実施形態によれば、第１素子分離絶縁膜４１の上面４ａの高さと、第２素子分離絶縁膜４２の上面４ｂの高さとを異なるようにしているため、各セルアレイ領域Ａｒ１、Ａｒ２のメモリセルトランジスタＭＴの諸特性を変更することができる。これにより、セルアレイ領域Ａｒ１、Ａｒ２の使用方法を互いに異なるように設定して使用することができる。しかも、セルアレイ領域Ａｒ１、Ａｒ２内のメモリセルトランジスタＭＴの諸特性を使用方法の要求に応じて適するものとすることができる。
第２素子分離絶縁膜４２の上面４ｂの高さが、第１素子分離絶縁膜４１の上面４ａの高さよりも低く形成されているため、第２セルアレイ領域Ａｒ２では各メモリセルトランジスタＭＴの制御電極ＣＧと浮遊ゲート電極ＦＧとの間の結合容量が高くなりカップリング比が高くなる。したがって、第２セルアレイ領域Ａｒ２は多値記憶領域として適した形態で使用できるようになる。
また、書込み動作としては次に示す特徴を備えている。制御回路ＣＣは、セルアレイ領域Ａｒ１のブロックＢ内に対し、メモリセルトランジスタＭＴの浮遊ゲート電極ＦＧの蓄積電荷量を変更することでセルアレイ領域Ａｒ２の多値記憶ビット数分の２値データをセルアレイ領域Ａｒ１の複数のブロックＢに記憶させている。この後、制御回路ＣＣは、セルアレイ領域Ａｒ１に記憶された２値データに応じて、セルアレイ領域Ａｒ２の書込対象ブロックＢ内のメモリセルトランジスタＭＴの浮遊ゲート電極ＦＧの蓄積電荷量を徐々に繰り返し増加させている。これにより、隣接メモリセル間の干渉作用が少なくなり、データの誤書込、誤読出を極力防止できる。
（第２の実施形態）
図２１は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、第１セルアレイ領域と第２セルアレイ領域との間にダミーセルアレイ領域を設けているところにある。前述実施形態と同一部分または類似部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
図２１（ａ）および図２１（ｂ）は、ダミーセルアレイ領域の説明図を示している。
図２１（ａ）に示すように、ダミーセルアレイ領域Ａｒｄがセルアレイ領域Ａｒ１およびＡｒ２間に設けられている。このダミーセルアレイ領域Ａｒｄは、少なくとも１ブロックＢ分以上のセルユニットＵＣの広さを有する領域となっている。
このダミーセルアレイ領域Ａｒｄには、セルアレイ領域Ａｒ１またはＡｒ２に配置されたメモリセルトランジスタＭＴと同じ構造であるがデータの記憶素子としては用いられないダミーセルトランジスタが設けられている。
また、図２１（ａ）、図２１（ｂ）は、素子分離絶縁膜４の上面４ａ、４ｂの高さをエッチング処理によって調整するときに、前述実施形態にて説明した図１４、図１６にそれぞれ対応して、マスクパターン１２、１３による被覆領域（図２１中のハッチング領域）をも合わせて示している。
本実施形態では、前述したようにダミーセルアレイ領域Ａｒｄは、セルアレイ領域Ａｒ１、Ａｒ２と同様の構造となっており、素子分離絶縁膜４はセルアレイ領域Ａｒ１からダミーセルアレイ領域Ａｒｄを通じてセルアレイ領域Ａｒ２に至るまで連続して形成されている。この素子分離絶縁膜４の上面４ａ、４ｂの高さがダミーセルアレイ領域Ａｒｄ内で変更されている。
本実施形態の製造方法を説明すると、図１３に示すように、ＣＭＰ法により素子分離絶縁膜４を平坦化処理した後、図２１（ａ）に示すようにマスクパターン１２を形成する。このマスクパターン１２は、セルアレイ領域Ａｒ１、Ａｒ２およびダミーセルアレイ領域Ａｒｄを除いた周辺回路領域Ｐを含む領域内にパターンニングされる。
次に、図１５に示すように、ＲＩＥ法により素子分離絶縁膜４をエッチング処理することによって領域Ａｒ１、Ａｒ２、Ａｒｄ内の素子分離絶縁膜４の上面４ａ、４ｂ等の位置調整を行い、マスクパターン１２を除去処理する。
次に、図２１（ｂ）に示すように、セルアレイ領域Ａｒ２を開口したマスクパターン１３を形成する。このマスクパターン１３は、そのＹ方向境界Ｚ２がダミーセルアレイ領域Ａｒｄ内に設けられており、その境界Ｚ２はダミーセルアレイ領域Ａｒｄの１ブロックＢ内の複数のセルユニットＵＣの並設方向（Ｘ方向）に沿って設けられている。
次に、このマスクパターン１３をマスクとしてＲＩＥ法によりセルアレイ領域Ａｒ２内の素子分離絶縁膜４を異方性エッチング処理すると、素子分離絶縁膜４の上面４ａ、４ｂは、マスクパターン１３の境界Ｚ２を含む領域であるダミーセルアレイ領域Ａｒｄ内で段差を生じることになる。
近年の微細化、設計ルールの縮小化の傾向により、パターンニングの合わせずれの悪影響が生じやすくなっている。仮にマスクパターン１３のＹ方向合わせずれが生じたとしても、実際に電気的に動作していないダミーセルアレイ領域Ａｒｄ内に境界Ｚ２が設けられるため、セルアレイ領域Ａｒ１、Ａｒ２内のブロックＢに当該パターン合わせずれの悪影響が及ぶことがなくなる。これにより、各セルアレイ領域Ａｒ１、Ａｒ２内のセルユニットＵＣを正常に動作させることができる。これにより、デバイスの信頼性を向上できる。
（他の実施形態）
本発明は、前記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型の不揮発性半導体記憶装置に適用しても良いし、その他の不揮発的に記憶可能なメモリを備えた不揮発性半導体記憶装置に適用しても良い。
前述実施形態では、ＮＡＮＤ型セルユニットＵＣのブロックＢ単位でセルアレイ領域Ａｒ１、Ａｒ２を区分し、素子分離絶縁膜４ａ、４ｂの境界Ｚ１を隣接ブロックＢ間に設けた実施形態を示しているが、必ずしも隣接ブロックＢ間に設ける必要はない。また、ソース線コンタクトＣＳの並設部に位置して当該並設方向に沿って境界Ｚ１を設けた実施形態を示したが、ビット線コンタクトＣＢの並設部に位置して当該並設方向に沿って設けても良い。
メモリセルアレイＡｒが２つのセルアレイ領域Ａｒ１、Ａｒ２に区分されている実施形態を示しているが、３つ以上のセルアレイ領域に区分されていても良い。書換可能な設定回数は、複数のセルアレイ領域毎に必ずしも異なっている必要はない。
セルアレイ領域Ａｒ１をバッファメモリ領域、セルアレイ領域Ａｒ２を多値記憶領域として用いているが、使用形態は特にこれに限られるものではない。
第１セルアレイ領域Ａｒ１を２値記憶領域とし、第２セルアレイ領域Ａｒ２を多値記憶領域としたが、第１セルアレイ領域Ａｒ１をメモリセルトランジスタＭＴ当り２ビット以上のｎビットを記憶する多値記憶領域としても良く、第２セルアレイ領域Ａｒ２を単一メモリセルトランジスタＭＴ当りｎビットを超えるビット数を記憶する多値記憶領域としても良い。
ダミーセルアレイ領域Ａｒｄは、必要に応じて設ければ良い。
シリコン窒化膜１０は必要に応じて成膜すれば良い。ゲート間絶縁膜７は、ＯＮＯ膜により構成した実施形態を示したが、ＯＮＯ膜の成膜前後にラジカル窒化することで形成されたＮＯＮＯＮ膜や、アルミナ（Ａｌ２Ｏ３）を酸化膜および窒化膜の積層構造で挟んだＮＯＡＯＮ膜で構成しても良い。
第１溝部３１および第２溝部３２とは連続していても分離していても良い。第１素子分離絶縁膜４１と第２素子分離絶縁膜４２とは連続していても分離していても良い。第１ゲート絶縁膜５１と第２ゲート絶縁膜５２は連続していても分離していても良い。第１電極間絶縁膜７１と第２電極間絶縁膜７２とは連続していても分離していても良い。
ゲート電極ＭＧ、ＳＧＤ、ＳＧＳの上に層間絶縁膜９の構造を積層した実施形態を示しているが、例えばゲート電極ＭＧの上層側からアクティブエリアＡＡなどへの不要物の通過を阻止するためのシリコン窒化膜などによるバリア膜、ＣＭＰ加工ストッパ用の各種材質膜などを層間絶縁膜９の形成領域中に形成しても良い。
製造工程上では、各セルアレイ領域Ａｒ１、Ａｒ２内の素子分離絶縁膜４の上部について処理該当領域以外の領域にマスクパターンを形成し、各セルアレイ領域Ａｒ１、Ａｒ２個別に一括エッチング処理することで上面４ａ、４ｂの位置を調整しても良い。ダミーアレイ領域Ａｒｄを含んでも同様である。エッチング処理形態の順序、タイミングは前述実施形態に記した方法に限られない。
上記実施形態には、種々の実施形態が含まれており、上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、２は半導体基板、３は素子分離溝（３１は第１溝部、３２は第２溝部）、４は素子分離絶縁膜（４１は第１素子分離絶縁膜、４２は第２素子分離絶縁膜）、４ａは上面、４ａａは下端部、４ｂは上面、４ｂａは下端部、５はゲート絶縁膜（５１は第１ゲート絶縁膜、５２は第２ゲート絶縁膜）、６は多結晶シリコン層（６１は第１電荷蓄積層、６２は第２電荷蓄積層）、７はゲート間絶縁膜（７１は第１電極間絶縁膜、７２は第２電極間絶縁膜）、８は導電層（８１は第１制御電極、８２は第２制御電極）、Ａｒはメモリセルアレイ、Ａｒ１は第１セルアレイ領域、Ａｒ２は第２セルアレイ領域、ＭＴはメモリセルトランジスタ（ＭＴ２は第１メモリセル、ＭＴ０は第２メモリセル）を示す。

Claims (5)

  1. 第１メモリセルトランジスタが配置された第１セルアレイ領域および第２メモリセルトランジスタが配置された第２セルアレイ領域を有する半導体基板と、
    前記第１セルアレイ領域の前記半導体基板の表面に帯状に形成された複数の第１素子絶縁膜と、
    前記第２セルアレイ領域の前記半導体基板の表面に帯状に形成された複数の第２素子分離絶縁膜と、
    前記第１セルアレイ領域の前記半導体基板上に、前記第１素子分離絶縁膜により区画されて形成された第１メモリセルトランジスタの第１ゲート電極であって、前記第１素子分離絶縁膜により区画された第１活性領域上に形成された第１ゲート絶縁膜と、この第１ゲート絶縁膜上に形成された第１電荷蓄積層と、この第１電荷蓄積層上に形成された第１電極間絶縁膜と、この第１電極間絶縁膜上に形成された第１制御電極とを有する第１ゲート電極と、
    前記第２セルアレイ領域の前記半導体基板上に前記第２素子分離絶縁膜により区画されて形成された第２メモリセルトランジスタの第２ゲート電極であって、前記第２素子分離絶縁膜により区画された第２活性領域上に形成された第２ゲート絶縁膜と、この第２ゲート絶縁膜上に形成された第２電荷蓄積層と、この第２電荷蓄積層上に形成された第２電極間絶縁膜と、この第２電極間絶縁膜上に形成された第２制御電極とを有する第２ゲート電極とを備え、
    前記半導体基板表面からの前記第１素子分離絶縁膜の高さは前記第１電荷蓄積層の高さより低く、かつ前記第２素子分離絶縁膜の高さより高いことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１セルアレイ領域と前記第２セルアレイ領域は隣接して配置され、前記第１素子分離絶縁膜のそれぞれは複数の前記第２素子分離絶縁膜のうちのひとつと一直線状になるよう配置されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１セルアレイ領域と前記第２セルアレイ領域との間に記憶素子としては用いられないダミーセルが形成されたダミーセルアレイ領域が設けられ、
    前記ダミーセルアレイ領域には、前記第１素子分離絶縁膜と前記第２素子分離絶縁膜との間の境界領域が設けられていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記第１セルアレイ領域は１ビット記憶する２値記憶領域として構成され、前記第２セルアレイ領域は２ビット以上を記憶する多値記憶領域として構成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 第１セルアレイ領域、第２セルアレイ領域の各領域の半導体基板上にゲート絶縁膜を形成する工程と、
    前記各領域のゲート絶縁膜上に電荷蓄積層を形成する工程と、
    前記各領域の電荷蓄積層、前記ゲート絶縁膜および前記半導体基板に素子分離溝を形成する工程と、
    前記各領域の素子分離溝内に素子分離絶縁膜を形成する工程と、
    前記第１セルアレイ領域内の素子分離絶縁膜の上面が前記第２セルアレイ領域内の素子分離絶縁膜の上面よりも高くなるように前記素子分離絶縁膜の上部をエッチング処理する工程と、
    前記電荷蓄積層および前記素子分離絶縁膜の上に電極間絶縁膜を形成する工程と、
    前記電極間絶縁膜の上に制御電極を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
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