KR101493868B1 - 자기 메모리 소자의 구동 방법 - Google Patents

자기 메모리 소자의 구동 방법 Download PDF

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Abstract

자기 메모리 소자의 구동 방법이 개시된다. 개시된 자기 메모리 소자의 구동 방법은 자기 저항 구조체에 데이타를 기록하기 위해 전류를 인가하는 경우, 트랜지스터의 게이트 전압을 변화시킴으로써 전류 방향에 따른 전류량의 변화를 감소시킬 수 있다.

Description

자기 메모리 소자의 구동 방법{Operation Method of Magnetic random access memory device}
자기 메모리 소자에 관한 것으로, 보다 상세하게는 자기 저항(Magnetoresistance) 구조체를 포함하는 자기 메모리 소자의 비대칭 전류의 문제점을 해결할 수 있는 자기 메모리 소자의 구동 방법에 관한 것이다.
정보 산업이 발달함에 따라 대용량의 정보 처리가 요구됨에 따라 고용량의 정보를 저장할 수 있는 데이타 저장 매체에 관한 수요가 지속적으로 증가하고 있다. 수요의 증가에 따라 데이타 저장 속도가 빠르면서 소형의 정보 저장 매체에 관한 연구가 진행되고 있으며 결과적으로 다양한 종류의 정보 저장 장치가 개발되었다.
정보 저장 장치는 크게 휘발성 정보 저장 장치와 비휘발성 정보 저장 저장 장치로 나눌 수 있다. 휘발성 정보 저장 장치의 경우 전원이 차단되면 기록된 정보가 모두 지워지지만 정보 기록 및 재생 속도가 빠른 장점이 있다. 비휘발성 정보 저장 장치의 경우 전원이 차단되더라도 기록된 정보가 지워지지 않는다.
휘발성 정보 저장 장치로는 대표적으로 DRAM(dynamic random access memory) 를 들 수 있다. 그리고, 비휘발성 데이터 저장 장치는 HDD(hard disk drive) 및 비휘발성 RAM(random access memory) 등이 있다. 비휘발성 메모리의 한 종류인 자기 메모리 소자(MRAM : magnetic random access memory)는 스핀 의존 전도 현상에 기초한 자기 저항 효과를 이용한 메모리 소자이다.
일반적인 자기 메모리 소자는 자기저항 구조체와 스위치 구조체를 연결한 구조를 지닌다. 자기 저항 구조체는 반강자성층, 고정층, 비자성층 및 자유층을 포함하는 구조로 형성되며, 스위치 구조체는 예를 들어 트랜지스터(transistor)일 수 있다.
현재, 자기 메모리 소자는 스핀 트랜스퍼 토크(STT : spin transfer torque) 현상을 이용하여 높은 쓰기 전류의 문제점을 해결하고, 집적도, 선택성을 향상시킬 수 있어 최근 많은 연구가 진행되고 있다. 이는 방식은 한 쪽 방향으로 스핀(spin)이 극성화(polarized)된 전류(current)를 자기 메모리 소자에 흘려서 전자(electron)의 스핀 전달(spin transfer)을 사용하여 자기 메모리 소자의 자유층을 원하는 방향으로 스위칭하는 방식이다. 이 방식은 셀의 크기(cell size)가 작아질수록 요구 전류가 작아지므로 고밀도화에 유리하다.
그러나, STT 현상을 이용한 자기 메모리 소자는 스위칭에 필요한 임계 전류 밀도가 크기 때문에 아직은 상용화하기에 문제가 있으며, 특히, 자기 저항 구조체의 자유층이 고정층과 다른 방향으로 자화된 경우, 저항이 크고, 자유층이 고정층과 다른 방향으로 자화된 경우 저항이 작다. 따라서, 자기 저항 구조체에 흐르는 전류량이 비대칭해지는 문제가 발생할 수 있다.
일반적인 자기 메모리 소자는 소스(S), 드레인(D) 및 게이트 전극(G)을 포함하는 트랜지스터 구조체가 형성되어 있으며, 소스(S) 또는 드레인(D)과 연결된 자기 저항 구조체(M)를 포함하는 구조이다. 자기 저항 구조체(M)은 비트 라인(BL)과 연결되어 있으며, 게이트 전극(G)은 워드 라인(WL)과 연결된다.
종래 기술에 의한 자기 메모리 소자의 정보 기록하는 과정에서 저장시키고자하는 데이타에 무관하게 워드 라인(WL)을 통하여 전압 VDD를 인가한다. 이에 따라 자기 저항 구조체(M)의 스위칭을 위한 방향성으로 인하여, 소스 전압(Vs)의 차이가 발생하여, 소스(S) 및 드레인(D) 사이의 전류 값(IDS)의 차이가 발생하게 된다.
결과적으로 소스(S) 및 드레인(D) 사이의 전류 값(IDS)의 차이에 따라 자기 저항 구조체(M)에 흐르는 전류량(+I, -I)이 비대칭해져서 대칭 전류 구동이 어려운 문제가 발생한다. 이에 따라 자기 저항 구조체(M)의 터널링 장벽층이 깨지거나, 쓰기 동작에 필요한 전류를 확보하지 못하는 문제가 발생한다.
자기 메모리 소자에 정보를 기록 및 소거를 하는 경우, 대칭 전류 구동이 가능한 자기 메모리 소자의 구동 방법을 제공하는 것을 목적으로 한다.
상기 기술적 과제를 달성하기 위하여,
자기 저항 구조체 및 스위치 구조체를 포함하는 자기 메모리 소자의 구동 방법에 있어서,
상기 스위치 구조체에서 상기 자기 저항 구조체 방향으로 전류를 인가하여 제 1데이타를 기록하며, 상기 스위치 구조체의 게이트 전압 V1을 인가하는 제 1단계; 및
상기 자기 저항 구조체에서 상기 스위치 구조체 방향으로 전류를 인가하여 제 2데이타를 기록하며, 상기 스위치 구조체의 게이트 전압 V2를 인가하는 제 2단계;를 포함하는 자기 메모리 소자의 구동 방법을 제공한다.
본 발명의 일 측면에 있어서, 상기 V1은 상기 V2보다 큰 전압일 수 있다.
본 발명의 일 측면에 있어서,
상기 스위치 구조체는,
소스 및 드레인을 포함하는 기판;
상기 소스 및 드레인과 접촉하여 상기 기판 상에 형성된 게이트 구조체;를 포함할 수 있다.
본 발명의 일 측면에 있어서, 상기 게이트 전압을 변화시키기 위한 드라이버 회로를 더 포함할 수 있다.
본 발명의 일 측면에 있어서, 상기 드라이버 회로는 NMOS 또는 CMOS 워드 라인 드라이버 회로일 수 있다.
본 발명의 일 측면에 있어서, 상기 제 1단계 및 상기 제 2단계의 소스 및 드레인에 흐르는 전류량은 동일할 수 있다.
본 발명의 일 측면에 있어서,
상기 자기 저항 구조체는,
상기 소스 또는 드레인과 전도성 플러그를 통해 전기적으로 연결되며,
반강자성층, 고정층, 비자성층 및 자유층을 포함할 수 있다.
자기 메모리 소자의 구동 방법에 따르면, 데이타 입력을 위한 쓰기 동작 시, 게이트 전압을 제어하여 전류 방향에 따른 전류 값의 변화를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 자기 메모리 소자의 구동 방법에 대해 상세하게 설명하도록 한다. 참고로, 도면에 나타낸 각 층의 두께 및 폭은 설명을 위하여 다소 과장된 것임을 명심하여야 한다.
도 1은 자기 메모리 소자의 구조를 나타낸 단면도이다.
도 1을 참조하면, 기판(11)에는 제 1불순물 영역(12a) 및 제 2불순물 영역(12b)이 형성되어 있으며, 기판(11) 상에는 게이트 절연층(13) 및 게이트 전 극(14)이 형성되어 있다. 기판(11) 및 게이트 전극(14) 상에는 제 1층간 절연막(15)이 형성되어 있으며, 제 1층간 절연막(15)을 관통하여 제 2불순물 영역(12b) 상에는 전도성 플러그(16)가 형성되어 있다. 전도성 플러그(16)는 제 1불순물 영역(12a) 또는 제 2불순물 영역(12b)에 형성될 수 있다. 전도성 플러그(16) 상에는 자기 저항 구조체(17)가 형성되어 있다.
자기 저항구조체(17)는 반강자성층, 고정층, 비자성층 및 자유층을 포함하는 구조로 형성된다. 구체적으로, 반강자성층은 고정층의 자화 방향을 고정시키며, IrMn, FeMn, NiMn 또는 PtMn 등의 물질로 형성된다. 고정층은 반강자성층에 의해 자화 방향이 한 방향으로 고정된 층이며, 고정층과 자유층은 어 NiFe, CoFe 등으로 형성될 수 있다.
자기 저항 구조체(17)가 GMR(ginat magneto-resistance) 구조인 경우, 비자성층은 Cu 등의 비자성 금속으로 형성될 수 있으며, TMR(tunneling magneto-resistance) 구조인 경우, 비자성층은 Al 산화물, Mg 산화물 등으로 형성된 것일 수 있다. 자기 저항구조체(17)의 측부에는 제 2층간 절연막(18)이 형성되며, 자기 저항 구조체(17) 및 제 2층간 절연막(18) 상에는 비트라인(19)이 형성될 수 있다.
도 1에 도시되지는 않았으나, 게이트 전극(14)는 워드 라인과 연결되며, 소스는 공통 라인과 연결된다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 자기 메모리 소자의 구동 방법에 대해 설명하고자 한다.
도 2a 및 도 2b는 본 발명의 실시예에 의한 자기 메모리 소자의 구동 방법 을 나타낸 회로도이다. 본 발명의 실시예에 의한 자기 메모리 소자의 구동 방법은 데이타 입력을 위한 쓰기 동작 시, 게이트 전압을 제어하여 전류 방향에 상관없이 동일한 전류 값을 유지하도록 할 수 있다. 구체적으로, 자기 저항 구조체에 데이타를 기록하기 위해 전류를 인가하는 경우, 전류 방향에 따른 전류량의 변화를 최소화하기 위하여 트랜지스터의 게이트 전압(Vg)을 변화시켜, 전류 방향과 무관하게 일정한 게이트-소스 전압(Vgs)를 유지시키기 위한 것을 나타내고 있다.
도 2a를 참조하면, 스위치 구조체, 구체적으로 드레인(D)로부터 자기 저항 구조체(M) 방향으로 +I1 전류를 인가하여 제 1데이타, 예를 들어 "1"의 정보를 기록하는 경우, 전자(electron)는 비트 라인(BL)으로부터 자기 저항 구조체(M)를 통과하여 흐르게 된다. 이 때, 자기 저항 구조체(M)와 전기적으로 연결된 불순물 영역이 소스가 된다.
그리고, 도 2b를 참조하면, 비트 라인(BL)으로부터 자기 저항 구조체(M)을 통하여 스위치 구조체 방향으로 -I2 전류를 인가하여 자기 저항 구조체에 제 2데이타, 예를 들어 "0"의 정보를 기록하는 경우, 전자는 드레인(D)으로부터 자기 저항 구조체(M)을 통하여 비트 라인(BL) 방향으로 흐르게된다. 즉, 도 2a 및 도 2b의 경우, 트랜지스터의 소스(S) 및 드레인(D)이 바뀌게 된다. 만일, 도 2a 및 도 2b의 경우 워드 라인(WL)에 동일한 게이트 전압(Vg)을 인가하면, +I1 및 -I2 값이 큰 차이를 나타내게 된다.
구체적으로, 자기 저항 구조체(M)의 저항 값을 RM이라 하면, 도 2a의 경우 소스 전압(Vs)은 RM*I(volt)가 되지만, 도 2b의 경우, 소스 전압은 거의 0(volt)가 된다. 소스 전(Vs)압의 차이에 의해 게이트 소스 전압(VGS) 차이가 발생하게 되며, 결과적으로 자기 저항 구조체(M)에 흐르는 전류 값 +I1, -I2의 비대칭 문제(+I1 < -I2)가 발생하게 된다. 예를 들어, +I1을 기준으로 전류 구동 회로를 디자인 하게되면, -I2 값이 지나치게 크기 때문에 자기 저항 구조체(M)의 비자성층이 깨질 수 있다. 그리고, -I2를 기준으로 전류 구동 회로를 디자인하게 되면, +I1 값이 너무 작아서 자기 저항 구조체(M)의 데이타 입력이 어려운 문제점이 있다.
따라서, 본 발명의 실시예에 의한 자기 메모리 소자에서는 제 1데이타를 기록하는 경우, 워드 라인(WL)을 통하여 게이트 전압 V1을 인가하고, 제 2데이타를 기록하는 경우, 워드 라인(WL)을 통하여 게이트 전압 V2를 인가하며, V1 은 V2보다 큰 것을 특징으로 한다. 여기서, V1은 V2보다 큰 값을 지니며, 게이트 전압의 크기를 조절하는 이유는 제 1데이타 및 제 2데이타를 자기 저항 구조체(M)에 입력하는 경우, 소스(S) 및 드레인(D)에 흐르는 전류 값(+I1, -I2)이 동일하도록 하기 위한 것이다.
구체적으로, 게이트 전압 V1 및 V2를 설정하는 예를 설명하면 다음과 같다. 먼저, 도 1에 나타낸 바와 같은 트랜지스터 구조체 및 자기 저항 구조체를 포함하는 자기 메모리 소자를 제조 한다. 그리고, 도 2a에 나타낸 바와 같이, 자기 저항 구조체(M)에 정보를 기록할 수 있는 +I1의 소스 드레인 전류(IDS)가 인가될 수 있는 게이트 전압(V1)을 설정한다. 그리고, 도 2b에 나타낸 바와 같이, 자기 저항 구조체(M)에 정보를 기록할 수 있는 -I2의 소스 드레인 전류(IDS)가 인가될 수 있는 게이트 전압(V2)를 설정한다. 이 때, 대칭 전류 구동을 위해 +I1 및 -I2는 동일한 크기를 지니도록 게이트 전압 V1 및 V2를 설정하는 것이 바람직하다. 결과적으로, 전류가 소스(S) 또는 드레인(D)로부터 자기 저항 구조체(M) 방향으로 흐르는 경우, 게이트 전압을 제어함으로써, 전류의 흐름 방향에 따라 발생할 수 있는 전류 강하 현상을 방지할 수 있다.
따라서, 실질적으로, 제 1데이타 및 제 2데이타를 자기 저항 구조체에 기록하는 경우, 소스(S) 및 드레인(D)을 통하여 거의 동일한 전류가 흐르게 된다. 즉, 대칭 전류 구동이 가능하여 안정된 회로 설계가 가능해진다.
도 3a 및 도 3b는 워드 라인(WL)에 전압을 인가하는 회로를 나타낸 회로도이다. 워드 라인에 전압을 인가하기 위해서는 워드 라인 드라이브가 필요하며, 도 3a의 경우, NMOS 워드 라인 드라이버에 해당하며, 도 3b의 경우 CMOS 워드 라인 드라이버에 해당한다. 본 발명의 실시예에 의한 자기 메모리 소자의 구동 방법에 있어서, NMOS 워드 라인 드라이버 또는 CMOS 워드 라인 드라이버를 선택적으로 사용할 수 있다.
도 3a 및 도 3b를 참조하면, 만약 데이타 "1"을 입력하는 경우 V1을 워드 라인(WL)에 인가하고, 데이타 "0"을 인가하는 경우, V2를 워드 라인(WL)에 인가한다. 이 때, 선택된 로우 어드레스(row address)가 해당하는 Φi 신호를 이용하여 V1 또 는 V2 전압을 워드 라인에 보낼 수 있다.
도 4는 도 3a 및 도 3b에 나타낸 Φi 신호를 생성하는 회로를 나타낸 회로도이다. 도 4를 참조하면, 로우 어드레스 프리 디코더(row address pre-decorder)로부터 해당하는 로우 어드레스인 ΦXib를 받는다. 워드 라인(WL)이 떠 있는 구간인 액티브 영역을 제어하는 ACTb 신호와 데이타 "1"을 기록하는 경우, 활성화(enable)되는 신호인 D, 그리고, 데이타 "0"을 기록하는 경우 활성화되는 Db 신호를 이용하여 Φi 신호는 V1 전압 및 V2 전압을 인가하도록 한다. 즉, 이를 정리하면 데이타 "1" 및 "0"에 따라 Φi 신호는 V1 및 V2 전압을 도 4a 또는 도 4b의 회로에 전송하여 워드 라인(WL)에 V1 또는 V2 전압을 게이트 전극에 인가하도록 한다.
만일, 자기 메모리 소자의 쓰기 동작이 아닌 읽기 동작에서는 신호 D, Db는 모두 비활성화(disable)되어 동작을 멈춘다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예들에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 자기 메모리 소자의 구조를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 실시예에 의한 자기 메모리 소자의 정보 쓰기 과정을 나타낸 회로도이다.
도 3a 및 도 3b는 본 발명의 실시예에 의한 자기 메모리 소자의 드라이버 회로를 나타낸 도면이다.
도 4는 본 발명의 실시예에 의한 자기 메모리 소자의 전류 제너레이터를 나타낸 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11... 기판 11a... 제 1불순물 영역
11b... 제 2불순물 영역 13... 게이트 절연층
14... 게이트 전극 15... 제 1층간 절연막
16... 전도성 플러그 17... 자기 저항 구조체
18... 제 2층간 절연막 19... 전극 라인

Claims (7)

  1. 자기 저항 구조체 및 스위치 구조체를 포함하는 자기 메모리 소자의 구동 방법에 있어서,
    상기 스위치 구조체에서 상기 자기 저항 구조체 방향으로 전류를 인가하여 제 1데이타를 기록하며, 상기 스위치 구조체의 게이트 전압 V1을 인가하는 제 1단계; 및
    상기 자기 저항 구조체에서 상기 스위치 구조체 방향으로 전류를 인가하여 제 2데이타를 기록하며, 상기 스위치 구조체의 게이트 전압 V2를 인가하는 제 2단계;를 포함하며,
    상기 스위치 구조체는 소스 및 드레인을 포함하며, 상기 제 1단계 및 상기 제 2단계에서 상기 소스 및 드레인에 흐르는 전류 값은 동일한 자기 메모리 소자의 구동 방법.
  2. 제 1항에 있어서,
    상기 V1은 상기 V2보다 큰 전압인 자기 메모리 소자의 구동 방법.
  3. 제 1 항에 있어서,
    상기 스위치 구조체는,
    상기 소스 및 드레인을 포함하는 기판;
    상기 소스 및 드레인과 접촉하여 상기 기판 상에 형성된 게이트 구조체;를 포함하는 자기 메모리 소자의 구동 방법.
  4. 제 3항에 있어서,
    상기 게이트 전압을 변화시키기 위한 드라이버 회로를 더 포함하는 자기 메모리 소자의 구동 방법.
  5. 제 4항에 있어서,
    상기 드라이버 회로는 NMOS 또는 CMOS 워드 라인 드라이버 회로인 자기 메모리 소자의 구동 방법.
  6. 삭제
  7. 제 1항에 있어서,
    상기 자기 저항 구조체는,
    상기 소스 또는 드레인과 전도성 플러그를 통해 전기적으로 연결되며,
    반강자성층, 고정층, 비자성층 및 자유층을 포함하는 자기 메모리 소자의 구동 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8644055B2 (en) * 2010-12-09 2014-02-04 Infineon Technologies Ag Nonvolatile memory with enhanced efficiency to address asymetric NVM cells
JP5183814B1 (ja) * 2012-06-28 2013-04-17 株式会社アドバンテスト スイッチ装置および試験装置
US20140361790A1 (en) * 2013-06-11 2014-12-11 Advantest Corporation Drive circuit, switch apparatus, and test apparatus
EP3579981A4 (en) 2017-02-07 2021-03-31 Essenlix Corporation COMPRESSED OPEN FLOW TEST AND USE
EP3580565B1 (en) 2017-02-09 2024-05-29 Essenlix Corporation Assay using different spacing heights
US11609224B2 (en) 2017-10-26 2023-03-21 Essenlix Corporation Devices and methods for white blood cell analyses
US10807095B2 (en) 2017-10-26 2020-10-20 Essenlix Corporation Making and tracking assay card
US11237113B2 (en) 2017-10-26 2022-02-01 Essenlix Corporation Rapid pH measurement

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008018266A1 (fr) 2006-08-07 2008-02-14 Nec Corporation MRAM à ligne de commande de mots à potentiel variable

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6324093B1 (en) 2000-09-15 2001-11-27 Hewlett-Packard Company Write-once thin-film memory
JP2002170377A (ja) 2000-09-22 2002-06-14 Mitsubishi Electric Corp 薄膜磁性体記憶装置
DE10123593C2 (de) 2001-05-15 2003-03-27 Infineon Technologies Ag Magnetische Speicheranordnung
KR100446616B1 (ko) * 2001-10-18 2004-09-04 삼성전자주식회사 단일 트랜지스터형 자기 랜덤 액세스 메모리 소자와 그구동 및 제조방법
US7986548B2 (en) 2002-11-27 2011-07-26 Nxp B.V. Current re-routing scheme for serial-programmed MRAM
JP2005064050A (ja) 2003-08-14 2005-03-10 Toshiba Corp 半導体記憶装置及びそのデータ書き込み方法
KR100782944B1 (ko) 2003-12-30 2007-12-07 심정칠 저전력용 자기 메모리소자
US7468906B2 (en) 2005-09-13 2008-12-23 Northern Lights Semiconductor Corp. Word driver and decode design methodology in MRAM circuit
US7286395B2 (en) * 2005-10-27 2007-10-23 Grandis, Inc. Current driven switched magnetic storage cells having improved read and write margins and magnetic memories using such cells
JP4935183B2 (ja) * 2006-05-18 2012-05-23 株式会社日立製作所 半導体装置
US7742329B2 (en) * 2007-03-06 2010-06-22 Qualcomm Incorporated Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
US7764537B2 (en) * 2007-04-05 2010-07-27 Qualcomm Incorporated Spin transfer torque magnetoresistive random access memory and design methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008018266A1 (fr) 2006-08-07 2008-02-14 Nec Corporation MRAM à ligne de commande de mots à potentiel variable

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