CN106663465A - 非易失性半导体存储器 - Google Patents

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Abstract

实施方式的非易失性半导体存储器具备：基板区域(Sub(m‑1))；基板区域(Sub(m‑1))内的单元部件(CU‑L)，包括存储器单元(MC)以及存取晶体管(AT)，该存取晶体管(AT)将控制端子与字线(WL(i‑1))连接，并将基板区域(Sub(m‑1))作为沟道而对存储器单元(MC)供给读出电流或者写入电流；以及基板电位设定电路，在对存储器单元(MC)供给读出电流时，将基板区域(Sub(m‑1))设定为第1基板电位，在对存储器单元(MC)供给写入电流时，将基板区域(Sub(m‑1))设定为与第1基板电位不同的第2基板电位。

Description

非易失性半导体存储器
技术领域
实施方式涉及非易失性半导体存储器。
背景技术
在非易失性半导体存储器中，写入差错(write error)和读出时的误写入(readdisturb)的折衷选择变成问题。
例如，在作为非易失性半导体存储器之一的磁随机存取存储器中，与作为存储器单元的磁阻效应元件的特性提高相应地存在写入电流降低的倾向。另一方面，读出电流需要比写入电流小，但为了实现高速传感，无法充分地减小其值。其结果，存在写入电流与读出电流之间的电流差(余量)变小这样的现状。
另外，非易失性半导体存储器一般具有存储器单元阵列内的多个存储器单元分别具有不同的写入电流这样的写入特性的偏差。但是，写入电流以及读出电流通过对于它们而言共同的存取晶体管(同一路径)而被供给到存储器单元。
因此，如果设计能够供给能够对写入特性最差(写入电流最大)的存储器单元正确地进行写入那样的写入电流的存取晶体管，则有时在对写入特性最好(写入电流最小)的存储器单元进行读出时，读出电流超过写入阈值，发生误写入。
另外，如果设计能够供给在对写入特性最好的存储器单元进行读出时读出电流不超过写入阈值那样的读出电流的存取晶体管，则有时在对写入特性最差的存储器单元进行写入时，写入电流无法超过写入阈值，发生写入差错。
专利文献1：日本特开2010-118542号公报
专利文献2：日本特开2010-218658号公报
专利文献3：日本特开2014-191835号公报
发明内容
实施方式提出一种能够防止写入差错和读出时的误写入的技术。
根据实施方式，提供一种非易失性半导体存储器，其特征在于，具备：半导体基板；所述半导体基板内的第1基板区域；所述第1基板区域内的第1单元部件，包括第1存储器单元、及控制端子与第1字线连接、将所述第1基板区域作为沟道、对所述第1存储器单元供给读出电流或者写入电流的第1晶体管；以及基板电位设定电路，在对所述第1存储器单元供给所述读出电流时，将所述第1基板区域设定为第1基板电位，在对所述第1存储器单元供给所述写入电流时，将所述第1基板区域设定为与所述第1基板电位不同的第2基板电位。
附图说明
图1是电阻变化存储器的整体图。
图2是示出存储器单元阵列的布局的第1实施例的电路图。
图3A是示出在图2的布局中设定基板电位的例子的电路图。
图3B是示出在图2的布局中设定基板电位的例子的电路图。
图4是示出存储器单元阵列的布局的第2实施例的电路图。
图5A是示出在图4的布局中设定基板电位的例子的电路图。
图5B是示出在图4的布局中设定基板电位的例子的电路图。
图6A是示出存储器单元阵列的布局的第3实施例的电路图。
图6B是示出存储器单元阵列的布局的第3实施例的电路图。
图7是示出存储器单元阵列的布局的第4实施例的电路图。
图8是示出读出时的动作波形的例子的波形图。
图9是示出读出时的动作波形的例子的波形图。
图10是示出写入时的动作波形的例子的波形图。
图11是示出存储器单元阵列的布局的第5实施例的俯视图。
图12是示出图11的区域X的俯视图。
图13是沿着图12的XIII-XIII线的剖面图。
图14是沿着图12的XIV-XIV线的剖面图。
图15是沿着图12的XV-XV线的剖面图。
图16是沿着图12的XVI-XVI线的剖面图。
图17是示出图12的单元部件CU-L的等价电路的电路图。
图18是示出针对分级位线构造的存储器单元阵列的应用例的框图。
图19是示出图18的子阵列及其***电路的例子的框图。
图20是示出图18的子阵列及其***电路的例子的电路图。
图21是示出非易失高速缓存***的例子的图。
图22是示出磁阻效应元件的例子的图。
图23是示出磁阻效应元件的例子的图。
(符号说明)
10：存储器单元阵列；11a：行解码器；11b：列解码器；12：列选择电路；14：读出放大器；15：控制电路；16a、16b、16c、16d：***电路；17：读出/写入控制电路；21：半导体基板；22：P型阱区域；23：N型杂质扩散层；24：栅极绝缘层；25：下部电极；26：层间绝缘层。
具体实施方式
以下，参照附图，说明实施例。
以下的实施例应用于通过同一路径对存储器单元供给写入电流和读出电流的非易失性半导体存储器，例如应用于存储器单元阵列具备多个单元部件并且1个单元部件具备串联连接的存储器单元和存取晶体管的非易失性半导体存储器。
在此，存储器单元是指存储数据的元件。例如，存储器单元具备磁阻效应元件、相变元件等电阻变化元件。另外，存取晶体管是指选择存储器单元阵列的多行中的1个的元件。例如，存取晶体管具备栅极与字线连接的FET(Field Effect Transistor，场效应晶体管)。
在这样的非易失性半导体存储器中，在以下的实施例中，提出在存储器单元阵列内设置电分离的多个基板区域(例如多个阱区域)、并且在各基板区域内配置多个单元部件这样的新的器件构造。
在该情况下，能够针对每个基板区域，设定存取晶体管的基板电位(背栅偏压)。
例如，能够分别独立地设定包括变成读出/写入的对象的1行中的、即与所选择的1根字线连接的多个存取晶体管的基板区域(存取区域)的基板电位以及包括不变成读出/写入的对象的非选择的一行或者多行的基板区域(非存取区域)的基板电位。
其结果，能够在写入时调整作为存取区域的基板区域的基板电位、即在所选择的存储器单元中流过的写入电流，以使得在所选择的存储器单元中不发生写入差错、即在所选择的存储器单元中正确地执行写入。
另外，能够在读出时调整作为存取区域的基板区域的基板电位、即在所选择的存储器单元中流过的读出电流，以使得在所选择的存储器单元中没有误写入地执行读出。
进而，能够在读出/写入时设定作为非存取区域的基板区域的基板电位，以使得在非选择的存储器单元中不产生泄漏电流。能够在读出/写入时以外的例如备用(stand-by)时，将所有基板区域的基板电位设定成在所有存储器单元中不产生泄漏电流那样的值。
此外，在以下的实施例中，如上所述，着眼于使存储器单元阵列内的多个基板区域的基板电位、即存取区域以及非存取区域的基板电位在写入时和读出时相互不同这一点来进行说明。这与例如使多个基板区域的基板电位在存取时(选择时)和非存取时(非选择时)相互不同这样的技术不同。
[整体结构]
图1示出了非易失性半导体存储器的主要部。
存储器单元阵列10具备多个单元部件的阵列。行解码器11a以及列解码器11b根据地址信号Add，对存储器单元阵列10内的多个单元部件进行随机存取。
列选择电路12具有根据来自列解码器11b的信号而将存储器单元阵列10和读出放大器14相互电连接的作用。
读出/写入控制电路17在读出时对存储器单元阵列10内的选择出的单元部件供给读出电流。读出放大器14通过检测读出电流，从所选择的单元部件内的存储器单元读出数据。
另外，读出/写入控制电路17通过在写入时对存储器单元阵列10内的选择出的单元部件供给写入电流，在所选择的单元部件内的存储器单元中写入数据。
基板电位设定电路13在读出/写入时，设定基板电位。在此，基板电位是指半导体基板内的多个基板区域的电位。
控制电路15控制行解码器11a、列解码器11b、基板电位设定电路13、读出放大器14以及读出/写入控制电路17的动作。
[第1实施例]
图2示出了存储器单元阵列的布局的第1实施例。
m个基板区域Sub0、Sub1、…Sub(m-1)配置于半导体基板内，相互电分离。其中，m是2以上的自然数。m个基板区域Sub0、Sub1、…Sub(m-1)是例如阱区域。此外，关于存储器单元阵列的器件构造，在后面叙述。
m个基板区域Sub0、Sub1、…Sub(m-1)分别包括多个单元部件CU-L、CU-R。多个单元部件CU-L、CU-R分别具备存储器单元MC以及存取晶体管AT。
存储器单元MC是例如2端子元件，是根据写入电流(双向电流)而电阻值变化的电阻变化元件。存取晶体管AT是例如具有栅极(控制端子)、源极以及漏极的FET(FieldEffect Transistor，场效应晶体管)，将m个基板区域Sub0、Sub1、…Sub(m-1)中的1个设为沟道(电流路径)。
存取晶体管AT的沟道与存储器单元MC串联连接。即，存取晶体管AT在读出时对存储器单元MC供给读出电流、并且在写入时对存储器单元MC供给写入电流。
i根字线WL0、WL1、…WL(i-2)、WL(i-1)分别在第1方向上延伸，与在第1方向上排列的多个存取晶体管AT的栅极连接。其中，i是2以上的自然数。
m个基板区域Sub0、Sub1、…Sub(m-1)分别包括与1根字线连接的多个单元部件或者与多根字线连接的多个单元部件。本例子示出m个基板区域Sub0、Sub1、…Sub(m-1)分别包括与2根字线连接的多个单元部件的情况。
例如，基板区域Sub0包括与2根字线WL0、WL1连接的多个单元部件CU-L、CU-R，基板区域Sub1包括与2根字线WL2、WL3连接的多个单元部件CU-L、CU-R，基板区域Sub(m-1)包括与2根字线WL(i-2)、WL(i-1)连接的多个单元部件CU-L、CU-R。
在本例子中，m个基板区域Sub0、Sub1、…Sub(m-1)分别与相同数量的字线、例如2根字线对应地设置，但也可以与相互不同的数量的字线对应地设置。
j根位线BL0、…BL(j-1)分别在与第1方向交叉的第2方向上延伸，与在第2方向上排列的多个单元部件CU-L的第1端连接。另外，j根源极线SL0、…SL(j-1)分别在第2方向上延伸，与在第2方向上排列的多个单元部件CU-L的第2端连接。其中，j是2以上的自然数。
同样地，j根位线BR0、…BR(j-1)分别在第2方向上延伸，与在第2方向上排列的多个单元部件CU-R的第1端连接。另外，j根源极线SR0、…SR(j-1)分别在第2方向上延伸，与在第2方向上排列的多个单元部件CU-R的第2端连接。
本例子示出通过在2个单元部件CU-L、CU-R中存储互补数据来存储1位的、所谓2单元1位类型的存储器单元阵列。
在该情况下，j个列COL0、…COL(j-1)分别包括2个单元部件CU-L、CU-R。但是，存储器单元阵列不限于本例子。例如，存储器单元阵列也可以是在1个单元部件中存储1位的、所谓1单元1位类型。
m根基板接触线(m根导电线)CL0、CL1、…CL(m-1)与m个基板区域Sub0、Sub1、…Sub(m-1)对应地设置，并且在第1方向上延伸。m根基板接触线CL0、CL1、…CL(m-1)分别经由接触插塞CP而与m个基板区域Sub0、Sub1、…Sub(m-1)连接。
m根基板接触线CL0、CL1、…CL(m-1)的第1端经由开关晶体管SWL、SW0L、…SW(m-1)L，与电位设定线(导电线)VbL连接。
开关晶体管SWL、SW0L、…SW(m-1)L是例如具有栅极(控制端子)、源极以及漏极的FET。
通过控制信号EnL，控制开关晶体管SWL的导通/截止。
通过i根字线WL0、WL1、…WL(i-2)、WL(i-1)的电位，控制开关晶体管SW0L、…SW(m-1)L的导通/截止。
在此，开关晶体管SWxL导通意味着开关晶体管SWxL内的多个FET中的至少1个导通。另外，开关晶体管SWxL截止意味着开关晶体管SWxL内的多个FET的全部截止。其中，x是0～(m-1)中的1个。
例如，开关晶体管SW0L与基板区域Sub0对应地设置。因此，在选择了与基板区域Sub0对应的2根字线WL0、WL1中的1个时，即在2根字线WL0、WL1中的1个为激活状态(High-level)时，开关晶体管SW0L导通。
另外，开关晶体管SW(m-1)L与基板区域Sub(m-1)对应地设置。因此，在选择了与基板区域Sub(m-1)对应的2根字线WL(i-2)、WL(i-1)中的1个时，即在2根字线WL(i-2)、WL(i-1)中的1个为激活状态(High-level)时，开关晶体管SW(m-1)L导通。
m根基板接触线CL0、CL1、…CL(m-1)的第2端经由开关晶体管SWR、SW0R、…SW(m-1)R，与电位设定线(导电线)VbR连接。
开关晶体管SWR、SW0R、…SW(m-1)R是例如具有栅极(控制端子)、源极以及漏极的FET。
通过控制信号EnR，控制开关晶体管SWR的导通/截止。
通过i根字线WL0、WL1、…WL(i-2)、WL(i-1)的电位，控制开关晶体管SW0R、…SW(m-1)R的导通/截止。
在此，开关晶体管SWxR导通意味着开关晶体管SWxR内的多个FET中的至少1个导通。另外，开关晶体管SWxR截止意味着开关晶体管SWxR内的多个FET的全部截止。其中，x是0～(m-1)中的1个。
例如，开关晶体管SW0R与基板区域Sub0对应地设置。因此，在选择了与基板区域Sub0对应的2根字线WL0、WL1中的1个时，即在2根字线WL0、WL1中的1个为激活状态(H-level)时，开关晶体管SW0R导通。
另外，开关晶体管SW(m-1)R与基板区域Sub(m-1)对应地设置。因此，在选择了与基板区域Sub(m-1)对应的2根字线WL(i-2)、WL(i-1)中的1个时，即在2根字线WL(i-2)、WL(i-1)中的1个为激活状态(H-level)时，开关晶体管SW(m-1)R导通。
此外，与m根基板接触线CL0、CL1、…CL(m-1)的第1端连接的开关晶体管SWL、SW0L、…SW(m-1)L和电位设定线VbL、以及与m根基板接触线CL0、CL1、…CL(m-1)的第2端连接的开关晶体管SWR、SW0R、…SW(m-1)R和电位设定线VbR中的某一方也可以省略。
根据上述存储器单元阵列，例如，能够分别独立地设定包括变成读出/写入的对象的与所选择出的1根字线连接的多个存取晶体管的基板区域(存取区域)的基板电位以及包括不变成读出/写入的对象的与非选择的1根或者多根字线连接的多个存取晶体管的基板区域(非存取区域)的基板电位。
因此，通过将非存取区域的基板电位设定为存取晶体管不易导通的电位，例如在存取晶体管是N沟道型FET时设定为负电位，能够抑制在读出/写入时在非存取区域内产生的泄漏电流。
即，在读出/写入时，在非选择的单元部件中，也在位线以及源极线之间产生电位差。因此，有时即使与非选择的单元部件连接的字线是非激活状态(Low-level)、例如0V，在非选择的单元部件内的存取晶体管的沟道中也流过泄漏电流。
因此，期望配置非选择的单元部件的基板区域(非存取区域)的基板电位将设定为使存取晶体管的源极(N型)和基板区域(P型)反向偏置(Backward bias)的电位。其原因为，由此能够将非存取区域内的存取晶体管完全设为截止状态，抑制在非存取区域内产生的泄漏电流。
另一方面，在存取区域中，通过在读出时和写入时变更基板电位，能够充分地确保读出电流和写入电流的电流差(余量)。
例如，在写入时设定存取区域的基板电位，以使得在所选择的单元部件中不发生写入差错，即在所选择的存储器单元中正确地执行写入。另外，在读出时设定存取区域的基板电位，以使得在所选择的存储器单元中没有误写入地执行读出。
另外，读出/写入时的存取区域的基板电位在存取晶体管是N沟道型FET时，期望设定为使存取晶体管的源极(N型)和基板区域(P型)正向偏置(Forward bias)的电位。
此外，在存取晶体管是P沟道型FET时，根据同样的理由，期望将非存取区域的基板电位设定为使存取晶体管的源极(P型)和基板区域(N型)反向偏置(Backward bias)的电位、即正电位，期望将读出/写入时的存取区域的基板电位设定为使存取晶体管的源极(P型)和基板区域(N型)正向偏置(Forward bias)的电位、即负电位。
另外，为了增大读出电流和写入电流的余量，写入时的存取区域的基板电位的绝对值期望大于读出时的存取区域的基板电位的绝对值。
进而，根据削减读出/写入时的泄漏电流这样的观点，与1个基板区域对应的字线的数量期望尽可能少。其原因为，在包括所选择的字线的基板区域(存取区域)内，在与非选择的字线连接的单元部件中产生泄漏电流。
但是，如果存储器单元阵列内的基板区域的数量增加，则用于将这些基板区域电分离的区域也增加，所以，作为结果，存储器单元阵列的尺寸变大。因此，期望在实现泄漏电流的削减与存储器单元阵列的尺寸的调整的基础之上，确定基板区域的数量。
图3A以及图3B示出了在图2的布局中设定基板电位的例子。
列选择电路12是具有P沟道型FET以及N沟道型FET的转移栅极，对应于图1的列选择电路12。读出放大器14以及读出/写入控制电路17对应于图1的读出放大器14以及读出/写入控制电路17。
列选择电路12在选择列COL0时，将列选择信号CSL0设定为High level。在本例子中，示出选择1列的例子，但也能够构变成同时选择多列。在该情况下，读出放大器14的数量期望等于所选择的列的数量。
读出/写入控制电路17在读出时，将位线BL0、BR0连接到读出放大器14，将源极线SL0、SR0设定为接地电位。
在读出时，在与所选择的1根字线WL(i-1)连接的2个单元部件CU-L、CU-R中流过读出电流，由此确定位线BL0、BR0的电位。将位线BL0的电位作为VBL输入到读出放大器14，将位线BR0的电位作为VbBL输入到读出放大器14。
当激活信号SE为High level时，读出放大器14被激活，变成可动作的状态。
读出/写入控制电路17在写入时，将位线BL0以及源极线SL0中的一方设定为Highlevel，将位线BL0以及源极线SL0中的另一方设定为Low level。根据写入数据，确定位线BL0以及源极线SL0的电位关系(写入电流的朝向)。
同样地，读出/写入控制电路17在写入时，将位线BR0以及源极线SR0中的一方设定为High level，将位线BR0以及源极线SR0中的另一方设定为Low level。根据写入数据，确定位线BR0以及源极线SR0的电位关系(写入电流的朝向)。
另外，为了在与所选择的1根字线WL(i-1)连接的2个单元部件CU-L、CU-R中写入互补数据，将2根位线BL0、BR0中的一方设定为High level，将2根位线BL0、BR0中的另一方设定为Low level。
在此，在选择字线WL(i-1)时，字线WL(i-1)的电位是High level，开关晶体管SW(m-1)L、SW(m-1)R导通。
此时，如图3A所示，当控制信号EnL是High level时，开关晶体管SWL导通。
因此，在读出/写入时，当选择字线WL(i-1)并且控制信号EnL是High level时，将电位设定线VbL的电位Vsub1经由开关晶体管SW(m-1)L、SWL而作为基板电位施加到作为存取区域的基板区域Sub(m-1)。
另一方面，如图3B所示，当控制信号EnR是High level时，开关晶体管SWR导通。
因此，在读出/写入时，当选择字线WL(i-1)并且控制信号EnR是High level时，将电位设定线VbR的电位Vsub2经由开关晶体管SW(m-1)R、SWR而作为基板电位施加到作为存取区域的基板区域Sub(m-1)。
此外，字线WL(i-1)以外的非选择的字线WL0、WL1、…WL(i-2)的电位是Low level，所以开关晶体管SW0L、…SW(m-2)L、SW0R、…SW(m-2)R分别截止。
因此，作为非存取区域的基板区域Sub0、Sub1、…Sub(m-2)是浮置状态。如果预先对所有基板区域Sub0、Sub1、…Sub(m-1)施加预定电位(例如负电位)，则在读出/写入时，作为非存取区域的基板区域Sub0、Sub1、…Sub(m-2)变成预定电位并且浮置。
另外，Vsub1以及Vsub2也可以能够从多个电位选择。在该情况下，例如，能够将读出时的存取区域的基板电位从电位设定线VbL设定为Vsub1(＝Vx)，将写入的存取区域的基板电位从电位设定线VbL设定为Vsub1(＝Vy)，将读出/写入时以外的基板区域的基板电位从电位设定线VbR设定为Vsub2(＝Vz)。其中，Vx≠Vy≠Vz。
[第2实施例]
第2实施例是第1实施例的变形例。因此，在第2实施例中，通过对与第1实施例相同的要素附加相同的符号，省略其详细的说明。
图4示出了存储器单元阵列的布局的第2实施例。
第2实施例与第1实施例的不同点在于，开关晶体管SW0L、…SW(m-1)L的连接关系。
即，开关晶体管SW0L、…SW(m-1)L的源极以及漏极的一方经由开关晶体管SWL，与基板接触线CL0、CL1、…CL(m-1)连接，开关晶体管SW0L、…SW(m-1)L的源极以及漏极的另一方与字线WL0、WL1、…WL(i-2)、WL(i-1)连接。
根据本例子，将所选择的字线的电位作为基板电位施加到存取区域(所选择出的基板区域)。例如，在选择字线WL(i-1)时，将字线WL(i-1)的电位施加到作为存取区域的基板区域Sub(m-1)。
在该情况下，除了得到与第1实施例同样的效果以外，还能够省略例如图2(第1实施例)中的电位设定线VbL，所以布线设计变得容易。另外，将字线的电位用作基板电位，所以无需新生成基板电位，通过将充入字线中的电荷与基板共享，能够对低功耗化作出贡献。
但是，由于字线的电位为基板电位，所以如果假设所选择的字线是High level，则通过开关晶体管SWL、SW0L、…SW(m-1)L供给的基板电位为High level。
图5A以及图5B示出了在图4的布局中设定基板电位的例子。
在选择字线WL(i-1)时，字线WL(i-1)的电位是High level，开关晶体管SW(m-1)L、SW(m-1)R导通。
此时，如图5A所示，当控制信号EnL是High level时，开关晶体管SWL导通。
因此，在读出/写入时，当选择字线WL(i-1)并且控制信号EnL是High level时，将字线WL(i-1)的电位Vsub1经由开关晶体管SW(m-1)L、SWL而作为基板电位施加到作为存取区域的基板区域Sub(m-1)。
另一方面，如图5B所示，当控制信号EnR是High level时，开关晶体管SWR导通。
因此，在读出/写入时，当选择字线WL(i-1)并且控制信号EnR是High level时，将电位设定线VbR的电位Vsub2经由开关晶体管SW(m-1)R、SWR而作为基板电位施加到作为存取区域的基板区域Sub(m-1)。
[第3实施例]
第3实施例是第1实施例的变形例。因此，在第3实施例中，通过对与第1实施例相同的要素附加相同的符号，省略其详细的说明。
图6A以及图6B示出了存储器单元阵列的布局的第3实施例。
第3实施例与第1实施例的不同点在于，开关晶体管SW0L、…SW(m-1)L、SW0R、…SW(m-1)R的连接关系。即，开关晶体管SW0L、…SW(m-1)L、SW0R、…SW(m-1)R的控制端子(栅极)不与字线WL0、WL1、…WL(i-2)、WL(i-1)连接。
例如，在图6A的例子中，通过控制信号φ0、φ1、…φ(m-1)，控制开关晶体管SW0L、…SW(m-1)L、SW0R、…SW(m-1)R的导通/截止。
另外，在图6B的例子中，通过控制信号φ0L、φ1L、…φ(m-1)L，控制开关晶体管SW0L、…SW(m-1)L的导通/截止，通过控制信号φ0R、φ1R、…φ(m-1)R，控制开关晶体管SW0R、…SW(m-1)R的导通/截止。
根据本例子，相比于第1及第2实施例，能够减少开关晶体管SW0L、…SW(m-1)L、SW0R、…SW(m-1)R的数量(1个开关晶体管内的FET的数量)。
另外，在图6B的例子中，能够省略图2(第1实施例)中的开关晶体管SWL、SWR。
因此，根据本例子，除了得到与第1实施例同样的效果以外，还能够进一步缩小存储器单元阵列的尺寸。
[第4实施例]
第4实施例是第1至第3实施例的应用例。因此，在第4实施例中，通过对与第1至第3实施例相同的要素附加相同的符号，省略其详细的说明。另外，以下，说明将本例子应用于第1实施例的情况。
图7示出了存储器单元阵列的布局的第4实施例。
第4实施例与第1实施例的不同点在于，在存储器单元阵列内，还设置使位线BL0、…BL(j-1)的电位和源极线SL0、…SL(j-1)的电位均衡的均衡电路EQ0L、…EQ(j-1)L以及使位线BR0、…BR(j-1)的电位和源极线SR0、…SR(j-1)的电位均衡的均衡电路EQ0R、…EQ(j-1)R。
均衡电路EQ0L、…EQ(j-1)L、EQ0R、…EQ(j-1)R是例如具有栅极、源极以及漏极的FET。在该情况下，通过列选择信号CSL0，控制均衡电路EQ0L、EQ0R的导通/截止，通过列选择信号CSL(j-1)，控制均衡电路EQ(j-1)L、EQ(j-1)R的导通/截止。
根据本例子，例如在读出/写入时，通过在设定存储器单元阵列内的存取区域的基板电位之前，预先使位线的电位和源极线的电位均衡，从而能够正确地进行读出/写入电流的控制。
[动作例]
说明上述第1至第4实施例的非易失性半导体存储器的动作例。
在此，以第1实施例的非易失性半导体存储器作为例子，但容易将其应用于第2至第4实施例的非易失性半导体存储器。
另外，以下的动作以多个基板区域的导电类型是P型、各单元部件内的存取晶体管是N沟道型FET作为前提。
(1)读出动作
图8示出了读出时的动作波形的第1例子。
该动作波形基于图3A以及图3B的非易失性半导体存储器。
该例子是在读出时，通过将使配置所选择的单元部件CU-L、CU-R内的存取晶体管AT的基板区域(P型)Sub(m-1)与所选择的单元部件CU-L、CU-R内的存取晶体管AT(N型)变成正向偏置的基板电位施加到基板区域Sub(m-1)，从而使读出速度提高的例子。
与时钟信号CLK同步地进行读出动作。
首先，当在时刻t1下时钟信号CLK上升时，与其同步地，在时刻t2下，列选择信号CSL0以及控制信号EnL变化为High level。此时，例如图3A的列选择电路12以及开关晶体管SWL导通。
另外，当在时刻t3下所选择的字线WL(i-1)变化为High level时，例如图3A的开关晶体管SW(m-1)L导通，将Vsub1(＝Vforward)从电位设定线VbL经由开关晶体管SWL、SW(m-1)L施加到作为存取区域的基板区域Sub(m-1)。
在列COL0内的所选择出的单元部件CU-L、CU-R中，流过从位线BL0、BR0向源极线SL0、SR0的读出电流。此时，在2个单元部件CU-L、CU-R中的、包括低电阻状态的存储器单元MC的单元部件中，相比于在包括高电阻状态的存储器单元MC的单元部件中流过的读出电流，流过根据电阻值的比值而相对大的读出电流。
另外，在流过读出电流时，所选择的单元部件CU-L、CU-R内的存取晶体管AT处于正向偏置状态。因此，能够在2个单元部件CU-L、CU-R中，流过相比于零偏置状态时相对大的读出电流。
其结果，位线BL0的电位VBL与位线BR0的电位VBR(＝VbBL)的差快速变大并且变成稳定状态，所以能够将使读出放大器14激活(动作)的定时提前。即，通过在时刻t4下将激活信号SE设定为High level，使读出放大器14激活，并且确定输出信号(数据)OUT，能够实现高速读出。
另外，在时刻t4下，将控制信号EnL设定为Low level，使图3B的开关晶体管SWL截止。即，所选择出的单元部件CU-L、CU-R内的存取晶体管AT在时刻t3至时刻t4的期间T1中，变成正向偏置状态。
另外，在时刻t4或者其以后，将控制信号EnR设定为High level，使图3B的开关晶体管SWR导通。此时，开关晶体管SWR、SW(m-1)R导通，所以将Vsub2(＝Vss或Vbackward)从电位设定线VbR经由开关晶体管SWR、SW(m-1)R施加到作为存取区域的基板区域Sub(m-1)。其中，Vss是接地电位，Vbackward是使存取晶体管AT变成反向偏置的电位，在本例子中，是负电位。
之后，在时刻t5下，所选择的字线WL(i-1)、控制信号EnR以及激活信号SE分别变化为Low level，从而读出动作结束。
在此，所选择的单元部件CU-L、CU-R内的存取晶体管AT在时刻t4至时刻t5的期间T2中，变成零偏置状态(在Vsub2是Vss时)或者反向偏置状态(在Vsub2是Vbackward时)。即，在期间T2中，作为存取区域的基板区域Sub(m-1)的电位被复位。其中，复位意味着将基板区域Sub(m-1)设为Vss或者Vbackward。
这样，如果在读出动作之后对基板区域Sub(m-1)进行复位，则在备用时、进而在接着进行的读出/写入时，能够将基板区域Sub(m-1)的初始状态设为复位状态，所以对泄漏电流的削减有效。
此外，在非易失性存储器(芯片)的接通时，期望预先将存储器单元阵列内的所有基板区域设为复位状态。
另外，在该例子中，Vsub1是Vforward，但还能够作为替代而将Vsub1设为Vss。在该情况下，在读出时，所选择的单元部件CU-L、CU-R内的存取晶体管AT变成零偏置状态。
图9示出了读出时的动作波形的第2例子。
第2例子是第1例子的变形例。在此，说明与第1例子不同的部分，关于与第1例子相同的部分，省略其说明。
该例子是在读出时，将使配置所选择的单元部件CU-L、CU-R内的存取晶体管AT的基板区域(P型)Sub(m-1)与所选择的单元部件CU-L、CU-R内的存取晶体管AT的源极(N型)变成零偏置或者反向偏置的基板电位(接地电位Vss)施加到基板区域Sub(m-1)的例子。
首先，当在时刻t1下时钟信号CLK上升时，与其同步地，在时刻t2下，列选择信号CSL0变化为High level。此时，例如图3A的列选择电路12导通。
另外，当在时刻t3下所选择的字线WL(i-1)变化为High level时，在列COL0内的所选择出的单元部件CU-L、CU-R中，流过从位线BL0、BR0向源极线SL0、SR0的读出电流。
此时，控制信号EnL、EnR是Low level，所以例如图3A的开关晶体管SWL、SWR截止，作为存取区域的基板区域Sub(m-1)变成浮置状态。
在此，如果如在读出动作的第1例子(图8)中说明的那样，预先将存储器单元阵列内的所有基板区域Sub(m-1)设为复位状态，则当在所选择的单元部件CU-L、CU-R中流过读出电流时，基板区域Sub(m-1)是接地电位Vss并且浮置状态、或者是负电位Vbackward并且浮置状态。
因此，能够在使所选择的单元部件CU-L、CU-R内的存取晶体管AT零偏置或者反向偏置的状态下，进行读出动作。
(2)写入动作
图10示出了写入时的动作波形的例子。
该动作波形基于图3A以及图3B的非易失性半导体存储器。
该例子是在写入时，通过将使配置所选择的单元部件CU-L、CU-R内的存取晶体管AT的基板区域(P型)Sub(m-1)与所选择的单元部件CU-L、CU-R内的存取晶体管AT的源极(N型)变成正向偏置的基板电位施加到基板区域Sub(m-1)，从而使写入速度提高的例子。
与时钟信号CLK同步地，进行写入动作。
首先，当在时刻t1下时钟信号CLK上升时，与其同步地，控制信号EnL变化为Highlevel。此时，例如图3A的开关晶体管SWL导通。另外，在时刻t2下，写使能信号WE以及列选择信号CSL0变化为High level。此时，例如图3A的列选择电路12导通。
另外，当在时刻t3下所选择的字线WL(i-1)变化为High level时，例如图3A的开关晶体管SW(m-1)L导通，将Vsub1(＝Vforward)从电位设定线VbL经由开关晶体管SWL、SW(m-1)L施加到作为存取区域的基板区域Sub(m-1)。
在列COL0内的所选择出的单元部件CU-L、CU-R中，流过与写入数据对应的写入电流。
例如，在“0”－写入的情况下，在单元部件CU-L中，流过从位线BL0向源极线SL0的写入电流，在单元部件CU-R中，流过从源极线SR0向位线BR0的写入电流(BL0、SR0＝Highlevel、SL0、BR0＝Low level)。
另外，在“1”－写入的情况下，在单元部件CU-L中，流过从源极线SL0向位线BL0的写入电流，在单元部件CU-R中，流过从位线BR0向源极线SR0的写入电流(BL0、SR0＝Lowlevel、SL0、BR0＝High level)。
在此，在流过写入电流时，所选择的单元部件CU-L、CU-R内的存取晶体管AT处于正向偏置状态。因此，能够在2个单元部件CU-L、CU-R中，分别流过更大的读出电流。
其结果，能够实现高速写入。
另外，在时刻t4下，将控制信号EnL设定为Low level，使图3B的开关晶体管SWL截止。即，所选择出的单元部件CU-L、CU-R内的存取晶体管AT在时刻t3至时刻t4的期间T1中，变成正偏置状态。
另外，在时刻t4或者其以后，将控制信号EnR设定为High level，使图3B的开关晶体管SWR导通。此时，开关晶体管SWR、SW(m-1)R导通，所以将Vsub2(＝Vss或Vbackward)从电位设定线VbR经由开关晶体管SWR、SW(m-1)R施加到作为存取区域的基板区域Sub(m-1)。其中，Vss是接地电位，Vbackward是使存取晶体管AT变成反向偏置的电位，在本例子中，是负电位。
之后，在时刻t5下，所选择的字线WL(i-1)以及控制信号EnR分别变化为Lowlevel，从而写入动作结束。
在此，所选择的单元部件CU-L、CU-R内的存取晶体管AT在时刻t4至时刻t5的期间T2中，变成零偏置状态(在Vsub2是Vss时)或者反向偏置状态(在Vsub2是Vbackward时)。即，在期间T2中，作为存取区域的基板区域Sub(m-1)的电位被复位。
这样，如果在写入动作之后预先对基板区域Sub(m-1)进行复位，则在备用时、进而在接着进行的读出/写入时，能够将基板区域Sub(m-1)的初始状态设为复位状态，所以对泄漏电流的削减有效。
此外，在写入动作中，也与读出动作同样地，在非易失性存储器(芯片)的接通时，期望预先将存储器单元阵列内的所有基板区域设为复位状态。
另外，在该例子中，Vsub1是Vforward，但还能够作为替代而将Vsub1设为Vss。在该情况下，在写入时，所选择的单元部件CU-L、CU-R内的存取晶体管AT变成零偏置状态。
也可以根据是否需要进行高速写入，确定存取晶体管以正向偏置状态进行写入动作、或者以零偏置状态进行写入动作。
例如，当在缓冲器存储器中一次性地存储的写入数据比预定量多时，为了防止缓冲器存储器的溢出，选择高速写入(正向偏置状态下的写入)，当在缓冲器存储器中一次性地存储的写入数据是预定量或者比其少时，选择通常写入(零偏置状态下的写入)。
另外，也可以根据写入脉冲的大小(电压值)、宽度(施加时间)，确定进行正向偏置状态下的写入、或者进行零偏置状态下的写入。进而，也可以根据充分地确保写入电流和读出电流的余量这样的观点，确定读出/写入时的偏置状态(正向偏置状态或者零偏置状态)、偏置值(基板电位)等。
[器件构造的例子]
说明器件构造的例子。
图11示出了存储器单元阵列的布局的第5实施例。图12是详细示出图11的区域X内的布局的俯视图。
在第2方向上配置m个基板区域Sub0、Sub1、…Sub(m-1)。i根全局字线GWL0、GWL1、…GWL(i-2)、GWL(i-1)在第1方向上延伸。全局字线GWL0、GWL1、…GWL(i-2)、GWL(i-1)例如对应于上述第1至第4实施例中的字线WL0、WL1、…WL(i-2)、WL(i-1)。
在本例子中，2根全局字线对应于1个基板区域，但不限于此。1根或者多于1根的全局字线对应于1个基板区域即可。
m根基板接触线CL0、CL1、…CL(m-1)在第1方向上延伸。基板接触线CL0、CL1、…CL(m-1)例如对应于上述第1至第4实施例中的基板接触线CL0、CL1、…CL(m-1)。
j根位线BL0、BL1、…BL(j-1)以及j根源极线SL0、SL1、…SL(j-1)分别在第1方向上延伸。同样地，j根位线BR0、BR1、…BR(j-1)以及j根源极线SR0、SR1、…SR(j-1)分别在第1方向上延伸。
位线BL0、BL1、…BL(j-1)、BR0、BR1、…BR(j-1)以及源极线SL0、SL1、…SL(j-1)、SR0、SR1、…SR(j-1)对应于上述第1至第4实施例中的位线BL0、BL1、…BL(j-1)、BR0、BR1、…BR(j-1)以及源极线SL0、SL1、…SL(j-1)、SR0、SR1、…SR(j-1)。
全局字线GWL0、GWL1、…GWL(i-2)、GWL(i-1)分别通过多个接触插塞GC，与配置于其下层的字线WL0、WL1、…WL(i-2)、WL(i-1)电连接。例如，在第1方向上，多个接触插塞GC以一定间距配置。在本例子中，在第1方向上，4个单元部件(用虚线的四边形表示)CU-R、CU-L配置于多个接触插塞GC之间。
基板接触线CL0、CL1、…CL(m-1)分别通过多个接触插塞SC，与基板区域Sub0、Sub1、…Sub(m-1)电连接。例如，在第1方向上，多个接触插塞SC以与多个接触插塞GC的间距相同的间距配置。由此，需要新设置配置多个接触插塞SC的区域。
但是，在第1方向上，多个接触插塞SC也可以以与多个接触插塞GC的间距不同的间距配置。
在本例子中，例如，如图17所示，1个单元部件CU-L具备2个存取晶体管ATa、ATb。这是通过2个存取晶体管Ata、ATb来增大对存储器单元MC提供的读出/写入电流的主旨。这样的布局在通过微型化而存取晶体管的尺寸(驱动力)变小时有效。
2个存取晶体管ATa、ATb例如对应于第1至第4实施例中的1个存取晶体管AT。
图13是沿着图12的XIII-XIII线的剖面图。图14是沿着图12的XIV-XIV线的剖面图。图15是沿着图12的XV-XV线的剖面图。图16是沿着图12的XVI-XVI线的剖面图。
在半导体基板21内，形成基板区域Sub(m-1)。如这些图所示，在存取晶体管ATa、ATb是N沟道型FET时，基板区域Sub(m-1)具备P型阱区域22。此外，在存取晶体管是P沟道型FET时，基板区域Sub(m-1)具备N型阱区域。
基板区域Sub(m-1)具备通过元件分离绝缘层STI分割而成的多个元件区域AA。存取晶体管ATa、ATb配置于多个元件区域AA中的各元件区域AA内。存取晶体管ATa、ATb具备作为栅电极的字线WL(i-1)以及源极/漏极区域23。源极/漏极区域23是例如P型阱区域内的N型杂质扩散层。
在本例子中，存取晶体管ATa、ATb具有埋入栅极型。例如，作为栅电极的字线WL(i-1)充满基板区域Sub(m-1)内的凹部。即，在凹部的内表面上形成栅极绝缘层(例如氧化硅层)24，在栅极绝缘层24上形成作为栅电极的字线WL(i-1)。
根据埋入栅极型的存取晶体管ATa、ATb，能够有效地防止由微型化导致的短沟道效果。其中，存取晶体管ATa、ATb也可以不是埋入栅极型，而是相比半导体基板的表面更靠上方地形成栅电极的通常的晶体管(FET)。
下部电极25配置于源极/漏极区域23的一方上，存储器单元MC配置于下部电极25上。位线BL0与存储器单元MC的上表面连接。
源极线SL0经由接触插塞CP，与源极/漏极区域23的另一方连接。全局字线GWL(i-1)经由接触插塞GC，与字线WL(i-1)连接。基板接触线CL(m-1)经由接触插塞SC，与作为基板区域Sub(m-1)的P型阱区域22连接。
层间绝缘层26覆盖存取晶体管ATa、ATb以及存储器单元MC。
根据本例子的器件构造，作为基板区域Sub(m-1)的P型阱区域22的底面处于比元件分离绝缘层STI的底面更靠下方的位置。因此，能够将基板电位(背栅偏压)从基板接触线CL(m-1)经由接触插塞SC施加到作为基板区域Sub(m-1)的P型阱区域22的整体。
此外，邻接的2个基板区域例如能够通过半导体基板(N型)21或者通过半导体基板21内的N型阱区域而相互电分离。在前者的情况下，存储器单元阵列具有例如双重阱构造，在后者的情况下，存储器单元阵列具有例如三重阱构造
[分级位线构造(hierarchical bit line structure)]
上述各实施例能够应用于分级位线构造的非易失性半导体存储器。
关于非易失性半导体存储器，如果存储器单元的微型化、存储器容量的大容量化等推进，则位线变细并且变长，位线的电阻值变大。
因此，采用将存储器单元阵列分割为多个块，在这些多个块上，配置低电阻的全局位/源极线，连接全局位/源极线和各块内的局部位/源极线的这样的架构(分级位线构造)。
根据分级位线构造，能够缩短从读出动作的指示至变成从读出放大器读出数据的状态的时间(时延，Latency)。因此，在非易失性半导体存储器中采用分级位线构造的手段是例如在将其应用于要求高速存取的高速缓存存储器时非常有效的手段。
图18示出了分级位线构造的非易失性半导体存储器。
k个子阵列(块)MAT0、MAT1、…MAT(k-1)例如在第2方向上排列配置。其中，k是2以上的自然数。
全局位线GBL、GBR以及全局源极线GSL、GSR在第2方向上延伸，与k个子阵列(块)MAT0、MAT1、…MAT(k-1)连接。
全局位线GBL、GBR还与读出放大器14以及读出/写入控制电路17连接。全局源极线GSL、GSR还与读出/写入控制电路17连接。
此外，读出放大器14以及读出/写入控制电路17对应于图1的读出放大器14以及读出/写入控制电路17。
图19以及图20示出了子阵列及其***电路的布局的例子。
***电路16a、16b分别配置于子阵列MAT(k-1)的第2方向的两端。即，子阵列MAT(k-1)配置于***电路16a、16b之间。
子阵列MAT(k-1)具备多个集合、例如256个集合。1个集合具备例如j个(j是2以上的自然数)的列COL0、…COL(j-1)。j是例如8。针对每1个集合，设置全局位线GBL、GBR以及全局源极线GSL、GSR。
全局位线GBL、GBR与***电路16a连接。***电路16a具备用于将全局位线GBL、GBR连接到j个列COL0、…COL(j-1)中的1列内的局部位线BLy、BRy的列选择电路12。其中，y是0～(j-1)中的1个。
该列选择电路12对应于图3A以及图3B的列选择电路12。另外，均衡电路EQ0L、…EQ(j-1)L、EQ0R、…EQ(j-1)R对应于图7的均衡电路EQ0L、…EQ(j-1)L、EQ0R、…EQ(j-1)R。
全局源极线GSL、GSR与***电路16b连接。***电路16b具备用于将全局源极线GSL、GSR连接到j个列COL0、…COL(j-1)中的1列内的局部源极线SLy、SRy的列选择电路12。其中，y是0～(j-1)中的1个。
该列选择电路12对应于图3A以及图3B的列选择电路12。另外，均衡电路EQ0L、…EQ(j-1)L、EQ0R、…EQ(j-1)R对应于图7的均衡电路EQ0L、…EQ(j-1)L、EQ0R、…EQ(j-1)R。
电位设定线VbL与***电路16c连接。***电路16c具备用于将电位设定线VbL连接到子阵列MAT(k-1)内的m根基板接触线CL0、…CL(m-1)中的1个的开关晶体管SWL、SW0L、…SW(m-1)L。开关晶体管SWL、SW0L、…SW(m-1)L对应于图2的开关晶体管SWL、SW0L、…SW(m-1)L。
电位设定线VbR与***电路16d连接。***电路16d具备用于将电位设定线VbR连接到子阵列MAT(k-1)内的m根基板接触线CL0、…CL(m-1)中的1个的开关晶体管SWR、SW0R、…SW(m-1)R。开关晶体管SWR、SW0R、…SW(m-1)R对应于图2的开关晶体管SWR、SW0R、…SW(m-1)R。
在本例子中，1个基板区域Subz对应于1根字线WLz。即，i＝m，z是0～i(或者z)中的1个。
[应用例]
要求在便携信息终端中使用的处理器是低功耗。作为处理器的低功耗化的一个方法，存在通过使用非易失性元件的非易失性半导体存储器来置换基于待机电力大的SRAM(Static Random Access Memory，静态随机存取存储器)的高速缓存存储器的方法。
即，SRAM伴随着晶体管的微型化，在动作时以及备用(非动作)时，都存在泄漏电力变大的倾向。因此，通过用非易失性半导体存储器置换高速缓存存储器，能够在备用时切断电源，能够削减备用时的功耗。
例如，研究了想要通过将磁随机存取存储器(MRAM)用作高速缓存存储器来实现低功耗处理器的尝试。
MRAM是在当前提出的非易失性半导体存储器中能够同时满足高的改写承受性、高速地进行读出/写入的动作性能以及可高集成的单元面积这样的3个特征的存储器技术。因此，通过将MRAM用作高速缓存，能够将大容量并且高速的非易失性高速缓存存储器搭载于处理器的可能性高。
上述各实施例是在实现这样的大容量并且高速的非易失性高速缓存存储器时有效的技术。因此，以下，说明能够应用上述各实施例的低功耗处理器***的例子。
图21示出了低功耗处理器***的例子。
CPU31控制SRAM32、DRAM33、闪存存储器34、ROM35以及MRAM(磁随机存取存储器)36。
MRAM36能够用作SRAM32、DRAM33、闪存存储器34以及ROM35中的任意一个的替代。与其相伴地，也可以省略SRAM32、DRAM33、闪存存储器34以及ROM35的至少1个。
MRAM36能够用作非易失性高速缓存存储器(例如L2高速缓存)。
图22示出了磁阻效应元件的基本构造。
磁阻效应元件MTJ是上述各实施例中的存储器单元的例子。磁阻效应元件MTJ具备在与膜面(Film surface)垂直的方向(垂直方向)上按照具有垂直并且可变的磁化的存储层(强磁性层)1、隧道势垒层(非磁性层)2以及具有垂直并且不变的磁化的参照层(强磁性层)3的顺序配置的层叠构造。
在此，不变的磁化意味着在写入前后磁化方向不变化，可变的磁化意味着在写入前后磁化方向可能变化成反向。
另外，写入意味着通过使自旋注入电流(自旋极化了的电子)在磁阻效应元件MTJ中流过而对存储层1的磁化提供自旋转矩的自旋转移写入。
例如，在使自旋注入电流从存储层1向参照层3流过时，向与参照层3的磁化相同的方向自旋极化了的电子被注入到存储层1内，对存储层1内的磁化提供自旋转矩，所以存储层1的磁化方向与参照层3的磁化方向相同(平行状态)。
另外，在使自旋注入电流从参照层3向存储层1流过时，从存储层1向参照层3的电子中的向与参照层3的磁化相反的方向自旋极化了的电子返回到存储层1内，对存储层1内的磁化提供自旋转矩，所以存储层1的磁化方向与参照层3的磁化方向相反(反平行状态)。
磁阻效应元件MTJ的电阻值通过磁阻效应，依赖于参照层3和存储层1的相对磁化方向而变化。即，磁阻效应元件MTJ的电阻值在平行状态时变低，在反平行状态时变高。在将平行状态的电阻值设为R0，将反平行状态的电阻值设为R1时，由(R1-R0)/R0定义的值被称为MR比(magnetoresistive ratio，磁阻比)。
此外，在本例子中，参照层3的磁化以向存储层1侧的状态被固定，但也可以以向与存储层1相反的一侧的状态被固定。另外，当在半导体基板上配置磁阻效应元件MTJ时，参照层3和存储层1的上下关系不受限定。
例如，在参照层3处于比存储层1更靠上方的位置时，磁阻效应元件MTJ被称为顶销(Top pin)型，在参照层3处于比存储层1更靠下方的位置时，磁阻效应元件MTJ被称为底销(Bottom pin)型。
图23示出了具有偏移消除(shift cancel)层的磁阻效应元件的例子。
磁阻效应元件MTJ具备在垂直方向上按照具有垂直并且可变的磁化的存储层(强磁性层)1、隧道势垒层(非磁性层)2以及具有垂直并且不变的磁化的参照层(强磁性层)3的顺序配置的层叠构造。
另外，磁阻效应元件MTJ在参照层3侧，具备具有垂直并且不变的磁化的偏移消除层(强磁性层)4。在参照层3与偏移消除层4之间，配置非磁性层(例如金属层)5。
在本例子中，参照层3和存储层1具有垂直磁化。在该情况下，来自参照层3的泄露磁场(stray magnetic field)朝向存储层1的磁化方向(垂直方向)，所以对存储层1施加具有大的垂直分量的泄露磁场。该泄露磁场在使存储层1的磁化方向变成与参照层3的磁化方向相同(平行状态)的方向上作用。
因此，存储层1的RH曲线偏移。
即，在使磁阻效应元件MTJ从反平行状态变化为平行状态时，使小的自旋注入电流流到磁阻效应元件MTJ则足够，与此相对地，在使磁阻效应元件MTJ从平行状态变化为反平行状态时，必须使大的自旋注入电流流到磁阻效应元件MTJ。
另外，反平行状态由于来自参照层3的泄露磁场而变得不稳定。
即，如果泄露磁场比存储层1的顽磁力大，则存储层1无法保持反平行状态。另外，即使在泄露磁场小于存储层1的保持力时，如果考虑热扰乱所致的磁化的波动，则存储层1的磁化有时由于泄露磁场而从反平行状态反转为平行状态。
偏移消除层4是为了解决这样的问题而设置的。
在本例子中，参照层3和偏移消除层4相互层叠。在该情况下，偏移消除层4的磁化方向被设定为与参照层3的磁化方向相反的方向。由此，在存储层1中，通过来自偏移消除层4的消除磁场抵消来自参照层3的泄露磁场，能够消除存储层1的RH曲线的偏移。
[总结]
以上，根据实施例，能够防止写入差错和读出时的误写入。
虽然说明了本发明的几个实施方式，但这些实施方式是作为示例而提出的，并未旨在限定发明的范围。这些新的实施方式能够通过其他各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨内，并且包含于与权利要求书记载的发明和其均等的范围内。

Claims (13)

1.一种非易失性半导体存储器，其特征在于，具备：
半导体基板；
所述半导体基板内的第1基板区域；
所述第1基板区域内的第1单元部件，包括第1存储器单元以及第1晶体管，该第1晶体管将控制端子与第1字线连接，并将所述第1基板区域作为沟道而对所述第1存储器单元供给读出电流或者写入电流；以及
基板电位设定电路，在对所述第1存储器单元供给所述读出电流时，将所述第1基板区域设定为第1基板电位，在对所述第1存储器单元供给所述写入电流时，将所述第1基板区域设定为与所述第1基板电位不同的第2基板电位。
2.根据权利要求1所述的非易失性半导体存储器，其特征在于，
所述第1基板区域是P型，所述第1晶体管是N沟道型FET，所述第1基板电位以及第2基板电位是正电位，所述第2基板电位的绝对值大于所述第1基板电位的绝对值。
3.根据权利要求2所述的非易失性半导体存储器，其特征在于，
在通过所述读出电流或者所述写入电流而所述第1存储器单元的读出或者写入完成之后，所述基板电位设定电路将所述第1基板区域设定为负电位。
4.根据权利要求1所述的非易失性半导体存储器，其特征在于，
所述第1基板区域是N型，所述第1晶体管是P沟道型FET，所述第1基板电位以及第2基板电位是负电位，所述第2基板电位的绝对值大于所述第1基板电位的绝对值。
5.根据权利要求4所述的非易失性半导体存储器，其特征在于，
在通过所述读出电流或者所述写入电流而所述第1存储器单元的读出或者写入完成之后，所述基板电位设定电路将所述第1基板区域设定为正电位。
6.根据权利要求1至5中的任意一项所述的非易失性半导体存储器，其特征在于，
所述基板电位设定电路在将所述第1基板区域设定为所述第1基板电位或者第2基板电位之后，将所述第1基板区域设定为与所述第1基板电位以及第2基板电位不同的第3基板电位。
7.根据权利要求6所述的非易失性半导体存储器，其特征在于，还具备：
所述半导体基板内的第2基板区域，与所述第1基板区域电分离；以及
所述第2基板区域内的第2单元部件，包括第2存储器单元以及第2晶体管，该第2晶体管将控制端子与第2字线连接，并且将所述第2基板区域作为沟道而对所述第2存储器单元供给读出电流或者写入电流，
在对所述第1存储器单元供给所述读出电流或者所述写入电流时，所述基板电位设定电路将所述第2基板区域设定为所述第3基板电位。
8.根据权利要求1至7中的任意一项所述的非易失性半导体存储器，其特征在于，
还具备开关元件，该开关元件将控制端子与所述第1字线连接，并将所述第1基板电位或者第2基板电位传递给所述第1基板区域。
9.根据权利要求1至8中的任意一项所述的非易失性半导体存储器，其特征在于，
所述第1存储器单元以及第2存储器单元分别具备具有不变的磁化的第1磁性层、具有可变的磁化的第2磁性层以及所述第1磁性层以及第2磁性层之间的非磁性层。
10.一种非易失性半导体存储器，其特征在于，具备：
半导体基板；
所述半导体基板内的第1基板区域；
所述第1基板区域内的第1单元部件，包括第1存储器单元以及第1晶体管，该第1晶体管将控制端子与第1字线连接，并将所述第1基板区域作为沟道而对所述第1存储器单元供给读出电流或者写入电流；以及
开关元件，控制端子与所述第1字线连接，在对所述第1存储器单元供给所述读出电流或者所述写入电流时，将所述第1字线的电位传送给所述第1基板区域。
11.根据权利要求10所述的非易失性半导体存储器，其特征在于，
所述第1基板区域是P型，所述第1晶体管是N沟道型FET，所述第1字线的电位是正电位。
12.根据权利要求10所述的非易失性半导体存储器，其特征在于，
所述第1基板区域是N型，所述第1晶体管是P沟道型FET，所述第1字线的电位是负电位。
13.根据权利要求10所述的非易失性半导体存储器，其特征在于，还具备：
所述半导体基板内的第2基板区域，与所述第1基板区域电分离；以及
所述第2基板区域内的第2单元部件，包括第2存储器单元以及第2晶体管，该第2晶体管将控制端子与第2字线连接，并将所述第2基板区域作为沟道而对所述第2存储器单元供给所述读出电流或者所述写入电流，
在对所述第1存储器单元供给所述读出电流或者所述写入电流时，所述第2基板区域被设定为与所述第1字线的电位不同的电位。
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