KR100971552B1 - 플래시 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명은 플래시 기억 장치 및 그 동작 방법을 제공한다. 이 장치는 하부 반도체층, 하부 반도체층에 형성된 하부 웰 영역, 및 하부 웰 영역 상에 형성된 복수의 하부 메모리 셀 유닛들을 포함하는 하부 메모리 셀 어레이, 하부 메모리 셀 에레이 상에 배치되고, 상부 반도체층, 상부 반도체층에 형성된 상부 웰 영역, 및 상부 웰 영역 상에 형성된 복수의 상부 메모리 셀 유닛들을 포함하는 상부 메모리 셀 어레이, 및 상부 메모리 셀 어레이 상에 배치되고 하부 웰 바이어스 라인 및 상부 웰 바이어스 라인을 포함하는 웰 바이러스 라인을 포함한다. 하부 웰 바이어스 라인은 하부 웰 영역과 전기적으로 접속하고, 상부 웰 바이어스 라인은 상부 웰 영역과 전기적으로 접속한다.
웰 스트래핑, 복층 구조, 바디 바이어스, 플래시 메모리

Description

플래시 메모리 장치 및 그 동작 방법{FLASH MEMORY DEVICE AND THE METHOD OF OPERATING THE SAME}
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 보다 구체적으로는 3차원 셀 구조를 구비하는 플래시 메모리 장치 및 그 형성 방법에 관한 것이다.
반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 복층으로 배열된 트랜지스터들을 구비하는 반도체 장치가 제안되었다. 한편, 복층으로 적층된 플래시 메모리 장치에서, 하부 메모리 셀 어레이의 웰과 상부 메모리 셀 어레이의 웰은 함께 접속되어 있다. 이에 따라, 소거 동작 또는 프로그램 동작에서 하부 메모리 셀 어레이와 상부 메모리 셀 어레이는 독립적으로 제어될 수 없다.
본 발명이 해결하고자 하는 일 기술적 과제는 층별로 독립적으로 웰 스트래핑이 가능한 복층 구조의 플래시 기억 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 일 기술적 과제는 층별로 독립적으로 웰 스트래 핑이 가능한 복층 구조의 플래시 기억 장치의 동작 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 플래시 기억 장치는 하부 반도체층, 상기 하부 반도체층에 형성된 하부 웰 영역, 및 상기 하부 웰 영역 상에 형성된 복수의 하부 메모리 셀 유닛들을 포함하는 하부 메모리 셀 어레이, 상기 하부 메모리 셀 에레이 상에 배치되고, 상부 반도체층, 상기 상부 반도체층에 형성된 상부 웰 영역, 및 상기 상부 웰 영역 상에 형성된 복수의 상부 메모리 셀 유닛들을 포함하는 상부 메모리 셀 어레이, 및 상기 상부 메모리 셀 어레이 상에 배치되고 하부 웰 바이어스 라인 및 상부 웰 바이어스 라인을 포함하는 웰 바이러스 라인을 포함한다. 상기 하부 웰 바이어스 라인은 상기 하부 웰 영역과 전기적으로 접속하고, 상기 상부 웰 바이어스 라인은 상기 상부 웰 영역과 전기적으로 접속한다.
본 발명에 따른 일 실시예에 있어서, 상기 하부 메모리 셀 어레이는 하부 더미 메모리 셀 유닛을 더 포함하고,상기 상부 메모리 셀 어레이는 상부 더미 메모리 셀 유닛을 더 포함하되, 상기 하부 더미 메모리 셀 유닛은 상기 상부 더미 메모리 셋 유닛과 정렬되지 않도록 배치되고, 상기 하부 웰 바이어스 라인은 상기 하부 더미 메모리 셀 유닛이 배치되는 영역에 제공되고, 상기 상부 웰 바이어스 라인은 상부 더미 메모리 셀 유닛이 배치되는 영역에 제공될 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 하부 더미 메모리 셀 유닛 및 상기 하부 메모리 셀 유닛들은 하부 스트링 선택 트랜지스터, 하부 접지 선택 트랜지스터, 및 상기 하부 스트링 선택 및 하부 접지 선택 트랜지스트들 사이에 직렬 연 결된 복수의 하부 셀 트랜지스터들을 포함하고, 상기 상부 더미 메모리 셀 유닛 및 상기 상부 메모리 셀 유닛들은 상부 스트링 선택 트랜지스터, 상부 접지 선택 트랜지스터, 및 상기 상부 스트링 및 상부 선택 트랜지스터들 사이에 직렬 연결된 복수의 상부 셀 트랜지스터들을 포함하고, 상기 하부 웰 바이어스 라인은 상기 하부 더미 메모리 셀 유닛의 상기 하부 스트링 선택 트랜지스터의 하부 더미 드레인 영역을 통하여 상기 하부 웰 영역과 연결되고, 상기 상부 웰 바이어스 라인은 상기 다른 상부 더미 메모리 셀 유닛의 상기 상부 스트링 선택 트랜지스터의 상부 더미 드레인 영역을 통하여 상기 상부 웰 영역과 연결될 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 상부 더미 드레인 영역 및 상기 하부 더미 드레인 영역의 도전형은 상기 상부 메모리 셀 유닛들의 상부 드레인 영역 및 상기 하부 메모리 셀 유닛들의 하부 드레인 영역의 도전형과 반대형일 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 상부 웰 바이어스 라인과 상기 상부 더미 드레인 영역을 전기적으로 연결하는 상부 웰 바이어스 라인 콘택 플러그,및 상기 하부 웰 바이어스 라인과 상기 하부 더미 드레인 영역을 전기적으로 연결하는 하부 웰 바이어스 라인 콘택 플러그를 더 포함할 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 상부 반도체층은 상기 하부 반도체층의 상기 하부 더미 드레인 영역 및 하부 드레인 영역의 상에 형성되는 드레인 관통부를 더 포함하고, 상기 하부 웰 바이어스 라인 콘택 플러그는 상기 드레인 관통부를 통하여 상기 하부 더미 드레인 영역에 접촉할 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 상부 메모리 셀 어레이 상에 배치된 공통 소오스 라인을 더 포함하되, 상기 공통 소오스 라인은 상기 상부 메모리 셀 유닛들의 접지 선택 트랜지스터의 소오스 영역 및 상기 하부 메모리 셀 유닛들의 접지 선택 트랜지스터의 소오스 영역에 전기적으로 연결될 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 상부 반도체층은 상기 하부 반도체층의 상기 하부 더미 소오스 영역 및 하부 소오스 영역의 상에 형성되는 소오스 관통부를 더 포함하고, 상기 상부 메모리 셀 유닛들의 접지 선택 트랜지스터의 소오스 영역 및 상기 하부 메모리 셀 유닛들의 접지 선택 트랜지스터의 소오스 영역에 전기적으로 연결하는 공통 소오스 라인 콘택 플러그를 더 포함하되, 상기 공통 소오스 라인 콘택 플러그는 상기 상부 메모리 셀 유닛들의 접지 선택 트랜지스터의 상부 소오스 영역에 배치되는 상부 공통 소오스 라인 콘택 플러그 ,및 상기 하부 메모리 셀 유닛들의 접지 선택 트랜지스터의 하부 소오스 영역 상에 제공되고 상기 소오스 관통부를 관통하여 배치되는 하부 공통 소오스 라인 콘택 플러그를 포함할 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 하부 공통 소오스 라인 콘택 플러그는 상기 하부 공통 소오스 영역과 직접 접촉하는 제1 하부 공통 소오스 라인 콘택 플러그 및 상기 소오스 관통부 내에 배치되는 제2 하부 공통 소오스 라인 콘택 플러그를 포함할 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 상부 메모리 셀 어레이 상에 배치된 비트라인을 더 포함하되, 상기 비트라인(BL)은 상하로 정렬된 하부 메모리 셀 유닛들 및 상부 메모리 셀 유닛들에 대응할 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 상부 반도체층은 상기 하부 반도체층의 상기 하부 더미 드레인 영역 및 하부 드레인 영역의 상에 형성되는 드레인 관통부를 더 포함하고, 상기 비트 라인과 상기 상부 드레인 영역을 전기적으로 연결하는 상부 비트라인 콘택 플러그, 및 상기 비트 라인과 상기 드레인 관통부를 관통하여 제공되고 상기 하부 드레인 영역에 전기적으로 연결되는 하부 비트 라인 콘택 플러그를 더 포함할 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 하부 비트 라인 콘택 플러그는 상기 하부 드레인 영역과 직접 접촉하는 제1 하부 비트라인 콘택 플러그와 상기 드레인 관통부내에 배치되는 제2 하부 비트라인 콘택 플러그를 포함할 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 비트라인과 상기 웰 바이어스 라인은 같은 평면에서 평행하게 배치될 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 하부 메모리 셀 어레이는 하부 더미 메모리 셀 유닛을 더 포함하고, 상기 상부 메모리 셀 어레이는 상기 하부 더미 메모리 셀 유닛과 상하로 정렬되어 배치되는 상부 더미 메모리 셀 유닛을 더 포함하고, 상기 상부 웰 바이어스 라인은 상기 상부 더미 메모리 셀 유닛이 배치되는 영역에서 상기 상부 웰 영역과 전기적으로 연결되고, 상기 하부 웰 바이어스 라인은 상기 상부 웰 바이어스 라인과 다른 평면에서 서로 수직하게 배치되어 상기 하부 웰 영역과 전기적으로 연결될 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 하부 더미 메모리 셀 유닛 및 상 기 하부 메모리 셀 유닛들은 하부 스트링 선택 트랜지스터, 하부 접지선택 트랜지스터, 상기 하부 스트링 선택 및 하부 접지 선택 트랜지스트들 사이에 직렬 연결된 복수의 하부 셀 트랜지스터들을 포함하고, 상기 상부 더미 메모리 셀 유닛 및 상기 상부 메모리 셀 유닛들은 상부 스트링 선택 트랜지스터, 상부 접지 선택 트랜지스터, 상기 상부 스트링 및 상부 선택 트랜지스터들 사이에 직렬 연결된 복수의 상부 셀 트랜지스터들을 포함하고, 상기 상부 웰 바이어스 라인은 상기 상부 더미 메모리 셀 유닛의 상기 상부 스트링 선택 트랜지스터의 상부 더미 드레인 영역을 통하여 상기 상부 웰 영역과 연결되고, 상기 하부 웰 바이어스 라인은 상기 하부 더미 메모리 셀 유닛의 상기 하부 스트링 선택 트랜지스터의 하부 더미 소오스 영역에 인접하고 상기 하부 더미 소오스 영역과 전기적으로 고립된 고립 웰 영역을 통하여 상기 하부 웰 영역과 연결될 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 상부 웰 바이어스 라인과 상기 상부 더미 드레인 영역을 전기적으로 연결하는 상부 웰 바이어스 라인 콘택 플러그, 및상기 하부 웰 바이어스 라인과 상기 고립 웰 영역을 전기적으로 연결하는 하부 웰 바이어스 라인 콘택 플러그를 더 포함할 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 상부 반도체층은 상기 하부 반도체층의 상기 고립 웰 영역의 상부에 형성되는 소오스 관통부를 더 포함하고, 상기 하부 웰 바이어스 라인 콘택 플러그는 상기 소오스 관통부를 통하여 상기 고립 웰 영역에 접촉할 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 하부 메모리 셀 유닛들의 상기 하 부 접지 선택 트랜지스터의 하부 소오스 영역 및 상기 상부 메모리 셀 유닛들의 상기 상부 접지 선택 트랜지스터의 상부 소오스 영역을 전기적으로 연결하는 공통 소오스 라인(CSL)을 더 포함하되, 상기 하부 웰 바이어스 라인은 이웃한 상기 공통 소오스 라인들 사이에 배치될 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 공통 소오스 라인과 전기적으로 연결되는 공통 소오스 라인 콘택 플러그를 더 포함하되, 상기 공통 소오스 라인 콘택 플러그는 상기 상부 반도체층을 관통하여 상기 하부 반도체층의 상기 하부 소오스 영역 상에 배치될 수 있다.
본 발명에 따른 일 실시예에 있어서, 상기 공통 소오스 라인과 상기 하부 웰 바이어스 라인은 같은 평면에 배치될 수 있다.
본 발명의 일 실시예에 따른 플래시 기억 장치의 동작 방법은 하부 반도체층, 상기 하부 반도체층에 형성된 하부 웰 영역, 및 상기 하부 웰 영역 상에 형성된 복수의 하부 메모리 셀 유닛들을 포함하는 하부 메모리 셀 어레이, 상부 반도체층, 상기 상부 반도체층에 형성된 상부 웰 영역, 및 상기 상부 웰 영역 상에 형성된 복수의 상부 메모리 셀 유닛들을 포함하는 상기 하부 메모리 셀 에레이 상에 배치된 상부 메모리 셀 어레이, 및 상기 상부 메모리 셀 어레이 상에 배치되고 하부 웰 바이어스 라인 및 상부 웰 바이어스 라인을 포함하는 웰 바이러스 라인을 포함하되, 상기 하부 웰 바이어스 라인은 상기 하부 웰 영역과 전기적으로 접속하고, 상기 상부 웰 바이어스 라인은 상기 상부 웰 영역과 전기적으로 접속할 수 있다. 이 방법은 상기 하부 웰 바이어스 라인의 인가 전압은 상기 하부 메모리 셀 어레이 를 프로그램 또는 소거하고, 상기 상부 웰 바이어스 라인의 인가 전압은 상기 상부 메모리 셀 어레이를 프로그램 또는 소거할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 메모리 셀 어레이 및 상기 상부 메모리 셀 어레이는 독립적으로 소거 또는 프로그램될 수 있다.
본 발명의 실시예들에 따른 플래시 기억 장치는 하부 메모리 셀 어레이와 상부 메모리 셀 어레이의 소거 및 프로그램 동작을 독립적으로 수행할 수 있다. 또한, 상기 플래시 기억 장치는 고집적화가 가능하다.
트랜지스터는 3 단자 소자(gate, source, drain)로 동작할 수 있으나, 4 단자 소자(gate , source, drain, body)로 동작할 수 있다. 바디는 반도체 기판에서 웰(well)에 의하여 형성될 수 있다. 복층 구조의 플래시 메모리는 하부 반도체층과 상부 반도체층을 포함할 수 있다. 상기 하부 반도체층 및 상기 상부 반도체층 각각은 상부 웰 영역및 하부 웰 영역을 포함할 수 있다. 본 발명의 실시예들은 상기 상부 웰 영역과 상기 하부 웰 영역에 독립적으로 바이어스를 인가하고, 효율적으로 배치된 웰 스트래핑(well strapping) 기술을 제공한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히 려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1 및 도 2는 본 발명의 실시예들에 따른 플래시 메모리 장치들을 설명하는 회로도들이다.
도 1을 참조하면, 상기 플래시 기억 장치는 하부 반도체층(F1), 상기 하부 반도체층(F1)에 형성된 하부 웰 영역(42), 및 상기 하부 웰 영역(42) 상에 형성된 복수의 하부 메모리 셀 유닛들(14)을 포함하는 하부 메모리 셀 어레이(10)를 포함할 수 있다. 상기 플래시 기억 장치는 상부 반도체층(F2), 상기 상부 반도체층(F2)에 형성된 상부 웰 영역(44), 및 상기 상부 웰 영역(44) 상에 형성된 복수의 상부 메모리 셀 유닛들(22)을 포함하는, 상기 하부 메모리 셀 에레이(10) 상에 배치된, 상부 메모리 셀 어레이(20)를 더 포함할 수 있다. 상기 플래시 기억 장치는 상기 상부 메모리 셀 어레이(10) 상에 배치되고 하부 웰 바이어스 라인(WBL1,32) 및 상부 웰 바이어스 라인(WBL2, 34)을 포함하는 웰 바이러스 라인을 더 포함할 수 있다.
상기 하부 웰 바이어스 라인(32)은 상기 하부 웰 영역(42)과 전기적으로 접속하고, 상기 상부 웰 바이어스 라인(34)은 상기 상부 웰 영역(44)과 전기적으로 접속할 수 있다. 상기 상부 메모리 셀 어레이(20) 및 상기 하부 메모리 셀 어레이(10)의 바디 바이어스(body bias)는 각각 상기 하부 웰 영역(42) 및 상기 상부 웰 영역(44)에 전압을 인가하여 수행될 수 있다. 상기 하부 웰 바이어스 라인(32)의 인가 전압은 상기 하부 메모리 셀 어레이(10)를 프로그램 또는 소거할 수 있고, 상기 상부 웰 바이어스 라인(34)의 인가 전압은 상기 상부 메모리 셀 어레이(20)를 프로그램 또는 소거할 수 있다. 이에 따라, 상기 상부 메모리 셀 어레이(20)와 상기 하부 메모리 셀 어레이(10)는 독립적으로 프로그램 동작 또는 소거 동작을 수행할 수 있다. 상기 상부 웰 바이어스 라인(34) 및 하부 웰 바이어스 라인(32)은 웰 바이어스 회로(36)에 전기적으로 연결될 수 있다.
상기 하부 메모리 셀 어레이(10)는 제1, 제2 하부 더미 메모리 셀 유닛(14,16)을 포함할 수 있고, 상기 상부 메모리 셀 어레이(20)는 제1, 제2 상부 더미 메모리 셀 유닛(24,26)을 포함할 수 있다. 상기 하부 웰 바이어스 라인(32)은 상기 제1 하부 더미 메모리 셀 유닛(14)이 배치되는 영역에 제공되고, 상기 제1 하 부 더미 메모리 셀 유닛(14)를 통하여 상기 하부 웰 영역(42)과 전기적으로 연결될 수 있다. 상기 상부 웰 바이어스 라인(34)은 제2 상부 더미 메모리 셀 유닛(26)이 배치되는 영역에 제공되고, 상기 제2 상부 더미 메모리 셀 유닛(24)를 통하여 상기 상부 웰 영역(44)과 전기적으로 연결될 수 있다. 상기 제1 하부 더미 메모리 셀 유닛(14)은 상기 제1 하부 더미 메모리 셀 유닛(24)과 상하로 정렬되고, 상기 제2 하부 더미 메모리 셀 유닛(16)은 상기 제2 하부 더미 메모리 셀 유닛(26)과 상하로 정렬될 수 있다. 따라서, 상기 제1 하부 더미 메모리 셀 유닛(14) 및 상기 제2 하부 더미 메모리 셀 유닛(26)은 정렬되지 않고 오프셋되어 배치될 수 있다.
상기 제1,제2 하부 더미 메모리 셀 유닛(14,16) 및 상기 하부 메모리 셀 유닛들(12)은 하부 스트링 선택 트랜지스터(SST1), 하부 접지 선택 트랜지스터(GST1), 및 상기 하부 스트링 선택 및 하부 접지 선택 트랜지스트(SST1,GST1)들 사이에 직렬 연결된 복수의 하부 셀 트랜지스터들(M1)을 포함한다. 이웃한 상기 하부 스트링 선택 트랜지스터들(SST1)의 게이트들은 서로 연결되어 하부 스트링 선택 라인(SSL1)을 형성할 수 있다. 이웃한 상기 하부 접지 선택 트랜지스터들(GST1)의 게이트들은 서로 연결되어 하부 접지 선택 라인(GSL1)을 형성할 수 있다. 이웃한 상기 셀 트랜지스터들(M1)은 서로 연결되어 하부 워드라인들(WL1)을 형성할 수 있다.
상기 제1, 제2 상부 더미 메모리 셀 유닛(24,26) 및 상기 상부 메모리 셀 유닛들(22)은 상부 스트링 선택 트랜지스터(SST2), 상부 접지 선택 트랜지스터(GST2), 및 상기 상부 스트링 및 상부 선택 트랜지스터(SST,GST)들 사이에 직렬 연결된 복수의 상부 셀 트랜지스터들(M2)을 포함할 수 있다. 이웃한 상기 상부 스트링 선택 트랜지스터들(SST2)의 게이트들은 서로 연결되어 상부 스트링 선택 라인(SSL2)을 형성할 수 있다. 이웃한 상기 상부 접지 선택 트랜지스터들(GST2)의 게이트들은 서로 연결되어 상부 접지 선택 라인(GSL2)을 형성할 수 있다. 이웃한 상기 셀 트랜지스터들(M2)은 서로 연결되어 상부 워드라인들(WL2)을 형성할 수 있다.
상기 하부 웰 바이어스 라인(32)은 상기 제1 하부 더미 메모리 셀 유닛(14)의 상기 하부 스트링 선택 트랜지스터(SST1)의 하부 더미 드레인 영역을 통하여 상기 하부 웰 영역(42)과 연결될 수 있다. 상기 상부 웰 바이어스 라인(34)은 상기 제2 상부 더미 메모리 셀 유닛(26)의 상기 상부 스트링 선택 트랜지스터(SST)의 상부 더미 드레인 영역을 통하여 상기 상부 웰 영역(44)과 연결될 수 있다.
상기 하부 워드라인들(WL1), 상기 하부 접지 선택 라인(GSL1), 및 상기 하부 스트링 선택 라인(SSL1)은 X디코더(B)에 전기적으로 연결될 수 있다. 상기 상부 워드라인들(WL2), 상기 상부 접지 선택 라인(GSL2), 및 상기 상부 스트링 선택 라인(SSL2)은 XX디코더(T)에 전기적으로 연결될 수 있다.
비트라인(BL)은 상기 상부 메모리 셀 어레이(20) 상에 배치될 수 있다. 상기 비트라인(BL)은 상하로 정렬된 상기 하부 메모리 셀 유닛들(12) 및 상기 상부 메모리 셀 유닛들(22)에 대응하여 배치될 수 있다. 상기 비트라인(BL)은 상기 상부 선택 트랜지스트터(SST2)의 상부 드레인 영역 및 하부 선택 트렌지스터(SST1)의 하부 드레인 영역과 전기적으로 연결될 수 있다. 이웃한 하부 접지 선택 트랜지스터들(GST1)의 하부 소오스 영역은 공통 소오스 라인(CSL)에 전기적으로 연결될 수 있 다. 또한, 이웃한 상부 접지 선택 트랜지스터들(GST2)의 상부 소오스 영역은 상기 공통 소오스 라인(CSL)에 전기적으로 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 상부 메모리 셀 어레이 및 상기 하부 메모리 셀 어레이에 공통으로 사용될 수 있다.
도 2를 참조하면, 상기 플래시 기억 장치는 하부 반도체층(F1), 상기 하부 반도체층(F1)에 형성된 하부 웰 영역(42), 및 상기 하부 웰 영역(42) 상에 형성된 복수의 하부 메모리 셀 유닛들(12)을 포함하는 하부 메모리 셀 어레이(10)를 포함할 수 있다. 상기 플래시 기억 장치는 상부 반도체층(F2), 상기 상부 반도체층(F2)에 형성된 상부 웰 영역(44), 및 상기 상부 웰 영역(44) 상에 형성된 복수의 상부 메모리 셀 유닛들(22)을 포함하는, 상기 하부 메모리 셀 에레이(10) 상에 배치된, 상부 메모리 셀 어레이(20)를 포함할 수 있다. 상기 플래시 기억 장치는 상기 상부 메모리 셀 어레이(20) 상에 배치되고 하부 웰 바이어스 라인(WBL1, 32) 및 상부 웰 바이어스 라인(WBL2, 34)을 포함하는 웰 바이러스 라인을 포함할 수 있다. 상기 하부 웰 바이어스 라인(WBL1,32)은 상기 하부 웰 영역(42)과 전기적으로 접속하고, 상기 상부 웰 바이어스 라인(WBL2, 34)은 상기 상부 웰 영역(44)과 전기적으로 접속할 수 있다. 상기 상부 메모리 셀 어레이(20) 및 상기 하부 메모리 셀 어레이(10)의 바디 바이어스(body bias)는 각각 상기 하부 웰 영역(42) 및 상기 상부 웰 영역(44)에 전압을 인가하여 수행될 수 있다. 상기 하부 웰 바이어스 라인(32)의 인가 전압은 상기 하부 메모리 셀 어레이(10)를 프로그램 또는 소거할 수 있고, 상기 상부 웰 바이어스 라인(34)의 인가 전압은 상기 상부 메모리 셀 어레이(20)를 프로그램 또는 소거할 수 있다. 이에 따라, 상기 상부 메모리 셀 어레이(20)와 상기 하부 메모리 셀 어레이(10)는 독립적으로 프로그램 동작 또는 소거 동작을 수행할 수 있다. 상기 상부 웰 바이어스 라인(WBL2,34) 및 하부 웰 바이어스 라인(WBL1,32)은 웰 바이어스 회로(36)에 전기적으로 연결될 수 있다.
상기 하부 메모리 셀 어레이(10)는 하부 더미 메모리 셀 유닛(14)을 포함할 수 있다. 상기 상부 메모리 셀 어레이(20)는 상기 하부 더미 메모리 셀 유닛(14)과 상하로 정렬되어 배치되는 상부 더미 메모리 셀 유닛(24)을 포함할 수 있다. 상기 상부 웰 바이어스 라인(WBL2, 34)은 상기 상부 더미 메모리 셀 유닛(24)이 배치되는 영역에 제공되고, 상기 상부 더미 메모리 셀 유닛(24)을 통하여 상기 상부 웰 영역(44)과 전기적으로 연결될 수 있다. 상기 하부 웰 바이어스 라인(WBL1,32)은 상기 상부 웰 바이어스 라인(WBL2,34)과 다른 평면에서 서로 수직하게 배치되고, 상기 하부 더미 메모리 셀 유닛(14)를 통하여 상기 하부 웰 영역(42)과 전기적으로 연결될 수 있다.
상기 하부 더미 메모리 셀 유닛(14) 및 상기 하부 메모리 셀 유닛들(12)은 하부 스트링 선택 트랜지스터(SST1), 하부 접지선택 트랜지스터(GST1), 상기 하부 스트링 선택 및 하부 접지 선택 트랜지스트(SST1,GST1)들 사이에 직렬 연결된 복수의 셀 트랜지스터들(M1)을 포함할 수 있다. 이웃한 상기 하부 스트링 선택 트랜지스터들(SST1)의 게이트들은 서로 연결되어 하부 스트링 선택 라인(SSL1)을 형성할 수 있다. 이웃한 상기 하부 접지 선택 트랜지스터들(GST1)의 게이트들은 서로 연결되어 하부 접지 선택 라인(GSL1)을 형성할 수 있다. 이웃한 상기 셀 트랜지스터 들(M1)은 서로 연결되어 하부 워드라인들(WL1)을 형성할 수 있다.
상기 상부 더미 메모리 셀 유닛(24) 및 상기 상부 메모리 셀 유닛들(22)은 상부 스트링 선택 트랜지스터(SST2), 상부 접지 선택 트랜지스터(GST2), 상기 상부 스트링 및 상부 선택 트랜지스터(SST2,GST2)들 사이에 직렬 연결된 복수의 셀 트랜지스터들(M2)을 포함할 수 있다. 이웃한 상기 상부 스트링 선택 트랜지스터들(SST2)의 게이트들은 서로 연결되어 상부 스트링 선택 라인(SSL2)을 형성할 수 있다. 이웃한 상기 상부 접지 선택 트랜지스터들(GST2)의 게이트들은 서로 연결되어 상부 접지 선택 라인(GSL2)을 형성할 수 있다. 이웃한 상기 셀 트랜지스터들(M2)은 서로 연결되어 상부 워드라인들(WL2)을 형성할 수 있다.
상기 상부 웰 바이어스 라인(WBL2, 34)은 상기 상부 더미 메모리 셀 유닛(24)의 상기 상부 스트링 선택 트랜지스터(SST2)의 상부 더미 드레인 영역을 통하여 상기 상부 웰 영역(44)과 연결될 수 있다. 상기 하부 웰 바이어스 라인(WBL1, 32)은 상기 하부 더미 메모리 셀 유닛(14)의 상기 하부 접지 선택 트랜지스터(GST1)의 하부 더미 소오스 영역에 인접하고 상기 하부 더미 소오스 영역과 전기적으로 고립된 고립 웰 영역을 통하여 상기 하부 웰 영역(42)과 연결될 수 있다.
상기 하부 워드라인들(WL1), 상기 하부 접지 선택 라인(GSL1), 및 상기 하부 스트링 선택 라인(SSL1)은 X-디코더(B)에 전기적으로 연결될 수 있다. 상기 상부 워드라인들(WL2), 상기 상부 접지 선택 라인(GSL2), 및 상기 상부 스트링 선택 라인(SSL2)은 X-디코더(T)에 전기적으로 연결될 수 있다.
비트라인(BL)은 상기 상부 메모리 셀 어레이(20) 상에 배치될 수 있다. 상기 비트라인(BL)은 상하도 정렬된 하부 메모리 셀 유닛들(12) 및 상부 메모리 셀 유닛들(22)에 대응하여 배치될 수 있다. 상기 비트라인(BL)은 상기 상부 선택 트랜지스트터(SST2) 및 하부 선택 트렌지스터(SST2)의 드레인 영역과 전기적으로 연결될 수 있다. 이웃한 하부 및 상부 접지 선택 트랜지스터들(GST1,GST2)의 소오스 영역은 공통 소오스 라인(CSL)에 의하여 전기적으로 연결될 수 있다. 상기 하부 웰 바이어스 라인(WBL1,32)은 이웃한 상기 공통 소오스 라인들(CSL) 사이에 상기 공통 소오스 라인(CSL)과 같은 방향으로 배치될 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 플래시 기억 장치를 설명하는 도면들이다. 도 3a는 평면도이고, 도 3b는 도 3a의 I-I' 선에 따른 단면도이고, 도 3c는 도 3a의 II-II' 선에 따른 단면도이고, 도 3d는 도 3a의 III-III' 선에 따른 단면도이다.
도 1 및 도 3a 내지 도 3d를 참조하면, 하부 반도체층(100) 상에 N형의 하부 딥웰(deep well, 102)이 배치될 수 있다. 상기 하부 반도체층(100)의 도전형은 P형일 수 있다. 상기 하부 딥웰(102) 상에 상기 하부 웰 영역(104)이 배치될 수 있다. 상기 하부 웰 영역(104)의 도전형은 N형일 수 있다. 상기 하부 웰 영역(104)에 전압의 인가는 바디 바이어스를 형성할 수 있다. 상기 하부 웰 영역(104)은 도 1에서 설명한 하부 웰 영역(42)에 대응할 수 있다.
상기 플래시 기억 장치는 상기 하부 웰 영역(104) 상에 배치되는 더미 하부 활성 영역(DACT1,2) 및 복수의 하부 활성 영역들(ACT1)을 포함할 수 있다.
상기 하부 반도체층(100)의 상부에는 하부 게이트 구조체(120)가 배치될 수 있다. 상기 하부 게이트 구조체(120)는 하부 스트링 선택 라인(SSL1), 하부 접지 선택 라인(GSL1), 및 상기 하부 스트링 선택 라인(SSL1)과 상기 하부 접지 선택 라인(GSL1) 사이에 배치되는 복수 개의 하부 워드라인들(WL1)을 포함할 수 있다. 상기 하부 스트링 선택 라인(SSL1)은 복수의 하부 스트링 선택 트랜지스터(SST1)를 포함할 수 있다. 상기 하부 접지 선택 라인(GSL1)은 복수의 하부 접지 선택 트랜지스터(GST1)를 포함할 수 있다. 상기 하부 워드라인들(WL1) 각각은 복수의 셀 트랜지스터들(M1)을 포함할 수 있다. 하부 더미 메모리 셀 유닛(14,16) 및 하부 메모리 셀 유닛들(12)은 상기 하부 스트링 선택 트랜지스터(SST1), 상기 하부 접지선택 트랜지스터(GST1), 상기 하부 스트링 선택 및 하부 접지 선택 트랜지스트들(SST1,GST1) 사이에 직렬 연결된 복수의 셀 트랜지스터들(M1)을 포함할 수 있다.
상기 하부 게이트 구조체(120)는 차례로 적층된 하부 부유 전극(미도시), 하부 블로킹 절연막(미도시), 및 하부 제어 전극(미도시)을 포함할 수 있다. 상기 하부 워드라인들(WL1)의 상기 하부 블로킹 절연막에 의하여 상기 하부 부유 전극과 상기 하부 제어 전극은 전기적으로 연결되지 않는다. 한편, 상기 하부 스트링 선택 라인(SSL1) 및 상기 하부 접지 선택 라인(GSL1)은 상기 하부 블로킹 절연막의 일부 또는 전부가 제거되어 상기 하부 부유 전극과 상기 하부 제어 전극은 서로 전기적으로 연결될 수 있다. 본 발명의 변형된 실시예에 따른 상기 하부 게이트 구조체(120)는 전하 트랩형일 수 있다.
상기 하부 더미 활성 영역(DACT1,2)에 하부 더미 메모리 셀 유닛(14,16)이 배치되고, 상기 하부 활성 영역(ACT1) 상에 하부 메모리 셀 유닛(12)이 배치될 수 있다. 상기 하부 더미 활성 영역(DACT1,2)은 제1 하부 더미 활성 영역(DACT1) 및 제2 하부 더미 활성 영역(DACT2)을 포함할 수 있다. 하부 드레인 영역(110D) 및 하부 소오스 영역(110S)은 상기 하부 활성영역(ACT1)에 형성될 수 있다. 하부 더미 드레인 영역(111D,113D) 및 하부 더미 소오스 영역(111S,113S)은 상기 하부 더미 활성영역(DACT1,2) 내에 형성될 수 있다. 상기 하부 소오스 영역(110S)은 상기 하부 접지 선택 라인(GSL1)에 인접하여 상기 하부 활성 영역(ACT1)에 형성될 수 있다. 상기 하부 드레인 영역(110D)은 상기 하부 스트링 선택 라인(SSL1)에 인접하여 상기 하부 활성 영역(ACT1)에 형성될 수 있다. 또한, 상기 하부 더미 소오스 영역(111S,113S)은 상기 하부 접지 선택 라인(GSL)에 인접하여 상기 하부 더미 활성 영역(DACT1,2)에 형성될 수 있다. 상기 하부 더미 드레인 영역(111D,113D)은 상기 하부 스트링 선택 라인(SSL1)에 인접하여 상기 하부 더미 활성 영역(DACT1,2)에 형성될 수 있다.
상기 하부 스트링 선택 라인(SSL1), 접지 선택 라인(GSL1), 및 워드라인들(WL1)의 측벽에 하부 게이트 스페이서(122)가 배치될 수 있다. 상기 하부 게이트 구조체(120) 상에는 하부 식각 정지막(130)이 배치될 수 있다. 상기 하부 식각 정지막(130)은 상기 하부 게이트 구조체(120)가 형성된 하부 반도체층(100) 상에 콘포멀하게 형성될 수 있다. 상기 하부 게이트 구조체(120) 상에는 하부 층간 절연막(140)이 배치될 수 있다. 상기 하부 식각 정지막(130)은 상기 하부 층간 절연막(140)에 대해 식각 선택성을 가지는 물질일 수 있다.
상부 반도체층(200) 상에 N형의 상부 딥웰(deep well, 202)이 배치될 수 있 다. 상기 상부 딥웰(202) 상에 P형의 상부 웰 영역(204)이 배치될 수 있다. 상기 상부 웰 영역(204)에 전압의 인가는 바디 바이어스를 형성할 수 있다. 상기 플래시 기억 장치는 상기 상부 웰 영역(204) 상에 배치되는 상부 더미 활성 영역(DACT3,4) 및 복수의 상부 활성 영역들(ACT2)을 포함할 수 있다. 상기 상부 반도체층(200)의 도전형은 P형일 수 있다.
상기 상부 반도체층(200)의 상부에는 상부 게이트 구조체(220)가 배치될 수 있다. 상기 상부 게이트 구조체(220)는 상부 스트링 선택 라인(SSL2), 상부 접지 선택 라인(GSL2), 및 상기 상부 스트링 선택 라인(SSL2)과 상기 상부 접지 선택 라인(GSL2) 사이에 배치되는 복수 개의 상부 워드라인들(WL2)을 포함할 수 있다. 상기 상부 스트링 선택 라인(SSL2)은 복수의 상부 스트링 선택 트랜지스터(SST2)를 포함할 수 있다. 상기 상부 접지 선택 라인(GSL2)은 복수의 상부 접지 선택 트랜지스터(GST2)를 포함할 수 있다. 상기 상부 워드라인들(WL2) 각각은 복수의 셀 트랜지터들(M2)을 포함할 수 있다. 상부 더미 메모리 셀 유닛(24,26) 및 상부 메모리 셀 유닛들(22)은 상부 스트링 선택 트랜지스터(SST2), 상부 접지선택 트랜지스터(GST2), 상기 상부 스트링 선택 및 상부 접지 선택 트랜지스터들(SST2,GST2) 사이에 직렬 연결된 복수의 셀 트랜지스터들(M2)을 포함할 수 있다.
상기 상부 게이트 구조체(220)는 차례로 적층된 상부 부유 전극(미도시), 상부 블로킹 절연막(미도시), 및 상부 제어 전극(미도시)을 포함할 수 있다. 상기 상부 워드라인(WL2)의 경우, 상기 상부 블로킹 절연막에 의하여 상기 상부 부유 전극과 상기 상부 제어 전극은 전기적으로 연결되지 않을 수 있다. 한편, 상기 상부 스 트링 선택 라인 및 상기 상부 접지 선택 라인의 경우, 상기 상부 블로킹 절연막의 일부 또는 전부가 제거되어 상기 상부 부유 전극과 상기 상부 제어 전극은 서로 전기적으로 연결될 수 있다. 본 발명의 변형된 실시예에 따른 상기 상부 게이트 구조체(220)는 전하 트랩형일 수 있다.
상기 상부 더미 활성 영역(DACT3,4)에 상부 더미 메모리 셀 유닛(24,26)이 배치되고, 상기 상부 활성 영역들(ACT2)에 상부 메모리 셀 유닛들(22)이 배치될 수 있다. 상부 드레인 영역(210D) 및 상부 소오스 영역(210S)은 상기 상부 활성영역(ACT2) 내에 형성될 수 있다. 상부 더미 드레인 영역(211D,213D) 및 상부 더미 소오스 영역(211S,213S)은 상기 상부 더미 활성영역(DACT3,4) 내에 형성될 수 있다. 상기 상부 더미 활성 영역(DACT3,4)은 제1 상부 더미 활성 영역(DACT3) 및 제2 상부 더미 활성 영역(DACT4)을 포함할 수 있다. 상기 하부 활성 영역(ACT1)과 상기 상부 활성영역(ACT2)은 상하로 정렬될 수 있다. 또한, 상기 제1 하부 더미 활성 영역(DACT1)과 상기 제1 상부 더미 활성영역(DACT3)은 상하로 정렬될 수 있다. 상기 제2 하부 더미 활성 영역(DACT2)과 상기 제2 상부 더미 활성영역(DACT4)은 상하로 정렬될 수 있다.
상기 상부 소오스 영역(210S)은 상기 상부 접지 선택 라인(GSL2)에 인접하여 상기 상부 활성 영역(ACT2)에 형성될 수 있다. 상기 상부 드레인 영역(210D)은 상기 상부 스트링 선택 라인(SSL2)에 인접하여 상기 상부 활성 영역(ACT2)에 형성될 수 있다. 또한, 상기 상부 더미 소오스 영역(211S,213S)은 상기 상부 접지 선택 라인(GSL2)에 인접하여 상기 상부 더미 활성 영역(DACT3,4)에 형성될 수 있다. 상기 상부 더미 드레인 영역(211D,213D)은 상기 상부 스트링 선택 라인(SSL2)에 인접하여 상기 상부 더미 활성 영역(DACT3,4)에 형성될 수 있다.
상기 상부 스트링 선택 라인(SSL2), 상기 접지 선택 라인(GSL2), 및 상부 워드라인들(WL2)의 측벽에는 상부 게이트 스페이서(222)가 배치될 수 있다. 상기 상부 게이트 구조체(220) 상에는 상부 식각 정지막(230)이 배치될 수 있다. 상기 상부 식각 정지막(230)은 상기 상부 게이트 구조체(220)가 형성된 상부 반도체층(200) 상에 콘포멀하게 형성될 수 있다. 상기 상부 게이트 구조체(220) 상에는 제1 상부 층간 절연막(242)이 배치될 수 있다. 상기 상부 식각 정지막(230)은 상기 제1 상부 층간 절연막(242)에 대해 식각 선택성을 가지는 물질일 수 있다.
상기 상부 반도체층(200)은, 상기 하부 반도체층(100)의 상기 하부 드레인 영역(110D) 및 상기 하부 더미 드레인 영역(111D,113D) 상에, 드레인 관통부(501)를 포함할 수 있다. 상기 상부 반도체층(200)은, 상기 하부 반도체층(100)의 상기 하부 소오스 영역(110S) 및 상기 하부 더미 소오스 영역(111S,113S) 상에, 소오스 관통부(502)를 포함할 수 있다. 상기 드레인 관통부(501) 및 상기 소오스 관통부(502)는 절연막으로 채워질 수 있다. 상기 절연막은 실리콘 산화막일 수 있다. 상기 드레인 관통부(501) 와 상기 소오스 관통부(502)는 워드라인 방향으로 연장되도록 배치될 수 있다.
상기 상부 활성 영역(ACT2)의 상기 상부 소오스 영역(210S) 및 상기 상부 더미 활성 영역(DACT3,4)의 상기 상부 더미 소오스 영역(211S,213S) 상에 각각 상부 공통 소오스 라인 콘택 플러그(302)가 배치될 수 있다. 상기 상부 소오스 영 역(210S) 및 상기 상부 더미 소오스 영역(211S,213S)의 도전형은 N형일 수 있다. 또한, 상기 하부 활성 영역(ACT1)의 상기 하부 소오스 영역(110S) 및 상기 하부 더미 활성 영역(DACT3,4)의 하부 더미 소오스 영역(111S,113S) 상에 하부 공통 소오스 라인 콘택 플러그(301)가 배치될 수 있다. 상기 하부 소오스 영역(110S) 및 상기 하부 더미 소오스 영역(111S,113S)의 도전형은 N형일 수 있다. 상기 하부 공통 소오스 라인 콘택 플러그(301)는 상기 소오스 관통부(502)를 관통하도록 배치될 수 있다. 공통 소오스 라인(CSL)은 상기 하부 공통 소오스 라인 콘택 플러그(301)와 상기 상부 공통 소오스 라인 콘택 플러그(302) 상에 배치되고, 이들을 통하여 상기 상부 소오스 영역(210S) 및 상기 상부 더미 소오스 영역(211S,213S)과 전기적으로 연결될 수 있다.
상기 공통 소오스 라인(CSL) 상에는 제2 상부 층간 절연막(244)이 배치될 수 있다. 상기 제2 상부 층간 절연막(244)의 상부면은 평탄화될 수 있다. 상기 상부 활성 영역(ACT2)의 상기 상부 드레인 영역(210D) 상에 상부 비트라인 콘택 플러그(402)가 배치될 수 있다. 상기 하부 활성 영역(ACT)의 상기 하부 드레인 영역(110D) 상에 하부 비트라인 콘택 플러그(401)가 배치될 수 있다. 상기 하부 비트라인 콘택 플러그(401)는 상기 하부 드레인 영역(110D)와 전기적으로 연결될 수 있다. 상기 상부 비트라인 콘택 플러그(402)는 상기 상부 드레인 영역(210D)과 전기적으로 연결될 수 있다. 상기 하부 비트라인 콘택 플러그(401)는 상기 드레인 관통부(501)를 관통하여 배치될 수 있다. 비트라인(BL)은 상기 상부 비트라인 콘택 플러그(402) 및 상기 하부 비트라인 콘택 플러그(401)와 전기적으로 연결될 수 있다.
상기 제2 상부 더미 활성 영역(DACT4)의 상부 더미 드레인 영역(213D) 상에 상부 웰바이어스 라인 콘택 플러그(520)가 배치될 수 있다. 상기 상부 더미 드레인 영역(213D)는 상기 상부 웰 영역(204)과 같은 도전형으로 도핑될 수 있다. 상기 상부 더미 드레인 영역(213D)의 도전형은 P형일 수 있다. 상기 상부 웰바이어스 라인 콘택 플러그(520)는 상기 상부 더미 드레인 영역(213D)과 전기적으로 연결될 수 있다.
제1 하부 더미 활성 영역(DACT1)의 하부 더미 드레인 영역(111D) 상에 하부 웰 바이어스 라인 콘택 플러그(510)가 배치될 수 있다. 상기 하부 더미 드레인 영역(111D)의 도전형은 상기 하부 웰 영역(104)의 도전형과 같을 수 있다. 상기 하부 더미 드레인 영역(11D)의 도전형은 P형일 수 있다. 상기 하부 웰 바이어스 라인 콘택 플러그(510)는 상기 하부 더미 드레인 영역(111D)과 전기적으로 연결될 수 있다. 상기 하부 웰 바이어스 라인 콘택 플러그(510)는 상기 드레인 관통부(501)를 관통하여 배치될 수 있다. 하부 웰 바이어스 라인(WBL1, 32)은 상기 하부 웰 바이어스 라인 콘택 플러그(510)와 전기적으로 연결될 수 있다. 상부 웰 바이어스 라인(WBL2,34)은 상기 상부 웰 바이어스 라인 콘택 플러그(520)와 전기적으로 연결될 수 있다. 상기 웰 바이어스 라인들과 상기 비트라인(BL)은 같은 평면에 배치될 수 있다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 플래시 기억 장치를 설명하는 도면들이다. 도 4a는 평면도이고, 도 4b는 도 4a의 I-I' 선에 따른 단면도이고, 도 4c는 도 4a의 II-II' 선에 따른 단면도이고, 도 4d는 도 4a의 III-III' 선 에 따른 단면도이다. 도 3에서 설명한 부분과 중복되는 설명은 생략한다.
도 1 및 도 4a 내지 도 4d를 참조하면, 하부 층간 절연막(140)은 제1 하부 층간 절연막(142) 및 제2 하부 층간 절연막(144)을 포함할 수 있다. 하부 공통 소오스 라인 콘택 플러그(301)는 소오스 관통부(502)를 관통하도록 배치될 수 있다. 하부 공통 소오스 라인 콘택 플러그(301)는 제1 하부 공통 소오스 라인 콘택 플러그(301B)과 제2 하부 공통 소오스 라인 콘택 플러그(310T)로 구분될 수 있다. 상기 제 1 하부 공통 소오스 라인 콘택 플러그의 상부면은 상기 제1 하부 층간 절연막(142)의 상부면과 일치할 수 있다.
하부 비트라인 콘택 플러그(401)는 제1 하부 비트라인 콘택 플러그(401B) 및 제2 하부 비트라인 콘택 플러그(401T)를 포함할 수 있다. 상기 제1 하부 비트라인 콘택 플러그(410B)의 상부면은 상기 제1 하부 층간 절연막(142)의 상부면과 일치할 수 있다.
상기 하부 웰 바이어스 라인 콘택 플러그(510)는 제1 하부 웰 바이어스 라인 콘택 플러그(510B) 및 제2 하부 웰 바이어스 라인 콘택 플러그(510T)를 포함할 수 있다. 상기 제1 하부 웰 바이어스 라인 콘택 플러그(510B)의 상부면은 상기 제1 하부 층간 절연막(142)의 상부면과 일치할 수 있다.
도 5a 내지 도 5d는 본 발명의 또 다른 실시예에 따른 플래시 기억 장치를 설명하는 도면들이다. 도 5a는 평면도이고, 도 5b는 도 5a의 I-I' 선에 따른 단면도이고, 도 5c는 도 5a의 II-II' 선에 따른 단면도이고, 도 5d는 도 5a의 III-III' 선에 따른 단면도이다. 도 3에서 설명한 부분과 중복되는 설명은 생략한다.
도1 및 도 5a 내지 도 5를 참조하면, 상부 층간 절연막(240) 상에 비트라인 콘택 플러그(401,402) 및/또는 웰 바이어스 라인 콘택 플러그(510,520)를 형성할 수 있다. 이 경우, 포토리소그라피 및/또는 식각의 재현성 및 신뢰성을 확보하기 위하여 웰 바이어스 더미 콘택 플러그(511,521)를 형성할 수 있다. 상기 웰 바이어스 더미 콘택 플러그(511,521)는 제1 상부 층간 절연막(242) 상에 배치된 식각 정지 패드(513,523) 상에 배치될 수 있다. 상기 식각 정지 패드(513,523)는 공통 소오스 라인(CSL)의 형성시 동시에 형성될 수 있다.
도 6a 내지 도 6c는 본 발명의 또 다른 실시예에 따른 플래시 기억 장치를 설명하는 도면들이다. 도 6a는 평면도이고, 도 6b는 도 6a의 I-I' 선에 따른 단면도이고, 도 6c는 도 6a의 II-II' 선에 따른 단면도이다.
도2 및 도 6a 내지 도 6c를 참조하면, 하부 반도체층(100) 상에 N형의 하부 딥웰(deep well, 102)이 배치될 수 있다. 상기 하부 딥웰(102) 상에 하부 웰 영역(104)이 배치될 수 있다. 상기 하부 웰 영역(104)의 도전형은 N형일 수 있다. 상기 하부 웰 영역(104)에 전압의 인가는 바디 바이어스를 형성할 수 있다. 상기 하부 반도체층(100)의 도전형은 P형일 수 있다.
상기 플래시 기억 장치는 하부 웰 영역(104)을 포함하는 하부 반도체층(100), 상기 하부 웰 영역(104) 상에 배치되는 더미 하부 활성 영역(DACT1) 및 복수의 하부 활성 영역들(ACT1)을 포함할 수 있다. 상기 하부 반도체층(100)의 도전형은 P형일 수 있다.
상기 하부 반도체층(100)의 상부에는 하부 게이트 구조체(120)가 배치될 수 있다. 상기 하부 게이트 구조체(120)는 하부 스트링 선택 라인(SSL1), 하부 접지 선택 라인(GSL1), 및 상기 하부 스트링 선택 라인(SSL1)과 상기 하부 접지 선택 라인(GSL1) 사이에 배치되는 복수 개의 하부 워드라인들(WL1)을 포함할 수 있다. 상기 하부 스트링 선택 라인(SSL1)은 복수의 하부 스트링 선택 트랜지스터(SST1)를 포함할 수 있다. 상기 하부 접지 선택 라인(GSL1)은 복수의 하부 접지 선택 트랜지스터(GST1)를 포함할 수 있다. 상기 하부 워드라인들(WL1) 각각은 복수의 셀 트랜지스터들(M1)을 포함할 수 있다. 하부 더미 메모리 셀 유닛(14) 및 하부 메모리 셀 유닛들(12)은 상기 하부 스트링 선택 트랜지스터(SST1), 상기 하부 접지선택 트랜지스터(GST1), 상기 하부 스트링 선택 및 하부 접지 선택 트랜지스트(SST1,GST1)들 사이에 직렬 연결된 복수의 셀 트랜지스터들(M1)을 포함할 수 있다.
상기 하부 게이트 구조체(120)는 차례로 적층된 하부 부유 전극(미도시), 하부 블로킹 절연막(미도시), 및 하부 제어 전극(미도시)을 포함할 수 있다. 상기 하부 워드라인들(WL1)의 상기 하부 블로킹 절연막에 의하여 상기 하부 부유 전극과 상기 하부 제어 전극은 전기적으로 연결되지 않는다. 한편, 상기 하부 스트링 선택 라인(SSL1) 및 상기 하부 접지 선택 라인(GSL1)은 상기 하부 블로킹 절연막의 일부 또는 전부가 제거되어 상기 하부 부유 전극과 상기 하부 제어 전극은 서로 전기적으로 연결될 수 있다. 본 발명의 변형된 실시예에 따른 상기 하부 게이트 구조체(120)는 전하 트랩형일 수 있다.
상기 하부 더미 활성 영역(DACT1)에 상기 하부 더미 메모리 셀 유닛(14)이 배치되고, 상기 하부 활성 영역(ACT1) 상에 하부 메모리 셀 유닛(12)이 배치될 수 있다. 하부 드레인 영역(110D) 및 하부 소오스 영역(110S)은 상기 하부 활성영역(ACT1) 내에 형성될 수 있다. 하부 더미 드레인 영역(113D) 및 하부 더미 소오스 영역(113S)은 상기 하부 더미 활성영역(DACT1) 내에 형성될 수 있다. 상기 하부 소오스 영역(110D)은 상기 하부 접지 선택 라인(GSL1)에 인접하여 상기 하부 활성 영역(ACT1)에 형성될 수 있다. 상기 하부 드레인 영역(110D)은 상기 하부 스트링 선택 라인(SSL1)에 인접하여 상기 하부 활성 영역(ACT1)에 형성될 수 있다. 또한, 상기 하부 더미 소오스 영역(113S)은 상기 하부 접지 선택 라인(GSL1)에 인접하여 상기 하부 더미 활성 영역(DACT)에 형성될 수 있다. 상기 하부 더미 드레인 영역(113D)은 상기 하부 스트링 선택 라인(SSL1)에 인접하여 상기 하부 더미 활성 영역(DACT1)에 형성될 수 있다.
상기 하부 반도체층(100)의 상기 하부 소오스 영역(110S) 및 상기 하부 더미 소오스 영역(113S) 내에 고립 웰 영역(106)이 배치될 수 있다. 상기 고립 웰 영역(106)은 상기 하부 소오스 영역(110S) 및 상기 하부 더미 소오스 영역(113S) 으로부터 소자 분리막(105)에 의하여 전기적으로 분리될 수 있다. 상기 소자분리막은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 상기 고립웰 영역(106)의 도전형은 상기 하부 소오스 영역(110S)의 도전형과 반대일 수 있다. 구체적으로, 상기 고립 웰 영역(106)의 도전형은 P형일 수 있다.
상기 하부 스트링 선택 라인(SSL1), 접지 선택 라인(GSL1), 및 하부 워드라인들(WL1)의 측벽에 하부 게이트 스페이서(122)가 배치될 수 있다. 상기 하부 게이트 구조체(120) 상에는 하부 식각 정지막(130)이 배치될 수 있다. 상기 하부 식각 정지막(130)은 상기 하부 게이트 구조체(120)가 형성된 하부 반도체층(100) 상에 콘포멀하게 형성될 수 있다. 상기 하부 게이트 구조체(120) 상에는 하부 층간 절연막(140)이 배치될 수 있다. 상기 하부 식각 정지막(130)은 상기 하부 층간 절연막(140)에 대해 식각 선택성을 가지는 물질일 수 있다.
상기 상부 반도체층(200) 상에 N형의 상부 딥웰(deep well, 202)이 배치될 수 있다. 상기 상부 딥웰(202) 상에 P형의 상부 웰 영역(204)이 배치될 수 있다. 상기 상부 웰 영역(204)에 전압의 인가는 바디 바이어스를 형성할 수 있다. 상기 플래시 기억 장치는 상부 웰 영역(204)을 포함하는 상부 반도체층(200), 상기 상부 웰 영역(204) 상에 배치되는 상부 더미 활성 영역(DACT2) 및 복수의 상부 활성 영역들(ACT2)을 포함할 수 있다. 상기 상부 반도체층(200)의 도전형은 P형일 수 있다.
상기 상부 반도체층(200)의 상부에는 상부 게이트 구조체(220)가 배치될 수 있다. 상기 상부 게이트 구조체(220)는 상부 스트링 선택 라인(SSL2), 상부 접지 선택 라인(GSL2), 및 상기 상부 스트링 선택 라인(SSL2)과 상기 상부 접지 선택 라인(GSL2) 사이에 배치되는 복수 개의 상부 워드라인들(WL2)을 포함할 수 있다. 상기 상부 스트링 선택 라인(SSL2)은 복수의 상부 스트링 선택 트랜지스터(SST2)를 포함할 수 있다. 상기 상부 접지 선택 라인(GSL2)은 복수의 상부 접지 선택 트랜지스터(GST2)를 포함할 수 있다. 상기 상부 워드라인들(WL2) 각각은 복수의 셀 트랜지스터들(M2)을 포함할 수 있다. 상부 더미 메모리 셀 유닛(24) 및 상부 메모리 셀 유닛들(22)은 상부 스트링 선택 트랜지스터(SST2), 상부 접지선택 트랜지스 터(GST2), 상기 상부 스트링 선택 및 상부 접지 선택 트랜지스터들(SST2,GST2) 사이에 직렬 연결된 복수의 셀 트랜지스터들(M2)를 포함할 수 있다.
상기 상부 게이트 구조체(220)는 차례로 적층된 상부 부유 전극(미도시), 상부 블로킹 절연막(미도시), 및 상부 제어 전극(미도시)을 포함할 수 있다. 상기 상부 워드라인들(WL2)의 경우, 상기 상부 블로킹 절연막에 의하여 상기 상부 부유 전극과 상기 상부 제어 전극은 전기적으로 연결되지 않을 수 있다. 한편, 상기 상부 스트링 선택 라인 및 상기 상부 접지 선택 라인의 경우, 상기 상부 블로킹 절연막의 일부 또는 전부가 제거되어 상기 상부 부유 전극과 상기 상부 제어 전극은 서로 전기적으로 연결될 수 있다. 본 발명의 변형된 실시예에 따른 상기 상부 게이트 구조체(220)는 전하 트랩형일 수 있다.
상기 상부 더미 활성 영역(DACT2)에 상부 더미 메모리 셀 유닛(24)이 배치되고, 상기 상부 활성 영역들(ACT2)에 상부 메모리 셀 유닛들(22)이 배치될 수 있다. 상부 드레인 영역(210D) 및 상부 소오스 영역(210S)은 상기 상부 활성영역(ACT2) 내에 형성될 수 있다. 상부 더미 드레인 영역(213D) 및 상부 더미 소오스 영역(213S)은 상기 상부 더미 활성영역(DACT2) 내에 형성될 수 있다. 상기 하부 활성 영역(ACT1)과 상기 상부 활성영역(ACT2)은 상하로 정렬될 수 있다. 또한, 상기 하부 더미 활성 영역(DACT1)과 상기 상부 더미 활성영역(DACT2)은 상하로 정렬될 수 있다.
상기 상부 소오스 영역(210S)은 상기 상부 접지 선택 라인(GSL2)에 인접하여 상기 상부 활성 영역(ACT2)에 형성될 수 있다. 상기 상부 드레인 영역(210D)은 상 기 상부 스트링 선택 라인(SSL2)에 인접하여 상기 상부 활성 영역(ACT2)에 형성될 수 있다. 또한, 상기 상부 더미 소오스 영역(213S)은 상기 상부 접지 선택 라인(GSL2)에 인접하여 상기 상부 더미 활성 영역(DACT2)에 형성될 수 있다. 상기 상부 더미 드레인 영역(213D)은 상기 상부 스트링 선택 라인(SSL2)에 인접하여 상기 상부 더미 활성 영역(DACT2)에 형성될 수 있다.
상기 상부 스트링 선택 라인(SSL2), 상부 접지 선택 라인(GSL2), 및 상부 워드라인들(WL2)의 측벽에는 상부 게이트 스페이서(222)가 배치될 수 있다. 상기 상부 게이트 구조체(220) 상에는 상부 식각 정지막(230)이 배치될 수 있다. 상기 상부 식각 정지막(230)은 상기 상부 게이트 구조체(220)가 형성된 상부 반도체층(200) 상에 콘포멀하게 형성될 수 있다. 상기 상부 게이트 구조체(220) 상에는 제1 상부 층간 절연막(242)이 배치될 수 있다. 상기 상부 식각 정지막(230)은 상기 제1 상부 층간 절연막(242)에 대해 식각 선택성을 가지는 물질일 수 있다.
상기 상부 반도체층(200)은 상기 하부 반도체층(100)의 상기 하부 드레인 영역(110D) 상에 드레인 관통부(501)를 포함할 수 있다. 상기 상부 반도체층(200)은 , 상기 하부 반도체층(100)의 상기 고립 웰 영역(106) 상에, 소오스 관통부(502)를 포함할 수 있다. 상기 드레인 관통부(501) 및 상기 소오스 관통부(502)는 절연막으로 채워질 수 있다. 상기 절연막은 실리콘 산화막일 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 드레인 관통부(501)는 워드라인 방향으로 연장되도록 배치될 수 있다. 상기 소오스 관통부(502)는 상기 하부 반도체층(100)의 상기 고립 웰 영역(106) 상에 워드라인 방향으로 연장되도록 배치될 수 있다.
공통 소오스 라인 콘택 플러그(300)는 상기 상부 활성 영역(ACT2)의 상기 상부 소오스 영역(210S)을 관통하여 상기 하부 활성 영역(ACT1)의 상기 하부 활성 영역(110S) 상에 배치될 수 있다. 상기 공통 소오스 라인 콘택 플러그(300)는 상기 상기 하부 활성 영역(110S)과 전기적으로 연결될 수 있다. 공통 소오스 라인(CSL)은 상기 공통 소오스 라인 콘택 플러그(300) 상에 배치되고, 상기 공통 소오스 라인 콘택 플러그(300)와 전기적으로 연결될 수 있다.
상기 공통 소오스 라인(CSL) 상에는 제2 상부 층간 절연막(244)이 배치될 수 있다. 상기 제2 상부 층간 절연막(244)의 상부면은 평탄화될 수 있다. 상기 상부 활성 영역(ACT2)의 상기 상부 드레인 영역(210D) 상에 상부 비트라인 콘택 플러그(402)가 배치될 수 있다. 상기 하부 활성 영역(ACT1)의 상기 하부 드레인 영역(110D) 상에 하부 비트라인 콘택 플러그(401)가 배치될 수 있다. 상기 하부 비트라인 콘택 플러그(401)는 상기 하부 드레인 영역(110D)과 전기적으로 연결될 수 있다. 상기 상부 비트라인 콘택 플러그(402)는 상기 상부 드레인 영역(210D)과 전기적으로 연결될 수 있다. 상기 하부 비트라인 콘택 플러그(401)는 상기 드레인 관통부(501)를 관통하여 배치될 수 있다. 비트라인(BL)은 상기 상부 비트라인 콘택 플러그(402) 및 상기 하부 비트라인 콘택 플러그(401)와 전기적으로 연결될 수 있다.
상기 상부 더미 활성 영역(DACT2)의 상부 더미 드레인 영역(213D) 상에 상부 웰바이어스 라인 콘택 플러그(520)가 배치될 수 있다. 상기 상부 웰바이어스 라인 콘택 플러그(520)는 상기 상부 더미 드레인 영역(213D)과 전기적으로 연결될 수 있다. 상기 상부 더미 드레인 영역(213D)는 상기 상부 웰 영역(204)과 같은 도전형으 로 도핑될 수 있다. 상기 상부 더미 드레인 영역(213D)의 도전형은 P형일 수 있다.
하부 더미 활성 영역(DACT1)의 상기 고립 웰 영역(106) 상에 하부 웰 바이어스 라인 콘택 플러그(510)가 배치될 수 있다. 상기 고립 웰 영역(106)의 도전형은 상기 하부 웰 영역(104)의 도전형과 같을 수 있다. 상기 고립 웰 영역(106)의 도전형은 P형일 수 있다. 상기 하부 웰 바이어스 라인 콘택 플러그(510)는 상기 고립 웰 영역(106)과 전기적으로 연결될 수 있다.
상기 하부 웰 바이어스 라인 콘택 플러그(510)는 상기 드레인 관통부(501)를 관통하여 배치될 수 있다. 하부 웰 바이어스 라인(WBL1, 32)은 상기 하부 웰 바이어스 라인 콘택 플러그(510)와 전기적으로 연결될 수 있다. 상부 웰 바이어스 라인(WBL2,34)은 상기 상부 웰 바이어스 라인 콘택 플러그(520)와 전기적으로 연결될 수 있다. 상기 상부 웰 바이어스 라인(32)과 상기 비트라인(BL)은 같은 평면에 배치될 수 있다. 상기 하부 웰 바이어스 라인(32)는 상기 공통 소오스 라인(CSL)과 같은 평면에 배치될 수 있다. 상기 하부 웰 바이어스 라인(32)은 상기 상부 웰 바이어스 라인(34)과 서로 다른 평면에서 교차하도록 배치될 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 상부 바이어스 라인 콘택 플러그의 숫자와 모양은 다양하게 변형될 수 있다.
본 발명의 일 실시예에 따른 도 3에서 설명한 플래시 기억 장치의 형성방법을 설명한다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 플래시 기억 장치의 형성방법을 설명하는 도면들이다. 도 7a는 도 3a의 I-I' 선에 따른 단면도이고, 도 7b는 도 3a의 II-II' 선에 따른 단면도이고, 도 7는 도 3a의 III-III' 선에 따른 단면도이다.
도 7a 내지 도 7c를 참조하면, 하부 반도체층(100)에 하부 딥웰(102) 및 하부 웰 영역(104)을 형성한다. 상기 하부 딥웰(102) 및 상기 하부 웰 영역(104)은 이온 주입 공정에 의하여 형성할 수 있다. 이어서, 상기 하부 반도체층을 패터닝하여 트렌치(미도시)를 형성하여 하부 활성 영역(ACT1) 및 하부 더미 활성 영역(DACT1,2)을 형성할 수 있다. 상기 하부 더미 활성 영역(DACT1,2)은 제1 하부 더미 활성 영역(DACT1)과 제2 하부 더미 활성 영역(DACT2)을 포함할 수 있다. 상기 트렌치는 소자분리막(미도시)에 의하여 채워질 수 있다. 상기 소자분리막은 통상의 STI 공정 또는 자기 정렬 STI 공정에 의하여 형성될 수 있다. 이어서, 하부 게이트 구조체(120)를 형성하는 공정을 진행한다. 상기 하부 게이트 구조체(120)의 측면에는 하부 게이트 스페이서(122)가 형성될 수 있다. 상기 하부 게이트 구조체(120)의 전면에 하부 식각 정지막(130)이 콘퍼멀하게 형성될 수 있다.
상기 하부 게이트 구조체(120)가 형성된 후 N형의 이온 주입 공정을 진행할 수 있다. 상기 이온 주입 공정은 상기 하부 활성 영역(ACT1)에 하부 소오스 영역(110S) 및 하부 드레인 영역(110D)을 형성할 수 있다. 포토 레지스트 마스크를 사용하여, 상기 제1 하부 더미 활성 영역(DACT1)의 하부 더미 드레인 영역(111D)을 개방할 수 있다. 이 경우, 제2 하부 더미 활성 영역(DACT2)의 하부 더미 드레인 영역(113D)은 개방되어도 무방하다. 상기 제1 하부 활성 영역(DACT1)의 상기 하부 더미 드레인 영역(111D)은 상기 하부 웰 영역(104)과 같은 형태로 도핑될 수 있다. 상기 상부 게이트 구조체(120) 상에 하부 층간 절연막(140)이 형성될 수 있다. 상기 하부 층간 절연막(140)의 상부면은 평탄화될 수 있다.
상기 하부 층간 절연막(140) 상에 상부 반도체층(200)이 배치될 수 있다. 상기 상부 반도체층(200)은 본딩 기술에 의하여 형성될 수 있다. 이어서, 상기 상부 반도체층(200)은 평탄화될 수 있다. 상기 상부 반도체층(200)을 패터닝하여 드레인 관통부(501) 및 소오스 관통부(502)를 형성할 수 있다. 상기 드레인 관통부(501) 및 상기 소오스 관통부(502)는 실리콘산화막으로 채우지고 평탄화될 수 있다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 플래시 기억 장치의 형성 방법을 설명하는 도면들이다. 도 8a는 도 3a의 I-I' 선에 따른 단면도이고, 도 8b는 도 3a의 II-II' 선에 따른 단면도이고, 도 8c는 도 3a의 III-III' 선에 따른 단면도이다.
도 8a 내지 도 8c를 참조하면, 이온 주입 공정에 의하여 상기 상부 반도체층(200)에 상부 딥웰(202) 및 상부 웰 영역(204)이 형성될 수 있다. 상기 상부 딥웰(202)의 도전형은 N형일 수 있고, 상기 상부 웰 영역(204)의 도전형은 P형일 수 있다. 이어서, 소자 분리막 형성 공정이 진행될 수 있다. 상기 소자 분리막 형성 공정에 의하여 상부 활성 영역(ACT2) 및 상부 더미 활성 영역(DACT3,4)이 정의될 수 있다. 상기 상부 더미 활성 영역(DACT3,4)은 제1 상부 더미 활성 영역(DACT3)과 제2 상부 더미 활성 영역(DACT4)을 포함할 수 있다.
상기 상부 반도체층(200) 상에 상부 게이트 구조체(220)가 형성될 수 있다. 상기 상부 게이트 구조체(220)는 부유 게이트형 또는 전하 트랩형일 수 있다. 상기 상부 게이트 구조체(220)의 측면에 상부 게이트 스페이서(222)를 형성할 수 있다. 상기 상부 게이트 스페이서(222)는 상기 게이트 구조체(220) 상에 상부 게이트 스페이서막(미도시)을 형성하고 이방성 식각에 의하여 형성될 수 있다. 상기 상부 게이트 구조체(200) 상에 상부 식각 정지막(230)을 형성할 수 있다. 이어서, 이온 주입 공정을 통하여 상기 상부 활성 영역(ACT2)에 상부 드레인 영역(210D) 및 상부 소오스 영역(210S)을 형성할 수 있다. 포토 레지스트 패턴을 이용하여 상기 제2 상부 더미 활성영역(DACT4)의 상부 더미 드레인 영역(213D)이 노출될 수 있다. 노출된 상기 더미 드레인 영역(213D)은 이온 주입 공정에 의하여 P형으로 도핑될 수 있다. 이어서, 상기 상부 게이트 구조체(220) 상에 제1 상부 층간 절연막(242)을 증착할 수 있다. 상기 제1 상부 층간 절연막(242)의 상부면은 평탄화될 수 있다.
상기 제1 상부 층간 절연막(242)을 패터닝하여 상기 상부 활성 영역(ACT2)의 상부 소오스 영역(210S)을 노출하는 상부 소오스 콘택 홀을 형성할 수 있다. 또한, 상기 제1 상부 층간 절연막(242), 상기 소오스 관통부(502), 및 상기 하부 층간 절연막(140)을 연속적으로 패터닝하여 상기 하부 소오스 영역(110S)을 노출하는 하부 소오스 콘택홀을 형성할 수 있다. 도전막은 상기 상부 소오스 콘택 홀 및 상기 하부 소오스 콘택홀을 채우도록 증착될 수 있다. 이어서, 상기 상부 반도체층이 평탄화되어, 상부 공통 소오스 라인 콘택 플러그(302) 및 하부 공통 소오스 라인 콘택 플러그(301)가 형성될 수 있다. 상기 상부 공통 소오스 라인 콘택 플러그(302)는 상기 상부 더미 활성영역(DACT3,4)의 상부 더미 소오스 영역(211S,213S)에도 형성될 수 있다. 상기 하부 공통 소오스 라인 콘택 플러그(301)는 상기 하부 더미 활성 영역(DACT1,2)의 하부 더미 소오스 영역(111S,113S)에도 형성될 수 있다. 상기 상부 공통 소오스 라인 콘택 플러그(302)은 상기 상부 소오스 영역(210S) 및/또는 상기 상부 더미 소오스 영역(211S,213S)과 전기적으로 연결될 수 있다. 상기 하부 공통 소오스 라인 콘택 플러그(301)은 상기 상기 하부 소오스 영역(110S)과 전기적으로 연결될 수 있다.
다시, 도 3a 내지 도 3d를 참조하면, 제2 상부 층간 절연막(244)이 상기 제1 상부 층간 절연막(242) 상에 형성될 수 있다. 상기 제2 상부 층간 절연막(244) 및 제1 상부 층간 절연막(242)을 연속적으로 패터닝하여, 상기 상부 드레인 영역(210D)을 노출시키는 상부 드레인 콘택홀(미도시)을 형성할 수 있다. 또한, 상기 제2 상부 층간 절연막(244), 제1 상부 층간 절연막(242), 상기 드레인 관통부(501), 및 하부 층간 절연막(140)을 연속적으로 패터닝하여, 상기 하부 드레인 영역(110D)을 노출시키는 하부 드레인 콘택홀(미도시)을 형성할 수 있다. 상기 하부 드레인 콘택 홀 및 상기 상부 드레인 콘택홀은 동시에 형성될 수 있다.
상기 제2 상부 층간 절연막(244) 및 제1 상부 층간 절연막(242)을 연속적으로 패터닝하여, 상기 상부 더미 드레인 영역(213D)을 노출시키는 상부 웰 바이어스 라인 콘택홀(미도시)을 형성할 수 있다. 또한, 상기 제2 상부 층간 절연막(244), 제1 상부 층간 절연막(242), 상기 드레인 관통부(501), 및 하부 층간 절연막(140)을 연속적으로 패터닝하여, 상기 하부 더미 드레인 영역(111D)을 노출시키는 하부 웰 바이어스 라인 콘택홀(미도시)을 형성할 수 있다. 상기 하부 웰 바이어스 라인 콘택 홀 및 상기 상부 웰 바이어스 라인 콘택홀은 동시에 형성될 수 있다. 도전막 은 웰 바이어스 라인 콘택홀 및 비트라인 콘택홀을 채우도록 상기 상부 반도체층 상에 증착될 수 있다. 상기 도전막은 평탄화되어, 웰 바이어스 라인 콘택 플러그(510,520) 및 비트라인 콘택 플러그(401,402)가 형성될 수 있다. 상기 웰 바이어스 라인 콘택 플러그(510,520)는 상부 웰 바이어스 라인 콘택 플러그(520) 및 하부 웰 바이어스 라인 콘택 플러그(510)를 포함할 수 있다. 상기 비트라인 콘택 플러그(401,402)는 상부 비트라인 콘택 플러그(402) 및 하부 비트라인 콘택 플러그(401)를 포함할 수 있다.
상기 제2 상부 층간 절연막(244) 상에 도전막을 증착하고 패터닝하여 비트라인(BL) 및 웰 바이어스 라인(WBL1,2)을 형성할 수 있다. 상기 비트라인(BL)은 상기 비트라인 콘택 플러그(401,402)와 접속할 수 있다. 상기 웰 바이어스 라인(WBL1,2)은 각각 상기 웰 바이어스 라인 콘택 플러그(510,520)와 접속할 수 있다. 상기 웰 바이어스 라인(WBL1,2,)은 상기 하부 웰 바이어스 라인 콘택 플러그(510)와 접속하는 하부 웰 바이어스 라인(WBL1, 32)과 상기 상부 웰 바이어스 라인 콘택 플러그(520)와 접속하는 상부 웰 바이어스 라인(WBL2, 34)을 포함할 수 있다. 상기 비트라인(BL)과 상기 웰 바이어스 라인(WBL1,2)은 같은 평면에서 평행하게 연장될 수 있다.
본 발명의 또 다른 실시예에 따른 도 6에서 설명한 플래시 기억 장치의 형성방법을 설명한다.
도 9a 내지 도 9b는 본 발명의 또 다른 실시예에 따른 플래시 기억 장치의 형성방법을 설명하는 도면들이다. 도 9a는 도 6a의 I-I' 선에 따른 단면도이고, 도 7b는 도 6a의 II-II' 선에 따른 단면도이다.
도 9a 내지 도 9b를 참조하면, 하부 반도체층(100)에 하부 딥웰(102) 및 하부 웰 영역(104)을 형성한다. 상기 하부 딥웰(102) 및 상기 하부 웰 영역(104)은 이온 주입 공정에 의하여 형성할 수 있다. 이어서, 상기 하부 반도체층(100)을 패터닝하여 트렌치(미도시)를 형성할 수 있다. 상기 트렌치는 하부 활성 영역(ACT1) 및 하부 더미 활성 영역(DACT1)을 정의할 수 있다. 상기 트렌치는 소자분리막(105)에 의하여 채워질 수 있다. 상기 소자분리막(105)은 통상의 STI공정 또는 자기 정렬 STI 공정에 의하여 형성될 수 있다. 하부 반도체층(100)의 소정의 영역에 고립 웰 영역(106)이 형성될 수 있다. 상기 고립 웰 영역(106)은 상기 하부 활성 영역(ACT1) 및/또는 상기 더미 활성 영역(DACT1)과 소자 분리막(105)에 의하여 분리될 수 있다.
하부 게이트 구조체(120)를 형성하는 공정을 진행한다. 상기 하부 게이트 구조체(120)의 측면에는 하부 게이트 스페이서(122)가 형성될 수 있다. 또한, 상기 게이트 구조체(220)의 전면에 하부 식각 정지막(130)이 콘퍼멀하게 형성될 수 있다.
상기 하부 게이트 구조체(220)가 형성된 후 N형의 이온 주입 공정을 진행하여 상기 하부 활성 영역(ACT1)에 하부 소오스 영역(110S) 및 하부 드레인 영역(110D)을 형성할 수 있다. 또한, 상기 이온 주입에 의하여 상기 하부 더미 활성 영역(DACT1)에 하부 더미 소오스 영역(113S) 및 하부 드레인 영역(113D)을 형성할 수 있다. 포토 레지스트 마스크를 사용하여, 상기 고립 웰 영역(106)을 개방할 수 있다. 상기 고립 웰 영역(106)은 상기 하부 웰 영역(104)과 같은 형태로 도핑될 수 있다. 상기 하부 게이트 구조체(120) 상에 하부 층간 절연막(140)이 형성될 수 있다. 상기 하부 층간 절연막(140)의 상부면은 평탄화될 수 있다.
상기 하부 층간 절연막(140) 상에 상부 반도체층(200)이 배치될 수 있다. 상기 상부 반도체층(200)은 본딩 기술에 의하여 형성될 수 있다. 이어서, 상기 상부 반도체층(200)은 평탄화될 수 있다. 상기 상부 반도체층(200)을 패터닝하여 드레인 관통부(501) 및 소오스 관통부(502)를 형성할 수 있다. 상기 드레인 관통부(501) 및 상기 소오스 관통부(502)는 실리콘산화막으로 채우지고 평탄화될 수 있다.
도 10a 내지 도 10b는 본 발명의 또 다른 실시예에 따른 플래시 기억 장치의 형성방법을 설명하는 도면들이다. 도 10a는 도 6a의 I-I' 선에 따른 단면도이고, 도 10b는 도 6a의 II-II' 선에 따른 단면도이다.
도 10a 내지 도 10b를 참조하면, 이온 주입 공정에 의하여 상기 상부 반도체층(200)에 상부 딥웰(202) 및 상부 웰 영역(204)이 형성될 수 있다. 상기 상부 딥웰(202)의 도전형은 N형일 수 있고, 상기 상부 웰 영역(204)의 도전형은 P형일 수 있다. 이어서, 소자 분리막 형성 공정이 진행될 수 있다. 상기 소자 분리막 형성 공정에의하여 상부 활성 영역(ACT2) 및 상부 더미 활성 영역(DACT2)이 정의될 수 있다. 상기 상부 반도체층(200) 상에 상부 게이트 구조체(220)가 형성될 수 있다. 상기 상부 게이트 구조체(220)는 부유 게이트형 또는 전하 트랩형일 수 있다. 상기 상부 게이트 구조체(220)의 측면에 상부 게이트 스페이서(222)를 형성할 수 있다. 상기 상부 게이트 구조체(220) 상에 상부 식각 정지막(230)을 형성할 수 있다. 이 어서, 이온 주입 공정을 통하여 상기 상부 활성 영역(ACT2)에 상부 드레인 영역(210D) 및 상부 소오스 영역(210S)을 형성할 수 있다. 포토 레지스트 패턴을 이용하여 상기 상부 더미 활성영역(DACT2)의 상부 더미 드레인 영역(213D)이 노출될 수 있다. 노출된 상기 더미 드레인 영역(213D)은 이온 주입 공정에 의하여 P형으로 도핑될 수 있다. 이어서, 상기 상부 게이트 구조체(220) 상에 제1 상부 층간 절연막(242)을 증착할 수 있다. 상기 제1 상부 층간 절연막(242)의 상부면은 평탄화될 수 있다.
상기 제1 상부 층간 절연막(242), 상기 상부 반도체층(200), 및 상기 하부 층간 절연막(140)을 패터닝하여 상기 하부 활성 영역(ACT1)의 하부 소오스 영역(110S)을 노출하는 소오스 콘택홀을 형성할 수 있다. 또한, 상기 제1 상부 층간 절연막(242), 상기 소오스 관통부(501), 및 상기 하부 층간 절연막(140)을 연속적으로 패터닝하여 상기 고립 웰 영역(106)을 노출하는 하부 웰 바이어스 라인 콘택홀을 형성할 수 있다. 도전막은 상기 소오스 콘택 홀 및 상기 하부 웰 바이어스 콘택홀을 채우도록 증착될 수 있다. 이어서, 상기 상부 반도체층(200)이 평탄화되어, 공통 소오스 라인 콘택 플러그(300) 및 하부 웰 바이어스 라인 콘택 플러그(510)가 형성될 수 있다. 상기 하부 웰 바이어스 라인 콘택 플러그(510)는 상기 고립 웰 영역(106)과 전기적으로 연결될 수 있다. 이어서, 상기 상부 반도체층(200) 상에 도전막을 형성한다. 상기 도전막을 패터닝하여 공통 소오스 라인과 하부 웰 바이어스 라인(WBL1,32)을 형성할 수 있다. 상기 공통 소오스 라인(CSL)은 상기 공통 소오스 라인 콘택 플러그(300)과 접속할 수 있다. 상기 하부 웰 바이어 스 라인(WBL1, 32)은 상기 하부 웰 바이어스 라인 콘택 플러그(510)와 접속할 있다.
다시, 도 6a 내지 도 6d를 참조하면, 제2 상부 층간 절연막(244)이 상기 제1 층간 절연막(242) 상에 형성될 수 있다. 상기 제2 상부 층간 절연막(244) 및 제1 상부 층간 절연막(242)을 연속적으로 패터닝하여, 상기 상부 드레인 영역(210D)을 노출시키는 상부 비트라인 콘택홀을 형성할 수 있다. 또한, 상기 제2 상부 층간 절연막(244), 제1 상부 층간 절연막(242), 상기 드레인 관통부(501), 및 하부 층간 절연막(140)을 연속적으로 패터닝하여, 상기 하부 드레인 영역(110D)을 노출시키는 하부 비트라인 콘택홀을 형성할 수 있다. 상기 하부 드레인 콘택 홀 및 상기 상부 드레인 콘택홀은 동시에 형성될 수 있다.
상기 제2 상부 층간 절연막(244) 및 제1 상부 층간 절연막(242)을 연속적으로 패터닝하여, 상기 상부 더미 드레인 영역(213D)을 노출시키는 상부 웰 바이어스 라인 콘택홀을 형성할 수 있다. 상기 상부 및 하부 비트라인 콘택홀과 상기 상부 웰 바이어스 라인 콘택홀은 동시에 형성될 수 있다. 도전막이 웰 바이어스 라인 콘택홀 및 상기 상부 및 하부 비트라인 콘택홀을 채우도록 상기 상부 반도체층(200) 상에 증착될 수 있다. 상기 도전막은 평탄화되어, 상부 웰 바이어스 라인 콘택 플러그(520) 및 비트라인 콘택 플러그(401,402)가 형성될 수 있다. 상기 비트라인 콘택 플러그(401,402)는 상부 비트라인 콘택 플러그(402) 및 하부 비트라인 콘택 플러그(401)를 포함할 수 있다. 상기 상부 비트라인 콘택 플러그(402)는 상기 상부 드레인 영역(210D)과 전기적으로 연결될 수 있다. 상기 하부 비트라인 콘택 플러 그(401)는 상기 하부 드레인 영역(110D)과 전기적으로 연결될 수 있다. 상기 상부 웰 바이어스 라인 콘택 플러그(520)는 상기 상부 더미 드레인 영역(213D)과 전기적으로 연결될 수 있다.
상기 제2 상부 층간 절연막(244) 상에 도전막을 증착하고 패터닝하여 비트라인(BL) 및 상부 웰 바이어스 라인(WBL2,34)을 형성할 수 있다. 상기 비트라인(BL)은 상기 비트라인 콘택 플러그(401,402)와 접속할 수 있다. 상기 비트라인(BL)과 상기 상부 웰 바이어스 라인(WBL2, 34)은 같은 평면에서 평행하게 연장될 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 플래시 메모리 장치들을 설명하는 회로도들이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 플래시 기억 장치를 설명하는 도면들이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 플래시 기억 장치를 설명하는 도면들이다.
도 5a 내지 도 5d는 본 발명의 또 다른 실시예에 따른 플래시 기억 장치를 설명하는 도면들이다.
도 6a 내지 도 6c는 본 발명의 또 다른 실시예에 따른 플래시 기억 장치를 설명하는 도면들이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 플래시 기억 장치의 형성방법을 설명하는 도면들이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 플래시 기억 장치의 형성 방법을 설명하는 도면들이다.
도 9a 내지 도 9b는 본 발명의 다른 실시예에 따른 플래시 기억 장치의 형성방법을 설명하는 도면들이다.
도 10a 내지 도 10b는 본 발명의 다른 실시예에 따른 플래시 기억 장치의 형성방법을 설명하는 도면들이다.

Claims (22)

  1. 하부 반도체층, 상기 하부 반도체층에 형성된 하부 웰 영역, 및 상기 하부 웰 영역 상에 형성된 복수의 하부 메모리 셀 유닛들을 포함하는 하부 메모리 셀 어레이;
    상기 하부 메모리 셀 에레이 상에 배치되고, 상부 반도체층, 상기 상부 반도체층에 형성된 상부 웰 영역, 및 상기 상부 웰 영역 상에 형성된 복수의 상부 메모리 셀 유닛들을 포함하는 상부 메모리 셀 어레이; 및
    상기 상부 메모리 셀 어레이 상에 배치되고 하부 웰 바이어스 라인 및 상부 웰 바이어스 라인을 포함하는 웰 바이러스 라인을 포함하되,
    상기 하부 웰 바이어스 라인은 상기 하부 웰 영역과 전기적으로 접속하고, 상기 상부 웰 바이어스 라인은 상기 상부 웰 영역과 전기적으로 접속하는 플래시 기억 장치.
  2. 제 1 항에 있어서,
    상기 하부 메모리 셀 어레이는 하부 더미 메모리 셀 유닛을 더 포함하고,상기 상부 메모리 셀 어레이는 상기 하부 더미 메모리 셀 유닛과 정렬되지 않도록 배치되는 상부 더미 메모리 셀 유닛을 더 포함하되,
    상기 하부 웰 바이어스 라인은 상기 하부 더미 메모리 셀 유닛이 배치되는 영역에 제공되고, 상기 상부 웰 바이어스 라인은 상부 더미 메모리 셀 유닛이 배치 되는 영역에 제공되는 것을 특징으로 하는 플래시 기억 장치.
  3. 제 2 항에 있어서,
    상기 하부 더미 메모리 셀 유닛 및 상기 하부 메모리 셀 유닛들은 하부 스트링 선택 트랜지스터, 하부 접지 선택 트랜지스터, 및 상기 하부 스트링 선택 및 하부 접지 선택 트랜지스트들 사이에 직렬 연결된 복수의 하부 셀 트랜지스터들을 포함하고,
    상기 상부 더미 메모리 셀 유닛 및 상기 상부 메모리 셀 유닛들은 상부 스트링 선택 트랜지스터, 상부 접지 선택 트랜지스터, 및 상기 상부 스트링 및 상부 선택 트랜지스터들 사이에 직렬 연결된 복수의 상부 셀 트랜지스터들을 포함하고,
    상기 하부 웰 바이어스 라인은 상기 하부 더미 메모리 셀 유닛의 상기 하부 스트링 선택 트랜지스터의 하부 더미 드레인 영역을 통하여 상기 하부 웰 영역과 연결되고,
    상기 상부 웰 바이어스 라인은 상기 다른 상부 더미 메모리 셀 유닛의 상기 상부 스트링 선택 트랜지스터의 상부 더미 드레인 영역을 통하여 상기 상부 웰 영역과 연결되는 것을 특징으로 하는 플래시 기억 장치.
  4. 제 3항에 있어서,
    상기 상부 더미 드레인 영역 및 상기 하부 더미 드레인 영역의 도전형은 상기 상부 메모리 셀 유닛들의 상부 드레인 영역 및 상기 하부 메모리 셀 유닛들의 하부 드레인 영역의 도전형과 반대형인 것을 특징으로 하는 플래시 기억 장치.
  5. 제 4항에 있어서,
    상기 상부 웰 바이어스 라인과 상기 상부 더미 드레인 영역을 전기적으로 연결하는 상부 웰 바이어스 라인 콘택 플러그; 및
    상기 하부 웰 바이어스 라인과 상기 하부 더미 드레인 영역을 전기적으로 연결하는 하부 웰 바이어스 라인 콘택 플러그를 더 포함하는 것을 특징으로 하는 플래시 기억 장치.
  6. 제 5항에 있어서,
    상기 상부 반도체층은 상기 하부 반도체층의 상기 하부 더미 드레인 영역 및 하부 드레인 영역의 상에 형성되는 드레인 관통부를 더 포함하고,
    상기 하부 웰 바이어스 라인 콘택 플러그는 상기 드레인 관통부를 통하여 상기 하부 더미 드레인 영역에 접촉하는 것을 특징으로 하는 플래시 기억 장치.
  7. 제 3항에 있어서,
    상기 상부 메모리 셀 어레이 상에 배치된 공통 소오스 라인을 더 포함하되,
    상기 공통 소오스 라인은 상기 상부 메모리 셀 유닛들의 접지 선택 트랜지스터의 소오스 영역 및 상기 하부 메모리 셀 유닛들의 접지 선택 트랜지스터의 소오스 영역에 전기적으로 연결되는 것을 특징으로 하는 플래시 기억 장치.
  8. 제 7항에 있어서,
    상기 상부 반도체층은 상기 하부 반도체층의 상기 하부 더미 소오스 영역 및 하부 소오스 영역의 상에 형성되는 소오스 관통부를 더 포함하고,
    상기 상부 메모리 셀 유닛들의 접지 선택 트랜지스터의 소오스 영역 및 상기 하부 메모리 셀 유닛들의 접지 선택 트랜지스터의 소오스 영역에 전기적으로 연결하는 공통 소오스 라인 콘택 플러그를 더 포함하되,
    상기 공통 소오스 라인 콘택 플러그는 상기 상부 메모리 셀 유닛들의 접지 선택 트랜지스터의 상부 소오스 영역에 배치되는 상부 공통 소오스 라인 콘택 플러그, 및 상기 하부 메모리 셀 유닛들의 접지 선택 트랜지스터의 하부 소오스 영역 상에 제공되고 상기 소오스 관통부를 관통하여 배치되는 하부 공통 소오스 라인 콘택 플러그를 포함하는 것을 특징으로 하는 플래시 기억 장치.
  9. 제 8항에 있어서,
    상기 하부 공통 소오스 라인 콘택 플러그는 상기 하부 공통 소오스 영역과 직접 접촉하는 제1 하부 공통 소오스 라인 콘택 플러그 및 상기 소오스 관통부 내에 배치되는 제2 하부 공통 소오스 라인 콘택 플러그를 포함하는 것을 특징으로 하는 플래시 기억 장치.
  10. 제 1항에 있어서,
    상기 상부 메모리 셀 어레이 상에 배치된 비트라인을 더 포함하되,
    상기 비트라인은 상하로 정렬된 하부 메모리 셀 유닛들 및 상부 메모리 셀 유닛들에 대응하는 것을 특징으로 하는 플래시 기억 장치.
  11. 제 10항에 있어서,
    상기 상부 반도체층은 상기 하부 반도체층의 상기 하부 더미 드레인 영역 및 하부 드레인 영역의 상에 형성되는 드레인 관통부를 더 포함하고,
    상기 비트 라인과 상기 상부 드레인 영역을 전기적으로 연결하는 상부 비트라인 콘택 플러그; 및
    상기 비트 라인과 상기 드레인 관통부를 관통하여 제공되고 상기 하부 드레인 영역에 전기적으로 연결되는 하부 비트 라인 콘택 플러그를 더 포함하는 것을 특징으로 하는 플래시 기억 장치.
  12. 제 11항에 있어서,
    상기 하부 비트 라인 콘택 플러그는 상기 하부 드레인 영역과 직접 접촉하는 제1 하부 비트라인 콘택 플러그와 상기 드레인 관통부내에 배치되는 제2 하부 비트라인 콘택 플러그를 포함하는 것을 특징으로 하는 플래시 기억 장치.
  13. 제 10 항에 있어서,
    상기 비트라인과 상기 웰 바이어스 라인은 같은 평면에서 평행하게 배치되는 것을 특징으로 하는 플래시 기억 장치.
  14. 제 1항에 있어서,
    상기 하부 메모리 셀 어레이는 하부 더미 메모리 셀 유닛을 더 포함하고, 상기 상부 메모리 셀 어레이는 상기 하부 더미 메모리 셀 유닛과 상하로 정렬되어 배치되는 상부 더미 메모리 셀 유닛을 더 포함하고,
    상기 상부 웰 바이어스 라인은 상기 상부 더미 메모리 셀 유닛이 배치되는 영역에서 상기 상부 웰 영역과 전기적으로 연결되고,
    상기 하부 웰 바이어스 라인은 상기 상부 웰 바이어스 라인과 다른 평면에서 서로 수직하게 배치되어 상기 하부 웰 영역과 전기적으로 연결되는 것을 특징으로 하는 플래시 기억 장치.
  15. 제 14 항에 있어서,
    상기 하부 더미 메모리 셀 유닛 및 상기 하부 메모리 셀 유닛들은 하부 스트링 선택 트랜지스터, 하부 접지선택 트랜지스터, 상기 하부 스트링 선택 및 하부 접지 선택 트랜지스트들 사이에 직렬 연결된 복수의 하부 셀 트랜지스터들을 포함하고,
    상기 상부 더미 메모리 셀 유닛 및 상기 상부 메모리 셀 유닛들은 상부 스트링 선택 트랜지스터, 상부 접지 선택 트랜지스터, 상기 상부 스트링 및 상부 선택 트랜지스터들 사이에 직렬 연결된 복수의 상부 셀 트랜지스터들을 포함하고,
    상기 상부 웰 바이어스 라인은 상기 상부 더미 메모리 셀 유닛의 상기 상부 스트링 선택 트랜지스터의 상부 더미 드레인 영역을 통하여 상기 상부 웰 영역과 연결되고,
    상기 하부 웰 바이어스 라인은 상기 하부 더미 메모리 셀 유닛의 상기 하부 스트링 선택 트랜지스터의 하부 더미 소오스 영역에 인접하고 상기 하부 더미 소오스 영역과 전기적으로 고립된 고립 웰 영역을 통하여 상기 하부 웰 영역과 연결되는 것을 특징으로 하는 플래시 기억 장치.
  16. 제 15 항에 있어서,
    상기 상부 웰 바이어스 라인과 상기 상부 더미 드레인 영역을 전기적으로 연결하는 상부 웰 바이어스 라인 콘택 플러그; 및
    상기 하부 웰 바이어스 라인과 상기 고립 웰 영역을 전기적으로 연결하는 하부 웰 바이어스 라인 콘택 플러그를 더 포함하는 것을 특징으로 하는 플래시 기억 장치.
  17. 제 16항에 있어서,
    상기 상부 반도체층은 상기 하부 반도체층의 상기 고립 웰 영역의 상부에 형성되는 소오스 관통부를 더 포함하고,
    상기 하부 웰 바이어스 라인 콘택 플러그는 상기 소오스 관통부를 통하여 상기 고립 웰 영역에 접촉하는 것을 특징으로 하는 플래시 기억 장치.
  18. 제 15 항에 있어서,
    상기 하부 메모리 셀 유닛들의 상기 하부 접지 선택 트랜지스터의 하부 소오스 영역 및 상기 상부 메모리 셀 유닛들의 상기 상부 접지 선택 트랜지스터의 상부 소오스 영역을 전기적으로 연결하는 공통 소오스 라인을 더 포함하되,
    상기 하부 웰 바이어스 라인은 이웃한 상기 공통 소오스 라인들 사이에 배치되는 것을 특징으로 하는 플래시 기억 장치.
  19. 제 18 항에 있어서,
    상기 공통 소오스 라인과 전기적으로 연결되는 공통 소오스 라인 콘택 플러그를 더 포함하되,
    상기 공통 소오스 라인 콘택 플러그는 상기 상부 반도체층을 관통하여 상기 하부 반도체층의 상기 하부 소오스 영역 상에 배치되는 것을 특징으로 하는 플래시 기억 장치.
  20. 제 18 항에 있어서,
    상기 공통 소오스 라인과 상기 하부 웰 바이어스 라인은 같은 평면에 배치되는 것을 특징으로 하는 플래시 기억 장치.
  21. 하부 반도체층, 상기 하부 반도체층에 형성된 하부 웰 영역, 및 상기 하부 웰 영역 상에 형성된 복수의 하부 메모리 셀 유닛들을 포함하는 하부 메모리 셀 어레이;
    상부 반도체층, 상기 상부 반도체층에 형성된 상부 웰 영역, 및 상기 상부 웰 영역 상에 형성된 복수의 상부 메모리 셀 유닛들을 포함하는 상기 하부 메모리 셀 에레이 상에 배치된 상부 메모리 셀 어레이; 및
    상기 상부 메모리 셀 어레이 상에 배치되고 하부 웰 바이어스 라인 및 상부 웰 바이어스 라인을 포함하는 웰 바이러스 라인을 포함하되, 상기 하부 웰 바이어스 라인은 상기 하부 웰 영역과 전기적으로 접속하고, 상기 상부 웰 바이어스 라인은 상기 상부 웰 영역과 전기적으로 접속하는 플래시 기억 장치의 동작 방법에 있어서,
    상기 하부 웰 바이어스 라인의 인가 전압은 상기 하부 메모리 셀 어레이를 프로그램 또는 소거하고, 상기 상부 웰 바이어스 라인의 인가 전압은 상기 상부 메모리 셀 어레이를 프로그램 또는 소거하는 플래시 기억 장치의 동작 방법.
  22. 제21항에 있어서,
    상기 하부 메모리 셀 어레이 및 상기 상부 메모리 셀 어레이는 독립적으로 소거 또는 프로그램되는 것을 특징으로 하는 플래시 기억 장치의 동작 방법.
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