JP2007123512A - 磁気記憶装置 - Google Patents

Abstract

【課題】メモリセルの占有面積の削減が図られる磁気記憶装置を提供する。
【解決手段】磁気抵抗効果素子１５（Ｊ）は、ライト線９ａとビット線Ｂとが交差する領域において、ライト線９ａとビット線Ｂとに上下方向から挟み込まれるように位置する。磁気抵抗効果素子１４は、固着層１２、トンネル絶縁層１３および記録層１４の積層構造とされる。磁気抵抗効果素子１５の固着層１２側が、接続部材１１，７ａを介して素子選択用トランジスタ３ａ（Ｔ）のドレインに電気的に接続され、その接続部材１１，７ａにライト線９ａ（ＷＴ）が電気的に接続されている。磁気抵抗効果素子１５の記録層１４側は、接続部材１８ａを介して読み取りビット線２０ａ（ＲＢ）に電気的に接続されている。その読み取りビット線２０ａの上方に間隔を隔てて書き込みビット線２４ａが位置する。
【選択図】図３

Description

本発明は磁気記憶装置に関し、特に、トンネル磁気抵抗効果を有する磁気抵抗効果素子を用いた磁気記憶装置に関するものである。

磁気抵抗（ＭＲ：Magneto Resistance）効果は、磁性体に磁界を加えることにより電気抵抗が変化する現象であり、磁界センサや磁気ヘッドなどに利用されている。近年、たとえば非特許文献１、２にあるように、非常に大きな磁気抵抗効果を示す巨大磁気抵抗（ＧＭＲ：Giant Magneto Resistance）効果材料として、ＦｅとＣｒ、ＣととＣｕなどの人工格子膜などが提案されている。

また、強磁性層間の交換結合作用がなくなる程度に厚い非磁性金属層を持つ強磁性層、非磁性層、強磁性層および反強磁性層からなる積層構造を用いた磁気抵抗効果素子が提案されている。このような磁気抵抗効果素子では、強磁性層と反強磁性層とを交換結合させて、その強磁性層の磁気モーメントを固定し、他方の強磁性層のスピンのみを外部磁場で容易に反転できるようにしている。これが、いわゆるスピンバルブ膜として知られている素子である。

この素子では、２つの強磁性層間の交換結合が弱いために小さな磁場でスピンが反転できる。このため、スピンバルブ膜は上記の人工格子膜に比べて高感度の磁気抵抗素子を提供することができる。反強磁性体としては、ＦｅＭｎ、ＩｒＭｎ、ＰｔＭｎなどが用いられている。このスピンバルブ膜には用いる際に膜面内方向に電流が流されることになるが、上記のような特徴を有していることで、スピンバルブ膜は高密度磁気記録用再生ヘッドに用いられている。

一方、たとえば非特許文献３にあるように、膜面に対して垂直方向に電流を流す垂直磁気抵抗効果を利用すると、さらに大きな磁気抵抗効果が得られることが、提案されている。また、たとえば非特許文献４にあるように、強磁性層、絶縁層および強磁性層からなる３層膜に対して、外部磁場を印加する方法が提案されている。この方法は、外部磁場によって上記３層膜の２つの強磁性層のスピンを互いに平行または反平行とし、膜面垂直方向のトンネル電流の大きさが異なることを利用する。すなわち、この方法は、強磁性トンネル接合によるトンネル磁気抵抗（ＴＭＲ：Tunneling Magneto-Resistance）効果を利用するものである。

また、近年では、たとえば非特許文献５および非特許文献６にあるように、ＧＭＲ高かを利用したＧＭＲ素子およびＴＭＲ効果を利用したＴＭＲ素子（磁気抵抗効果素子）を不揮発性磁気記憶半導体装置（ＭＲＡＭ：Magnetic Random Access Memory）に利用する技術が提案されて、保磁力の異なる２つの強磁性層で非磁性金属層を挟んだ擬スピンバルブ素子や強磁性トンネル効果素子が検討されている。

このような擬スピンバルブ素子や強磁性トンネル効果素子をＭＲＡＭへ利用する際には、これらの素子をマトリックス状に配置し、別途形成された所定の配線に電流を流すことによって発生する磁界を素子に印加することになる。そして、情報の書き込みは、各素子を構成する２つの磁性層における磁化の方向を互いに平行または反平行に制御することにより行われ、その磁化の向きが「１」または「０」に対応する情報として記録されることになる。一方、情報の読出しは、ＧＭＲ効果やＴＭＲ効果を利用して行なわれることになる。

ＭＲＡＭにおいては、ＧＭＲ効果を用いるよりも、ＴＭＲ効果を利用した方が消費電力が少ないことから、主としてＴＭＲ素子を用いることが検討されている。ＴＭＲ素子を利用したＭＲＡＭでは、室温におけるＭＲ変化率が２０％以上と大きく、かつトンネル接合における抵抗が大きい。このため、より大きな出力電圧が得られること、また、読出し時にスピン反転をする必要がなく、それだけ小さい電流で読出しが可能である。このような特徴をＴＭＲ素子は有していることから、ＴＭＲ素子は、高速書込みと読出しとが可能な低消費電力型の不揮発性半導体記憶装置への利用が期待されている。
特開２０００-３５３７９１号公報 D.H. Mosca et al.,"Oscillatory interlayer coupling and giant magnetoresistance in Co/Cu multilayers", Journal of Magnetism and Magnetic Materials 94 (1991) pp.L1-L5 S.S.P.Parkin et al.,"Oscillatory Magnetic Exchange Coupling through Thin Copper Layers", Physical Review Letters, vol.66, No.16, 22 April 1991, pp.2152-2155 W.P.Pratt et al.,"Perpendicular Giant Magnetoresistances of Ag/Co Multilayers", Physical Review Letters, vol.66, No.23, 10 June 1991, pp.3060-3063 T. Miyazaki et al.,"Giant magnetic tunneling effect in Fe/Al2O3/Fe junction", Journal of Magnetism and Magnetic Materials 139 (1995), pp.L231-L234 S.Tehrani et al.,"High density submicron magnetoresistive random access memory (invited)", Journal of Applied Physics, vol.85, No.8, 15 April 1999, pp.5822-5827 M.Durlam et al.,"A 0.18μm 4Mb Toggling MRAM", 2003 IEDM Tech. Dig., pp.995-997

しかしながら、従来のＭＲＡＭでは次のような問題点があった。非特許文献５によれば、ＭＲＡＭのメモリセルには、ＴＭＲ素子とトランジスタ素子の他に、ソース線、ライト線、ビット線、そして、ＴＭＲ素子とトランジスタ素子とを電気的に接続する接続部材が必要とされる。情報の書き込みでは、所定のライト線とビット線の双方に電流を流すことによって、特定のＴＭＲ素子の磁化が行われる。一方、情報の読み取りでは、磁化に伴うＴＭＲ素子の抵抗に基づいて、所定のビット線を経て特定のＴＭＲ素子を流れる電流が検知される。

このようにビット線は情報の読み出しにおいてＴＭＲ素子と電気的に接続される必要があるところ、情報の書き込みにおいては、ビット線とライト線との双方に電流を流す必要があるために、ビット線に加えてライト線もＴＭＲ素子に電気的に接続される構造とすると、電流を流すタイミングのずれによってＴＭＲ素子が絶縁破壊を起こしてしまうという問題が生じる。これを回避するために、たとえば特許文献１にあるように、ライト線は、ＴＭＲ素子および接続部材とは電気的に接続されない構造が採用されている。

ライト線と接続部材とを電気的に分離した構造とするために、メモリセルごとにライト線と接続部材との間に層間絶縁膜を充填する必要がある。そのため、メモリセルの全体ではメモリセルの数の分だけ層間絶縁膜膜を充填する領域が要求されて、１枚のウェハから得られる磁気記憶装置の数（チップ数）が制限されてしまうという問題があった。また、このことが磁気記憶装置の小型化を阻害する要因の一つになった。

本発明は上記問題点を解決するためになされたものであり、その目的はメモリセルの占有面積の削減が図られる磁気記憶装置を提供することである。

本発明に係る磁気記憶装置は、ライト線とビット線と磁気抵抗効果素子とトランジスタ素子と接続部材とを含むメモリセルを有している。ライト線は第１の方向に延在するように形成されている。ビット線はライト線と上下方向に間隔を隔てられ、第１の方向と交差する第２の方向に延在するように形成されている。磁気抵抗効果素子はライト線とビット線とが交差する領域において、ライト線とビット線との間に挟み込まれるように形成されている。トランジスタ素子は磁気抵抗効果素子の動作を制御する。接続部材は磁気抵抗効果素子とトランジスタ素子とを電気的に接続する。ビット線は読み取りビット線および書き込みビット線を備えている。その読み取りビット線は磁気抵抗効果素子と電気的に接続されている。また、書き込みビット線は磁気抵抗効果素子と電気的に絶縁されている。そして、ライト線は接続部材と電気的に接続されている。

この磁気記憶装置によれば、書き込み動作の際にそれぞれ所定の電流が流される書き込みビット線およびライト線のうち、書き込みビット線を磁気抵抗効果素子に電気的に接続させないことによって、ライト線を磁気抵抗効果素子に電気的に接続することができる。これにより、従来、ライト線と接続部材とを電気的に絶縁するために必要とされた、ライト線と接続部材との間に層間絶縁膜を充填する領域をメモリセルの数の分だけ削減することができる。その結果、１枚のウェハから得られる磁気記憶装置のチップ数を増やすことができる。また、磁気記憶装置の小型化を図ることが可能になる。

（磁気記憶装置におけるメモリセルの回路と構造）
本発明の実施の形態に係る磁気記憶装置について、まず、磁気記憶装置のメモリセルの回路について説明する。図１に示すように、磁気記憶装置では、１つのメモリセルＭ（点線枠内）は、素子選択用トランジスタＴと磁気抵抗効果素子（強磁性トンネル接合素子）Ｊとから構成されて、そのメモリセルＭがマトリクス状に複数形成されている。

その磁気抵抗効果素子Ｊに対して、情報の書き込みと読み取りを行うためのライト線ＷＴとビット線Ｂとが交差する。ビット線Ｂは、読み出しビット線ＲＢと書き込みビット線ＷＢの２本のビット線からなる。読み出しビット線ＲＢは、一方向（たとえば行）に位置する磁気抵抗効果素子Ｊのそれぞれの一端の側に電気的に接続されている。書き込みビット線ＷＢは磁気抵抗効果素子Ｊとは電気的に接続されずに、読み出しビット線ＲＢと並走する。

一方、ライト線ＷＴは、他方向（たとえば列）に位置する磁気抵抗効果素子Ｊのそれぞれの他端の側に電気的に接続されている。また、その磁気抵抗効果素子Ｊの他端の側は、素子選択用トランジスタＴのドレイン側と接続されている。一方向に位置する素子選択用トランジスタＴのそれぞれのソース側が、ソース線Ｓによって電気的に接続されている。また、他方向に位置する素子選択用トランジスタＴのそれぞれのゲートが、ワード線ＷＤによって互いに電気的に接続されている。

次に、磁気記憶装置の構造について説明する。図２に示すように、半導体基板１におけるメモリセル領域ＭＲでは、素子分離絶縁膜２によって区切られた素子形成領域の表面（半導体基板の表面）に素子選択用トランジスタ３ａ（Ｔ）が形成されている。素子選択用トランジスタ３ａは、半導体基板１の表面上にゲート絶縁膜５を介在させて形成されたゲート電極本体４を備えている。そのゲート電極４を挟んで一方の側に位置する半導体基板１の表面部分には所定導電型の不純物領域からなるドレイン領域１ａが形成され、他方の側に位置する半導体基板１の表面部分には所定導電型の不純物領域からなるソース領域１ｂが形成されている。

素子選択用トランジスタ３ａを覆うように層間絶縁膜６が形成されている。その層間絶縁膜６上にライト線９ａ（ＷＴ）が形成されている。そのライト線９ａと素子選択用トランジスタ３ａのドレイン領域１ａとを電気的に接続する接続部材７ａが、層間絶縁膜６を貫通するように形成されている。ライト線９ａを覆うように、層間絶縁膜８，１０が形成されている。その層間絶縁膜１０上に磁気抵抗効果素子１５（Ｊ）が形成されている。磁気抵抗効果素子１５は、固着層１２、トンネル絶縁層１３および記録層１４を備えて構成される。その磁気抵抗効果素子１５とライト線９ａとを電気的に接続する接続部材１１が、層間絶縁膜１０を貫通するように形成されている。

磁気抵抗効果素子１５を覆うように層間絶縁膜１７が形成されている。その層間絶縁膜１７上に読み取りビット線２０ａ（ＲＢ）が形成されている。読み取りビット線２０ａと磁気抵抗効果素子１５とを電気的に接続する接続部材１８ａが、層間絶縁膜１７を貫通するように形成されている。読み取りビット線２０ａを覆うように層間絶縁膜２１が形成されている。その層間絶縁膜２１上に書き込みビット線２４ａ（ＷＢ）が形成されている。その書き込みビット線２４ａを覆うように層間絶縁膜２５が形成されている。その層間絶縁膜２５上に所定の配線層２８ａが形成されている。

一方、半導体基板１における周辺回路領域ＲＲでは、論理回路を構成するトランジスタ３ｂが形成されている。そのトランジスタ３ｂの上には、所定の配線層９ｂ，２０ｂ，２４ｂ，２８ｂと、その各配線層９ｂ，２０ｂ，２４ｂ，２８ｂを電気的に接続する接続部材７ｂ，１８ｂ，２２，２６が形成されている。

次に、メモリセルの構造についてさらに詳しく説明する。図３に示すように、情報としての磁化が行われる磁気抵抗効果素子１５（Ｊ）は、ライト線９ａとビット線Ｂとが交差する領域において、ライト線９ａとビット線Ｂとに上下方向から挟み込まれるように位置する。磁気抵抗効果素子１４は、固着層１２、トンネル絶縁層１３および記録層１４の積層構造とされる。固着層１２では、磁化の方向が固定されている。また、記録層１４では、所定の配線（書き込みビット線２４ａ）に流れる電流によって生じる磁界やスピン偏極した電子の注入によって磁化方向が変化する。

その磁気抵抗効果素子１５の固着層１２側が、接続部材１１，７ａを介して素子選択用トランジスタ３ａ（Ｔ）のドレインに電気的に接続されている。その接続部材１１，７ａにライト線９ａ（ＷＴ）が電気的に接続されている。一方、磁気抵抗効果素子１５の記録層１４側は、接続部材１８ａを介して読み取りビット線２０ａ（ＲＢ）に電気的に接続されている。その読み取りビット線２０ａの上方に間隔を隔てて書き込みビット線２４ａが位置する。

（磁気記憶装置におけるメモリセルの動作）
次に、メモリセルの動作について説明する。書き込み動作は、書き込みビット線２４ａとライト線９ａに所定の電流を流し、磁気抵抗効果素子１５を磁化することによって行われる。まず、選択された書き込みビット線２４ａとライト線９ａのそれぞれに所定の電流を流すことによって、書き込みビット線２４ａとライト線９ａのまわりにはそれぞれ電流の流れの方向に対応した磁界が生じる。選択された書き込みビット線２４ａとライト線９ａとが交差する領域に位置する磁気抵抗効果素子１５には、書き込みビット線２４ａを流れる電流によって生じた磁界とライト線９ａを流れる電流によって生じた磁界との合成磁界が作用することになる。

このとき、その合成磁界によって、磁気抵抗効果素子１５の記録層１４が固着層１２の磁化の方向と同じ向きに磁化される態様と、記録層１４が固着層１２の磁化の方向とは反対の向きに磁化される態様がある。こうして、記録層１４と固着層１２の磁化の向きが、同じ向き（平行）の場合と互いに反対向き（反平行）の場合とが実現されて、この磁化の向きが「０」または「１」に対応する情報として記録されることになる。

次に、読み出し動作は、特定のメモリセルの磁気抵抗効果素子１５に所定の電流を流し、磁化の向きによる抵抗値の違いを検知することによって行われる。まず、特定のメモリセルの選択用トランジスタ３ａがＯＮ状態とされて、所定のセンス信号が読み出しビット線２０ａから特定の磁気抵抗効果素子１５を経て、接続部材１１，７ａおよび選択用トランジスタ３ａを介してソース線Ｓに流れる。

このとき、磁気抵抗効果素子１５における記録層１４と固着層１２の磁化の向きが同じ向き（平行）の場合では抵抗値が相対的に低く、記録層１４と固着層１２の磁化の向きが互いに反対向き（反平行）の場合では抵抗値が相対的に高くなる。

これにより、磁気抵抗効果素子１５の磁化の向きが平行の場合では、ソース線Ｓに流れるセンス信号の強度は所定の参照メモリセルの信号強度より大きくなる。一方、磁気抵抗効果素子１５の磁化の向きが反平行の場合では、センス信号の強度は所定の参照メモリセルの信号強度より小さくなる。こうして、センス信号の強度が所定の参照メモリセルの信号強度よりも大きいか小さいかによって、特定のメモリセルに書き込まれた情報が「０」であるか「１」であるかが判定されることになる。

本磁気記憶装置におけるメモリセルでは、上述したように、ビット線Ｂとして、磁気抵抗効果素子１５に電気的に接続される読み取りビット線ＲＢと、磁気抵抗効果素子１５に電気的に接続されていない書き込みビット線ＷＢを備えていることで、ライト線ＷＴを磁気抵抗効果素子１５と選択用トランジスタＴとを電気的に接続する接続部材１１，７ａに接続させることができる。これにより、メモリセル領域の占有面積を削減することができる。

このことについて、比較例に係る磁気記憶装置の構造を交えて説明する。比較例に係る磁気記憶装置では、まず、図４に示すように、メモリセルにおける磁気抵抗効果素子ＰＪに対して情報の書き込みと読み取りを行うためのライト線ＰＷＴとビット線ＰＢとが交差する。ビット線ＰＢは、一方向（たとえば行）に位置する磁気抵抗効果素子ＰＪのそれぞれの一端の側に電気的に接続されている。

一方、ライト線ＰＷＴは、他方向（たとえば列）に位置する磁気抵抗効果素子ＰＪのそれぞれの他端の側に電気的に接続されている。また、その磁気抵抗効果素子ＰＪの他端の側は、素子選択用トランジスタＰＴのドレイン側と接続されている。一方向に位置する素子選択用トランジスタＰＴのそれぞれのソース側が、ソース線ＰＳによって電気的に接続されている。また、他方向に位置する素子選択用トランジスタＰＴのそれぞれのゲートが、ワード線ＰＷＤによって互いに電気的に接続されている。

そのメモリセルの構造について詳しく説明する。図５に示すように、情報としての磁化が行われる磁気抵抗効果素子１１５（ＰＪ）は、ライト線１０９ａとビット線１２０（ＰＢ）とが交差する領域において、ライト線１０９ａ（ＰＷＴ）とビット線１２０とに上下方向から挟み込まれるように位置する。磁気抵抗効果素子１１５の固着層１１２側が、接続部材１０７ａを介して素子選択用トランジスタＰＴのドレインに電気的に接続されている。その接続部材１０７ａにライト線１０９ａが電気的に接続されている。一方、磁気抵抗効果素子１１５の記録層１１４側は、接続部材１１８ａを介してビット線１２０に電気的に接続されている。

既に説明したように、磁気抵抗効果素子１１５（ＰＪ）にビット線１２０（ＰＢ）とライト線１０９ａ（ＰＷＴ）との双方が電気的に接続される構造では、書き込み動作において、ビット線１２０（ＰＢ）とライト線１０９ａ（ＰＷＴ）と電流を流すタイミングのずれによって磁気抵抗効果素子１１５（ＰＪ）が絶縁破壊を起こすおそれがある。

これを解消するために、比較例に係る磁気記憶装置のメモリセルでは、ライト線１０９ａ（ＰＷＴ）は、磁気抵抗効果素子１１５（ＰＪ）および接続部材１０７ａとは電気的に接続されない構造が採用されている。すなわち、図５に示すように、ライト線１０９ａ（ＰＷＴ）は接続部材１０７ａとは間隔Ｌを隔てられて、層間絶縁膜（図示せず）を充填する領域が確保されている。

これに対して、上述した磁気記憶装置のメモリセルでは、書き込み動作の際にそれぞれ所定の電流が流される書き込みビット線ＷＢおよびライト線ＷＴのうち、書き込みビット線ＷＢを磁気抵抗効果素子１５に電気的に接続させないことによって、ライト線ＷＴを磁気抵抗効果素子１５（接続部材１１，７ａ）に電気的に接続することができる。これにより、比較例において、ライト線と接続部材とを電気的に絶縁するために必要とされた、ライト線と接続部材との間に層間絶縁膜を充填する領域をメモリセルの数の分だけ削減することができる。その結果、１枚のウェハから得られる磁気記憶装置のチップ数を増やすことができる。また、磁気記憶装置の小型化を図ることが可能になる。

また、ライト線ＷＴは読み出しビット線ＲＢとともに磁気抵抗効果素子１５に電気的に接続されているが、書き込み動作時では、読み出しビット線ＲＢには電流は流されないので、絶縁破壊等の問題は生じない。

（磁気抵抗効果素子の配置態様と構造）
磁気記憶装置におけるメモリセル領域では、メモリセルはマトリクス状に複数配設されることになる。そのメモリセルにおける磁気抵抗効果素子の配置パターンには２つの態様が想定される。まず、配置態様の一つとして図６に示される並進配置がある。この並進配置では、ライト線９ａが延在する方向に沿って位置するメモリセルのそれぞれでは、平面的に磁気抵抗効果素子（記録層１４）１５が位置する領域に対してビット線Ｂが延在する方向の一方の側に接続部材１１が位置する。ライト線９ａは、磁気抵抗効果素子１５の固着層１２およびトンネル絶縁層１３が位置する領域の直下において接続部材１１に向って延在する。

次に、配置態様の他の一つとして図７に示される交互配置がある。交互配置では、ライト線９ａが延在する方向に沿って位置するメモリセルのそれぞれでは、平面的に磁気抵抗効果素子（記録層１４）１５が位置する領域に対してビット線Ｂが延在する方向の一方に側に接続部材１１が位置する配置と、磁気抵抗効果素子（記録層１４）１５が位置する領域に対してビット線Ｂが延在する方向の他方の側に接続部材１１が位置する配置とが交互に設定されている。ライト線９ａは、磁気抵抗効果素子１５の固着層１２およびトンネル絶縁層１３が位置する領域の直下において接続部材１１に向って延在する。

上述したように、磁気記憶装置では、磁気抵抗効果素子１５における磁化の向きが「０」または「１」に対応する情報となる。情報を保持するにはその磁化の方向を維持する必要がある。磁化の方向を維持するためには、平面形状が一方向に延在する異方性形状とすることが望ましく、これにより、磁化は異方性形状に起因した反磁界によって長手方向に強くとどまることになる。

次に、そのような異方性形状を有する磁気抵抗効果素子の配置パターンについて、並進配置の場合を例に挙げて説明する。まず、図８に示される配置パターンでは、磁気抵抗効果素子１５の記録層１４の延在する方向がライト線９ａが延在する方向と同じ方向とされる。この場合には、記録層１４の延在する方向と直交する方向にビット線Ｂが延在する。

次に、図９に示される配置パターンでは、記録層１４の延在する方向はライト線９ａが延在する方向と４５°傾いた方向とされる。この場合に、ライト線９ａと直交するビット線Ｂも記録層１４の延在する方向と４５°傾いた方向に延在することになる。また、この配置パターンでは、接続部材１１は記録層１４が延在する方向に位置する。このように、記録層１４をライト線９ａが延在する方向と４５°傾けて延在させることで、ビット線Ｂ方向の距離をより縮めることができて、磁気記憶装置におけるメモリセル領域の占有面積の削減を図ることができる。

そして、図１０に示される配置パターンでは、記録層１４の延在する方向がライト線９ａが延在する方向とビット線Ｂが延在する方向の双方に４５°傾いた方向とされたうえで、接続部材１１が記録層１４に対してビット線Ｂが延在する方向の側に位置する。この配置パターンでは、記録層１４をライト線９ａが延在する方向と４５°傾けて延在させるとともに、接続部材１１を記録層１４に対してビット線Ｂが延在する方向に延在させることで、ビット線Ｂ方向に加えてライト線９ａ方向の距離も縮めることができる。これにより、磁気記憶装置におけるメモリセル領域の占有面積の削減をさらに図ることができて、１枚のウェハから得られる磁気記憶装置の数（チップ数）を増やすことができ、また、磁気記憶装置の小型化を図ることが可能になる。

なお、ライト線９ａ，ＷＴの端部の位置は、磁気抵抗効果素子１５の位置に制約されるものではないが、ライト線９ａ，ＷＴは磁気抵抗効果素子１５に情報を記録するための磁界を発生することができればよい。発生した磁界を効率的に磁気抵抗効果素子１５に印加するために、図１１に示すように、ライト線９ａ，ＷＴの端部を、平面レイアウト上、磁気抵抗効果素子１５の記録層１４の端部９９ａにまで延在させることが好ましい（紙面に向って右側のメモリセル参照）。また、隣接するメモリセルとのスペースが許されるのであればライト線ＷＴの端部を磁気抵抗効果素子１５の記録層１４の端部９９ａから平面的にはみ出してもよいが（紙面に向って左側のメモリセル参照）、隣接する磁気抵抗効果素子１５の領域に平面的に入らないことが必要とされる。

そのライト線９ａによって生じる磁界を効率的に磁気抵抗効果素子１５に印加するために、ライト線９ａの三方を高透磁率の材料によって被覆した構造であってもよい。なお、書き込みビット線ＷＢについては、図１２に示すように、書き込み動作を確実に行うために、磁気抵抗効果素子１５の直上に配置させることが望ましい。

また、書き込み動作や読み取り動作の省電力化を図るために、図１３に示すように、磁気抵抗効果素子１５と読み取りビット線２０ａとの間に介在する層間絶縁膜１７や、読み取りビット線２０ａと書き込みビット線２４ａとの間に介在する層間絶縁膜２１の膜厚をより薄くして、読み取りビット線２０ａと書き込みビット線２４ａとを磁気抵抗効果素子１５にさらに接近させるようにしてもよい。また、図１４に示すように、磁気抵抗効果素子１５の固着層１２をライト線９ａに直接接続させた構造としてもよい。さらに、図１５に示すように、読み取りビット線２０ａを磁気抵抗効果素子１５の記録層１４に直接接続させた構造としてもよい。

こうして、ライト線９ａと磁気抵抗効果素子１５の表面との距離が短くなることによって、ライト線９ａを流れる電流によって生じる磁界が効果的に磁気抵抗効果素子１５に印加されて、少ない電流で書き込みが可能になる。さらに、ライト線９ａに加えて、書き込みビット線２４ａと磁気抵抗効果素子１５との距離を短くなることによって、より一層省電力化が期待される。

また、省電力化を図るために、ビット線Ｂやライト線９ａを周辺回路領域における対応する配線層の膜厚よりも厚く形成してもよい。すなわち、書き込みビット線２４ａ、読み取りビット線２０ａとライト線９ａとの少なくとも一つについて、周辺回路領域における対応する配線層を、磁気抵抗効果素子に向って膜厚が厚くなるように形成してもよい。たとえば図１６は、読み取りビット線２０ａ，ＲＷの膜厚を周辺回路領域ＲＲにおける対応する配線層２０ｂの膜厚よりも厚く形成した構造を示す。

なお、この読み取りビット線２０ａとライト線９ａの場合には、周辺回路領域における対応する配線層９ｂ、２０ｂの膜厚よりも厚くして、読み取りビット線２０ａあるいはライト線９ａを磁気抵抗効果素子１５に接触させるようにしてもよい。このことによっても、情報の書き込みをより少ない電流で確実に行うことができ、また、情報の読み取りをより確実に行うことができる。

なお、上述した磁気記憶装置では、磁気抵抗効果素子１５の下方にライト線９ａが配置され、磁気抵抗効果素子１５の上方に読み取りビット線２０ａと書き込みビット線２４ａが配置された構造を例に挙げて説明したが、この構造とは反対に、磁気抵抗効果素子１５の下方に読み取りビット線２０ａと書き込みビット線２４ａが配置され、磁気抵抗効果素子１５の上方にライト線９ａが配置された構造でも、同様の効果を得ることができる。

（磁気記憶装置の製造方法）
次に、上述した磁気記憶装置の製造方法の一例について説明する。まず、図１７に示すように、半導体基板１の主表面における所定の領域に素子分離絶縁膜２を形成することによって、メモリセル領域ＭＲおよび周辺回路領域ＲＲが形成される。そのメモリセル領域ＭＲおよび周辺回路領域ＲＲに位置する半導体基板の表面にゲート絶縁膜５を介してゲート電極本体４が形成される。そのゲート電極本体４等をマスクとして半導体基板１の表面に所定導電型の不純物を導入することにより、不純物領域からなるドレイン領域１ａおよびソース領域１ｂが形成される。こうして、メモリセル領域ＭＲでは、ゲート電極４、ドレイン領域１ａおよびソース領域１ｂを含む素子選択用トランジスタ３ａが形成され、周辺回路領域ＲＲでは、論理回路を構成するトランジスタ３ｂが形成される。

その素子選択用トランジスタ３ａおよびトランジスタ３ｂを覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法により層間絶縁膜６が形成される。その層間絶縁膜６に対して所定の写真製版およびエッチングを施すことによって、半導体基板１の表面を露出するコンタクトホール６ａ，６ｂが形成される。そのコンタクトホール６ａ，６ｂを充填するように層間絶縁膜６上にタングステン層（図示せず）が形成される。そのタングステン層に対してＣＭＰ（Chemical Mechanical Polishing）処理を施すことによって、あるいは、ＲＩＥ（Reactive Ion Etching）法によりタングステン層の全面にエッチングを施すことによって、層間絶縁膜６の上面上に位置するタングステン層の部分が除去されて、図１８に示すように、コンタクトホール６ａ，６ｂ内に接続部材７ａ，７ｂが形成される。

次に、図１９に示すように、たとえばＣＶＤ法により層間絶縁膜６上にさらに層間絶縁膜８が形成される。その層間絶縁膜８に所定の写真製版およびエッチングを施すことにより、メモリセル領域ＭＲでは、ライト線を形成するための開口部８ａが形成される。周辺回路領域ＲＲでは、所定の配線層を形成するための開口部８ｂが形成される。その開口部８ａ，８ｂを充填するように、層間絶縁膜８上にたとえば銅膜（図示せず）が形成される。その銅膜にＣＭＰ処理を施すことによって、層間絶縁膜８の上面上に位置する銅膜が除去されて、メモリセル領域ＭＲでは開口部８ａ内にライト線９ａが形成される。周辺回路領域ＲＲでは配線層９ｂが形成される。

次に、図２０に示すように、層間絶縁膜８上にたとえばＣＶＤ法によりさらに層間絶縁膜１０が形成される。その層間絶縁膜１０に所定の写真製版およびエッチングを施すことにより、ライト線９ａの表面を露出するコンタクトホール１０ａが形成される。そのコンタクトホール１０ａ内を充填するように層間絶縁膜１０上にたとえばタングステン層（図示せず）が形成され、そのタングステン層にたとえばＣＭＰ処理等を施すことによって層間絶縁膜１０の上面上に位置するタングステン層が除去されて、コンタクトホール１０ａ内に接続部材１１が形成される。

次に、メモリセル領域ＭＲにおける層間絶縁膜１０の上に、磁気抵抗効果素子１５が形成される。その磁気抵抗効果素子１５は、固着層１２、トンネル絶縁層１３および記録層１４の積層膜から構成される。まず、固着層となる膜として、たとえば膜厚約２０ｎｍの白金マンガン膜（反強磁性材料）と膜厚約３ｎｍのコバルト合金膜（強磁性材料）が順次形成される。次に、トンネル絶縁層となる膜として、膜厚約１ｎｍのアルミニウム酸化膜が形成される。そして、記録層となる膜として、膜厚約３ｎｍのニッケル合金膜が形成される（いずれも図示せず）。なお、白金マンガン膜〜ニッケル合金膜は、たとえばＭＢＥ（Molecular Beam Epitaxy）法によって形成される。

その後、そのニッケル合金膜、アルミニウム酸化膜、コバルト合金膜および白金マンガン膜に所定のエッチングを施すことによって、図２１に示すように、固着層１２、トンネル絶縁層１３および記録層１４を備えた所定形状の磁気抵抗効果素子１５が形成されることになる。

次に、こうして形成された磁気抵抗効果素子１５がその後のドライエッチングや洗浄等によってダメージを受けないように、図２２に示すように、磁気抵抗効果素子１５を覆うように保護膜１６が形成される。その保護膜１６を覆うように、層間絶縁膜１０上にさらに層間絶縁膜１７が形成される。次に、その層間絶縁膜１７上にさらに層間絶縁膜１９が形成される。

その層間絶縁膜１９，１７に対して、デュアルダマシン法により所定の接続部材と配線層が形成される。まず、層間絶縁膜１９に対して所定の写真製版およびエッチングを施すことにより、メモリセル領域ＭＲでは、読み取りビット線を形成するための開口部（図示せず）が形成される。周辺回路領域ＲＲでは、配線層を形成するための開口部１９ａが形成される。

次に、層間絶縁膜１７に対して所定の写真製版およびエッチングを施すことにより、メモリセル領域ＭＲでは、磁気抵抗効果素子１５の記録層１４の表面を露出するコンタクトホール１７ａが形成される。周辺回路領域ＲＲでは、配線層９ｂの表面を露出するコンタクトホール１７ｂが形成される。なお、層間絶縁膜１９，１７に記録層１４の表面と配線層９ｂの表面とをそれぞれ露出するコンタクトホールを形成した後に、層間絶縁膜１９に開口部１９ａ等を形成するようにしてもよい。

次に、コンタクトホール１７ａ，１７ｂおよび開口部１９ａ等内を充填するように層間絶縁膜１９上にたとえば銅膜（図示せず）が形成される。その銅膜にたとえばＣＭＰ処理等を施すことによって層間絶縁膜１９の上面上に位置する銅膜の部分が除去されて、メモリセル領域ＭＲでは、コンタクトホール１７ａ内には記録層１４に電気的に接続される接続部材１８ａが形成されるとともに、開口部内にはその接続部材１８ａに電気的に接続される読み取りビット線２０ａが形成される。一方、周辺回路領域ＲＲでは、コンタクトホール１７ｂ内に配線層９ｂに電気的に接続される接続部材１８ｂが形成されるとともに、開口部１９ａ内には接続部材１８ｂに電気的に接続される配線層２０ｂが形成される。

次に、図２３に示すように、読み取りビット線２０ａおよび配線層２０ｂを覆うように、層間絶縁膜１７上にさらに層間絶縁膜２１が形成される。次に、その層間絶縁膜２１上にさらに層間絶縁膜２３が形成される。その層間絶縁膜２３，２１に対して、デュアルダマシン法により所定の接続部材と配線層が形成される。まず、層間絶縁膜２３に対して所定の写真製版およびエッチングを施すことにより、メモリセル領域ＭＲでは、書き込みビット線を形成するための開口部（図示せず）が形成される。周辺回路領域ＲＲでは、配線層を形成するための開口部２３ａが形成される。

次に、層間絶縁膜２１に対して所定の写真製版およびエッチングを施すことにより、周辺回路領域ＲＲでは、配線層２０ｂの表面を露出するコンタクトホール２１ａが形成される。なお、層間絶縁膜２３，２１に配線層２０ｂの表面を露出するコンタクトホールを形成した後に、層間絶縁膜２３に開口部２３ａ等を形成するようにしてもよい。

次に、コンタクトホール２１ａおよび開口部２３ａ等内を充填するように層間絶縁膜２３上にたとえば銅膜（図示せず）が形成される。その銅膜にたとえばＣＭＰ処理等を施すことによって層間絶縁膜２３の上面上に位置する銅膜の部分が除去されて、メモリセル領域ＭＲでは、開口部内に書き込みビット線２４ａが形成される。一方、周辺回路領域ＲＲでは、コンタクトホール２１ａ内に配線層２０ｂに電気的に接続される接続部材２２が形成されるとともに、開口部２３ａ内にその接続部材２２に電気的に接続される配線層２４ｂが形成される。

次に、図２４に示すように、書き込みビット線２４ａおよび配線層２４ｂを覆うように、層間絶縁膜２３上に層間絶縁膜２５が形成される。次に、その層間絶縁膜２５上にさらに層間絶縁膜２７が形成される。その層間絶縁膜２７，２５に対して、デュアルダマシン法により所定の接続部材と配線層が形成される。まず、層間絶縁膜２７に所定の写真製版およびエッチングを施すことにより、メモリセル領域ＭＲでは、所定の配線層を形成するための開口部２７ａが形成される。また、周辺回路領域ＲＲでは、所定の配線層を形成するための開口部２７ｂが形成される。次に、層間絶縁膜２５に所定の写真製版およびエッチングを施すことにより、周辺回路領域ＲＲでは、配線層２４ｂの表面を露出するコンタクトホール２５ａが形成される。

次に、コンタクトホール２５ａおよび開口部２７ａ，２７ｂ内を充填するように、層間絶縁膜２７上にたとえば銅膜（図示せず）が形成される。その銅膜にＣＭＰ処理を施すことによって、層間絶縁膜２７の上面上に位置する銅膜が除去されて、メモリセル領域ＭＲでは開口部内に配線層２８ａが形成される。周辺回路領域ＲＲでは、コンタクトホール２５ａ内に配線層２４ｂに電気的に接続される接続部材２６が形成されるとともに、開口部２７ｂにその接続部材２６に電気的に接続される配線層２８ｂが形成される。こうして、図２に示す磁気記憶装置が形成されることになる。

なお、上述した磁気記憶装置の製造方法では、接続部材７ａ等として、タングステン層を例に挙げて説明したが、たとえばシリコンを適用してもよい。また、銅、チタンあるいはタンタル等の金属を適用してもよい。さらに、このような金属の合金やこのような金属の窒化物等も適用することができる。また、接続部材７ａ等の形成方法としてＣＭＰ法あるいはＲＩＥ法を例に挙げて説明したが、たとえばメッキ法、スパッタリング法、ＣＶＤ法等を適用してもよい。金属として銅を適用する場合には、いわゆるダマシン法を適用することができ、接続部材７ａと並行して配線層を形成することもできる。

また、ライト線９ａの形成方法としてシングルダマシン法を例に挙げて説明したが、ライト線９ａを接続部材７ａと同時に形成する場合には、デュアルダマシン法を適用することもできる。さらに、配線材料としてシリコン、タングステン、アルミニウム、チタン等の金属、そのような金属の合金あるいはそのような金属の化合物を適用することによって、ドライエッチングによる配線の形成も可能になる。

また、磁気抵抗効果素子１５より上方に位置する、読み取りビット線２０ａ、接続部材１８ａ、配線層２０ｂおよび接続部材１８ｂの形成方法、書き込みビット線２４ａ、配線層２４ｂおよび接続部材２２の形成方法、そして、配線層２８ａ，２８ｂおよび接続部材２６の形成方法としてデュアルダマシン法を例に挙げて説明したが、シングルダマシン法を適用して接続部材と配線層とを別個に形成してもよい。なお、配線層と配線層との間に介在する層間絶縁膜の膜厚は適用デバイスによって異なることになるが、この磁気記憶装置では、当該膜厚はたとえば約４０ｎｍとされる。

また、磁気抵抗効果素子１５に関して、磁気抵抗効果素子１５のトンネル絶縁層１３としてアルミニウム酸化物を例に挙げて説明したが、トンネル絶縁層１３としては非磁性材料が好ましく、たとえばアルミニウム、シリコン、タンタル、マグネシウムなどの金属、その金属の酸化物、その金属の窒化物、その金属の合金、その合金の酸化物、その合金の窒化物等が好ましい。そのトンネル絶縁層１３は、膜厚約０．３〜５ｎｍ程度の比較的薄い膜として形成されることが好ましい。このように、トンネル絶縁層が非磁性材料の場合には、いわゆる膜面に対して垂直方向の巨大磁気抵抗効果を利用することもできる。

さらに、磁気抵抗効果素子１５の固着層１２として白金マンガン合金膜とコバルト鉄合金膜との積層構造を例に挙げ、記録層１４としてニッケル鉄合金膜を例に挙げたが、固着層１２および記録層１４としては、強磁性材料からなることが好ましく、たとえば、ニッケル、鉄および／またはコバルトを主成分とする磁気材料が好ましい。さらには、磁気特性向上と熱的安定性のために、その磁気材料にホウ素、窒素、シリコンなどの添加物を導入してもよい。さらに、また、ＮｉＭｎＳｂ、Ｃｏ₂ＭｎＧｅなどのハーフメタルなどを適用することも可能である。ハーフメタルでは一方のスピンバンドにエネルギギャップが存在するので、これを用いることによってより大きな磁気効果を得ることができ、その結果、大きな信号出力を得ることができる。

固着層では、反強磁性層と強磁性層との積層構造とすることで、磁化方向をより固定することができる。つまり、反強磁性層が強磁性層のスピンの向きを固定することで、強磁性層の磁化の方向が一定に保たれる。反強磁性層としては、鉄などの強磁性材料または貴金属の少なくとも１つと、マンガンとの化合物が好ましい。

なお、上述した製造方法では、この磁気抵抗効果素子を構成する固着層、トンネル絶縁層および記録層をそれぞれＭＢＥ法によって形成する場合を例に挙げたが、ＭＢＥ法の他に、たとえばスパッタ法、化学気相成長法あるいは蒸着法などにより形成することも可能である。

また、上述した磁気記憶装置の製造方法では、磁気抵抗効果素子１５の固着層１２が接続部材１１に直接接続される場合を例に挙げて説明したが、固着層１２と接続部材１１が形成される層間絶縁膜８との間に導電層を介在させてもよい。この場合、その導電層は、固着層１２と重なるように固着層１２の平面形状と同じ形状に形成してもよい。その導電層の材料として、低抵抗の金属、たとえば白金、ルテニウム、銅、アルミニウム、タンタル等を適用することが好ましい。また、導電層の膜厚として、その導電層の上に形成される固着層１２、トンネル絶縁層１３および記録層１４の平坦性が損なわれないように、たとえば３００ｎｍ以下にすることが好ましい。

なお、固着層１２を記録層１４と同じ大きさに形成する場合には、導電層が接続部材７ａと接続されるように導電層を固着層１４よりも大きく形成する必要があるが、導電層が固着層よりも大きく形成されたとしても、磁気抵抗効果素子として何ら問題はない。

このように層間絶縁膜８と磁気抵抗効果素子１５との間に所定の導電層を介在させることによって、接続部材１１をたとえば銅により形成した場合には、磁気抵抗効果素子１５をエッチングによってパターニングする際に、銅の接続部材１１が腐食するのを阻止することもできる。また、その導電層として磁気抵抗効果素子１５の固着層１２の抵抗よりも低い抵抗からなる材料を適用することで、読み出しの際の電流の経路の抵抗を下げることができて、読み出し速度の向上を図ることもできる。

また、さらに、上述した磁気記憶装置では、磁気抵抗効果素子が形成された後の工程において磁気抵抗効果素子１５がダメージを受けるのを防止するために、磁気抵抗効果素子１５を覆うように保護膜１６を形成する場合を例に挙げて説明した。製造工程において磁気抵抗効果素子１５が受ける可能性のあるダメージとしては、たとえば層間絶縁膜を形成する際の熱処理がある。層間絶縁膜としてシリコン酸化膜を形成する場合、温度約４００℃程度の酸化雰囲気のもとでシリコン酸化膜が形成されることになる。

このとき、酸化雰囲気のもとで磁性膜が酸化するおそれがあり、これよって、磁気抵抗効果素子の磁気特性が劣化してしまうことがある。磁気抵抗効果素子を、シリコン窒化膜等の保護膜１６により被覆することで、保護膜はこの酸化のバリアとして機能して磁気抵抗効果素子を保護することができる。

また、このような酸化を防ぐために、層間絶縁膜として、シリコン窒化膜などの非酸化性雰囲気のもとで成膜可能な薄膜と、酸化性絶縁膜との２層構造としてもよい。この場合、２層構造の層間絶縁膜のうち、シリコン窒化膜が磁気抵抗効果素子の保護膜となる。

また、さらに、保護膜としては、絶縁性金属窒化物、絶縁性金属炭化物およびＦｅよりも酸化物生成自由エネルギーが低い金属の酸化処理によって形成した金属酸化物のうち少なくとも１つの材料を含む膜が好ましい。このような材料を用いることにより、少なくともＦｅを含む磁性材料薄膜を用いた磁気記憶半導体装置の製造工程における酸化工程中に磁気抵抗効果素子が酸化するのを抑制することができる。その結果、製造が容易でかつ動作特性が安定した磁気記憶半導体装置を得ることができる。

なお、磁気抵抗効果素子を含むメモリセルと論理回路とを搭載した混載デバイスに対して、保護膜としてシリコン窒化膜のように比較的誘電率の高い材料を酸化バリヤとして用いる場合には、次のことに留意しなければならない。すなわち、たとえば論理回路からなるデバイスでは、デバイスの動作速度やアクセスタイミングをも考慮して、金属配線層間の容量や配線抵抗が設定されている。そのため、誘電率の高い材料が論理回路部に配置されると、論理回路部における金属配線層間の容量などが所定の設計パラメータの範囲から外れてしまい、デバイスが所望の動作を行わなくなるおそれがある。これを回避するには、保護膜を磁気抵抗効果素子１５だけを被覆するように形成して、論理回路が形成される周辺回路領域ＲＲには保護膜を形成させない構造とすることが好ましい。

上述した磁気抵抗効果素子を利用した磁気記憶装置では、記憶情報の読み出しを記憶状態を破壊することなく行なうことが可能である。そのため、再書き込みをする動作が不要であり、読み出し速度が高速になる。また、磁化反転速度は１ナノ秒以下であるので、情報の書き込みも非常に高速で行うことができる。さらに、磁化反転動作に関しては、一般に反転を繰り返すことにより特性が劣化する疲労現象は生じないといわれている。すなわち、ＭＲＡＭと称される当該磁気記憶装置により、事実上、動作回数に制限がない不揮発性メモリデバイスを提供できることになる。

上述した特徴は、記憶装置単体としても有用であるが、上記メモリセルを論理回路と混載した混載デバイスの場合に、より一層有用に作用する。すなわち、混載デバイスの場合、高速動作に基づいてネットワーク環境や移動体通信における情報のインタラクティブな取り扱い環境が改善される。さらに、コンピュータや携帯端末等へ当該磁気記憶装置を適用することによって消費電力の低減や動作環境の改善などを大幅に図ることができることになる。

また、上述した磁気記憶装置では、半導体基板を利用した磁気記憶装置について説明したが、磁気抵抗効果素子とライト線およびビット線に係る配線層との関係は、情報の記憶に限定されるものではなく、たとえば磁気センサ、磁気記録ヘッド、磁気記録媒体などのパターン化された磁気素子等に広く適用することが可能である。

また、さらに、上述した磁気記憶装置では、１つのメモリセルに１つの磁気抵抗効果素子を設けたメモリセルを例に挙げて説明したが、１つのメモリセルに２つ以上の磁気抵抗効果素子を設けてもよく、また、それらのメモリセルが互いに積層されていてもよい。

今回開示された実施の形態はすべての点で例示にすぎず、これに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。

本発明の実施の形態に係る磁気記憶装置におけるメモリセルの等価回路を示す図である。 同実施の形態において、メモリセル領域および周辺回路領域の構造を示す断面図である。 同実施の形態において、メモリセル領域における１つのメモリセルの構造を示す部分斜視図である。 同実施の形態において、比較例に係る磁気記憶装置におけるメモリセルの等価回路を示す図である。 同実施の形態において、比較例に係る磁気記憶装置のメモリセル領域における１つのメモリセルの構造を示す部分斜視図である。 同実施の形態において、磁気抵抗効果素子の平面形状の第１の例を示す部分平面図である。 同実施の形態において、磁気抵抗効果素子の平面形状の第２の例を示す部分平面図である。 同実施の形態において、磁気抵抗効果素子の平面形状の第３の例を示す部分平面図である。 同実施の形態において、磁気抵抗効果素子の平面形状の第４の例を示す部分平面図である。 同実施の形態において、磁気抵抗効果素子の平面形状の第５の例を示す部分平面図である。 同実施の形態において、磁気抵抗効果素子とライト線の位置関係を示す平面図である。 同実施の形態において、磁気抵抗効果素子と書き込みビット線との位置関係を示す平面図である。 同実施の形態において、変形例に係るメモリセルの部分の構造を示す断面図である。 同実施の形態において、他の変形例に係るメモリセルの部分の構造を示す断面図である。 同実施の形態において、さらに他の変形例に係るメモリセルの部分の構造を示す断面図である。 同実施の形態において、さらに他の変形例に係るメモリセルの部分の構造を示す断面図である。 同実施の形態において、磁気記憶装置の製造方法の一工程を示す断面図である。 同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２０に示す工程における磁気抵抗効果素子の部分を示す部分拡大断面図である。 同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。

符号の説明

１ 半導体基板、１ａ ドレイン領域、１ｂ ソース領域、２ 素子分離絶縁膜、３ａ，Ｔ 素子選択用トランジスタ、３ｂ トランジスタ、４ ゲート電極本体、５ ゲート絶縁膜、６，８，１０，１７，１９，２１，２３，２５，２７ 層間絶縁膜、６ａ，８ｂ，１０ａ，１７ａ，２１ａ，２５ａ コンタクトホール、７ａ，１１，１８ａ，１８ｂ，２２，２６ 接続部材、９ａ，ＷＴ ライト線、９ｂ，２０ｂ，２４ｂ，２８ａ，２８ｂ 配線層、１２ 固着層、１３ トンネル絶縁層、１４ 記録層、１５，Ｊ 磁気抵抗効果素子、１６ 保護膜、２０ａ，ＲＢ 読み取りビット線、２４ａ，ＷＢ 書き込みビット線、ＷＤ ワード線、Ｓ ソース線、Ｂ ビット線、Ｍ メモリセル。

Claims (10)

1. 第１の方向に延在するように形成されたライト線と、
   前記ライト線と上下方向に間隔を隔てられ、前記第１の方向と交差する第２の方向に延在するように形成されたビット線と、
   前記ライト線と前記ビット線とが交差する領域において、前記ライト線と前記ビット線との間に挟み込まれるように形成された磁気抵抗効果素子と、
   前記磁気抵抗効果素子の動作を制御するトランジスタ素子と、
   前記磁気抵抗効果素子と前記トランジスタ素子とを電気的に接続する接続部材と
   を含むメモリセルを有し、
   前記ビット線は読み取りビット線および書き込みビット線を備え、
   前記読み取りビット線は前記磁気抵抗効果素子と電気的に接続され、
   前記書き込みビット線は前記磁気抵抗効果素子と電気的に絶縁され、
   前記ライト線は前記接続部材と電気的に接続されている、磁気記憶装置。
2. 前記接続部材は、
   第１の接続部材と、
   前記第１の接続部材と前記磁気抵抗効果素子とを電気的に接続する第２の接続部材と
   を含む、請求項１記載の磁気記憶装置。
3. 前記第２の接続部材は前記磁気抵抗効果素子を構成する材料とは異なる材料から形成された、請求項２記載の磁気記憶装置。
4. 前記メモリセルはマトリクス状に複数形成され、
   前記第１の方向に沿って位置するメモリセルのそれぞれでは、メモリセルの配置の態様として、平面的に前記磁気抵抗効果素子が位置する領域に対して前記第２の方向の一方の側に前記接続部材が位置する並進配置とされた、請求項１〜３のいずれかに記載の磁気記憶装置。
5. 前記磁気抵抗効果素子は、磁化の方向を維持するために平面形状が第３の方向に延在する異方性形状の領域を含み、
   前記磁気抵抗効果素子では、前記第３の方向が前記第１の方向と前記第２の方向との双方に交差するように設定された、請求項４記載の磁気記憶装置。
6. 前記第１の方向と前記第２の方向とは直交し、
   前記第３の方向は、前記第１の方向と前記第２の方向に対して４５°傾いた方向とされた、請求項５記載の磁気記憶装置。
7. 前記メモリセルはマトリクス状に複数形成され、
   前記第１の方向に沿って位置するメモリセルのそれぞれでは、メモリセルの配置の態様として、平面的に前記磁気抵抗効果素子が位置する領域に対して前記第２の方向の一方に側に前記接続部材が位置する配置と、平面的に前記磁気抵抗効果素子が位置する領域に対して前記第２の方向の他方の側に前記接続部材が位置する配置とが交互に設定された交互配置とされた、請求項１〜３のいずれかに記載の磁気記憶装置。
8. 前記ライト線は、対応する前記磁気抵抗効果素子の領域の端部にまで延在して前記磁気抵抗効果素子と平面的に重なるように形成されている、請求項１〜７のいずれかに記載の磁気記憶装置。
9. 前記書き込みビット線は前記磁気抵抗効果素子の直上に配置された、請求項１〜８のいずれかに記載の磁気記憶装置。
10. 所定の半導体基板に、前記メモリセルが複数形成されたメモリセル領域と、前記メモリセルのそれぞれを制御する論理回路が形成された周辺回路領域とが配置された、請求項１〜９のいずれかに記載の磁気記憶装置。

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