JP2004519804A - 改善されたプログラミングを備えた不揮発性メモリ及び該プログラミングのための方法 - Google Patents
改善されたプログラミングを備えた不揮発性メモリ及び該プログラミングのための方法 Download PDFInfo
- Publication number
- JP2004519804A JP2004519804A JP2002568378A JP2002568378A JP2004519804A JP 2004519804 A JP2004519804 A JP 2004519804A JP 2002568378 A JP2002568378 A JP 2002568378A JP 2002568378 A JP2002568378 A JP 2002568378A JP 2004519804 A JP2004519804 A JP 2004519804A
- Authority
- JP
- Japan
- Prior art keywords
- programming
- memory
- cell
- voltage
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/562—Multilevel memory programming aspects
- G11C2211/5621—Multilevel programming verification
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Stored Programmes (AREA)
Abstract
Description
【発明の属する技術分野】
本発明は、一般に電気的に消去可能でプログラム可能なリード・オンリー・メモリ(EEPROM)やフラッシュEEPROMなどの不揮発性半導体メモリに関し、詳細には、これらの不揮発性半導体メモリのメモリ状態をプログラムする回路と技法とに関する。
【0002】
【従来の技術】
不揮発性の電荷格納能力を持つ固体メモリ素子、特に、EEPROMとフラッシュEEPROMの形の固体メモリ素子は、最近、様々な移動用デバイスや携帯用デバイス(特に情報機器及び消費者用電子製品)において一般的に好まれるメモリ素子になっている。やはり固体メモリ素子であるRAM(ランダム・アクセス・メモリ)とは異なり、フラッシュ・メモリは不揮発性であるため、電源を切った後でもその格納データが保持されている。高コストにもかかわらず、フラッシュ・メモリは大容量メモリを要するアプリケーションでますます利用されている。ハードドライブやフロッピーディスクのような回転磁気媒体をベースとする従来の一般的な大容量メモリ素子は、移動環境や携帯環境には適していない。その理由として、ディスク・ドライブが嵩張ったものになりがちであるため、機械的故障を受け易くなり、長い回転待時間と、大きな出力要件を有することが挙げられる。これらの望ましくない属性に起因して、ほとんどの移動用及び携帯用アプリケーションではディスクベースのメモリ素子は実際的なメモリ素子ではない。一方、フラッシュ・メモリは、その小型サイズ、少ない消費電力、高速性、並びに、高い信頼性という特徴のために移動環境や携帯環境で理想的に好適なメモリ素子である。
【0003】
EEPROM及び電気的にプログラム可能なリード・オンリー・メモリ(EPROM)は、消去可能で、かつ、そのメモリセルの中への新しいデータの書き込みすなわち“プログラム”を行うことが可能な不揮発性メモリである。
【0004】
EPROMは、ソース領域とドレイン領域間の、半導体基板のチャネル領域にわたって位置する電界効果トランジスタ構造内の浮遊(接続されていない)導電ゲートを利用するものである。この浮遊ゲートにわたって制御ゲートが設けられる。トランジスタの閾値電圧特性はこの浮遊ゲートに保持されている電荷量により制御される。すなわち、浮遊ゲートの所定の電荷レベルに対して、そのソース領域とドレイン領域間の導通を可能にするためにトランジスタを“オン”にする前に、制御ゲートに印加しなければならない対応する電圧(閾値)が生じる。
【0005】
上記浮遊ゲートは電荷範囲を保持することができ、したがって、閾値電圧ウィンドウ内の任意の閾値電圧レベルにセットされてEPROMメモリセルのプログラムを行うことが可能となる。閾値電圧用ウィンドウ・サイズはデバイスの最小閾値レベルと最大閾値レベルによって区切られる。上記閾値は浮遊ゲート上へプログラム可能な電荷範囲に対応する閾値である。上記閾値ウィンドウは、一般にメモリ素子の特性、動作条件及び履歴に依って決まる。原則として、上記ウィンドウ内の個別の分解可能な各閾値電圧レベルの範囲を用いて、セルの明確に限定されたメモリ状態を示すことが可能となる。
【0006】
EPROMメモリの場合、メモリセルとして使用するトランジスタは、典型的には、薄型ゲート誘電体を通って基板チャネル領域から電子を加速し、浮遊ゲート上へ載るようにプログラムされた状態にセットされてプログラムされる。このメモリは、紫外線放射による浮遊ゲートの電荷の除去によりバルク消去を行うことが可能である。
【0007】
図1Aは、電荷を格納するための浮遊ゲートを備えたEEPROMセルの形で不揮発性メモリを概略的に示す図である。電気的に消去可能でプログラム可能なリード・オンリー・メモリ(EEPROM)は類似の対応する構造を有しているが、さらにこれに加えて、このリード・オンリー・メモリは、UV輻射線に曝す必要なく、適切な電圧の印加時に電荷を付加したり、その浮遊ゲートから電気的に電荷を取り除いたりするメカニズムを提供する。
【0008】
このようなEEPROMセルのアレイは、セルのアレイ全体、あるいは、重要なセル・グループのアレイが(ピカッと光って)まとめて電気的に消去されるとき、“フラッシュ”EEPROMアレイと呼ばれる。一旦消去されると、このセル・グループの再プログラムが可能となる。
【0009】
図1Bは、電荷を格納するための誘電体層を備えたNROMセルの形の不揮発性メモリを概略的に示す図である。浮遊ゲート内に電荷を格納する代わりに、NROMセルは、電荷を格納ための誘電体層を備えている。例えば、米国特許第5,768,192号と第6,011,725号には、2つのシリコン二酸化物層の間に挟まれたトラッピング誘電体を備えた不揮発性メモリセルが開示されている。
【0010】
セルとアレイ構造
図1Cは、選択ゲートと制御ゲート(ステアリング・ゲート)の双方を備えたフラッシュEEPROMセルを概略的に示す図である。このようなセル構造を備えたメモリ素子については、米国特許第5,313,421号に記載されており、該特許は本明細書に参考文献として取り入れられている。メモリセル10は、ソース14とドレイン16拡散との間に“分割チャネル”12を有する。2つのトランジスタT1とT2とを直列に備えたセルが有効に形成される。T1は、浮遊ゲート20と制御ゲート30とを備えたメモリ・トランジスタとしてサービスを供する。制御ゲートはステアリング・ゲート30と呼ばれる。浮遊ゲートは選択可能な電荷量の格納が可能である。チャネルのT1部分を通って流れることが可能な電流量は、ステアリング・ゲート30にかかる電圧と、間に介在する浮遊ゲート20に存在する荷電量とに依って決まる。T2は、選択ゲート40を備えた選択トランジスタとしてサービスを供する。選択ゲート40において或る電圧によりT2のスイッチが入ると、T2によって、チャネルT1の部分の電流がソースとドレイン間を通ることが可能となる。
【0011】
図1Dは、デュアル浮遊ゲートと、独立した選択ゲート及び制御ゲートとを備えた別のフラッシュEEPROMセルを概略的に示す図である。このようなセル構造を持つメモリ素子については、同時継続の米国特許出願第09/343,493号(1999年6月30日出願)に記載があり、本明細書に参考文献として取り入れられている。メモリセル10’は、直列の3つのトランジスタを有効に備えていることを除いて、図1Cのものと同様のメモリセルである。一対のメモリ・トランジスタ(T1左とT1右)の間に選択トランジスタT2が存在する。メモリ・トランジスタは、浮遊ゲート(20’、20”)と、ステアリング・ゲート(30’、30”)をそれぞれ有する。選択トランジスタT2は制御ゲート40’により制御される。任意の時点で、この対のメモリ・トランジスタの一方だけが読み出しやプログラム作成のためにアクセスされる。記憶ユニットT1左がアクセスされているとき、T2とT1右の双方にスイッチが入り、チャネルのT1左の部分の電流がソースとドレインの間を通ることが可能になる。同様に、記憶ユニットT1右がアクセスされているとき、T2とT1左にスイッチが入る。浮遊ゲートの近傍に選択ゲート・ポリシリコンの一部を設けることにより消去が行われ、さらに、浮遊ゲート内に格納された電子が選択ゲートのポリシリコンまでトンネルできるように、極めて大きな正の電圧(例えば20Vなど)が選択ゲートに印加される。
【0012】
図2は、デコーダを備えた、行と列を成すメモリセルのアドレス可能なアレイを示す概略ブロック図である。メモリセル100の2次元アレイが形成され、メモリセルの各行がデイジ・チェーン法で上記2次元アレイのソースとドレインにより接続している。各メモリセル50は、ソース54、ドレイン56及びステアリング・ゲート60と選択ゲート70とを備えている。1行のセルにはワード線110と接続された該セルの選択ゲートが設けられる。1列のセルはそのソースとドレインとを備え、これらのセルはそれぞれビット線124、126と接続している。1列のセルはそのステアリング・ゲートも備え、このステアリング・ゲートはステアリング・ライン130によって接続されている。
【0013】
プログラミングや読み出しを行うためにセル50のアドレス指定を行う場合、プログラミング用あるいは読み出し用の適当な電圧(VS、VD、VSTG、VSLG)をセルのソース54とドレイン56、ステアリング・ゲート60及び選択ゲート70へそれぞれ供給する必要がある。ワード線デコーダ112は、選択されたワード線を選択された電圧VSLGと選択的に接続する。アドレス指定された列の上記対のビット線124、126は、ビット線デコーダ122によってソース電圧VS及びドレイン電圧VDとそれぞれ選択的に接続される。同様に、アドレス指定された列のステアリング・ライン130はステアリング・ライン・デコーダ132によってステアリング(制御)ゲート電圧VSTGと選択的に接続される。
【0014】
したがって、2次元アレイのフラッシュEEPROMセルの所定のセルが、一対のビット線とステアリング・ラインの列方向に、かつ、ワード線の行方向にアドレス指定され、選択または復号化によるプログラミングや読み出しが行われる。パフォーマンスを上げるために、列デコーダ122と132により1グループの列の選択が可能になり、したがって、対応するセル・グループすなわちチャンクでの並列アクセスが可能になり、それによってグループ毎のセル行にアクセスが行われる。
【0015】
以前、多くのフラッシュEEPROMデバイスは、各行に沿ってセルのすべての制御ゲートを接続するワード線を備えていた。したがって、ワード線により実質的に2つの機能(行選択機能と、読み出しやプログラミングを行うための、行のすべてのセルへの制御ゲート電圧の供給機能)とが実行される。しかし、単一の電圧を用いて最適の方法でこれらの機能の双方を実行することは困難であることが多い。この単一の電圧は、行選択を行うには十分であっても、プログラミングを行うのに望ましい電圧に比べると高い電圧である可能性がある。しかし、セルが独立したステアリング・ゲートと選択ゲートとを備えていて、1列のセルの選択ゲートと接続したワード線が選択機能を実行する一方で、ステアリング・ラインが最適の、独立した制御ゲート電圧を列内の個々のセルへ供給する機能を実行するだけで十分である。
【0016】
セル特性
通常の2状態EEPROMセルでは、少なくとも1つの電流のブレークポイント・レベルが確定され、導通ウィンドウの分割が行われて2つの領域がつくられる。所定の定電圧の印加によりセルが読み込まれると、そのソース/ドレイン電流はブレークポイント・レベル(または基準電流IREF)との比較によりメモリ状態に分解される。読み出された電流のほうがブレークポイント・レベルの電流またはIREFよりも高い場合、セルは、1つの論理状態(例えば“0”状態など)をなすように設定されるのに対して、電流がブレークポイント・レベルの電流よりも低い場合、セルはもう一方の論理状態(例えば“1”状態など)をなすように設定される。したがって、このような2状態セルによって1ビットのデジタル情報の格納が行われる。基準電流源は、外部でプログラムすることも可能ではあるが、ブレークポイント・レベル電流を生成するメモリ・システムの一部として提供されることも多い。
【0017】
メモリ容量を上げることを目的として、半導体技術の進歩に伴ってフラッシュEEPROMデバイスはますます高密度になる記録密度で製造されている。記憶容量を上げる別の方法として、各メモリセルに3以上の状態を格納させる方法がある。
【0018】
マルチ状態またはマルチレベルEEPROMメモリセル用として、導通ウィンドウは2以上のブレークポイントにより3以上の領域に分割され、各セルが1ビット以上のデータの格納能力を持つことができるようになる。与えられたEEPROMアレイが格納可能な情報はこのように各セルが格納することが可能な状態数を用いて増やされる。マルチ状態すなわちマルチレベル・メモリセルを持つEEPROMまたはフラッシュEEPROMについては米国特許第5,172,338号に記載がある。
【0019】
実際には、セルのメモリ状態は、基準電圧が制御ゲートに印加されたときのセルのソース電極とドレイン電極の両端にわたる伝導電流の検知により通常読み出される。したがって、セルの浮遊ゲートの各々の所定の電荷について、一定の基準制御ゲート電圧に関連して対応する伝導電流の検出が可能となる。同様に、浮遊ゲート上へプログラム可能な電荷範囲により、対応する閾値電圧用ウィンドウや対応する伝導電流ウィンドウが画定される。
【0020】
上記とは別に、分割された電流ウィンドウ間の伝導電流を検出する代わりに、制御ゲートにおける閾値電圧を検出して、伝導電流に一定の基準電流を“トリップ”させる(横切らせる)ようにすることも可能である。したがって、上記検出は、分割された閾値電圧用ウィンドウ間の閾値電圧で実行される。
【0021】
図3は、任意の時点で浮遊ゲートの選択的格納が可能な4つの異なる電荷Q1〜Q4についてのソース・ドレイン電流IDと制御ゲート電圧VSTGとの間の関係を示す図である。4つの実線で示すID対VSTGの曲線は、メモリセルの浮遊ゲート上にプログラムできる4つの可能な電荷レベルを表し、4つの生じる可能性のあるメモリ状態にそれぞれ対応する。一例として、セルの母集団の閾値電圧用ウィンドウは0.5Vから3.5Vの範囲をカバーすることができる。閾値ウィンドウを分割して6つのメモリ状態を画定し、各々0.5Vの間隔の5つの領域にすることができる。例えば、図示のように、2μAの基準電流(IREF)を用いる場合、Q1でプログラムされたセルは、メモリ状態“1”にあると考えることができる。なぜなら、この曲線が、VSTG=0.5Vと1.0Vによって画定される閾値ウィンドウの領域内でIREFと交差しているからである。同様にQ4はメモリ状態“5”にある。
【0022】
以上の説明からわかるように、1つのメモリセルが多くの状態を格納するようになればなるほど、その閾値ウィンドウはより細かく分画されることになる。このことにより、必要な精度の達成を可能にするために、プログラミング処理時及び読出し処理時により高い精度が必要とされることになる。
【0023】
米国特許第4,357,685号に2状態EPROMのプログラミング方法が開示されており、該方法では、セルが所定の状態にセットされてプログラムされると、セルは、連続するプログラミング電圧パルスを受け、その度に増分する電荷が浮遊ゲートに加えられる。パルス間で、ブレークポイント・レベルと比較してそのソース・ドレイン電流を測定するためにセルのリードバック(ベリファイ)が行われる。電流状態が所望の状態に達したことがベリファイされたときプログラミングは停止する。使用するプログラミング・パルス列が増加する周期や振幅を持つ場合もある。
【0024】
従来技術によるプログラミング回路は単に、プログラミング・パルスを印加して、閾値ウィンドウを通って消去された状態または基底状態から目標状態に達するまで1ステップずつ進むようにするものにすぎない。実際には、適当な精度を可能にするには、各分割すなわち画定された領域は、少なくともおよそ5つの越えるべきプログラミング・ステップを必要とする。このパフォーマンスは2状態メモリセル用としては容認できるものである。しかし、マルチ状態セルの場合、所要ステップ数は分割の数と共に増加するため、プログラミングの精度すなわち精密さも増やす必要がある。例えば、16個の状態セルでは、目標状態にセットしてプログラムするために平均して少なくとも40個のプログラミング・パルスを必要とする場合もある。
【0025】
【発明が解決しようとする課題】
したがって、本発明の一般的目的は、高密度で、高性能で、しかも低価格のメモリ素子を提供することである。
【0026】
特に、実質的に3以上のメモリ状態のサポートが可能なフラッシュEEPROMを提供することが本発明の一般的目的である。
【0027】
コンピュータ・システムの磁気ディスクメモリ素子を置き換えるフラッシュEEPROM半導体チップを提供することが本発明の別の一般的目的である。
【0028】
改善されたプログラミング回路とフラッシュEEPROMデバイスのための方法を提供することが本発明の目的である。
【0029】
また、長い使用期間にわたる改善された精度と信頼性を備えた、単純で、製造し易いプログラミング回路を提供することが本発明の目的である。
【0030】
【課題を解決するための手段】
上記目的及び追加の目的は、不揮発性浮遊ゲート・デバイスのためのプログラミング回路ならびに技法の改善により達成される。本発明の様々な局面は、きめ細かなプログラミング精度を達成しながらパフォーマンスの向上に役立つものである。本発明の1つの特徴として、プログラムの対象データ(目標状態)のために最適化された振幅を持つプログラミング・パルスを利用して、第1のステップまたは最初の数ステップ内で、上まわることなく可能な限り目標状態の近傍にセルをプログラムするようにするという特徴がある。第2の特徴として、一連の処理段を通じてプログラミングの反復を行うという特徴があるが、その場合、各段と共に、ますます増えるさらにきめ細かなプログラミング・ステップがプログラミング波形により形成される。別の特徴として、1グループのセルに並列に印加可能なプログラミング処理時に第1の2つの特徴を実現するという特徴がある。このようにして、並列処理によりパフォーマンスの向上を図りながら、高い精度と、目標状態への高速の収束の双方を同時に達成することが可能となる。
【0031】
本発明の1つの局面によれば、マルチ状態セルを備えたメモリ素子において、1グループのメモリセルに並列印加が可能なプログラミング回路及び方法の改善が含まれる。当該セルに格納する対象データ用としてセルの各々に並列に印加されるプログラミング・パルスの最適化が行われる。このようにして、セルの各々は、プログラミング・パルスのうちの最小のパルスを用いてその目標状態にセットされてプログラムされる。好ましい実施態様では、これは、複数の電圧レベルを出力するプログラミング電圧バスの供給と、グループ内の各セル用プログラミング回路とにより達成され、このプログラミング回路はその目標状態にセットされた各セルのプログラミングに適した最適電圧レベルを上記電圧バスから選択することができる。
【0032】
本発明の別の局面によれば、プログラミング・パルスは、ますますきめ細かくなるプログラミング精度で、複数のプログラミング処理段にわたって印加される。好ましい実施態様では、各段の処理中、階段波形の形のプログラミング電圧がセルの各々に並列に印加される。グループ内の1つのセルは、目標状態に対応する目標レベル未満の或る所定のレベル・オフセット値を上まわるようにプログラムされている場合には、さらなるプログラミングから除外される。上記オフセット値は、所定のレベルを越えたセルをプログラムするプログラミング・パルスが所定のマージン以上に目標レベルを越えることがないようにする値である。この所定マージンは、プログラミング・ステップのサイズにより暗黙のうちにセットされる。最後の段の処理中、上記所定のレベルは目標レベルと同じものとなり、オフセット値はゼロとなる。このようにして、高い精度を達成しながら、目標状態への高速の収束が可能となる。
【0033】
上記の改善されたプログラミング回路と技法とにより、セルの導通状態または閾値電圧の範囲の細かな分割により、より高密度のメモリ素子のサポートが可能となる。好ましい実施態様では、16個の異なる状態を持つフラッシュEEPROMセルを約10〜20個のプログラミング・ステップの範囲内でプログラムすることが可能となる。データ依存型プログラミング電圧の改善された特徴とマルチフェーズ・プログラムとが大容量の並列処理で実現されるとき、高密度で高性能、しかも低価格のフラッシュEEPROMが可能となる。
【0034】
本発明の追加の目的、特徴及び利点については、添付図面と関連して行われる本発明の好ましい実施態様についての以下の説明から理解されるであろう。
【0035】
【発明の実施の形態】
図4は、本発明の好ましい実施態様による1グループのメモリセルを並列にプログラムするプログラミング・システムを示すブロック図である。プログラミング・システム200は、最適化した個々のプログラミング電圧VSTG(1)、…、VSTG(k)を1グループのk個のメモリセル、50、…、50’のステアリング・ゲート60、…、60’へ供給するマルチフェーズ・プログラミング回路210、…、210’のバンクを具備する。1つの好ましい実施態様ではグループ・サイズk=4096個のセルが並列にプログラムされる。
【0036】
マルチフェーズ・プログラミング回路210は、セル50のステアリング・ゲートへ一連のプログラミング電圧パルスを実質的に供給する。セル50を目標状態S1にセットしてプログラムする場合、セルをS1 にセットして正確かつ迅速にプログラムするために供給電圧パルスの最適化が行われる。1つの好ましい実施態様では、各セル50の閾値ウィンドウが分割され、16個の状態の中の1つが指定される。例えば、0.5〜3.5Vの間の閾値電圧用ウィンドウの範囲にわたるセルは、16個の状態を画定するためにほぼ0.2V間隔の分割を必要とする。これは、2状態分割で用いられる精度よりもほぼ1桁大きいものである。
【0037】
マルチ電圧バス220が電源222により駆動され、この分割された状態をプログラミングし、読み出すための複数の最適起動電圧V0が供給される。一般に、利用可能な電圧が大きければ大きいほど、起動電圧の最適化はきめ細かなものになる。好ましい実施態様では、マルチ電圧バスは分割された閾値電圧の各々とほぼ同じ電圧を供給する。本例では、バスは、電圧が0.4、0.6、0.8、1.0、1.2、1.4、1.6、1.8、2.0、2.2、2.4、2.6、2.8、3.0、3.2、3.4Vの16個の電源ラインを具備する。
【0038】
目標状態S1 にセットしてセル50をプログラムする場合、データはデータ・ラッチ232に格納されている。データ・ラッチ232内の目標状態データD(S1 )(これはマルチビットであってもよい)に応じて、目標状態S1 にセットしてセルをプログラムするために最適化されたバス線路電圧、V0(S1)の中の1つが電圧選択装置230により選択される。
【0039】
前述したように、プログラミング・パルスを交番して、リードバックに先行するセルの印加によりプログラミングが行われ、結果として得られるセルのメモリ状態が測定される。ベリファイ(リードバック)処理中、電圧V0(S1)はセルのステアリング・ゲート60に印加される。プログラミング中、所定の波形プロファイルを持つプログラミング電圧を構成する基礎が電圧V0(S1)により形成される。所望のプログラミング・レートに応じて、波形プロファイルが平坦波形プロファイルから、増加するプログラミング・レートの結果である増加波形プロファイルになる場合もある。1つの好ましい実施態様では所定の波形プロファイルは階段波形である。
【0040】
ベリファイ処理中、電圧選択装置230から出力されるV0(S1)用のパス234をセル50のステアリング・ゲート60へ供給することが信号VERIFYにより可能となる。この結果生じるソース・ドレイン電流はセンス・アンプ240により基準電流と比較される。プログラミングの開始に先行して、セル50は消去された状態にあるが、この状態でソース・ドレイン電流は基準電流よりも大きい。セル50が次第にプログラムされるにつれて、電荷が浮遊ゲートに累積し、それによってチャネルのステアリング・ゲートのV0(S1)の電界効果が損なわれ、その結果、ソース・ドレイン電流は、ベリファイ中、基準電流IREFのソース・ドレイン電流以下に下がるまで減少する。その時点で、セルは所望のレベルにセットされてプログラムされ、次いで、センス・アンプ240からのLOWになる出力信号PASSED*によりイベントに信号が出される。
【0041】
プログラミング処理中、マルチフェーズ・プログラム電圧発生器250はV0(S1)を利用して、セルのステアリング・ゲート60へ供給すべき様々な波形を生成するための基礎を形成する。マルチフェーズ・プログラム電圧発生器250は、様々な処理段の下で様々な波形を生成し、ローカル・セル50の状態、並びに、k個のセルからなるグループ内のすべてのセルの状態に応じてセル・プログラム制御装置260により制御される。
【0042】
セル・プログラム制御装置260はセンス・アンプ240の出力信号に応答する。上述のように、セルが所望のレベルにセットされてプログラムされるとき、センス・アンプの出力信号PASSED*はLOWになり、このLOW信号は制御装置260に信号PGM1 *を出力させ、プログラム抑制回路280をHIGHにする。プログラム抑制回路280は、HIGHになると、ドレイン・ゲートとステアリング・ゲートとへ適切な電圧を印加することにより、さらなるプログラミングから実質的にセル50を抑制する。
【0043】
k個のセルを並列にプログラミングするために、マルチフェーズ・プログラミング回路のバンク、210、…、210’が採用され、各セルについて1つのプログラミング回路が使用される。k個のマルチフェーズ・プログラミング回路セルの各々から、状態PGM1 *、…、PGMk *に応じて、プログラミング回路のバンクのプログラミング処理の調整が並列プログラム制御装置290により行われる。後程さらに詳細に説明するように、すべてのk個のセルが、それらのセルのそれぞれの所望レベルにセットされてプログラムされた後、新しい段が始まるが、これは、各セルが、各セルのセンス・アンプの基準電流をトリップすることと同じことである。この結果、PGM1 *からPGMk *はすべてLOWとなってしまう。
【0044】
図5は、マルチフェーズ・プログラム電圧発生器250と図4のマルチフェーズ・プログラミング回路210のセル・プログラム制御装置260とをさらに詳細に示す図である。図6〜8に図示のタイミング図と組み合せて、様々な構成要素の動作について最善の説明を行うこととする。
【0045】
本質的には、HIGHをパルスする制御信号SAMPLEにより指定されているような処理の最初の段で、マルチフェーズ・プログラム電圧発生器250は最適化された電圧V0(S1)をサンプルし、サンプル&ホールド回路300にこの電圧V0を格納する。サンプル&ホールド回路300は出力ノードを備え、このノードで、(以下説明する330、350などのような)別のソースから得られる電圧が加算され、その結果生じる電圧VLastが形成される。次いで、この電圧VLastは、ソースフォロワ310を駆動して、セル50のステアリング・ゲートでプログラミング電圧VSTG(1)を供給する。
【0046】
サンプル&ホールド回路300は、共用ノード303を間に備えた2つの直列トランジスタ302、304と、出力ノード307とによりゲートされる入力部を具備する。この共用ノード303は別のトランジスタ308によりゲートされる電圧VHOLDにセットしてもよい。
【0047】
好ましい実施態様では、その他の電圧源が出力ノード307で加算され、関連するAC用カプラ330を備えた第1段の波形発生器320と、関連するAC用カプラ350を備えた第2段の波形発生器340とにより生成されるVLastが生みだされる。
【0048】
図6(a)〜6(e)は、図5のマルチフェーズ・プログラム電圧発生器のサンプル&ホールド動作のためのタイミング図である。処理中、並列プログラム制御装置290(図4を参照)は、2つの直列トランジスタ302と304のスイッチをオンにするSAMPLE信号をオンにセットし、AC用カプラ330のキヤパシタC1の両端にわたる入力電圧V0(S1)の維持を可能にする。波形発生器320と340のパスは、ゲーティング信号G1とG2(図6(c))とによりそれぞれブロックされているので、サンプル&ホールド動作時にVLastに寄与することはない。したがって、出力ノード307では、V0(S1)の値(図6(e))が当初電圧VLastにより仮定されている。その後、SAMPLEがLOWになった(図6(a))状態で、2つの直列トランジスタのスイッチはオフになり、信号HOLD(図6(b))がトランジスタ308のゲートでオンにセットされた後、共用ノード303は電圧VHOLDの取得を許される。この脱バイアスな(debiasing)構成によって、トランジスタ304を介するVLastの戻り漏洩が数桁分低減され、ノード307に格納するサンプルされた電圧の精度が保証される。
【0049】
図5に図示のセル・プログラム制御装置260はセット/リセット用ラッチ262を具備する。セル50の伝導電流が基準電流レベル以下になるようにセル50がプログラムされているとき、センス・アンプはHIGHからLOWへ移動する信号PASSED*を出力する。この信号PASSED*を用いて、セット/リセット用ラッチ262をセットし、ラッチした出力信号PGM1 *をHIGHからLOWへ変更し、次いで、この変更によりプログラム抑制回路280の起動が可能となる。
【0050】
図7(a)〜7(i)は、図5に図示のマルチフェーズ・プログラム電圧発生器の第1段処理のタイミング図である。好ましい実施態様では、プログラミングに先行してベリファイ処理が実行される。リセット信号は、ラッチされた出力信号PGM1 *がHIGHになるようにセット/リセット用ラッチ262をリセットする。VERIFY信号がHIGHになるときはいつでもベリファイ処理が可能となる。逆に、VERIFY信号がLOWのとき、プログラミング処理が可能となる。セル50が適切に消去された場合、センス・アンプ240の出力信号PASSED*はHIGHになり、センス・アンプ240の信号がHIGHであることによりプログラミングを行うことが可能となる。なぜなら、上記HIGH信号はプログラム抑制回路280を作動させないからである。(図4も参照されたい)。
【0051】
プログラミング処理の第1段の処理中、並列プログラム制御装置290から出力される制御信号Φ1(図7(e))により第1の波形発生器320がHIGHにされる。次いで、パス・ゲート信号G1がHIGHのとき、第1の波形発生器320は1以上の階段状パルスの形でV1(t)(図7(h))を生成する。好適には、別様の急な立上がりをやわらげるために、第1のパルスの最初の立上がりをランプすることが望ましく、それによってメモリセルに対する何らかの望ましくない応力が加減される。波形の各連続パルスは、セルの目標状態を指定する好適なレベルとなるように設定された目標レベルへ向かってセルのプログラムされたレベルを移動させる。プログラミング・ステップの個別の性質に起因して、所定のメモリ状態を表すように指定されたプログラムされたレベルの統計的分布が生じる。本実施態様では、上記プログラムされた閾値レベルが、所定のメモリ状態と関連づけられた、プログラムされたレベルの範囲内に入ったとき、セルは当該状態にセットされてプログラムされたと考えられる。プログラムされたレベルの範囲は、目標レベルにより、下端で区切られ、また、当該状態と関連づけられた所定のマージンにより上端で区切られる。
【0052】
プログラムされたレベルの範囲を上まわることを回避するために、プログラミング回路は、上記範囲に達していない所定のレベルを用いて、各段の処理中プログラミングの停止時期の測定を行う。目標レベルにまで達していない上記所定のレベルのオフセットは、プログラミング・パルスが移動したとき、プログラムされたレベルが上記所定のレベルを上まわるように設定されるため、上記所定のレベルが関連する所定のマージン分以上に目標レベルを上まわることはない。言い換えれば、一旦所定のレベルを上まわると、セルは、当該状態のプログラム・レベル範囲の上端を上まわらないレベルにセットされてプログラムされる。その場合、現段のプログラミング・パルスはもはや印加されない。したがって、階段波形の上昇レートと、第1段の所定のレベルとに対する考慮は以下のようになる。上記目標レベルは、可能な限り迅速に連続パルスを用いてアプローチされるが、単一パルスに起因して、メモリセルの閾値が目標レベルを越えて第1段の所定のレベル及び関連する所定のマージンの双方を上まわることはない。
【0053】
V1(t)は、HIGHの制御信号PGM1 *によりノード333でHIGHにされ、次いで、V1(t)はAC用カプラ330を介して出力ノード307へ加算される。(図7(d)、7(h)を参照)。したがって、出力ノード307での電圧は、VLast=V0S1 )+b1 V1 (t)(但し、b1は1に近い結合比)となり、さらに、上記電圧はソースフォロワ310の中を通り、セル50のステアリング・ゲートへの供給電圧となる。(図7(i)を参照)。プログラミング・パルスが連続して印加されるのに伴い、最終的に、セル50は第1段の所定のレベルにセットされてプログラムされる。この時点で、信号PASSED*(図7(c))はLOWになり、次いで、信号PGM1 *がLOWにされ(図7(d))、このLOWになった信号PGM1 *によりプログラム抑制回路280が起動されて、セル50のさらなるプログラミングが抑制される。同時に、LOWになったPGM1 *はG1をLOWにし(図7(f))、このLOWになったG1により第1の波形発生器320からACカプラ330が切断され、それによって、この切断時刻に波形の振幅でV1がフリーズされる。T1 fをPGM1 *がLOWになる時刻とすると、V1=V1(T1 f)となり、その結果、VLast(T1 f)=V0(S1)+b1V1(T1 f)となる。
【0054】
その間、次第に多くのセルがその関連する第1段の所定のレベルに達し、並列プログラミング処理から脱落してゆく間、グループの他のセルの並列プログラミングは継続して行われる。各セルが脱落するとき、それらセルの関連する各VLastは、プログラム抑制時刻にステアリング・ゲートに印加される対応する電圧を保持する。最終的に、グループを構成する全てのセルは、対応する所定のレベルにセットされてプログラムされた状態になり、PGM1 *からPGMk *のすべてがLOWになることによりこのイベントに信号が出される。PGM1 *からPGMk *のすべてがLOWになったことにより、プログラム制御装置290は次の段の開始を促される。
【0055】
図8(a)〜8(j)は、図5に図示のマルチフェーズ・プログラム電圧発生器の第2段処理を行うためのタイミング図である。この第2段は、制御信号Φ1がLOWである(図8(e))ことにより第1の波形発生器が起動不能であることを除けば、プログラミングに先行して実行されるベリファイから始まる第1段の場合と同様の段である。第1の波形発生器が起動不能である代わりに、並列プログラム制御装置290からの制御信号Φ2(図8(f))により第2の波形発生器340が起動可能であり、この第2の波形発生器340により1以上の階段状パルス(図8(i))の形のV2(t)が生成される。上記セルのプログラムされたレベルは、この波形の各連続パルスにより、目標レベルから第2段の所定レベルのオフセット値の方へ動かされる。上記階段波形の上昇レートと、第2段の所定レベルとは、連続パルスを用いて可能な限り迅速に目標レベルにアプローチしながら、しかも、第2段の所定レベル及び関連する所定マージンの双方が目標レベルを越えてメモリセルの閾値を上まわることがないように単一パルスにより設定されるものである。一般に、上記階段波形の上昇レートと所定レベルとは、第1段のものに比べてずっときめ細かなものになる。
【0056】
V2(t)は、ノード335で(第2段の開始時にすべてのラッチがリセットされて(図8(a))、リセットされてHIGHになっている制御信号PGM1 *(図8(d))により起動可能となり、次いで、V2(t)は、AC用カプラ350を介してノード333へ加算される。したがって、出力ノード307における電圧は、VLast=V0(S1)+b1[V1(T1f)+b2[V2(t)−V2i]となる。但し、b2は別の結合比であり、V2iはG1がLOWになるときのV2の値であり、第1段の終了前に印加される所定のオフセット値(例えば約0.4Vなど)である。VLastは、ソースフォロワ310の中を通り、セル50のステアリング・ゲートへの供給電圧となる。(図8(j)を参照)。プログラミング・パルスが連続して印加されるのに伴い、最終的に、セル50は現段の所定レベルにセットされてプログラムされる。この時点で、信号PASSED*(図8(c))はLOWになり、次いで、信号PGM1 *がLOWにされ(図8(d))、このLOWになった信号PGM1 *によりプログラム抑制回路280が起動されて、セル50のさらなるプログラミングが抑制される。同時に、LOWになったPGM1 *はG2をLOWにし(図8(g))、このLOWになったG2により第2の波形発生器340からACカプラ350が切断され、それによって、この切断時刻に波形の振幅でV2がフリーズされる。T2 fをPGM1 *がLOWになる時刻とすると、V2=V2(T2f)となり、その結果、VLast(T2f)=V0(S1)+b1V1(T1f)+b2[V2(T2f)−V2i]となる。
【0057】
同様に、次第に多くのセルがその関連する第1段の所定レベルに達し、並列プログラミング処理の中から脱落し、それらセルの各VLastが、プログラム抑制時刻にステアリング・ゲートに印加される電圧を保持している間、グループを構成する他のセルの並列プログラミングは継続して行われる。最終的に、グループを構成する全てのセルは、所定のレベルにセットされてプログラムされた状態になり、PGM1 *からPGMk *のすべてがLOWになることによりこのイベントに信号が出される。PGM1 *からPGMk *のすべてがLOWになったことにより、プログラム制御装置290は次の段の開始を促される。
【0058】
同様の構成がさらに高い段に適用され、その段では、前の段の最後にフリーズしたVLastのレベルに加算された電圧が波形発生器により生成される。最後の段で、上記所定のレベルは目標状態に対応する目標レベルと同じレベルとなる。
【0059】
別の実施態様では、VLastは1つのマルチフェーズ波形発生器により生成される。
【0060】
マルチフェーズ・プログラムの実行により、様々な処理段中、階段波形の様々な上昇レートが可能となる。プログラミング・ステップの階層により、プログラム対象の目標状態にアプローチし、第1段は粗いアプローチを行い、上記目標状態を越えることなく最少のステップ数で目標状態にアプローチし、次いで、一連のさらにきめ細かなステップを持つ次の段が続き、再度、目標状態を越えることなく最少のステップ数で目標状態にアプローチする、等々。このようにして、一連の増加するプログラミング・パルスがセル50のステアリング・ゲート60に印加され、各段の処理中上昇レートを最適化して目標状態への高速の収束が行われるようにする。
【0061】
上述のように、最終段に達していない各段については、目標状態に達していないレベルを目標レベルとして利用し、当該段のプログラミング・ステップで上記レベルを上まわることにより実際の目標状態を越えるようなことがないようにする。最終段ではこの目標が実際の目標状態となる。好ましい実施態様では、この段依存レベルは、ベリファイ処理中ステアリング・ゲートに印加される電圧VSTGを所定の量だけシフト・ダウンすることにより実現される。その結果、実際の目標状態に達する前に、センス・アンプ240(図4を参照)によるトリッピングが生じる。電源222(図4を参照)は段の状態に応じてマルチ電圧バス220の電圧を適宜調整する。
【0062】
別の実施態様では、値を漸次低くするために、図4に図示のセンス・アンプ240により用いられる基準電流IREFの調整により段依存ベリファイが行われる。
【0063】
さらに別の実施態様では、ベリファイ処理中ステアリング・ゲートに印加される電圧を所定の量だけシフト・ダウンする処理と、センス・アンプにより用いられる基準電流の調整との組合せにより段依存ベリファイが行われる。
【0064】
複数の実施態様により、16個の状態に分割されたセルの場合、約10〜20程度のステップ以内で目標状態へのプログラミングの収束が可能であることが判明した。例えば、1つの好ましい実施態様は2段階プログラミング処理を有し、第1段は第1の増加波形を持ち、この第1の増加波形に、もっと穏やかな傾斜の波形を持つ第2段が後続する。別の実施態様では、第1の段が単一パルスで、この単一パルスに2つの一連の階段波形が後続する3段階処理が行われる。様々な組合せが可能であり、本発明による考慮の対象となる。
【0065】
以上説明したプログラミング・システム200の1つの利点として、たとえ大きなグループのセルを並列にプログラムする場合であっても、すべてのセルが同じ電源バス220を共用してデータ依存型プログラミング電圧を実現できるという点が挙げられる。同様に、320、340、…のような段依存型波形発生器もグループ内のすべてのセルによって共用される。
【0066】
図9は、本発明の好ましい実施態様に従う、1グループのメモリセルのマルチフェーズ並列プログラミングを示すフローチャートである。
【0067】
電荷を格納する浮遊ゲートや誘電体層を含む不揮発性半導体メモリを参照しながら本発明の実施態様について以上解説した。しかし、本発明の様々な局面はいずれのタイプの不揮発性メモリに対しても適用が可能であり、状態依存の最適制御電圧プログラミング・パルスの印加によって、この不揮発性メモリの中で精密なプログラミングの実行が可能となる。例えば、上記方法論は、金属窒化酸化物シリコン(MNOS)やポリシリコン窒化酸化物シリコン(SONOS)デバイスなどのマルチ誘電体メモリ素子に適用可能である。同様に、上記方法論は、MROMデバイスにも適用可能である。
【0068】
以上説明した本発明の実施態様は望ましい実施構成であったが、当業者であれば、本発明の変形例も可能であることを理解するであろう。したがって、本発明は添付の請求項の最大範囲の保護を受ける資格を有するものである。
【図面の簡単な説明】
【図1A】
EEPROMセルの形の不揮発性メモリを概略的に示す。
【図1B】
NROMセルの形の不揮発性メモリを概略的に示す。
【図1C】
選択ゲート及び制御(ステアリング)ゲートの双方を備えたフラッシュEEPROMセルを概略的に示す。
【図1D】
デュアル浮遊ゲートと、独立した選択ゲート及び制御ゲートとを備えた別のフラッシュEEPROMセルを概略的に示す。
【図2】
デコーダを備えた行と列を成すメモリセルのアドレス可能なアレイの概略ブロック図である。
【図3】
任意の時点で浮遊ゲートによる格納が可能な4つの異なる電荷Q1〜Q4についてのソース・ドレイン電流I(t)と制御ゲート電圧VSTGとの間の関係を示す。
【図4】
本発明の好ましい実施態様に従う、1グループのメモリセルを並列にプログラムするためのプログラミング・システムを示すブロック図である。
【図5】
図4のマルチフェーズ・プログラム電圧発生器と、マルチフェーズ・プログラミング回路のセル・プログラム制御装置とをさらに詳細に示す。
【図6】
図5のマルチフェーズ・プログラム電圧発生器のサンプル&ホールド動作のタイミング図である。
【図7】
図5に図示のマルチフェーズ・プログラム電圧発生器の第1段処理のタイミング図である。
【図8】
図5に図示のマルチフェーズ・プログラム電圧発生器の第2段処理のタイミング図である。
【図9】
本発明の好ましい実施態様に従う、1グループのメモリセルのマルチフェーズ並列プログラミングのフローチャートである。
Claims (18)
- 1グループのメモリセルを並列にプログラムする方法であって、各メモリセルは、該メモリセルの複数のメモリ状態の間の目標メモリ状態に対応する目標電荷レベルにセットされて個々にプログラム可能な電荷を格納をするように構成される方法において、
1つのメモリセルをプログラムするための複数の電圧レベルを前記複数のメモリ状態のうちの1つのメモリ状態へ供給するステップと、
上記グループの各メモリセルのための前記複数の電圧レベルのうちの1つの電圧レベルを選択するステップであって、上記選択された電圧レベルが上記メモリセルの目標メモリ状態の関数となるように構成される選択ステップと、
上記選択された電圧の関数として各メモリセルのためのプログラミング電圧を生成するステップと、
上記グループのメモリセルを並列にプログラムするステップと、を有することを特徴とする方法。 - 請求項1に記載の方法において、前記グループの各セルのためのプログラミング電圧波形を生成するステップをさらに有し、前記各プログラミング電圧波形は、各セル用として選択された前記電圧レベルの関数である初期振幅を有することを特徴とする方法。
- 請求項2に記載の方法において、前記プログラミング電圧波形が一連の電圧パルスを含むことを特徴とする方法。
- 請求項3に記載の方法において、前記一連の電圧パルスのうちの初期電圧パルスの印加により、各セルの目標メモリ状態の方へ向かいながら、しかも各セルのメモリ状態を上まわらないように各セルが実質的にプログラムされることを特徴とする方法。
- 請求項3に記載の方法において、前記一連の電圧パルスが時間と共に増加する振幅を有することを特徴とする方法。
- 請求項3に記載の方法において、
(a)各セルと関連づけられる上記プログラミング電圧波形の前記一連の電圧パルスの中のパルスを各セルに印加することにより前記グループのメモリセルを並列にプログラミングするステップと、
(b)各メモリセルの上記目標状態と関連づけられる所定のレベルにセットされて各セルがプログラムされているかどうかを検出することにより前記グループのメモリセルを並列にベリファイするステップと、
(c)任意のセルがその所定のレベルにセットされてプログラムされているとき、前記グループから前記任意のセルのさらなるプログラミングを抑制するステップと、
(d)前記グループ内のすべてのセルが該セルのそれぞれの所定のレベルにセットされてプログラムされてしまうまでステップ(a)、(b)、(c)を反復するステップと、をさらに有することを特徴とする方法。 - 請求項6に記載の方法において、所定の回数以上反復された場合、前記反復ステップが終了することを特徴とする方法。
- 請求項6に記載の方法であって、終了するまでのステップ(a)〜(d)の前記反復サイクルが1つのプログラミング段を構成し、1以上の追加プログラミング段をさらに有する方法において、各段は、各段の関連づけられた一連の電圧パルスと所定のレベルとを持つことを特徴とする方法。
- 請求項8に記載の方法において、各連続する段が、その前の段階からさらにきめ細かなプログラミング・ステップを形成する一連の電圧パルスを用いることを特徴とする方法。
- 請求項8に記載の方法において、各連続する段が、上記目標状態へさらに近づく所定のレベルを用いることを特徴とする方法。
- 請求項8に記載の方法において、所定の最後の段が、各セルのそれぞれの目標状態にセットされてプログラムされた上記グループの各セルを持つ所定のレベルを用いることを特徴とする方法。
- 請求項8に記載の方法において、各セルが20個以下のプログラミング・パルスを受け取ることを特徴とする方法。
- 請求項1乃至12のいずれか1つに記載の方法において、各セルが2つのメモリ状態のうちの一方を格納することを特徴とする方法。
- 請求項1乃至12のいずれか1つに記載の方法において、各セルが3以上のメモリ状態を格納することを特徴とする方法。
- 請求項1乃至12のいずれか1つに記載の方法において、各セルが16個のメモリ状態を格納することを特徴とする方法。
- 不揮発性メモリであって、
メモリセルのアレイであって、各メモリセルは、該メモリセルの複数のメモリ状態の間の目標とするメモリ状態に対応する、関連づけられた目標とする電荷レベルにセットされて個々にプログラム可能な電荷の格納を行うように構成されるメモリセルのアレイと、
前記複数のメモリ状態のうちの1つの状態にセットしてメモリセルをプログラムするための複数の電圧を並列に供給する電源バスと、
1グループのメモリセルを並列にプログラムする並列プログラミング・システムであって、複数のプログラミング回路であって、上記グループ内の各セル用について1つのプログラミング回路を備える前記並列プログラミング・システムとを具備する不揮発性メモリにおいて、各プログラミング回路は、さらに、
前記電源バスからの複数の電圧のうちの1つを選択する電圧選択装置を具備し、上記選択された電圧は上記関連づけられたメモリセルの上記目標状態の関数であり、該メモリセルの目標とするメモリ状態にセットして上記メモリ状態をプログラムするためのプログラミング電圧を生成するために、上記選択された電圧が前記プログラミング回路にとって最適となるように構成されることを特徴とする不揮発性メモリ。 - 請求項16に記載の不揮発性メモリにおいて、前記プログラミング回路が、
上記選択された電圧の関数である初期振幅を持つ第1のプログラミング電圧波形を生成するための、前記選択された電圧を受け取るように接続された第1のプログラミング電圧波形発生器と、
上記メモリセルの上記プログラムされた状態を検出するためのセンス・アンプと、
上記メモリセルの上記プログラムされた状態が第1の所定レベルを上まわったときはいつでも、上記セルのさらなるプログラミングを抑制するための、上記センス・アンプに応答するプログラム抑制回路と、をさらに具備することを特徴とする不揮発性メモリ。 - 請求項17に記載の不揮発性メモリにおいて、
上記関連セルのプログラムされた状態に上記第1の所定レベルを上まわらせる最後のプログラミング電圧を保存するための記憶素子と、
第2のプログラミング電圧を生成するための、保存された前記最後のプログラミング電圧に応じる第2のプログラミング電圧波形発生器と、
上記グループ内のすべてのメモリセルが上記第1の所定レベルを上まわった後、前記第2のプログラミング電圧波形発生器を起動させる制御装置と、をさらに具備することを特徴とする不揮発性メモリ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/793,370 US6738289B2 (en) | 2001-02-26 | 2001-02-26 | Non-volatile memory with improved programming and method therefor |
PCT/US2002/005265 WO2002069346A2 (en) | 2001-02-26 | 2002-02-22 | Non-volatile memory with improved programming and method therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004519804A true JP2004519804A (ja) | 2004-07-02 |
Family
ID=25159763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002568378A Pending JP2004519804A (ja) | 2001-02-26 | 2002-02-22 | 改善されたプログラミングを備えた不揮発性メモリ及び該プログラミングのための方法 |
Country Status (10)
Country | Link |
---|---|
US (5) | US6738289B2 (ja) |
EP (2) | EP1978526A1 (ja) |
JP (1) | JP2004519804A (ja) |
KR (1) | KR20030014207A (ja) |
CN (1) | CN1460268A (ja) |
AT (1) | ATE386327T1 (ja) |
AU (1) | AU2002242219A1 (ja) |
DE (1) | DE60225005T2 (ja) |
TW (1) | TW556194B (ja) |
WO (1) | WO2002069346A2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006500729A (ja) * | 2002-09-24 | 2006-01-05 | サンディスク コーポレイション | 隣接フィールドエラーが低減された不揮発性メモリおよび方法 |
JP2008521153A (ja) * | 2004-11-16 | 2008-06-19 | サンディスク コーポレイション | オーバープログラミングの低減を利用する高速プログラミングシステム |
JP2011524599A (ja) * | 2008-06-12 | 2011-09-01 | サンディスク コーポレイション | 相関複数パスプログラミングのための不揮発性メモリおよび方法 |
US8300458B2 (en) | 2008-06-12 | 2012-10-30 | Sandisk Technologies Inc. | Nonvolatile memory with correlated multiple pass programming |
Families Citing this family (213)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
US6738289B2 (en) * | 2001-02-26 | 2004-05-18 | Sandisk Corporation | Non-volatile memory with improved programming and method therefor |
US6894343B2 (en) | 2001-05-18 | 2005-05-17 | Sandisk Corporation | Floating gate memory cells utilizing substrate trenches to scale down their size |
US6936887B2 (en) | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
US6762092B2 (en) * | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
KR100432884B1 (ko) * | 2001-08-28 | 2004-05-22 | 삼성전자주식회사 | 공유된 행 선택 구조를 갖는 불 휘발성 반도체 메모리 장치 |
US6897522B2 (en) | 2001-10-31 | 2005-05-24 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
US6925007B2 (en) * | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
KR20030060139A (ko) * | 2002-01-07 | 2003-07-16 | 삼성전자주식회사 | 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법 |
JP4192510B2 (ja) * | 2002-06-14 | 2008-12-10 | 日本電気株式会社 | 半導体装置 |
US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
US6864106B1 (en) * | 2002-08-12 | 2005-03-08 | Advanced Micro Devices, Inc. | Method and system for detecting tunnel oxide encroachment on a memory device |
US7046568B2 (en) * | 2002-09-24 | 2006-05-16 | Sandisk Corporation | Memory sensing circuit and method for low voltage operation |
US7443757B2 (en) | 2002-09-24 | 2008-10-28 | Sandisk Corporation | Non-volatile memory and method with reduced bit line crosstalk errors |
US7324393B2 (en) * | 2002-09-24 | 2008-01-29 | Sandisk Corporation | Method for compensated sensing in non-volatile memory |
US6983428B2 (en) * | 2002-09-24 | 2006-01-03 | Sandisk Corporation | Highly compact non-volatile memory and method thereof |
US7327619B2 (en) * | 2002-09-24 | 2008-02-05 | Sandisk Corporation | Reference sense amplifier for non-volatile memory |
KR100615975B1 (ko) * | 2002-09-24 | 2006-08-28 | 쌘디스크 코포레이션 | 비휘발성 메모리 및 그 감지 방법 |
US7196931B2 (en) | 2002-09-24 | 2007-03-27 | Sandisk Corporation | Non-volatile memory and method with reduced source line bias errors |
US7136304B2 (en) * | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
US7031192B1 (en) * | 2002-11-08 | 2006-04-18 | Halo Lsi, Inc. | Non-volatile semiconductor memory and driving method |
JP4205938B2 (ja) * | 2002-12-05 | 2009-01-07 | シャープ株式会社 | 不揮発性メモリ装置 |
JP4667719B2 (ja) * | 2003-01-17 | 2011-04-13 | スパンション エルエルシー | 不揮発性多値半導体メモリ |
US6944063B2 (en) | 2003-01-28 | 2005-09-13 | Sandisk Corporation | Non-volatile semiconductor memory with large erase blocks storing cycle counts |
US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
US7630237B2 (en) | 2003-02-06 | 2009-12-08 | Sandisk Corporation | System and method for programming cells in non-volatile integrated memory devices |
US6856551B2 (en) * | 2003-02-06 | 2005-02-15 | Sandisk Corporation | System and method for programming cells in non-volatile integrated memory devices |
US6839281B2 (en) * | 2003-04-14 | 2005-01-04 | Jian Chen | Read and erase verify methods and circuits suitable for low voltage non-volatile memories |
US6950348B2 (en) | 2003-06-20 | 2005-09-27 | Sandisk Corporation | Source controlled operation of non-volatile memories |
US7064980B2 (en) * | 2003-09-17 | 2006-06-20 | Sandisk Corporation | Non-volatile memory and method with bit line coupled compensation |
US6956770B2 (en) | 2003-09-17 | 2005-10-18 | Sandisk Corporation | Non-volatile memory and method with bit line compensation dependent on neighboring operating modes |
US7177199B2 (en) * | 2003-10-20 | 2007-02-13 | Sandisk Corporation | Behavior based programming of non-volatile memory |
US7057931B2 (en) * | 2003-11-07 | 2006-06-06 | Sandisk Corporation | Flash memory programming using gate induced junction leakage current |
US20050251617A1 (en) * | 2004-05-07 | 2005-11-10 | Sinclair Alan W | Hybrid non-volatile memory system |
US6888758B1 (en) | 2004-01-21 | 2005-05-03 | Sandisk Corporation | Programming non-volatile memory |
US7372730B2 (en) * | 2004-01-26 | 2008-05-13 | Sandisk Corporation | Method of reading NAND memory to compensate for coupling between storage elements |
US7068539B2 (en) * | 2004-01-27 | 2006-06-27 | Sandisk Corporation | Charge packet metering for coarse/fine programming of non-volatile memory |
US7139198B2 (en) * | 2004-01-27 | 2006-11-21 | Sandisk Corporation | Efficient verification for coarse/fine programming of non-volatile memory |
US7002843B2 (en) * | 2004-01-27 | 2006-02-21 | Sandisk Corporation | Variable current sinking for coarse/fine programming of non-volatile memory |
US7023733B2 (en) * | 2004-05-05 | 2006-04-04 | Sandisk Corporation | Boosting to control programming of non-volatile memory |
US7020026B2 (en) * | 2004-05-05 | 2006-03-28 | Sandisk Corporation | Bitline governed approach for program control of non-volatile memory |
US7490283B2 (en) | 2004-05-13 | 2009-02-10 | Sandisk Corporation | Pipelined data relocation and improved chip architectures |
US7307884B2 (en) | 2004-06-15 | 2007-12-11 | Sandisk Corporation | Concurrent programming of non-volatile memory |
US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
US7173859B2 (en) * | 2004-11-16 | 2007-02-06 | Sandisk Corporation | Faster programming of higher level states in multi-level cell flash memory |
US7242618B2 (en) * | 2004-12-09 | 2007-07-10 | Saifun Semiconductors Ltd. | Method for reading non-volatile memory cells |
US7120051B2 (en) * | 2004-12-14 | 2006-10-10 | Sandisk Corporation | Pipelined programming of non-volatile memories using early data |
US7158421B2 (en) * | 2005-04-01 | 2007-01-02 | Sandisk Corporation | Use of data latches in multi-phase programming of non-volatile memories |
US7420847B2 (en) * | 2004-12-14 | 2008-09-02 | Sandisk Corporation | Multi-state memory having data recovery after program fail |
US7849381B2 (en) * | 2004-12-21 | 2010-12-07 | Sandisk Corporation | Method for copying data in reprogrammable non-volatile memory |
US7130210B2 (en) * | 2005-01-13 | 2006-10-31 | Spansion Llc | Multi-level ONO flash program algorithm for threshold width control |
US7251160B2 (en) * | 2005-03-16 | 2007-07-31 | Sandisk Corporation | Non-volatile memory and method with power-saving read and program-verify operations |
US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
US7206230B2 (en) * | 2005-04-01 | 2007-04-17 | Sandisk Corporation | Use of data latches in cache operations of non-volatile memories |
US7447078B2 (en) | 2005-04-01 | 2008-11-04 | Sandisk Corporation | Method for non-volatile memory with background data latch caching during read operations |
US7463521B2 (en) * | 2005-04-01 | 2008-12-09 | Sandisk Corporation | Method for non-volatile memory with managed execution of cached data |
TWI410974B (zh) * | 2005-04-01 | 2013-10-01 | Sandisk Technologies Inc | 於編程失敗後具有資料回復之複數狀態記憶體 |
JP4907896B2 (ja) * | 2005-04-12 | 2012-04-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7339834B2 (en) * | 2005-06-03 | 2008-03-04 | Sandisk Corporation | Starting program voltage shift with cycling of non-volatile memory |
US7656710B1 (en) | 2005-07-14 | 2010-02-02 | Sau Ching Wong | Adaptive operations for nonvolatile memories |
US7804126B2 (en) | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
US7342833B2 (en) * | 2005-08-23 | 2008-03-11 | Freescale Semiconductor, Inc. | Nonvolatile memory cell programming |
US8116142B2 (en) * | 2005-09-06 | 2012-02-14 | Infineon Technologies Ag | Method and circuit for erasing a non-volatile memory cell |
US7286406B2 (en) * | 2005-10-14 | 2007-10-23 | Sandisk Corporation | Method for controlled programming of non-volatile memory exhibiting bit line coupling |
US7206235B1 (en) | 2005-10-14 | 2007-04-17 | Sandisk Corporation | Apparatus for controlled programming of non-volatile memory exhibiting bit line coupling |
US20070087503A1 (en) * | 2005-10-17 | 2007-04-19 | Saifun Semiconductors, Ltd. | Improving NROM device characteristics using adjusted gate work function |
US7301817B2 (en) | 2005-10-27 | 2007-11-27 | Sandisk Corporation | Method for programming of multi-state non-volatile memory using smart verify |
US7366022B2 (en) * | 2005-10-27 | 2008-04-29 | Sandisk Corporation | Apparatus for programming of multi-state non-volatile memory using smart verify |
US7616481B2 (en) * | 2005-12-28 | 2009-11-10 | Sandisk Corporation | Memories with alternate sensing techniques |
US7349264B2 (en) | 2005-12-28 | 2008-03-25 | Sandisk Corporation | Alternate sensing techniques for non-volatile memories |
WO2007076414A2 (en) | 2005-12-28 | 2007-07-05 | Sandisk Corporation | Reference sense amplifier and method for compensated sensing in non-volatile memory |
US7224614B1 (en) * | 2005-12-29 | 2007-05-29 | Sandisk Corporation | Methods for improved program-verify operations in non-volatile memories |
US7310255B2 (en) * | 2005-12-29 | 2007-12-18 | Sandisk Corporation | Non-volatile memory with improved program-verify operations |
US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
WO2007132452A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies | Reducing programming error in memory devices |
WO2007132456A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies Ltd. | Memory device with adaptive capacity |
KR101202537B1 (ko) | 2006-05-12 | 2012-11-19 | 애플 인크. | 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩 |
WO2007132453A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies Ltd. | Distortion estimation and cancellation in memory devices |
US7639542B2 (en) * | 2006-05-15 | 2009-12-29 | Apple Inc. | Maintenance operations for multi-level data storage cells |
DE602006011451D1 (de) | 2006-06-21 | 2010-02-11 | Hynix Semiconductor Inc | Verfahren und Vorrichtung zum elektrischen Programmieren von Halbleiterspeicherzellen |
US7486561B2 (en) | 2006-06-22 | 2009-02-03 | Sandisk Corporation | Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages |
US7489549B2 (en) * | 2006-06-22 | 2009-02-10 | Sandisk Corporation | System for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages |
WO2008024688A2 (en) * | 2006-08-25 | 2008-02-28 | Micron Technology, Inc. | Method, apparatus and system relating to automatic cell threshold voltage measurement |
US7483305B2 (en) * | 2006-08-28 | 2009-01-27 | Micron Technology, Inc. | Method, apparatus and system relating to automatic cell threshold voltage measurement |
US8060806B2 (en) | 2006-08-27 | 2011-11-15 | Anobit Technologies Ltd. | Estimation of non-linear distortion in memory devices |
US7453731B2 (en) * | 2006-09-12 | 2008-11-18 | Sandisk Corporation | Method for non-volatile memory with linear estimation of initial programming voltage |
US7606091B2 (en) * | 2006-09-12 | 2009-10-20 | Sandisk Corporation | Method for non-volatile memory with reduced erase/write cycling during trimming of initial programming voltage |
US7599223B2 (en) * | 2006-09-12 | 2009-10-06 | Sandisk Corporation | Non-volatile memory with linear estimation of initial programming voltage |
US7606077B2 (en) * | 2006-09-12 | 2009-10-20 | Sandisk Corporation | Non-volatile memory with reduced erase/write cycling during trimming of initial programming voltage |
US7696044B2 (en) * | 2006-09-19 | 2010-04-13 | Sandisk Corporation | Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches |
US7646054B2 (en) * | 2006-09-19 | 2010-01-12 | Sandisk Corporation | Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches |
US7474561B2 (en) * | 2006-10-10 | 2009-01-06 | Sandisk Corporation | Variable program voltage increment values in non-volatile memory program operations |
US7450426B2 (en) * | 2006-10-10 | 2008-11-11 | Sandisk Corporation | Systems utilizing variable program voltage increment values in non-volatile memory program operations |
US7821826B2 (en) | 2006-10-30 | 2010-10-26 | Anobit Technologies, Ltd. | Memory cell readout using successive approximation |
WO2008053472A2 (en) | 2006-10-30 | 2008-05-08 | Anobit Technologies Ltd. | Reading memory cells using multiple thresholds |
US7924648B2 (en) | 2006-11-28 | 2011-04-12 | Anobit Technologies Ltd. | Memory power and performance management |
WO2008068747A2 (en) | 2006-12-03 | 2008-06-12 | Anobit Technologies Ltd. | Automatic defect management in memory devices |
KR100836762B1 (ko) * | 2006-12-11 | 2008-06-10 | 삼성전자주식회사 | 멀티 비트 플래시 메모리 장치 및 그것의 프로그램 방법 |
US7900102B2 (en) | 2006-12-17 | 2011-03-01 | Anobit Technologies Ltd. | High-speed programming of memory devices |
US7800161B2 (en) * | 2006-12-21 | 2010-09-21 | Sandisk Corporation | Flash NAND memory cell array with charge storage elements positioned in trenches |
US7642160B2 (en) * | 2006-12-21 | 2010-01-05 | Sandisk Corporation | Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches |
US7551482B2 (en) * | 2006-12-27 | 2009-06-23 | Sandisk Corporation | Method for programming with initial programming voltage based on trial |
US7570520B2 (en) * | 2006-12-27 | 2009-08-04 | Sandisk Corporation | Non-volatile storage system with initial programming voltage based on trial |
US7751240B2 (en) | 2007-01-24 | 2010-07-06 | Anobit Technologies Ltd. | Memory device with negative thresholds |
US8151166B2 (en) | 2007-01-24 | 2012-04-03 | Anobit Technologies Ltd. | Reduction of back pattern dependency effects in memory devices |
US7619930B2 (en) | 2007-02-20 | 2009-11-17 | Sandisk Corporation | Dynamic verify based on threshold voltage distribution |
JP5113195B2 (ja) * | 2007-02-20 | 2013-01-09 | サンディスク テクノロジーズ インコーポレイテッド | 閾値電圧区分に基づく動的検証 |
CN101715595A (zh) | 2007-03-12 | 2010-05-26 | 爱诺彼得技术有限责任公司 | 存储器单元读取阈的自适应估计 |
US7745285B2 (en) * | 2007-03-30 | 2010-06-29 | Sandisk Corporation | Methods of forming and operating NAND memory with side-tunneling |
US7643348B2 (en) * | 2007-04-10 | 2010-01-05 | Sandisk Corporation | Predictive programming in non-volatile memory |
US8001320B2 (en) | 2007-04-22 | 2011-08-16 | Anobit Technologies Ltd. | Command interface for memory devices |
US8429493B2 (en) | 2007-05-12 | 2013-04-23 | Apple Inc. | Memory device with internal signap processing unit |
US8234545B2 (en) | 2007-05-12 | 2012-07-31 | Apple Inc. | Data storage with incremental redundancy |
US7936599B2 (en) * | 2007-06-15 | 2011-05-03 | Micron Technology, Inc. | Coarse and fine programming in a solid state memory |
US7508715B2 (en) * | 2007-07-03 | 2009-03-24 | Sandisk Corporation | Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing |
US7599224B2 (en) * | 2007-07-03 | 2009-10-06 | Sandisk Corporation | Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing |
US7925936B1 (en) | 2007-07-13 | 2011-04-12 | Anobit Technologies Ltd. | Memory device with non-uniform programming levels |
US8259497B2 (en) | 2007-08-06 | 2012-09-04 | Apple Inc. | Programming schemes for multi-level analog memory cells |
US7660151B2 (en) * | 2007-09-17 | 2010-02-09 | Qimonda Ag | Method for programming an integrated circuit, method for programming a plurality of cells, integrated circuit, cell arrangement |
US8174905B2 (en) | 2007-09-19 | 2012-05-08 | Anobit Technologies Ltd. | Programming orders for reducing distortion in arrays of multi-level analog memory cells |
US7773413B2 (en) | 2007-10-08 | 2010-08-10 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells in the presence of temperature variations |
US8068360B2 (en) | 2007-10-19 | 2011-11-29 | Anobit Technologies Ltd. | Reading analog memory cells using built-in multi-threshold commands |
US8527819B2 (en) | 2007-10-19 | 2013-09-03 | Apple Inc. | Data storage in analog memory cell arrays having erase failures |
US8000141B1 (en) | 2007-10-19 | 2011-08-16 | Anobit Technologies Ltd. | Compensation for voltage drifts in analog memory cells |
KR101301773B1 (ko) * | 2007-10-25 | 2013-09-02 | 삼성전자주식회사 | 멀티 비트 프로그래밍 장치 및 방법 |
KR101509836B1 (ko) | 2007-11-13 | 2015-04-06 | 애플 인크. | 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택 |
US8225181B2 (en) | 2007-11-30 | 2012-07-17 | Apple Inc. | Efficient re-read operations from memory devices |
US7688638B2 (en) * | 2007-12-07 | 2010-03-30 | Sandisk Corporation | Faster programming of multi-level non-volatile storage through reduced verify operations |
US8209588B2 (en) | 2007-12-12 | 2012-06-26 | Anobit Technologies Ltd. | Efficient interference cancellation in analog memory cell arrays |
US8456905B2 (en) | 2007-12-16 | 2013-06-04 | Apple Inc. | Efficient data storage in multi-plane memory devices |
US8085586B2 (en) | 2007-12-27 | 2011-12-27 | Anobit Technologies Ltd. | Wear level estimation in analog memory cells |
US8156398B2 (en) | 2008-02-05 | 2012-04-10 | Anobit Technologies Ltd. | Parameter estimation based on error correction code parity check equations |
US7924587B2 (en) | 2008-02-21 | 2011-04-12 | Anobit Technologies Ltd. | Programming of analog memory cells using a single programming pulse per state transition |
US7864573B2 (en) | 2008-02-24 | 2011-01-04 | Anobit Technologies Ltd. | Programming analog memory cells for reduced variance after retention |
US8230300B2 (en) | 2008-03-07 | 2012-07-24 | Apple Inc. | Efficient readout from analog memory cells using data compression |
US8059457B2 (en) | 2008-03-18 | 2011-11-15 | Anobit Technologies Ltd. | Memory device with multiple-accuracy read commands |
US8400858B2 (en) | 2008-03-18 | 2013-03-19 | Apple Inc. | Memory device with reduced sense time readout |
US7796435B2 (en) * | 2008-06-12 | 2010-09-14 | Sandisk Corporation | Method for correlated multiple pass programming in nonvolatile memory |
US7826271B2 (en) * | 2008-06-12 | 2010-11-02 | Sandisk Corporation | Nonvolatile memory with index programming and reduced verify |
US7800945B2 (en) * | 2008-06-12 | 2010-09-21 | Sandisk Corporation | Method for index programming and reduced verify in nonvolatile memory |
US8498151B1 (en) | 2008-08-05 | 2013-07-30 | Apple Inc. | Data storage in analog memory cells using modified pass voltages |
US7924613B1 (en) | 2008-08-05 | 2011-04-12 | Anobit Technologies Ltd. | Data storage in analog memory cells with protection against programming interruption |
US7715235B2 (en) * | 2008-08-25 | 2010-05-11 | Sandisk Corporation | Non-volatile memory and method for ramp-down programming |
US8169825B1 (en) | 2008-09-02 | 2012-05-01 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells subjected to long retention periods |
US8949684B1 (en) | 2008-09-02 | 2015-02-03 | Apple Inc. | Segmented data storage |
US8000135B1 (en) | 2008-09-14 | 2011-08-16 | Anobit Technologies Ltd. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
US8482978B1 (en) | 2008-09-14 | 2013-07-09 | Apple Inc. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
US8239734B1 (en) | 2008-10-15 | 2012-08-07 | Apple Inc. | Efficient data storage in storage device arrays |
US8713330B1 (en) | 2008-10-30 | 2014-04-29 | Apple Inc. | Data scrambling in memory devices |
US9159452B2 (en) * | 2008-11-14 | 2015-10-13 | Micron Technology, Inc. | Automatic word line leakage measurement circuitry |
US8208304B2 (en) | 2008-11-16 | 2012-06-26 | Anobit Technologies Ltd. | Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N |
US7821840B2 (en) * | 2008-11-24 | 2010-10-26 | Spansion Llc | Multi-phase programming of multi-level memory |
US8248831B2 (en) | 2008-12-31 | 2012-08-21 | Apple Inc. | Rejuvenation of analog memory cells |
US8174857B1 (en) | 2008-12-31 | 2012-05-08 | Anobit Technologies Ltd. | Efficient readout schemes for analog memory cell devices using multiple read threshold sets |
US8924661B1 (en) | 2009-01-18 | 2014-12-30 | Apple Inc. | Memory system including a controller and processors associated with memory devices |
US8228701B2 (en) | 2009-03-01 | 2012-07-24 | Apple Inc. | Selective activation of programming schemes in analog memory cell arrays |
US8832354B2 (en) | 2009-03-25 | 2014-09-09 | Apple Inc. | Use of host system resources by memory controller |
US8259506B1 (en) | 2009-03-25 | 2012-09-04 | Apple Inc. | Database of memory read thresholds |
US8238157B1 (en) | 2009-04-12 | 2012-08-07 | Apple Inc. | Selective re-programming of analog memory cells |
US20110002169A1 (en) | 2009-07-06 | 2011-01-06 | Yan Li | Bad Column Management with Bit Information in Non-Volatile Memory Systems |
US8479080B1 (en) | 2009-07-12 | 2013-07-02 | Apple Inc. | Adaptive over-provisioning in memory systems |
US8305812B2 (en) * | 2009-08-26 | 2012-11-06 | Densbits Technologies Ltd. | Flash memory module and method for programming a page of flash memory cells |
US8495465B1 (en) | 2009-10-15 | 2013-07-23 | Apple Inc. | Error correction coding over multiple memory pages |
US8677054B1 (en) | 2009-12-16 | 2014-03-18 | Apple Inc. | Memory management schemes for non-volatile memory devices |
US8468294B2 (en) * | 2009-12-18 | 2013-06-18 | Sandisk Technologies Inc. | Non-volatile memory with multi-gear control using on-chip folding of data |
US8725935B2 (en) | 2009-12-18 | 2014-05-13 | Sandisk Technologies Inc. | Balanced performance for on-chip folding of non-volatile memories |
US20110153912A1 (en) * | 2009-12-18 | 2011-06-23 | Sergey Anatolievich Gorobets | Maintaining Updates of Multi-Level Non-Volatile Memory in Binary Non-Volatile Memory |
US8694814B1 (en) | 2010-01-10 | 2014-04-08 | Apple Inc. | Reuse of host hibernation storage space by memory controller |
US8572311B1 (en) | 2010-01-11 | 2013-10-29 | Apple Inc. | Redundant data storage in multi-die memory systems |
US8694853B1 (en) | 2010-05-04 | 2014-04-08 | Apple Inc. | Read commands for reading interfering memory cells |
US8416624B2 (en) | 2010-05-21 | 2013-04-09 | SanDisk Technologies, Inc. | Erase and programming techniques to reduce the widening of state distributions in non-volatile memories |
US8572423B1 (en) | 2010-06-22 | 2013-10-29 | Apple Inc. | Reducing peak current in memory systems |
US8595591B1 (en) | 2010-07-11 | 2013-11-26 | Apple Inc. | Interference-aware assignment of programming levels in analog memory cells |
US9104580B1 (en) | 2010-07-27 | 2015-08-11 | Apple Inc. | Cache memory for hybrid disk drives |
US8645794B1 (en) | 2010-07-31 | 2014-02-04 | Apple Inc. | Data storage in analog memory cells using a non-integer number of bits per cell |
US8856475B1 (en) | 2010-08-01 | 2014-10-07 | Apple Inc. | Efficient selection of memory blocks for compaction |
US8694854B1 (en) | 2010-08-17 | 2014-04-08 | Apple Inc. | Read threshold setting based on soft readout statistics |
US9021181B1 (en) | 2010-09-27 | 2015-04-28 | Apple Inc. | Memory management for unifying memory cell conditions by using maximum time intervals |
US8472280B2 (en) | 2010-12-21 | 2013-06-25 | Sandisk Technologies Inc. | Alternate page by page programming scheme |
US8588007B2 (en) | 2011-02-28 | 2013-11-19 | Micron Technology, Inc. | Leakage measurement systems |
US9342446B2 (en) | 2011-03-29 | 2016-05-17 | SanDisk Technologies, Inc. | Non-volatile memory system allowing reverse eviction of data updates to non-volatile binary cache |
US8634264B2 (en) | 2011-10-26 | 2014-01-21 | Micron Technology, Inc. | Apparatuses, integrated circuits, and methods for measuring leakage current |
US8792285B2 (en) | 2011-12-02 | 2014-07-29 | Macronix International Co., Ltd. | Page buffer circuit |
TWI497501B (zh) * | 2011-12-30 | 2015-08-21 | Macronix Int Co Ltd | 頁面緩衝器電路 |
US8811075B2 (en) * | 2012-01-06 | 2014-08-19 | Sandisk Technologies Inc. | Charge cycling by equalizing and regulating the source, well, and bit line levels during write operations for NAND flash memory: verify to program transition |
US8797802B2 (en) * | 2012-03-15 | 2014-08-05 | Macronix International Co., Ltd. | Method and apparatus for shortened erase operation |
CN103310839B (zh) * | 2012-03-15 | 2016-01-20 | 旺宏电子股份有限公司 | 缩短擦除操作的方法与装置 |
US8681548B2 (en) | 2012-05-03 | 2014-03-25 | Sandisk Technologies Inc. | Column redundancy circuitry for non-volatile memory |
CN102682845B (zh) * | 2012-05-09 | 2018-10-16 | 上海华虹宏力半导体制造有限公司 | Eeprom存储单元以及eeprom存储器 |
US8897080B2 (en) | 2012-09-28 | 2014-11-25 | Sandisk Technologies Inc. | Variable rate serial to parallel shift register |
US9076506B2 (en) | 2012-09-28 | 2015-07-07 | Sandisk Technologies Inc. | Variable rate parallel to serial shift register |
US9490035B2 (en) | 2012-09-28 | 2016-11-08 | SanDisk Technologies, Inc. | Centralized variable rate serializer and deserializer for bad column management |
CN102915071A (zh) * | 2012-10-23 | 2013-02-06 | 南京航空航天大学 | 面向混合信号处理的低电压低功耗开关电流采样保持电路 |
US8971128B2 (en) | 2013-01-31 | 2015-03-03 | Sandisk Technologies Inc. | Adaptive initial program voltage for non-volatile memory |
US9349469B2 (en) | 2014-10-02 | 2016-05-24 | Macronix International Co., Ltd. | Program verify with multiple sensing |
US9887009B2 (en) | 2014-10-14 | 2018-02-06 | Macronix International Co., Ltd. | Memory page buffer with simultaneous multiple bit programming capability |
US9934872B2 (en) | 2014-10-30 | 2018-04-03 | Sandisk Technologies Llc | Erase stress and delta erase loop count methods for various fail modes in non-volatile memory |
US9224502B1 (en) | 2015-01-14 | 2015-12-29 | Sandisk Technologies Inc. | Techniques for detection and treating memory hole to local interconnect marginality defects |
US10032524B2 (en) | 2015-02-09 | 2018-07-24 | Sandisk Technologies Llc | Techniques for determining local interconnect defects |
JP5909294B1 (ja) * | 2015-03-11 | 2016-04-26 | 力晶科技股▲ふん▼有限公司 | 不揮発性記憶装置のための書き込み回路及び方法、並びに不揮発性記憶装置 |
US9564219B2 (en) | 2015-04-08 | 2017-02-07 | Sandisk Technologies Llc | Current based detection and recording of memory hole-interconnect spacing defects |
US9269446B1 (en) | 2015-04-08 | 2016-02-23 | Sandisk Technologies Inc. | Methods to improve programming of slow cells |
TWI646551B (zh) * | 2017-05-10 | 2019-01-01 | 慧榮科技股份有限公司 | 儲存裝置、記錄方法以及預載方法 |
CN108877856B (zh) | 2017-05-10 | 2021-02-19 | 慧荣科技股份有限公司 | 储存装置、记录方法以及预载方法 |
US10748622B2 (en) | 2019-01-21 | 2020-08-18 | Sandisk Technologies Llc | State adaptive predictive programming |
US11556416B2 (en) | 2021-05-05 | 2023-01-17 | Apple Inc. | Controlling memory readout reliability and throughput by adjusting distance between read thresholds |
US11847342B2 (en) | 2021-07-28 | 2023-12-19 | Apple Inc. | Efficient transfer of hard data and confidence levels in reading a nonvolatile memory |
Family Cites Families (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1224062B (it) * | 1979-09-28 | 1990-09-26 | Ates Componenti Elettron | Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile |
US4628487A (en) | 1984-08-14 | 1986-12-09 | Texas Instruments Incorporated | Dual slope, feedback controlled, EEPROM programming |
US4945393A (en) * | 1988-06-21 | 1990-07-31 | At&T Bell Laboratories | Floating gate memory circuit and apparatus |
DE69034227T2 (de) * | 1989-04-13 | 2007-05-03 | Sandisk Corp., Sunnyvale | EEprom-System mit Blocklöschung |
US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
US5163021A (en) * | 1989-04-13 | 1992-11-10 | Sundisk Corporation | Multi-state EEprom read and write circuits and techniques |
JP3448051B2 (ja) * | 1990-03-31 | 2003-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US5239505A (en) * | 1990-12-28 | 1993-08-24 | Intel Corporation | Floating gate non-volatile memory with blocks and memory refresh |
US5220531A (en) | 1991-01-02 | 1993-06-15 | Information Storage Devices, Inc. | Source follower storage cell and improved method and apparatus for iterative write for integrated circuit analog signal recording and playback |
US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
US6002614A (en) * | 1991-02-08 | 1999-12-14 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
US5602789A (en) * | 1991-03-12 | 1997-02-11 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller |
US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
US5267218A (en) * | 1992-03-31 | 1993-11-30 | Intel Corporation | Nonvolatile memory card with a single power supply input |
US5910912A (en) * | 1992-10-30 | 1999-06-08 | International Business Machines Corporation | Flash EEPROM with dual-sidewall gate |
US5623436A (en) | 1993-06-17 | 1997-04-22 | Information Storage Devices | Method and apparatus for adjustment and control of an iterative method of recording analog signals with on-chip trimming techniques |
US5555204A (en) | 1993-06-29 | 1996-09-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
US5422842A (en) | 1993-07-08 | 1995-06-06 | Sundisk Corporation | Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells |
JP3462894B2 (ja) | 1993-08-27 | 2003-11-05 | 株式会社東芝 | 不揮発性半導体メモリ及びそのデータプログラム方法 |
JP3737525B2 (ja) | 1994-03-11 | 2006-01-18 | 株式会社東芝 | 半導体記憶装置 |
US5629890A (en) | 1994-09-14 | 1997-05-13 | Information Storage Devices, Inc. | Integrated circuit system for analog signal storing and recovery incorporating read while writing voltage program method |
US5694356A (en) * | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
JPH08263361A (ja) * | 1995-03-23 | 1996-10-11 | Mitsubishi Electric Corp | フラッシュメモリカード |
US5557567A (en) | 1995-04-06 | 1996-09-17 | National Semiconductor Corp. | Method for programming an AMG EPROM or flash memory when cells of the array are formed to store multiple bits of data |
KR0185611B1 (ko) | 1995-12-11 | 1999-04-15 | 김광호 | 불휘발성 반도체 메모리장치의 고전압 레벨 최적화 회로 및 그 방법 |
US5677869A (en) | 1995-12-14 | 1997-10-14 | Intel Corporation | Programming flash memory using strict ordering of states |
US5729489A (en) | 1995-12-14 | 1998-03-17 | Intel Corporation | Programming flash memory using predictive learning methods |
JPH09180473A (ja) | 1995-12-27 | 1997-07-11 | Nec Corp | 不揮発性半導体メモリ装置 |
KR100223868B1 (ko) * | 1996-07-12 | 1999-10-15 | 구본준 | 비휘발성 메모리를 프로그램하는 방법 |
US5768192A (en) | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
US6134148A (en) | 1997-09-30 | 2000-10-17 | Hitachi, Ltd. | Semiconductor integrated circuit and data processing system |
JP3517081B2 (ja) * | 1997-05-22 | 2004-04-05 | 株式会社東芝 | 多値不揮発性半導体記憶装置 |
US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
US6046934A (en) | 1999-01-12 | 2000-04-04 | Macronix International Co., Ltd. | Method and device for multi-level programming of a memory cell |
US5926409A (en) | 1997-09-05 | 1999-07-20 | Information Storage Devices, Inc. | Method and apparatus for an adaptive ramp amplitude controller in nonvolatile memory application |
KR100327421B1 (ko) * | 1997-12-31 | 2002-07-27 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 프로그램 시스템 및 그의 프로그램 방법 |
US6040993A (en) | 1998-02-23 | 2000-03-21 | Macronix International Co., Ltd. | Method for programming an analog/multi-level flash EEPROM |
JP2000040382A (ja) * | 1998-07-23 | 2000-02-08 | Sony Corp | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
IT1303204B1 (it) * | 1998-11-27 | 2000-10-30 | St Microelectronics Srl | Metodo di programmazione di celle di memoria non volatile ad elevataprecisione, con velocita' di programmazione ottimizzata. |
US6567302B2 (en) * | 1998-12-29 | 2003-05-20 | Micron Technology, Inc. | Method and apparatus for programming multi-state cells in a memory device |
US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
US6301161B1 (en) * | 2000-04-25 | 2001-10-09 | Winbond Electronics Corporation | Programming flash memory analog storage using coarse-and-fine sequence |
US6928001B2 (en) * | 2000-12-07 | 2005-08-09 | Saifun Semiconductors Ltd. | Programming and erasing methods for a non-volatile memory cell |
US6738289B2 (en) * | 2001-02-26 | 2004-05-18 | Sandisk Corporation | Non-volatile memory with improved programming and method therefor |
US6621742B1 (en) * | 2002-04-29 | 2003-09-16 | Fujitsu Limited | System for programming a flash memory device |
-
2001
- 2001-02-26 US US09/793,370 patent/US6738289B2/en not_active Expired - Lifetime
-
2002
- 2002-02-22 CN CN02800792A patent/CN1460268A/zh active Pending
- 2002-02-22 AT AT02707842T patent/ATE386327T1/de not_active IP Right Cessation
- 2002-02-22 KR KR1020027014398A patent/KR20030014207A/ko not_active Application Discontinuation
- 2002-02-22 DE DE60225005T patent/DE60225005T2/de not_active Expired - Fee Related
- 2002-02-22 AU AU2002242219A patent/AU2002242219A1/en not_active Abandoned
- 2002-02-22 EP EP07018561A patent/EP1978526A1/en active Pending
- 2002-02-22 JP JP2002568378A patent/JP2004519804A/ja active Pending
- 2002-02-22 EP EP02707842A patent/EP1393323B1/en not_active Expired - Lifetime
- 2002-02-22 WO PCT/US2002/005265 patent/WO2002069346A2/en active IP Right Grant
- 2002-02-25 TW TW091103312A patent/TW556194B/zh not_active IP Right Cessation
-
2004
- 2004-03-19 US US10/804,770 patent/US20040174744A1/en not_active Abandoned
-
2005
- 2005-05-09 US US11/126,044 patent/US7139465B2/en not_active Expired - Lifetime
-
2006
- 2006-09-11 US US11/530,818 patent/US20070002633A1/en not_active Abandoned
- 2006-11-21 US US11/562,286 patent/US20070091681A1/en not_active Abandoned
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006500729A (ja) * | 2002-09-24 | 2006-01-05 | サンディスク コーポレイション | 隣接フィールドエラーが低減された不揮発性メモリおよび方法 |
US8023322B2 (en) | 2002-09-24 | 2011-09-20 | Sandisk Technologies Inc. | Non-volatile memory and method with reduced neighboring field errors |
US8300457B2 (en) | 2002-09-24 | 2012-10-30 | Sandisk Technologies Inc. | Non-volatile memory and method with reduced neighboring field errors |
JP2008521153A (ja) * | 2004-11-16 | 2008-06-19 | サンディスク コーポレイション | オーバープログラミングの低減を利用する高速プログラミングシステム |
JP4857278B2 (ja) * | 2004-11-16 | 2012-01-18 | サンディスク コーポレイション | オーバープログラミングの低減を利用する高速プログラミングシステム |
JP2011524599A (ja) * | 2008-06-12 | 2011-09-01 | サンディスク コーポレイション | 相関複数パスプログラミングのための不揮発性メモリおよび方法 |
US8300458B2 (en) | 2008-06-12 | 2012-10-30 | Sandisk Technologies Inc. | Nonvolatile memory with correlated multiple pass programming |
KR101558144B1 (ko) | 2008-06-12 | 2015-10-08 | 샌디스크 테크놀로지스, 인코포레이티드 | 상호 관련 다중 패스 프로그래밍을 위한 비휘발성 메모리와 방법 |
Also Published As
Publication number | Publication date |
---|---|
TW556194B (en) | 2003-10-01 |
EP1393323B1 (en) | 2008-02-13 |
CN1460268A (zh) | 2003-12-03 |
DE60225005T2 (de) | 2009-02-12 |
US6738289B2 (en) | 2004-05-18 |
EP1393323A2 (en) | 2004-03-03 |
US20050213361A1 (en) | 2005-09-29 |
WO2002069346A2 (en) | 2002-09-06 |
US20070091681A1 (en) | 2007-04-26 |
DE60225005D1 (de) | 2008-03-27 |
WO2002069346A3 (en) | 2003-02-13 |
US7139465B2 (en) | 2006-11-21 |
US20040174744A1 (en) | 2004-09-09 |
US20070002633A1 (en) | 2007-01-04 |
EP1978526A1 (en) | 2008-10-08 |
AU2002242219A1 (en) | 2002-09-12 |
KR20030014207A (ko) | 2003-02-15 |
ATE386327T1 (de) | 2008-03-15 |
US20020118574A1 (en) | 2002-08-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2004519804A (ja) | 改善されたプログラミングを備えた不揮発性メモリ及び該プログラミングのための方法 | |
JP4344769B2 (ja) | 低電圧動作のメモリ検知回路および方法 | |
JP3784163B2 (ja) | 不揮発性半導体メモリ装置 | |
JP4988156B2 (ja) | 隣接フィールドエラーが低減された不揮発性メモリおよび方法 | |
US8539144B2 (en) | Nonvolatile semiconductor memory device with advanced multi-page program operation | |
JP4898117B2 (ja) | ビットラインクロストークエラーが低減された不揮発性メモリおよび方法 | |
JP5266389B2 (ja) | ランプダウンプログラミングのための不揮発性メモリおよび方法 | |
JP3889699B2 (ja) | 不揮発性半導体記憶装置及びそのデータ書き込み方法 | |
JP4638544B2 (ja) | 不揮発性メモリにおける改善されたプログラムベリファイ操作のための方法および装置 | |
US8238158B2 (en) | Programming of memory cells in a nonvolatile memory using an active transition control | |
JP2008535141A (ja) | ソース線バイアス誤差に対してコントロールゲート補償を用いる不揮発性メモリおよび方法 | |
US6909639B2 (en) | Nonvolatile memory having bit line discharge, and method of operation thereof | |
JP2008535140A (ja) | ソース線バイアス誤差に対する補償を用いる不揮発性メモリおよび方法 | |
US20130176790A1 (en) | Charge Cycling By Equalizing the Source and Bit Line Levels Between Pulses During No-Verify Write Operations for NAND Flash Memory | |
US8432740B2 (en) | Program algorithm with staircase waveform decomposed into multiple passes | |
US6661709B2 (en) | Nonvolatile semiconductor memory device | |
GB2325546A (en) | Electrically programmable memory and method of programming | |
US7668015B2 (en) | Nonvolatile memory devices capable of reducing data programming time and methods of driving the same | |
JP2007095233A (ja) | 不揮発性メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070411 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070720 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070727 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071024 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071120 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080220 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080227 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080421 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090210 |