JP3784163B2 - 不揮発性半導体メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に係り、より具体的には、1つの基板上のセルアレイに貯蔵される情報の特性に従って、1つのメモリセルに1ビットのデータを貯蔵する単一ビットセル動作と1つのメモリセルに複数のビットのデータを貯蔵する多重ビットセル動作とを遂行することができるフラッシュメモリ装置に関する。
【0002】
【従来の技術】
コンピュータシステム、ディジタルハンディターミナル等で不揮発性半導体メモリ装置は重要な構成要素になっている。高密度不揮発性メモリ装置、特にそれらの中でも、フラッシュEEPROM装置は高いプログラミング速度と低い電力消費等の長所を持つので、ディジタルカメラ、個人用コンピュータ(PC)用集積回路カード(IC カード)等で大量貯蔵用媒体として、また、ハードディスクの代替品として使用されている。
【0003】
フラッシュメモリセルは制御ゲート、フローティングゲート、ソース及びドレインを具備する1つの電界効果トランジスタ(FET)から構成される。フローティングゲート上の電荷量を変化させ、フラッシュセルのスレショルド電圧を変化させてフラッシュセルに情報を貯蔵させる。ワードラインを通じて制御ゲートに選択電圧を印加することによりフラッシュセルの読出動作が遂行される。選択電圧が印加される時、フラッシュセルを通じて流れる電流の量はフラッシュセルのスレショルド電圧により決定される。
【0004】
典型的なフラッシュセル、すなわち、セル当り1ビットのデータを貯蔵するセルは2つの状態、すなわち、消去された状態とプログラムされた状態とを持ち、各状態はスレショルド電圧の範囲に対応する。2つの可能な状態を区分するため、状態の間のスレショルド電圧の範囲、すなわち、分離範囲により2つの状態は分離される。フラッシュセルの読出動作が遂行される時、フラッシュセルのスレショルド電圧は基準電圧、すなわち、基準フラッシュセルのスレショルド電圧(この電圧は分離範囲内の任意の電圧である)と比較される。
【0005】
選択されたフラッシュセルがプログラムされると、フローティングゲート上に電子がトラップされ、セルのスレショルド電圧が増加するようになる。これで、選択されたセルのソース・ドレインを通じて流れる電流は基準セルを通じて流れる電流より小さくなる。このように、セルがプログラムされた状態を通常’論理0’で表示する。選択されたフラッシュセルが消去されると、フローティングゲート上にほとんど電子が存在しないようになり、セルのスレショルド電圧が減少するようになるので、選択されたセルを通じて流れる電流が基準セルを通じて流れる電流より多くなる。このように、セルが消去された状態を通常’論理1’で表示する。
【0006】
フラッシュEEPROM装置は、メモリセル構造の観点で、一般的にNAND構造になった装置とNOR構造になった装置とに区分される。NOR構造メモリはセル各々が独立的にビットラインとワードラインとに連結される構造を持つので、あるセルの書込動作や読出動作の間に該当セルが他のセルによりあまり干渉を受けない長所を持つ。しかし、このNOR構造メモリは各セルとそれに対応するビットラインとにそれらを相互連結するためのコンタクトを必要とするので、集積度の観点で、複数のセルが直列に連結された1つのユニットすなわち、ストリング当り1つのコンタクトだけを必要とするNAND構造メモリと比較する時不利となる。従って、高集積フラッシュメモリ装置は主にNAND構造を採用している。
【0007】
大量貯蔵用装置の重要な必須要件はビット当りの値段を低くしなければならないことである。フラッシュメモリ装置の集積度向上のために1つのメモリセルに複数のビットのデータを貯蔵する技術として、多重ビットフラッシュEEPROM技術に関する研究が活発に行なわれている。多重ビットEEPROMは多重レベル、あるいは多重状態EEPROMと呼ばれることもある。
【0008】
フラッシュEEPROM装置のビット当りの値段を画期的に減らすことができる技術が文献「1995年2月、IEEE、ISSCC Digest of Technical Papers、pp.132−133」に、M.Bauer等により、“A MultilevelーCell 32Mb Flash Memory”というタイトルで掲載されたことがある。文献に開示されたフラッシュメモリ装置はNOR構造のセルアレイを持つ装置であり、セルのサイズが減少するとともに、セル当り2ビット、あるいは4つの状態の貯蔵能力を持つ構造が開示されている。
【0009】
文献に開示されたフラッシュメモリ装置において、2ビット当り4状態に該当するデータを2進法で示すと、“00”、“01”、“10”、“11”になり、各データには特定なスレショルド電圧レベル、例えば、データ“00”に対しては2.5V、“01”に対しては1.5V、“10”に対しては0.5V、そして、“11”に対してはー3Vのスレショルド電圧レベルが各々与えられる。各メモリセルが4レベルのスレショルド電圧中、特定な1つのスレショルド電圧レベルを持つことにより、00,01,10,11の2進データ中、特定スレショルド電圧に該当する1つの2進データが各メモリセルに貯蔵される。このように、多重状態フラッシュメモリ装置は通常2つ以上のスレショルド電圧分布と各々のスレショルド電圧(Vt)に対応する状態とを持つ。
【0010】
文献に開示された多重状態(あるいは、多重ビット)フラッシュメモリ装置は16メガビット(Mb)の物理的なセルアレイを持つが、多重ビットセル動作モードでは32Mbの仮想的なセルアレイを持つ。すなわち、多重状態フラッシュメモリ装置はモード選択信号によりセルアレイ全体が選択的に単一あるいは多重ビットセル動作モードになり、16Mbあるいは32Mbの容量を持つ。
【0011】
以上のような多重ビットフラッシュメモリ装置では、1つのセルに貯蔵することができるデータの数が従来の単一ビットメモリ装置に比べて2倍、3倍に増加することにより、その作製費用は1/2、1/3に線形的な比率で減少するようになる。
【0012】
一般的に、フラッシュメモリ装置のセルアレイは、周知のように、多くは3つの領域、すなわち、主アレイと、冗長アレイ及び冗長フィールドアレイに区分される。主アレイは通常のデータを貯蔵する領域であり、冗長アレイは主アレイと関連して配置され、主アレイ内の欠陥セルの代替として機能する領域である。図1に示すように、主アレイと冗長アレイとは主データのアレイとして構成され、主データの貯蔵のための複数のメモリセクター、すなわち、主フィールドアレイ10に該当する。冗長フィールドアレイは各メモリセクタに対する情報、例えば、ベッドセクタに対する情報、該当メモリ装置のデータフォーマットのためのアドレスマッピング情報等のようなディバイスデータを貯蔵する領域12として、通常的にワードライン当り16バイトが提供される。
【0013】
【発明が解決しようとする課題】
隣接する多重状態セル間のウィンドウは一般セル(すなわち、単一ビットセル)のウィンドウに比べてその幅が狭く、(例えば、4状態セルの場合には、約0.6V程度)、そして、読出動作の間に選択されたワードラインに印加される電圧とスレショルド分布の縁との間のマージンはウィンドウの半分(例えば、約0.3V程度)になる。従って、多重ビット(あるいは、多重状態)セルアレイは工程変化や選択されたワードラインの電圧レベル、動作電圧、温度等の変化による無効感知や選択されたワードラインの電圧レベル、動作電圧、温度等の変化による無効感知の可能性が単一ビットセルアレイよりもっと高い。従って、多重ビットフラッシュメモリ装置は音声情報、画像情報等のように、大量の連続的な情報中、1つのビットあるいは幾つかのビット情報の貯蔵失敗が発生したとしても、大きな問題がない情報の貯蔵のための大容量の装置として使用するのには適するが、バイオス(basic input/output system;BIOS)情報、フォント(font)情報等のように、優秀な保存特性が要求される情報の貯蔵のための装置として使用するには不適当である。
【0014】
このように、多重ビットセルアレイの特性上、そこに貯蔵されるデータが不安定になる可能性が高いので、多重ビットメモリ装置で、デバイス情報は単一ビットセルアレイに貯蔵することが必要である。なぜならば、冗長フィールドアレイで欠陥セルが発生し、データの無効感知が発生すると、該当セクタの全体データが無効データとなってしまうからである。
【0015】
これを解決するために、1つの多重ビットメモリ装置に多重ビット動作のための制御回路と単一ビット動作のための制御回路とを備えるようにすることが考えられる。しかし、これは集積化の観点で深刻な制限要素として作用するだけでなく、その制御と作製工程が非常に複雑になるという問題が発生する。
【0016】
本発明の目的は、1つのメモリセルアレイ内で局部的に単一ビットセル動作と多重ビットセル動作とを遂行することのできる不揮発性メモリ装置を提供することである。
【0017】
本発明の他の目的は、主データの貯蔵のための主アレイに対しては多重ビットセル動作が遂行され、メモリセルと関連するデバイス情報の貯蔵のための冗長フィールドアレイに対しては単一ビットセル動作を遂行させるフラッシュメモリ装置を提供することである。
【0018】
本発明の他の目的は、メモリセル当り2つ以上の貯蔵状態を持つ不揮発性半導体メモリ装置で、セル当り2つの状態に対応するデータの書込及び読出動作とセル当り2つ以上の状態に対応するデータの書込及び読出動作全てを遂行することができる感知回路を提供することである。
【0019】
【課題を解決するための手段】
上記の目的を達成するための本発明の一つの特徴によると、1つの基板上にローとカラムとのマトリックスで形成された複数のメモリセルを具備する不揮発性半導体メモリ装置は、主データを貯蔵するための第1貯蔵手段と、第1貯蔵手段の欠陥セルとそれらのアドレスマッピングと関連されたデバイス情報とを貯蔵するための第2貯蔵手段を含み、各セルは少なくとも4つの可能な状態に各々対応するスレショルド電圧中の1つを持ち、第1貯蔵手段はセル当り少なくとも2ビットデータの貯蔵能力を持ち、第2貯蔵手段はセル当り1ビットデータの貯蔵能力を持つ。
【0020】
本発明による新規な不揮発性半導体メモリ装置は主フィールドアレイと関連して多重ビットセル動作を遂行させ、安定された動作特性が要求される冗長フィールドアレイと関連しては単一ビットセル動作を遂行する。
【0021】
本発明の他の特徴によると、不揮発性半導体メモリ装置は一つの基板上にローとカラムとのマトリックスで形成された複数のメモリセルのアレイを有し、各メモリセルは少なくとも4つの可能な状態に各々対応するスレショルド電圧中の1つを持ち、セルアレイは主データを貯蔵するための主アレイと、主アレイの欠陥セルとそれらのアドレスマッピングと関連されたデバイスデータとを貯蔵するためのリダンダントアレイとを具備し、主アレイに対する書込及び読出動作を遂行する第1手段と、冗長アレイに対する書込及び読出動作を遂行する第2手段と、セル当り少なくとも4つの可能な状態を表示するデータを書込、読出するように第1手段を制御し、セル当り少なくとも4つの可能な状態中の2つを表示するデータを書込し、読出するように第2手段を制御する第3手段とを含む。第3手段の動作タイミングは第1手段の動作タイミングと同一である。
【0022】
本発明の他の特徴によると、不揮発性半導体メモリ装置は、基板上に形成されたローとカラムとを定義するメモリセルのアレイを有し、各メモリセルは少なくとも4つの可能な状態に各々対応するスレショルド電圧中の1つを持ち、セルアレイは主データを貯蔵するための主アレイと、主アレイの欠陥セルとそれらのアドレスマッピングと関連するデバイスデータとを貯蔵するためのリダンダントアレイとを具備し、各ローに従って伸張する複数のワードラインと、各カラムに従って伸張する複数のビットラインと、各々が主アレイ上の少なくとも2つのビットラインに対応し、書込動作の間に少なくとも2つのビットライン中の選択された1つと関連するセルに少なくとも4つの可能な状態を表示する主データを書込し、読出動作の間に選択されたビットラインに関連するセルから主データを読出する複数の第1ページバッファと、各々が冗長アレイ上の少なくとも2つのビットラインに対応し、書込動作の間に少なくとも2つのビットライン中の選択された1つと関連するセルに、少なくとも4つの可能な状態中の2つを表示させるデバイスデータを書込み、読出動作の間に選択されたビットラインに関連するセルからデバイスデータを読出する複数の第2ページバッファを含む。
【0023】
本発明の他の目的、特徴、そして、長所は添付された図面と以下の詳細な説明から自明となるであろう。
【0024】
【発明の実施の形態】
ここでは、各々が2つ以上の可能な状態を持つ複数のメモリセルを具備する不揮発性半導体メモリ装置を開示する。図2は本発明による不揮発性半導体メモリのセルアレイ及びその周辺回路を概略的に示すブロック図である。図2で、参照番号100はセルアレイを示す。セルアレイ100の周辺には周知のようにローデコーダ200とページバッファ300及びカラムデコーダ400が配置される。セルアレイ100はそこに貯蔵されるデータの特性により、2つの領域、すなわち、主フィールドアレイ102と冗長フィールドアレイ104とに区分される。主フィールドアレイ102は主データ(あるいは一般的なデータ)を貯蔵するための主アレイと、主アレイの欠陥セルを救済するための冗長アレイとで構成される。冗長フィールドアレイ104には主フィールドのベッドセクタに対する情報、アドレスマッピング情報等のようなデバイスデータが貯蔵される。
【0025】
次に、本発明の実施例について詳細に説明する。ここでは、説明の便宜上、セル当り2ビットすなわち、4つの可能な状態を持つNAND構造フラッシュEEPROM装置を実施例として開示するが、本発明はそれに限定されるものではないことに注意しなければならない。本明細書で、便宜上“プログラミング及びプログラミング検証動作”という用語を使用しているが、これは“書込及び書込検証動作”と同一な意味を持つ。また、添付図面において、同一又は類似な構成要素は同一又は類似な参照番号及び符号を用いて表示されている。
【0026】
第1実施例
図3は本発明の一実施例に係る多重ビットフラッシュEEPROM装置の冗長フィールドアレイ及びその周辺回路の構成を示している。図3に示された各メモリセルは、一般的なデータを貯蔵するための主アレイ(図示されていない)のそれと同一で2つ以上の可能な状態を持つ。図面には示されていないが、主アレイ及びそれに対応するページバッファ回路はこの技術分野ですでによく知られている多重ビットセル動作を可能にする構造になっている。
【0027】
図3を参照すると、ローとカラムとを定義する基板上には、ローに従って伸張する複数のワードラインWL1〜WLmと、カラムに従って伸張する複数のビットラインBL1〜BLnと、複数のメモリセルのアレイ104とが形成されている。メモリセルアレイ104はNAND構造になっており、対応するメモリブロックあるいはセクタと関連するデバイスデータを貯蔵するための冗長フィールドアレイを有する。このアレイ104の構造は主アレイのそれと同一である。
【0028】
図3に示すように、冗長フィールドアレイ104は、主アレイ(図示されない)と同じように複数のビットラインBL1〜BLnに各々対応する複数のセルストリング110を具備している。アレイ104のローに従っては、ストリング選択ラインSSLと共通ソースライン及び複数のワードラインWL1〜WLmが伸張し、それらのカラムに従ってはメモリストリングに各々対応するように複数のビットラインBL1〜BLnが伸張する。各ストリング110はNー型金属酸化物電界効果半導体トランジスタ(N−MOSFET)からなる2つの選択トランジスタST1及びST2と、この選択トランジスタST1及びST2の間に各々のソース・ドレインチャンネルすなわち、電流通路が直列に連結されると共に、各々はフローティングゲートとコントロールゲートとを持つ複数のセルトランジスタM1〜Mmとから構成される。各ストリング110のストリング選択トランジスタST1の電流通路は対応するビットラインとセルトランジスタM1の電流通路と連結され、接地選択トランジスタST2の電流通路は仮想接地ラインである共通ソースラインCSLとセルトランジスタMmの電流通路との間に連結される。各ストリング110のストリング選択トランジスタST1のゲート、メモリセルトランジスタM1〜Mmのコントローラゲート及び接地選択トランジスタST2のゲートは各々ストリング選択ラインSSL、ワードラインWL1〜WLm及び、共通ソースラインCSLに連結される。
【0029】
ここに、開示されるメモリセルストリングの構造は一例に過ぎないので、この技術分野の通常の知識を持つ者はストリングは多様な構造を持つことができることをよく理解しなければならない。
【0030】
再び、図3を参照すると、セルアレイ104の左側には、ストリング選択ラインSSL、ワードラインWL1〜WLm及び、共通ソースラインCSLと連結されるよく知られたローデコーダー 回路200が配置されている。又、メモリセルアレイ104の下部には、複数のビットラインBL1〜BLnに連結される選択されたセルに対する書込動作及び読出動作を遂行するページバッファ回路300aが配置されている。
【0031】
ページバッファ回路300aは外部から与えられたデータをラッチした後、プログラミング動作の間に対応するビットラインBL1あるいはBL2にラッチした情報に該当する電圧を供給するページバッファとして、プログラミング検証動作の間にプログラミングが正しく行なわれたかを判断するための検証回路として、読出動作の間には対応するビットライン上の情報を感知し、増幅する感知回路として各々動作する。図示の便宜上、図3には一対のビットラインBL1及びBL2に対応する1つのページバッファだけを図示した。
【0032】
図3に示されたように、ページバッファは交差するように接続された2つのインバータで構成されるラッチ回路320を具備している。ページバッファ300aには、一対のビットラインBL1及びBL2と関連して、2つの空乏型(MOSFET)304及び304aと2つのNーMOSFET310及び310aが提供される。空乏型トランジスタ304の電流通路とトランジスタ310の電流通路とはビットラインBL1とノード308との間に直列接続され、空乏型トランジスタ304aの電流通路とトランジスタ310aの電流通路とはビットラインBL2とノード308aとの間に直列接続される。
【0033】
トランジスタ304と304aとのゲートには制御信号BLSHFが印加され、トランジスタ310及び310aのゲートにはアドレス信号Ai /バー及びAiが各々印加される。このトランジスタ304,304a,310及び310aは一対のビットライン中、ある1つを選択する機能をする。
【0034】
トランジスタ304と310との接続ノード302と電源電圧との間にはN−MOSFET306の電流通路が接続され、トランジスタ304aと310aとの接続ノード302aと電源電圧との間にはN−MOSFET306aの電流通路が接続される。トランジスタ306と306aとのゲートには制御信号Inhibit1及びInhibit2が印加される。このトランジスタ306及び306aはプログラミング動作の間に非選択されたビットラインに所定のプログラミング防止電圧を供給する機能を有する。
【0035】
ノード308には読出動作の間、選択されたビットラインにロード電流を供給するための電流源312が接続される。ノード308とラッチ回路320の1つの入出力ノード314及び対応する入出力ライン10の間にはN−MOSFET316の電流通路が接続される。トランジスタ316のゲートには読出動作の初期にラッチ回路320をリセットさせ、プログラミング動作の間、ラッチ回路320のデータを選択されたビットラインに伝達させる制御信号PGMが印加される。
【0036】
又、ページバッファ回路300aには、ノード308と接地との間に接続された電流通路を持つN−MOSFET338が提供される。このトランジスタ338は読出動作の間に制御信号DCBに応答してトランジスタ316とともに、ラッチ回路320を初期化させる機能をする。
【0037】
ラッチ回路320の他の入出力ノード318と接地電圧との間にはN−MOSFET326及び328の電流通路が直列に接続される。トランジスタ326のゲートにはタイミング制御回路330の出力信号LATCHが印加され、トランジスタ328のゲートはノード308あるいは電流源312と接続される。LATCH信号は読出、消去検証、そして、プログラミング検証動作の間、ラッチ回路320が選択されたビットライン上のデータをラッチするように動作する。
【0038】
タイミング制御回路330はNORゲート332及び336インバータ334で構成される。NORゲート332の入力端子には制御信号RD3,EVF及びPGVF2が各々印加され、インバータ334の入力端子には制御信号LRDVFが印加される。ここで、RD3信号は周知の多重ビットNANDフラッシュメモリ装置の3段階読出動作中で、3番目読出区間を定義する信号である。EVF信号は消去検証のための読出区間(例えば、図5の区間EV1及びEV2)を定義する信号である。PGVF2信号は多重ビットフラッシュメモリ装置の2つ番目プログラミングサイクル(図6のB参照)のプログラミング検証区間を定義する信号である。LRDVF信号は、読出動作や、消去検証及びプログラミング検証動作の各読出サイクルで感知が完了する時点で発生するパルス信号である。上記信号の波形は図面に示されている。これらに対しては後に、詳細に説明する。
【0039】
NORゲート332の出力とインバータ334の出力とはNORゲート336の入力端子に各々印加される。NORゲート336からはLATCH信号が出力される。
【0040】
次に添付された図3ないし図10を参照して本実施例によるフラッシュメモリ装置の動作、特に、冗長フィールドアレイ104に関連する動作について詳細に説明する。
【0041】
図4及び図5は本実施例によるフラッシュメモリ装置の消去及び消去検証動作のタイミングを各々示している。本発明による冗長フィールドアレイ104と関連する消去及び消去検証動作は多重ビットモードの主アレイ102のそれと同一のタイミングで遂行される。
【0042】
消去動作はメモリセクタを単位として遂行される。消去動作の間には、図4に示すように、ストリング選択ラインSSL及び接地選択ラインGSLが各々フローティングされ、選択されたセクタのワードラインWL1〜WLmには接地電圧、すなわち、0Vが印加される。選択された複数のワードラインWL1〜WLmに連結されたメモリセルM1〜Mmは同時に消去される。この時、メモリセルが形成されている基板には消去電圧(Vers)(通常的に18V〜24V)が印加される。これで、各セルのフローティングゲートと基板との間には高電界が形成される。従って、フローティングゲートに貯蔵されていた電子は高電界によるF−Nトンネリング(Fowler Nordheim Tunneling)によりフローティングゲートから基板に流出される。これにより、各々の選択されたメモリセルのスレショルド電圧は負の値に移動する。
【0043】
このような消去動作は消去検証動作と共に反復的に遂行され、各々の選択されたメモリセルが所望のスレショルド電圧に到達すると、消去動作は終了する。
【0044】
再び、図4を参照すると、消去動作の間、基板に高い消去電圧Versが印加され、ストリング選択トランジスタST1のソースPーN接合が順方向バイアスされ該当ビットラインの電圧レベルも消去電圧(Vers)くらいに上昇する。この消去動作の間、ビットライン選択信号であるアドレス信号Ai、Ai/バーは接地電圧レベルに、そして、空乏型トランジスタ304及び304aの制御信号BLSHFは所定のバイアスレベル(例えば、6V)に各々維持される。
【0045】
図5を参照すると、消去検証動作の初期にはPGM及びDCB信号によりラッチ回路320が初期化される。この時、ラッチ回路320はローレベルの出力Qとハイレベルの出力Q/バーを持つ。多重ビット消去動作は選択されたセクタ内の全てのビットラインBL1〜BLnに対して同時に遂行される。従って、奇数番目ビットラインに対する消去検証と偶数番目ビットラインに対する消去検証とが全て遂行されなければならない。その結果、図5に示されたように、各ビットライン対に対する消去検証のために、2回の読出動作が遂行される。これに対して具体的に説明すると次のようである。
【0046】
本実施例では、消去検証動作の間、奇数番目ビットラインに関連するセルに対して消去検証がまず遂行され、次に偶数番目ビットラインに関連するセルに対して消去検証が遂行される。勿論、これとは反対に遂行することもできる。
【0047】
1番目の消去検証区間EV1では、選択信号Ai/バーによりビットラインBL1が選択され、ストリング選択ラインSSL及び接地選択ラインGSLには6Vの電圧が印加され、選択されたセクタの全てのワードラインWL1〜WLmには接地電圧が印加される。
【0048】
以後、選択されたビットラインBL1と関連するセルに対する感知動作、すなわち、読出動作が始まる。万一、ビットラインBL1に連結されたストリング内の全てのセルM1〜Mmが消去された状態(すなわち、“論理1”)であると、各ワードラインの電圧が0Vである時、ストリング内の全てのセルM1〜Mmはタンーオンされる。従って、ノード302はローレベルになる。このような状態は一般的に消去パス状態と呼ばれる。一方、ストリング内にある1つのセルでもても完全に消去されなかったら、すなわち、“論理0”であると、ノード302はハイレベルになる。この時、制御信号(LATCH)がイネーブルされた時、ラッチ回路320の出力Qがハイレベルに変わり、消去失敗状態が表示される。
【0049】
以上のような消去動作はハイレベルのアドレス信号AiによりビットラインBL2が選択された場合にも同一に遂行される。
【0050】
次にメモリセルのプログラミング(あるいは書込)及びプログラミング検証(あるいは書込検証)動作について説明する。図6はビットラインBL1に関連するメモリセルのプログラミング及びプログラミング検証動作を示すタイミング図であり、図7はビットラインBL2と関連するメモリセルのプログラミング及びプログラミング検証動作を示すタイミング図である。
【0051】
図6及び図7を参照すると、各プログラミングサイクルは選択されたメモリセルのフローティングゲート上に電子を捕獲するプログラミング区間と、プログラムされたメモリセルが所望の適正スレショルド電圧に到達したか否かを検証するプログラミング検証区間とからなる。プログラミングとプログラミング検証動作とは選択された全てのメモリセル各々が所望のスレショルド電圧に到達する時まで反復的に遂行され、プログラミング及びその検証動作はあらかじめ定められたプログラミング反復回数の範囲内で遂行される。
【0052】
F−Nトンネリングを利用して選択されたメモリセルをプログラミングするためには、該当セルのゲートに所定のプログラム電圧Vpgm(例えば、14V〜19V)を各々印加し、該当セルのチャンネルに接地電圧を各々印加する。従って、プログラムされるセルのフローティングゲートとチャンネルとの間には高い電界が印加される。このような電界によりチャンネルの電子がフローティングゲートとチャンネルとの間の酸化膜を通過するトンネリングが発生し、該当セルのフローティングゲートに電子が蓄積され、このようなフローティングゲートの電子の蓄積によりプログラムされるセルのスレショルド電圧が上昇する。
【0053】
複数のメモリセルからなるフラッシュメモリ装置で、プログラミング動作により各メモリセルがプログラミングされる程度には差がある。従って、選択された各メモリセルに対する1回のプログラミング動作が遂行された後、各セルが所望の状態に到達したか否かの可否を検証し、すでに所望の状態に到達したセルには影響を与えないようにしながら、所望の状態に到達しない残りのセルに対して再びプログラミング動作を遂行させなければならない。このようなプログラミング及びプログラミング検証動作は選択された全てのメモリセルが所望のスレショルド電圧に到達するまで、反復的に遂行される。
【0054】
本実施例のフラッシュメモリ装置は、選択されたワードラインに連結されたセル中の半分だけがプログラムされる構造を持つ。すなわち、選択信号Ai、Ai/バーにより一対のビットラインBL1,及びBL2中1つのビットライン、例えば、BL1が選択される場合、選択されていない他のビットラインBL2には、対応するプログラミング防止信号(Inhibit2)により供給される電源電圧が印加され、非選択されたビットラインBL2の選択されたワードラインに連結されたセルがプログラミングされることが防止される。これの反対の場合にも同一でる。
【0055】
一方、プログラミング動作の間、外部から与えられるプログラミングデータは毎2つのビットラインと連結されるラッチ回路320に提供される。図3に示された本実施例のフラッシュメモリ装置には、プログラムされているあるセルのスレショルド電圧Vtのレベルが所定の基準電圧レベル(例えば、1.3V)より少し高くなると、ラッチ回路320の出力Qがハイレベルに変わる。これにより、プログラミングが完了されたメモリセルが連結されたビットラインはページバッファ300aからプログラム防止電圧によりチャージされることにより、まだ十分にプログラムされていないセルのためのプログラミング動作が継続的に進行されるとしても、すでにプログラミングが完了された各セルのスレショルド電圧は影響を受けない。
【0056】
図6及び図7に示すように、本実施例による冗長フィールドアレイ104のプログラミング及びプログラミング検証動作はマルチビットセル動作のタイミングをそのまま利用するので、主アレイ10のプログラミング及びプログラミング検証動作と同じように、3つのフェーズあるいはサイクルからなる。各サイクルはプログラミング区間とプログラミング検証区間とからなる。各サイクルはパスされるまで、該当メモリ装置の設計時、定められた回数(例えば、16回)くらい反復され、各プログラミングサイクルで次のプログラミングサイクルに進行しながら、プログラミング電圧は設計時、定められた電圧(例えば、0.2V)くらいずつ増加する。
【0057】
次に、図6を参照して、ビットラインBL1に関連するセルのプログラミング及びその検証動作を説明する。
【0058】
図6に示すように、サイクルAの間に選択信号Ai/バーがハイレベルに遷移されビットラインBL1が選択されるが、PGM信号がローレベルに維持されるので、プログラミングは遂行されない。また、このサイクルの間には、タイミング制御回路330からLATCH信号が発生されないので、プログラミング検証も遂行されない。
【0059】
サイクルBの間には、PGM信号がハイレベルに維持されるので、ラッチ回路320の出力Qによりセルがプログラムされ、LATCH信号が発生されるので、プログラミング検証が遂行される。この時、PGM信号のタイミングは多重ビット動作を遂行する主アレイ102のプログラミング検証動作の2番目サイクルで選択されたビットラインと対応するラッチ回路を電気的に連結するための制御信号のタイミングと同一である。
【0060】
ここで、本実施例に対する理解のため、主アレイ102と関連するページバッファについて簡略に説明すると次のようである。セルに対して多重ビット動作を遂行する主アレイ102のページバッファは一対のビットラインに対応する2つのラッチ回路を具備している。3つの所定の制御信号PGVF1,PGVF2及びPGVF3により選択されたビットラインとそれに対応するラッチ回路とは相互間電気的に連結され、対応するラッチセルにプログラムされる。制御信号PGVF1はサイクルAのプログラミング区間の間にハイレベルになり、プログラミングを遂行し、PGVF2信号はサイクルBのプログラミング区間の間、そして、PGVF3信号はサイクルCのプログラミング区間の間に各々ハイレベルになり、プログラミングを遂行する。
【0061】
再び図6を参照して、サイクルBでは、プログラミングパスが検証されるまで所定回数プログラミングが反復的に遂行される。
【0062】
サイクルCの間には、サイクルAと同じように、PGM信号がローレベルに維持され、LATCH信号が発生しないので、プログラミング及びプログラミング検証は遂行されない。
【0063】
以上のように、本実施例による冗長フィールドアレイ104のプログラミング及びプログラミング検証は多重ビットセル動作が遂行される主アレイ102と関連するプログラミング及びプログラム検証タイミングの2番目プログラミングサイクルBで有効に遂行される。従って、プログラムされたセルは1.3Vより少し高いスレショルド電圧をもつようになる。
【0064】
図10(A)には本実施例によるプログラミング検証動作のための選択されたワードライン電圧レベルが図示されている。マルチビットセル動作で、選択されたワードラインには0.3V、1.3V、そして、2.3Vが順次に印加される。選択されたワードラインに1.3Vの電圧が印加される時、本実施例による単一ビットセルプログラミング検証動作が遂行される。この時、選択されたワードライン及び選択されたビットラインBL1に連結されたセルが’論理0’のデータを持って、ビットラインBL1がハイレベルになると、プログラミングはパスになる。
【0065】
図7を参照すると、ビットラインBL2と関連するメモリセルのプログラミング及びプログラミング検証動作も、ビットラインBL1と関連するメモリセルのプログラミング及びプログラミング検証動作と同じように、多重ビットセル動作が遂行される主アレイ102の2番目プログラミングサイクルBで有効に遂行に遂行されることがわかる。
【0066】
上述のような冗長フィールドアレイ104のプログラミング及びプログラミング検証動作で、万一、プログラムされるセルのスレショルド電圧分布をより広くさせようとすれば、図3のタイミング制御回路330にPGVF2信号の代わりにPGVF3信号を印加するようにし、PGM信号がサイクルCでハイレベルにすれば良い。
【0067】
次に、図8を参照して、ビットラインBL1と関連するメモリセルの読出動作を説明する。この読出動作もマルチビットセル動作タイミングをそのまま利用する。本実施例による単一ビットセル読出動作はマルチビットセル読出動作の3番目の読出サイクル5で遂行される。図8に示したように、区間1で、制御信号DCB及びPGMに各々応答してターン・オンされるトランジスタ316及び338によりラッチ回路320はリセットされる。以後、選択ラインSSL及びGSL、非選択されたワードラインには6Vが各々印加され、選択されたワードラインには2Vが印加される時点2で感知動作が始まる。
【0068】
選択されたワードラインに接続されたセルが消去されたセル(あるいは、’オンーセル(on−cell)’である時、選択されたセルは負のスレショルド電圧(例えば、ー2.7V)を持つので、ビットラインBL1は3つの読出サイクル3,4,5の間0Vに維持される。一方、選択されたワードラインに接続されたセルがプログラムされたセル(あるいは、’オフーセル(offーcell)’)である時、選択されたセルは約1.3Vのスレショルド電圧を持つので、ビットラインBL1は2番目の読出サイクル4で空乏型トランジスタ304のシャット・オフ電圧まで昇圧される。
【0069】
LRDVF及びRD3信号が活性化される3番目の読出サイクル5で、読出動作が遂行され、ビットラインBL1と接続されたセルからのデータがラッチ回路320に伝達される。この時、選択されたセルがオンーセルであると、ラッチ回路320はリセット状態に維持され、選択されたセルがオフーセルであると、ラッチ回路320はハイレベルのデータQとローレベルのデータQ/バーとを持つ。
【0070】
図10(B)には本実施例によるワードラインBL1と関連する読出動作のための選択されたワードライン電圧レベルが図示されている。選択されたワードラインには2V、1V、そして、0Vが順次印加される。選択されたワードラインの電圧が0Vである時、ビットラインBL1上の電圧が感知される。この時、ビットラインBL1がローレベルであると、’論理1’のセルデータが読出され、ビットラインBL1がハイレベルであると、’論路0’のセルデータが読出される。
【0071】
図9はビットラインBL2と関連するメモリセルの単一ビットセル読出動作を示すタイミング図である。この単一ビットセル読出動作もマルチビットセル動作タイミングをそのまま利用して、マルチビットセル読出動作の3番目の読出サイクル5で遂行される。図9に示すように、選択されたワードラインに接続されたセルが消去されたセル(あるいは、’オンーセル’)である時、選択されたセルは負のスレショルド電圧を持つので、ビットラインBL2が3つの読出サイクル3,4,5の間0Vに維持される。一方、選択されたワードラインに接続されたセルがプログラムされたセル(あるいは、’オフーセル’)である時、選択されたセルは約1.3Vのスレショルド電圧を持つので、ビットラインBL2は2番目の読出サイクル4で空乏型トランジスタ304aのシャット・オフ電圧まで昇圧される。
【0072】
LRDVF及びRD3信号が活性化される3番目の読出サイクル5で読出動作が遂行される。図9に示されたように、選択されたワードラインに接続されたセルが消去されたセル(あるいは、’オンーセル’)である時、選択されたセルは負のスレショルド電圧を持つので、ビットラインBL2が3つの読出サイクル3,4,5の間0Vに維持される。一方、選択されたワードラインに接続されたセルがプログラムされたセル(あるいは、’オフーセル’)である時、選択されたセルは約1.3Vのスレショルド電圧を持つので、ビットラインBL2は2番目の読出サイクル4で空乏型トランジスタ304aのシャット・オフ電圧まで昇圧される。
【0073】
LRDVF及びRD3信号が活性化される3番目の読出サイクル5で、読出動作が遂行され、ビットラインBL2と接続されたセルからのデータがラッチ回路320に伝達される。
【0074】
図10(C)には本実施例によるビットラインBL2と関連する読出動作のための選択されたワードライン電圧レベルが図示されている。選択されたワードラインには2V、1Vそして、0Vが順次印加される。選択されたワードラインの電圧が0Vである時、ビットラインBL2上の電圧が感知される。この時、ビットラインBL2がローレベルであると、’論理1’のデータが読出され、ビットラインBL2がハイレベルであると、’論理0’のデータが読出される。
【0075】
以上のような読出動作で、選択されたセルから読出されたデータは3番目の読出サイクル5だけでラッチ回路320に伝達されるので、1.3Vの読出マージンを確保することができるようになる。0.3Vの読出マージンを持つ多重ビットセル読出動作と比較すると、本実施例による単一ビットセル読出動作は非常に大きな読出マージンを持つ。
【0076】
この実施例では、2つのビットラインに1つのページバッファが対応しているが、セル当り2ビット以上の貯蔵能力を持つメモリ装置の場合、1つのページバッファを2つ以上のビットラインと対応されられることをこの技術分野の通常的な知識を持った者はよく理解することができる。
【0077】
第2実施例
図11は本実施例による多重ビットフラッシュEEPROM装置の冗長フィールドアレイ及びその周辺回路の構成を示している。図11に示された各メモリセルは第1の実施例と同様に2つ以上の可能な状態を持つ。図11には図示されていないが、フラッシュメモリ装置の主アレイ及びそれに対応するページバッファ回路は多重ビットセル動作を可能にさせる構造になっている。
【0078】
図11を参照すると、ローとカラムとを定義する基板上には、ローに従って伸張する複数のワードラインWL1〜WLmと、カラムに従って伸張する複数のビットラインBL1〜BLnと、複数のメモリセルのアレイ104が形成されている。メモリセルアレイ104はNAND構造になっており、対応するメモリブロックあるいはセクタと関連するデバイスデータを貯蔵するための冗長フィールドアレイを有する。このアレイ104の構造は第1の実施例のそれと同一である。従って、説明の重複を避けるため、ここではアレイ104の構成に関する説明は省略する。
【0079】
セルアレイ104の左側には、ストリング選択ラインSSL、ワードラインWL1〜WLm及び、共通ソースラインCSLと連結される周知のローデコーダ200が配置されている。又、メモリセルアレイ104の下部には、複数のビットラインBL1〜BLnに連結された選択されたセルに対する書込動作及び読出動作を遂行するページバッファ回路300bが配置されている。
【0080】
ページバッファ回路300bは外部から与えられたデータをラッチした後、プログラミング動作の間に対応するビットラインBL1(あるいはBL2)にラッチした情報に該当する電圧を供給するページバッファとして、読出動作の間には対応するビットライン上の情報を感知し、増幅する感知回路として各々動作する。図示の便宜上、図11には一対のビットラインBL1及びBL2に対応する1つのページバッファだけを図示した。
【0081】
図11に示したように、ページバッファ300bは2つのラッチ回路354及び376を具備している。ページバッファ300bには、一対のビットラインBL1及びBL2と関連して、2つの空乏型N−MOSFET304及び304aと2つのN−MOSFET342及び364が提供される。空乏型トランジスタ304の電流通路とトランジスタ342の電流通路とはビットラインBL1とノード340との間に直列に接続され、空乏型トランジスタ304aの電流通路とトランジスタ364の電流通路とはビットラインBL2とノード362との間に直列に接続される。
【0082】
トランジスタ304と304aのゲートには制御信号(BLSHF)が印加され、トランジスタ342及び364のゲートにはアドレス信号Ai/バー及びAiが各々印加される。このトランジスタ304,304a,342及び364は一対のビットライン中のある1つを選択する機能を有する。トランジスタ304及び342の接続ノード302と電源電圧との間にはN−MOSFET306の電流通路が接続され、トランジスタ304a及び364の接続ノード302aと電源電圧との間にはN−MOSFET306aの電流通路が接続される。トランジスタ306と306aのゲートには制御信号Inhibit1及びInhibit2が各々印加される。このトランジスタ306及び306aはプログラミング動作の間に非選択されたビットラインに所定のプログラム防止電圧を供給する機能をする。
【0083】
ノード340には電流源344が接続され、ノード362には電流源366が接続される。又、ノード340と接地電圧との間にはN−MOSFET350の電流通路が接続され、ノード362と接地電圧との間にはN−MOSFET372の電流通路が接続される。トランジスタ350及び372のゲートには制御信号DCBが印加される。ノード340とラッチ354の一つの入出力ノード346との間にはN−MOSFET348の電流通路が接続され、ノード362とラッチ回路376の一つの入出力ノード368との間にはN−MOSFET370の電流通路が接続される。トランジスタ348及び370のゲートには制御信号PGM1及びPGM2が各々印加される。制御信号PGM1及びPGM2は各々読出動作の初期に対応するラッチ回路をリセットさせ、プログラミング動作の間に対応するラッチ回路のデータを対応するビットラインに伝達させる。ノード346には入出力ラインI02が連結され、ノード368には入出力ラインI02が接続される。
【0084】
ラッチ回路354の他の1つの入出力ノード352と接地電圧との間にはN−MOSFET356,358及び360の電流通路が順次直列に接続され、ラッチ回路376の他の1つの入出力ノード374と接地電圧との間にはN−MOSFET378,380及び382の電流通路が順次直列に接続される。トランジスタ356及び378のゲートには選択信号Ai及びAi/バーが各々印加される。トランジスタ358及び380のゲートは電流源344及び366に各々接続される。トランジスタ360及び382のゲートにはタイミング制御回路384の出力信号LATCHが印加される。LATCH信号は読出、消去検証、そして、プログラミング検証動作の間にラッチ回路354及び376中の選択されたビットラインに対応する一つが選択されたビットライン上のデータをラッチさせる。
【0085】
タイミング制御回路384はNORゲート386及び390とインバータ388とで構成される。NORゲート386の入力端子には制御信号RD3,EVF、PGVF2及びPGVF3が各々印加され、インバータ388の入力端子には制御信号LRDVFが印加される。ここで、RD3信号は周知の多重ビットNANDフラッシュメモリ装置の3段階読出動作中で3番目読出区間を定義する信号である。EVF信号はセルの消去後、消去検証のための読出区間を定義する信号である。EVF信号はセルの消去後、消去検証のための読出区間、例えば、図5の区間EV1及びEV2を定義する信号である。PGVF2及びPGVF3信号は多重ビットビットフラッシュメモリ装置の3段階プログラミング動作中の2番目及び3番目プログラミングサイクル(図14のB及びC参照)のプログラミング検証区間を各々定義する信号である。LRDVF信号は、読出動作や消去検証及びプログラミング検証動作の各読出サイクルで感知が完了される時点で発生されるパルス信号である。上記の信号の波形は添付された図面に図示されている。これに対しては後に詳細に説明する。
【0086】
NORゲート386の出力とインバータ388の出力とはNORゲート390の入力端子に各々印加される。NORゲート390からはLATCH信号が出力される。
【0087】
次に添付された図11ないし図18を参照して本実施例によるフラッシュメモリ装置の冗長フィールドアレイ104と関連する動作について詳細に説明する。本実施例によるメモリ装置の主フィールドアレイ102と関連する動作のタイミングは、前述の第1の実施例と同様で、周知のマルチビットセル動作のタイミングと同一である。
【0088】
図12及び図13は本実施例によるフラッシュメモリ装置の単一ビット消去及び消去検証動作のタイミングを示している。本発明による冗長フィールドアレイ104と関連する消去及び消去検証動作は多重ビットモードの主アレイ102のそれと同一のタイミングで遂行される。
【0089】
図12を参照すると、消去動作の間に、基板に高い消去電圧Versが印加されると、ストリング選択トランジスタST1のソースのP−N接合が順方向バイアスされ、該当ビットラインの電圧レベルも消去電圧Versくらいに上昇する。この消去動作の間に、ビットライン選択信号であるアドレス信号Ai、Ai/バーは接地電圧レベルに、そして、空乏型トランジスタ304及び304aの制御信号BLSHFは所定のバイアスレベル(例えば、6V)に各々維持される。
【0090】
図13を参照すると、消去検証動作の初期にはPGM1,PGM2及びDCB信号によりラッチ回路354及び376が各々初期化される。この時、ラッチ回路354はローレベルの出力Q1とハイレベルの出力Q1/バーとを持ち、ラッチ回路376はローレベルの出力Q2とハイレベルの出力Q2/バーとを持つ。多重ビット消去動作は選択されたセクタ内の全てのビットラインBL1〜BLnに対して同時に遂行される。従って、奇数番目ビットラインに対する消去検証と偶数番目ビットラインに対する消去検証が全て遂行されなければならない。その結果、図13に示されたように、各ビットライン対に対する消去検証のため、2回の読出動作が遂行される。これに対して具体的に説明すると次のようである。
【0091】
本実施例でも、前の実施例と同じように、消去検証動作の間に、奇数番目ビットラインに関連するセルに対する消去検証がまず遂行され、次に偶数番目ビットラインに関連するセルに対する消去検証が遂行される。勿論、これとは反対に遂行することもできる。
【0092】
1番目の消去検証区間EV1では、選択信号Ai/バーによりビットラインBL1が選択され、ストリング選択ラインSSL及び接地選択ラインGSLには6Vの電圧が印加され、選択されたセクタの全てのワードラインWL1〜WLmには接地電圧が印加される。
【0093】
以後、選択されたビットラインBL1と関連するセルに対する動作、すなわち、読出動作が始まる。万一、ビットラインBL1に連結されたストリング内の全てのセルM1〜Mmが消去された状態(すなわち、“論理1”)であると、各ワードラインの電圧が0Vである時、ストリング内の全てのセルM1〜Mmはタン−オンされる。従って、ノード302はローレベルになり、消去パスが検証される。一方、ストリング内にある一つのセルでも完全に消去されなければ、すなわち、“論理0”であると、ノード302はハイレベルになる。従って、この時には、制御信号LATCHがイネーブルされた時、ラッチ回路354の出力Q1がハイレベルに変わって消去失敗が検証される。
【0094】
以上のような消去検証動作はハイレベルのアドレス信号AiによりビットラインBL2が選択された場合にも同様に遂行される。
【0095】
次には本実施例に従う単一ビットセルプログラミング及びプログラミング検証動作について説明する。図14はビットラインBL1に関連するメモリセルのプログラミング及びプログラミング検証動作を示すタイミング図であり、図15はビットラインBL2に関連するメモリセルのプログラミング及びプログラミング検証動作を示すタイミング図である。
【0096】
フラッシュメモリ装置で、プログラミング動作により各メモリセルがプログラムされる程度には差がある。従って、選択された各メモリセルに対する一回のプログラミング動作が遂行された後、各セルが所望の状態に到達したかの可否を検証してすでに所望の状態に到達したセルには影響を与えないようにしながら所望の状態に到達しない残りのセルに対してプログラミング動作が遂行されるようにする。このようなプログラミング検証動作は選択された全てのメモリセルが所望のスレショルド電圧に到達するまで、反復的に遂行される。
【0097】
本実施例のフラッシュメモリ装置は、選択されたワードラインに連結されたセル中の半分だけがプログラムされる構造を持つ。すなわち、選択信号Ai、Ai/バーにより一対のビットラインBL1及びBL2中一つのビットライン、例えば、BL1が選択される場合、選択されない他のビットラインBL2には、対応するプログラミング防止信号(Inhibit2)により供給される電源電圧が印加され、非選択されたビットラインBL2の選択されたワードラインに連結されたセルがプログラミングされることを防止する。この反対の場合にも同様である。
【0098】
一方、プログラミング動作の間、外部から与えられるプログラミングデータは各ビットラインと連結されるラッチ回路に提供される。本実施例のフラッシュメモリ装置は、プログラムされているあるセルのスレショルド電圧Vtのレベルが所定の基準電圧レベル(例えば、2.4V)より少し高くなると、該当ラッチ回路の出力ノード346あるいは368がハイレベルに変わる。これにより、プログラミングが完了されたメモリセルが連結されたビットラインはページバッファ300bからプログラム防止電圧によりチャージされ、まだ十分にプログラムされないセルのためのプログラミング動作が継続的に進行するとしても、すでにプログラミングが完了した各セルのスレショルド電圧は影響を受けない。
【0099】
図14及び図15に示すように、本実施例に従う冗長フィールドアレイ104のプログラミング及びプログラミング検証動作はマルチビットセル動作のタイミングをそのまま利用するので、主アレイ102のプログラミング及びプログラミング検証動作と同じように、3つのサイクルからなる。各サイクルはプログラミング区間とプログラミング検証区間とからなる。各サイクルはパスされる時まで該当メモリ装置の設計する時に定められた回数(例えば、16回)くらい反復され、各プログラミングサイクルから次のプログラミングサイクルに進行しながらプログラミング電圧は設計する時、予め定められた電圧くらいずつ増加する。
【0100】
次に、図14を参照しながら、ビットラインBL1に関連するセルのプログラミング及びその検証動作を説明する。
【0101】
サイクルAの間に、選択信号Ai/バーがハイレベルに遷移することにより、ビットラインBL1が選択され、図14に示すように、PGM1信号がハイレベルに遷移する。従って、この時、ラッチ回路354の出力Q1によりセルがプログラムされる。その結果、ビットラインBL1に接続されたセルのスレショルド電圧が上昇するようになる。この時、PGM1信号のタイミングは多重ビット動作を遂行する主アレイ102のプログラミング及びプログラミング検証動作の1番目サイクルで、選択されたビットラインに対応するラッチ回路を電気的に連結するための制御信号のタイミングと同一である。
【0102】
しかし、このサイクルの間には、タイミング制御回路384からLATCH信号が発生されないので、プログラミング検証は遂行されない。
【0103】
次にサイクルBの間には、PGM1信号がローレベルに維持されるので、プログラミングは遂行されない。一方、この時には、LATCH信号が発生されないので、プログラミング検証を遂行することはできない。しかし、プログラミングが遂行されないので、プログラミング検証は実質的に無意味である。後に説明するが、この時、発生されるLATCH信号はビットラインBL2のプログラミング検証のためのものである。
【0104】
最後にサイクルCの間には、サイクルAからと同じように、PGM1信号が再びハイレベルに維持されると共に、LATCH信号も発生されるので、プログラミング及びプログラミング検証が遂行される。このように、本実施例による冗長フィールドアレイ104のプログラミング及びプログラミング検証は多重ビットセル動作が遂行される主アレイ102の3番目のプログラミングサイクルCで有効に遂行される。従って、ビットラインBL1に関連するプログラムされたセルは2.3Vより少し高いスレショルド電圧を持つようになる。
【0105】
図18(A)には本実施例によるプログラミング検証動作のための選択されたワードライン電圧レベルが図示されている。マルチビットセル動作で、選択されたワードラインに0.3V、1.3V、そして、2.3Vが順次印加される。選択されたワードラインに2.3Vの電圧が印加される時、ビットラインBL1に関連する単一ビットセルプログラミング検証動作が遂行される。この時、選択されたワードライン及び選択されたビットラインBL1に連結されたセルは‘論理0’のデータを持って、ビットラインBL1がハイレベルになると、プログラミングはパスされる。
【0106】
上述したように、本実施例では、一対のビットライン中のある一つと関連するプログラムされたセルのスレショルド電圧分布が他の一つと関連するプログラムされたセルのスレショルド電圧分布と非対称的である。即ち、奇数番目ビットラインBL1に関連するプログラムされたセルは2.3Vより少し高いスレショルド電圧を持ち、偶数番目ビットラインBL2に関連するプログラムされたセルは1.3Vより少し高いスレショルド電圧を持つ。
【0107】
次に図15を参照して、ビットラインBL2に関連するセルの単一ビットプログラミング及びその検証動作を説明する。
【0108】
サイクルAの間に、選択信号Aiがハイレベルに遷移することによりビットラインBL2が選択されるが、図15に示すように、PGM2信号がローレベルに維持されるので、プログラミングは遂行されない。又、このサイクルの間には、タイミング制御回路384からLATCH信号が発生されないので、プログラミング検証も遂行されない。
【0109】
サイクルBの間には、PGM2信号がハイレベルに維持されるので、ラッチ回路376の出力Q2によりセルがプログラムされ、LATCH信号が発生するので、プログラミング検証が遂行される。この時、PGM2信号のタイミングは多重ビット動作を遂行する主アレイ102のプログラミング及びプログラミング検証動作の2番目のサイクルで選択されたビットラインに対応するラッチ回路を電気的に連結するための制御信号のタイミングと同一である。
【0110】
このサイクルBで、プログラミングパスが検証されるまで、所定回数プログラミングは反復的に遂行される。
【0111】
最後にサイクルCの間には、サイクルAと同じように、PGM2信号がローレベルに維持されるので、プログラミングは遂行されない。一方、この時LATCH信号が発生しても、プログラミング検証は無意味となる。言い換えれば、このサイクルからのプログラミング検証結果はサイクルBのそれと同一な結果をもたらす。
【0112】
以上説明したように、本実施例では、冗長フィールドアレイ104の奇数番目ビットラインに対するプログラミング及びプログラミング検証動作は多重ビットセルプログラミング動作の3番目のサイクルで有効に遂行され、偶数番目ビットラインに対するプログラミング及びプログラミング検証動作は多重ビットセルプログラミング動作の2番目のサイクルで有効に遂行される。
【0113】
再び、図10(A)を参照して、マルチビットセル動作に従って、選択されたワードライン0.3V、1.3V、そして、2.3Vが順次に印加される。選択されたワードラインに1.3Vの電圧が印加される時、ビットラインBL2に関連する単一ビットセルプログラミング検証動作が遂行される。この時、選択されたワードライン及び選択されたビットラインBL2に連結されたセルが‘論理0’のデータを持って、ビットラインBL2がハイレベルになると、プログラミングはパスされる。
【0114】
勿論、上とは反対に、奇数番目ビットラインに対するプログラミング及びプログラミング検証動作は多重ビットセルプログラミング動作の2番目のサイクルで有効に遂行し、偶数番目のビットラインに対するプログラミング及びプログラミング検証動作は多重ビットセルプログラミング動作の3番目サイクルで有効に遂行するようにできることは言うまでもない。
【0115】
次に図16を参照して、ビットラインBL1に関連するメモリセルの読出動作を説明する。この読出動作もマルチビットセル動作タイミングをそのまま利用する。本実施例による単一ビットセル読出動作はマルチビットセル読出動作の3番目の読出サイクル5で遂行される。図16に示されたように、区間1で、制御信号PGM1,PGM2及びDCBに各々応答してタン−オンされるトランジスタ348,370,350及び372によりラッチ回路354及び376はリセットされ、選択信号Ai/バーによりビットラインBL1が選択される。以後、選択ラインSSL及びGSL、非選択されたワードラインには6Vが各々印加され、そして、選択されたワードラインに2Vが印加される時点2で感知動作が始まる。
【0116】
選択されたワードラインに接続されたセルが消去されたセル(あるいは、オン−セル)である時、選択されたセルは負のスレショルド電圧(例えば、−2.7V)を持つので、ビットラインBL1は3つの読出サイクル3,4,5の間0Vに維持される。一方、選択されたワードラインに接続されたセルがプログラムされたセル(あるいは、‘オフ−セル(off−cell)’)である時、選択されたセルは約2.3Vのスレショルド電圧を持つので、ビットラインBL1は1番目の読出サイクル3で空乏型トランジスタ304のシャット・オフ電圧まで昇圧される。
【0117】
LRDVF及びRD3信号が活性化される3番目の読出サイクル5で、読出動作が遂行され、ビットラインBL1に接続されたセルからデータがラッチ回路354に伝達される。この時、選択されたセルがオン−セルであると、ラッチ回路354はリセット状態に維持され、選択されたセルがオフ−セルであると、ラッチ回路354はハイレベルのデータQ1とローレベルのデータQ1/バーとを持つ。
【0118】
図18(B)には本実施例によるビットラインBL1に関連する読出動作のための選択されたワードライン電圧レベルが図示されている。選択されたワードラインには2V、1V、そして、0Vが順次印加される。選択されたワードラインの電圧が0Vである時、ビットラインBL1上の電圧が感知される。この時、ビットラインBL1がローレベルであると、‘論理1’のセルデータが読出され、ビットラインBL1に関連する読出動作のための選択された印加ライン電圧レベルが図示されている。選択されたワードラインには、2V、1V、そして、0Vが順次印加される。選択されたワードラインの電圧が0Vである時、ビットラインBL1上の電圧が感知される。この時、ビットラインBL1がローレベルであると、‘論理1’のセルデータが読出され、ビットラインBL1がハイレベルであると、‘論理0’のデータが読出される。
【0119】
図17はビットラインBL2に関連するメモリセルの単一ビットセル読出動作を示すタイミング図である。単一ビットセル読出動作もマルチビットセル動作タイミングをそのまま利用し、マルチビットセル読出動作の3番目の読出サイクル5で遂行される。図17に示すように、選択されたワードラインに接続されたセルが消去されたセル(あるいは、‘オン−セル’)である時、選択されたセルは負のスレショルド電圧を持つので、ビットラインBL2が3つの読出サイクル3,4,5の間0Vに維持される。一方、選択されたワードラインに接続されたセルがプログラムされたセル(あるいは、‘オフ−セル’)である時、選択されたセルは約1.3Vのスレショルド電圧を持つので、ビットラインBL2は2番目読出サイクル4で空乏型トランジスタ304aのシャット・オフ電圧まで昇圧される。
【0120】
LRDVF及びRD3信号が活性化される3番目の読出サイクル5で、読出動作は遂行され、ビットラインBL2と接続されたセルからのデータがラッチ回路376に伝達される。
【0121】
図18(C)には本実施例によるビットラインBL2に関連する読出動作のための選択されたワードライン電圧レベルに図示されている。選択されたワードラインには、2V、1Vそして、0Vが順次印加される。選択されたワードラインの電圧が0Vである時、ビットラインBL2上の電圧が感知される。この時、ビットラインBL2がローレベルであると、‘論理1’のデータが読出され、ビットラインBL2がハイレベルであると、‘論理0’のデータが読出される。
【0122】
以上のような読出動作で、読出されたデータは3番目読出サイクル5だけで、ラッチ回路320に伝達されるので、1.3Vの読出マージンを確保することができるようになる。0.3Vの読出マージンだけを持つ多重ビットセル読出動作と比較すると、本実施例による単一ビットセル読出動作は非常に大きな読出マージンを持つことがわかる。
【0123】
又、第1の実施例のフラッシュメモリ装置が選択されたワードラインに連結されたセルの数の半分に対応するデータを同時に読出することができる構造を持つのに比べて、本実施例のメモリ装置は選択されたワードラインに連結されたセルの数の半分に対応するデータを同時に読出することができる構造を持つ。
【0124】
この実施例では、2つのビットラインに1つのページバッファが対応するが、セル当り2ビット以上の貯蔵能力を持つメモリ装置の場合、1つのページバッファを2つ以上のビットラインに対応させることができることはこの技術分野の通常の知識を持つ者はよく理解できる。
【0125】
【発明の効果】
本発明によると、制御回路の構成及び作製工程の複雑さがなく、単一基板上にセル当り1ビットの貯蔵能力を持つセルアレイとセル当り複数のビットのデータを貯蔵するセルアレイとを具備する不揮発性半導体メモリ装置を得ることができる。このような構造の不揮発性メモリ装置は大量貯蔵容量と優秀な保存特性とを合わせ持つようになるので、その適用範囲はより拡大される。
【図面の簡単な説明】
【図1】不揮発性半導体メモリ装置のセルアレイの概略図。
【図2】不揮発性半導体メモリ装置の概略的ブロック図。
【図3】本発明による不揮発性半導体メモリ装置の第1実施例の回路図。
【図4】第1実施例によるメモリ装置の消去動作のタイミング図。
【図5】第1実施例によるメモリ装置の消去検証動作のタイミング図。
【図6】第1実施例によるメモリ装置の奇数番目のビットラインに関連するメモリセルのプログラミング及びプログラミング検証動作のタイミング図。
【図7】第1実施例によるメモリ装置の偶数番目ビットラインに関連するメモリセルのプログラミング及びプログラミング検証動作のタイミング図。
【図8】第1実施例によるメモリ装置の奇数番目ビットラインに関連するメモリセルの読出動作のタイミング図。
【図9】第1実施例によるメモリ装置の偶数番目ビットラインに関連するたメモリセルの読出動作のタイミング図。
【図10】(A)は第1実施例によるメモリ装置でプログラミング検証する時の選択されたワードラインの電圧レベルを示す図、(B)は第1実施例によるメモリ装置で奇数番目ビットラインに関連する読出をする時のデータ状態と選択されたワードラインの電圧レベルとを示す図、(C)は第1実施例によるメモリ装置で偶数番目のビットラインに関連する読出をする時のデータ状態と選択されたワードラインの電圧レベルとを示す図。
【図11】本発明による不揮発性半導体メモリ装置の第2実施例の回路図。
【図12】第2実施例によるメモリ装置の消去動作のタイミング図。
【図13】第2実施例によるメモリ装置の消去検証動作のタイミング図。
【図14】第2実施例によるメモリ装置の奇数番目ビットラインに関連するメモリセルのプログラミング及びプログラミング検証動作のタイミング図。
【図15】第2実施例によるメモリ装置の偶数番目ビットラインに関連するメモリセルのプログラミング及びプログラミング検証動作のタイミング図。
【図16】第2実施例によるメモリ装置の奇数番目ビットラインに関連するメモリセルの読出動作のタイミング図。
【図17】第2実施例によるメモリ装置の偶数番目ビットラインに関連するメモリセルの読出動作のタイミング図。
【図18】(A)は 第2実施例によるメモリ装置でプログラミング検証する時の選択されたワードラインの電圧レベルを示す図、(B)は第2実施例によるメモリ装置で奇数番目ビットラインに関連する読出をする時のデータ状態と選択されたワードラインの電圧レベルとを示す図、(C)は第2実施例によるメモリ装置で偶数番目ビットラインに関連する読出をする時のデータ状態と選択されたワードラインの電圧レベルとを示す図。
【符号の説明】
100 セルアレイ
102 主フィールドアレイ
104 冗長フィールドアレイ
200 ローデコーダ
300 ページバッファ
400 カラムデコーダ
Claims (22)
- 基板上に形成され、ローとカラムとを定義するメモリセルのアレイを有し、
前記各メモリセルは少なくとも4つの可能な状態に各々対応するスレショルド電圧中の1つを持ち、前記セルアレイは主データを貯蔵するための主フィールドアレイと、前記主フィールドアレイの欠陥セルとそれらのアドレスマッピングと関連するデバイスデータとを貯蔵するための冗長フィールドアレイとを具備し、
前記各ローに従って伸張する複数のワードラインと、
前記各カラムに従って伸張する複数のビットラインと、
各々が前記主フィールドアレイ上の少なくとも2つのビットラインに対応し、書込動作の間に少なくとも2つのビットライン中の選択された1つと関連するセルに少なくとも4つの可能な状態を表示させる主データを書込し、読出動作の間に選択されたビットラインに関連するセルから前記主データを読出する複数の第1ページバッファと、
各々が前記冗長フィールドアレイ上の少なくとも2つのビットラインに対応し、書込動作の間に少なくとも2つのビットライン中の選択された1つに関連するセルに少なくとも4つの可能な状態中の2つを表示させるデバイスデータを書込み、読出動作の間に選択されたビットラインに関連するセルから前記デバイスデータを読出する複数の第2ページバッファとを含み、
前記第2ページバッファは前記第1ページバッファによる主フィールドアレイへの書込・読出動作の間に前記冗長フィールドアレイへの書込・読出動作を行うことを特徴とする不揮発性半導体メモリ装置。 - 前記第2ページバッファは前記第1ページバッファの動作タイミングに同期して動作することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記メモリセルのアレイの読出動作の間に選択されたワードラインに階段波形の電圧を印加することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記階段波形の電圧は最大レベルから最小レベルまで所定の間隔で順次変化し、少なくとも3つのレベルを持つことを特徴とする請求項3に記載の不揮発性半導体メモリ装置。
- 前記第2ページバッファは前記選択されたワードラインに前記最小レベルの電圧が印加される時、選択されたビットライン上のデータを受け入れることを特徴とする請求項4に記載の不揮発性半導体メモリ装置。
- 前記第2ページバッファは前記選択されたワードラインに0〜1Vの範囲を持つ所定の電圧が印加される時、選択されたビットライン上のデータを受け入れることを特徴とする請求項4に記載の不揮発性半導体メモリ装置。
- 前記メモリセルのアレイの書込動作は、所定の時間間隔をおいて進行され、選択されたセルのスレショルド電圧を変化させる少なくとも3つの書込サイクル及び、前記各書込サイクルが完了した時点で、少なくとも3つの所定の基準電圧中の対応する1つと前記選択されたセルのスレショルド電圧とを比較し、前記書込動作が完了する時まで、前記各書込サイクルを反復的に遂行させる少なくとも3つの書込検証サイクルを含むことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記第2ページバッファは書込サイクル中の1つとそれに対応する書込検証サイクルの間、前記冗長フィールドアレイの書込動作を遂行することを特徴とする請求項7に記載の不揮発性半導体メモリ装置。
- 前記対応する書込検証サイクルの間、選択されたワードラインに0.3V〜2.3Vの範囲を持つ所定の電圧を印加することを特徴とする請求項8に記載の不揮発性半導体メモリ装置。
- 前記第2ページバッファ各々は1ビットデータの貯蔵能力を持つラッチを具備することを特徴とする請求項7に記載の不揮発性半導体メモリ装置。
- 前記第2ページバッファは書込サイクル中の2番目サイクルとそれに対応する書込検証サイクルとの間だけに、前記冗長アレイの書込動作を遂行することを特徴とする請求項7に記載の不揮発性半導体メモリ装置。
- 前記対応する書込検証サイクルの間に選択されたワードラインに0.7〜1.3Vの範囲を持つ所定の電圧を印加することを特徴とする請求項10に記載の不揮発性半導体メモリ装置。
- 前記第2ページバッファ各々は対応する少なくとも2つのビットライン中、選択された1つに関連する書込サイクル中の1つとそれに対応する書込検証サイクルの間に遂行し、前記対応するビットライン中の残りの少なくとも1つに関連する書込動作を前記書込サイクル中の他の1つとそれに対応する書込検証サイクルの間に遂行することを特徴とする請求項7に記載の不揮発性半導体メモリ装置。
- 前記第2ページバッファ各々は対応する少なくとも2つのビットライン中、選択された1つに関連する書込動作を前記書込サイクル中の3番目サイクルとそれに対応する書込検証サイクルの間に遂行し、前記対応するビットライン中の残りの少なくとも1つに関連する書込動作を前記書込サイクル中の2番目サイクルとそれに対応する書込検証サイクルの間に遂行することを特徴とする請求項7に記載の不揮発性半導体メモリ装置。
- 前記2番目の書込検証サイクルの間に選択されたワードラインに0.7〜1.3Vの範囲を持つ所定の電圧を印加し、前記3番目の書込サイクルの間に選択されたワードラインに1.7〜2.3Vの範囲を持つ所定の電圧を印加することを特徴とする請求項13に記載の不揮発性半導体メモリ装置。
- 前記第2ページバッファ各々は1ビットデータの貯蔵能力を持つ2つのラッチを具備し、各ラッチは各ビットラインに対応することを特徴とする請求項7に記載の不揮発性半導体メモリ装置。
- 前記メモリセルアレイはNANDフラッシュEEPROMセルアレイであることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 1つの基板上にローとカラムとのマトリックスで形成された複数のメモリセルのアレイを有し、
前記各メモリセルは少なくとも4つの可能な状態に各々対応するスレショルド電圧中の1つを持ち、前記セルアレイは主データを貯蔵するための主フィールドアレイと、前記主フィールドアレイの欠陥セルと、それらのアドレスマッピングと、関連するデバイスデータとを貯蔵するための冗長フィールドアレイとを具備し、
前記主フィールドアレイに対する書込及び読出動作を遂行する第1手段と、
前記冗長フィールドアレイに対する書込及び読出動作を遂行する第2手段と、
セル当り少なくとも4つの可能な状態を表示するデータを書込し、読出するように前記第1手段を制御し、セル当り少なくとも4つの可能な状態中の2つを表示するデータを書込し、読出するように前記第2手段を制御する第3手段とを含み、
前記第3手段は、前記第1手段が前記主フィールドアレイに対する書込・読出動作を遂行中に前記第2手段が前記冗長フィールドアレイに対する書込・読出動作を遂行するよう制御することを特徴とする不揮発性半導体メモリ装置。 - 前記第3手段の動作タイミングは前記第1手段の動作タイミングと同一であることを特徴とする請求項17に記載の不揮発性半導体メモリ装置。
- 前記メモリセルアレイはNANDフラッシュEEPROMセルアレイであることを特徴とする請求項17に記載の不揮発性半導体メモリ装置。
- 1つの基板上にローとカラムとのマトリックスで形成された複数のメモリセルを具備する不揮発性半導体メモリ装置において、
主データを貯蔵するための第1貯蔵手段と、
前記第1貯蔵手段の結合セルとそれらのアドレスマッピングと関連されたデバイス情報とを貯蔵するための第2貯蔵手段と、
前記第1貯蔵手段への前記主データの貯蔵動作中に前記第2貯蔵手段への前記デバイス情報の貯蔵動作を行うよう制御する制御手段とを含み、
前記各セルは少なくとも4つの可能な状態に各々対応するスレショルド電圧中の1つを持ち、前記第1貯蔵手段はセル当り少なくとも2ビットデータの貯蔵能力を持ち、前記第2貯蔵手段はセル当り1ビットデータの貯蔵能力を持つことを特徴とする不揮発性半導体メモリ装置。 - 前記第1手段と前記第2手段とはNANDフラッシュEEPROMセルアレイを具備することを特徴とする請求項20に記載の不揮発性半導体メモリ装置。
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