JP2004311015A - 低電流高速相変化メモリ素子及びその駆動方法 - Google Patents

低電流高速相変化メモリ素子及びその駆動方法 Download PDF

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Abstract

【課題】 低電流高速相変化メモリ素子及びその駆動方法を提供する。
【解決手段】 非常に小さいサイズの接触構造を有するメモリセルの結晶質状態の相変化膜に局部的に非晶質核が形成されて結晶質状態より高い初期抵抗を有する状態をセットに、以後、このような非晶質核の状態変化による抵抗増加状態をリセットと定義する相変化メモリ。このような本発明によれば、リセットとセットに必要な電流を数百μｍ以下に、リセットとセットに必要な時間を数十ないし数百ｎｓに短縮でき、これと共に高集積化と不揮発性に近いメモリ素子の具現も可能である効果がある。
【選択図】 図６Ｂ

Description

本発明は、カルコゲナイド物質の非晶質／結晶質状態への相変化時に発生する抵抗変化を利用した相変化メモリに係り、特に、低電流、高速、高集積、不揮発性具現のための相変化メモリに関する。
相変化メモリは結晶状態によって電気的抵抗が変わるカルコゲナイド物質よりなる相変化膜をメモリセルに利用する素子である。カルコゲナイド物質の例は特許文献１に開示されている。相変化メモリでは電流によるジュール熱を相変化の熱源として使用している。図１は、従来の相変化メモリセルアレイ構造を示す図面である。
図１に示されたように、メモリセルはワードラインＷＬにゲートが連結された１つのセルトランジスタＣＴＲと、セルトランジスタＣＴＲのドレーンとビットラインＢＬとの間に直列に連結された構造を有する相変化セルＰＣＣ及び抵抗Ｒと、を有する。ワードラインＷＬとビットラインＢＬとが選択されれば、選択された相変化セルＰＣＣに電流が印加されて相変化セルＰＣＣの結晶状態を変化させる。
図２Ａは、従来の相変化メモリの原理を示す図面である。図２Ａに示されたように、コンタクト１０を通じて２〜３ｍＡ以上の高い電流パルスを数μｓ間相変化膜２０に印加して融点Ｔｍまで加熱した後、パルスが中断された時の高い冷却速度を利用して相変化膜２０とコンタクト１０との接触部位に抵抗の高い完全非晶質状態のプログラミング領域３０を形成する。このような状態をリセット状態とし、例えば、データ「１」が保存されたと定義する。
この状態で、１〜２ｍＡ程度の電流パルスを数μｓ間相変化膜２０に印加してリセット状態のプログラミング領域を結晶化させた後、冷却させれば、相変化膜２０は再び抵抗の低い状態に回復され、このような状態をセット状態とし、例えば、データ「０」が保存されたと定義する。
図２Ｂは、従来相変化メモリでプログラミング電流による抵抗変化を測定したグラフである。すなわち、図２Ａのような構造で、相変化膜２０にｍＡサイズの電流を印加して増加させ続けながらそれによる抵抗変化を測定したものである。図２Ｂで、（ａ）はリセット抵抗Ｒresetが３００ｋΩ程度になる状態から測定し始めたものであったが、電流が１〜２ｍＡ範囲に至る時、抵抗が３ｋΩ程度に急激に減少する。したがって、１〜２ｍＡの電流範囲でセット状態への転移が起き、セット抵抗Ｒsetは３ｋΩ程度になり、セット状態への転移を起こす電流Ｉsetは１〜２ｍＡであることが分かる。（ｂ）はセット状態から測定し始めたものであったが、電流が２〜３ｍＡ以上になって初めて抵抗が増加しながら３００ｋΩ程度に飽和することが分かる。したがって、２〜３ｍＡ以上の電流でリセット状態への転移が起きることが分かる。リセット状態への転移を起こした電流をＩresetという。
保存されたデータを読出す時にはＩreset及びＩsetよりも低い電流または電圧を印加して抵抗変化を確認する。図２Ｂより、Ｉreset及びＩsetによるリセット抵抗とセット抵抗とのスイッチング比は１００以上になることが分かる。このように従来の相変化メモリでは数ｍＡの高いＩresetとＩsetとを利用して完全非晶質状態及び結晶質状態の大きい抵抗変化を利用してデータの書き込み、読み出し特性を示しているが、このために要求される電流が大きくてセルトランジスタに多くの負担を与えるようになる。これは結局メモリ素子の高集積化自体を不可能にする。相変化膜の体積を小さくして消費電力を減らすか集積度を高めるための方法は特許文献２及び特許文献３に開示されている。しかし、これにも限界がある。
また、従来の相変化メモリのリセット状態及びセット状態への変換には通常数μｓの時間が要求されるという限界を有しており、結局、相変化メモリの全体動作速度の低下に決定的な影響を及ぼすようになる。
米国特許第５,１７７,５６７号明細書 米国公開特許２００３−００３６４７号明細書 米国公開特許２００３−００１２１１号明細書
本発明が解決しようとする技術的課題は、リセット／セット時に要求される電流と時間とを減少させた高集積低電流高速相変化メモリを提供するところにある。
本発明が解決しようとする他の技術的課題は、相変化メモリの低電流高速駆動方法を提供するところにある。
前記技術的課題を解決するために、本発明による相変化メモリは、メモリセルの結晶質相変化膜に局部的に非晶質核が形成された状態がセットに、前記非晶質核の数または単位面積当たり体積が前記セットよりも増加された状態がリセットに、定義されたものである。非晶質核が形成された状態は一定サイズのセット抵抗を伴い、この時の初期抵抗が結局オン状態での動的抵抗になる。この初期抵抗または動的抵抗は４〜６ｋΩであることが望ましい。
望ましい実施例で、前記メモリセルを駆動する方法として前記相変化膜に高抵抗状態のリセットと低抵抗状態のセットとを記録するために印加する電流及び時間の範囲をそれぞれ数十〜数百（望ましくは、１０〜２００）μＡ、１０〜１００ｎｓにする。このような場合、前記リセットとセットとを読み出す電流及び時間の範囲はそれぞれ数μＡ、数ｎｓになりうる。このようなメモリセルを利用する時にリセットの場合、前記相変化膜の抵抗は２０ｋΩ以内の範囲（望ましくは、６〜２０ｋΩ）を有しうる。前記リセットとセットとの抵抗変化比率は１．５〜３水準でも十分なセンシングマージンを有する。また、様々な動作に適した因子を総合してみれば、前記相変化膜にリセットとセットとを記録するための電流を印加する接触面積が非常に重要である。特に、これは初期状態または動的抵抗を決定するのに重要な因子になりうる。前記相変化膜に前記リセットとセットとを記録するために電流を流すコンタクトのサイズは４０〜７０ｎｍが望ましい。最も望ましくは、６０ｎｍが適切である。
本発明による相変化メモリは、相変化メモリの結晶質相変化膜のコンタクト領域での相変化時に抵抗変化の低い領域でのプログラミングを利用し、これに基づいて新しい概念のリセット及びセットを定義する。これによって、リセットに要求される電流をμＡ領域に低めることができ、非晶質相の体積を減少させることによって、今後の結晶化のためのセット時間が短縮される。また、セットに要求される電流もμＡ領域に低めることができる。
以下、添付した図面を参照して、本発明の望ましい実施例に対して詳細に説明する。
図３は、本発明のセット／リセット原理を示した図面である。コンタクト１１０を通じて数十ないし数百μＡ、例えば、６０ないし２００μＡ程度に低い電流パルスを短い時間、例えば、１０〜１００ｎｓの間結晶質相変化膜１２０に印加して相変化膜１２０の温度を局部的に融点Ｔmまで加熱した後、パルスが中断された時の高い冷却速度を利用して相変化膜１２０とコンタクト１１０との接触部位に局部的に非晶質核１３２ａを形成させて結晶質相変化膜１２０の初期抵抗Ｒiよりは抵抗が増加されたプログラミング領域１３０を形成する。このような状態をデータ「１」が保存されたリセット状態と定義する。すなわち、本発明の相変化メモリでのリセット状態は従来のような完全非晶質状態ではなく、結晶質マトリックスの中に局部的に非晶質核が分布する状態となる。このようなリセット状態は、印加する電流、すなわちリセット電流Ｉｒeｓeｔのサイズ及び時間によって変わるであろうが、相変化メモリセルを形成する適切な工程を通じて初期抵抗が４〜６ｋΩ程度であり、数十ないし数百μＡ程度の電流及び数十ｎｓ程度の時間でリセットする場合にコンタクト１１０のサイズが６０ｎｓ程度であれば、リセットである時の抵抗Ｒｒeｓeｔは６〜２０ｋΩ以内の範囲を有しうる。
この状態で、数十μＡ（望ましくは、３０〜５０μＡ）程度に低い電流パルス、すなわちセット電流Ｉｓeｔを相変化膜１２０に印加して相変化膜１２０を結晶化温度に１０〜１００ｎｓ（望ましくは、５０〜１００ｎｓ）の比較的短い時間の間維持してから冷却すれば、非晶質核１３２ａがサイズの縮まった非晶質核１３２ｂになり、その数も非晶質核１３２ａよりも減少することによって、非晶質核１３２ｂの単位面積当たり体積（密度）が減少された相変化領域１４０が形成される。このような状態をデータ０が保存されたセット状態と定義する。抵抗の高い非晶質核の減少によってセット抵抗Ｒｓeｔは４〜６ｋΩでＲｒeｓeｔよりも小さくなる。
このように、本発明の相変化メモリのセットでは抵抗が減少されたプログラミング領域（非常に小さい非晶質核の数または密度変化など）が形成される。本発明者は実験を通じてＲｒeｓeｔとＲｓeｔとの比が従来の数十ないし数百μＡよりも非常に小さい１．５〜３の範囲に属しても２つの状態の抵抗比が十分に感知されることを確認した。この程度の抵抗差を出すために必要なセット電流Ｉｓeｔのサイズ及び時間は本実施例の場合、数十ないし数百μＡ程度の電流と数十ｎｓ程度の時間とである。
保存されたデータを読み出す時にはＩｒeｓeｔ及びＩｓeｔよりも低い電流、例えば、３〜６μＡサイズの電流を印加してリセット／セット状態の抵抗を比較する。そして、リセット及びセットを読み出す時間の範囲は５〜１０ｎｓになりうる。
したがって、本発明による相変化メモリは数十μＡ程度の低いＩｒeｓeｔ及びＩｓeｔを利用して局部的な非晶質核形成状態とそれよりも微小な相変化状態との抵抗変化（１．５〜３倍）を利用してデータの書き込み、読み出し特性を示す。書き込み電流が従来よりもはるかに小さく、パルス持続時間も短縮されるので、低電流の高速相変化メモリが具現できる。
図４Ａ及び図４Ｂは、従来の相変化メモリと本発明の実施例による相変化メモリとのリセット／セット運用を比較説明するための図面である。まず、図４Ａを参照すれば、図２を参照して説明したような従来の相変化メモリ素子（ａ）では完全結晶質２０／完全非晶質３０状態への転換を利用する。したがって、抵抗変化が非常に大きい。一方、本発明による相変化メモリ素子（ｂ）は局部的な非晶質核の分布１３０／局部的な非晶質核の数及び体積減少１４０状態への転換を利用する。したがって、従来に比べて抵抗変化が少ない。
また、従来の相変化メモリ素子（ａ）で使用する電流Ｉ及び電圧Ｖの範囲も図４Ｂでは広い領域にわたっている。これは、リセットする時に完全非晶質領域を形成するために液状内で非晶質核が生じて成長しなければならないために長時間がかかるためであり、また、セットする時に巨大な非晶質領域を結晶化させるためには非晶質領域内に結晶質核が生じて成長されねばならないので、１００ｎｓよりも長い時間がかかるためである。しかし、本発明による相変化メモリ素子（ｂ）では局部的な非晶質核の分布／局部的な非晶質核の数及び体積減少状態への転換を利用するために、ここに使われる電流及び電圧の範囲が狭い。部分的に非晶質核が分布された領域を形成するためには液状で非晶質核が生成されるのに必要な最小の条件さえ維持すればよい。すなわち、核の成長よりは核の生成に優れた領域を考えればよい。また、非晶質領域から結晶質領域にセットするためには、部分的に非晶質核が分布された領域に既に結晶質が存在しているので、リセットからセット状態に転移する時、結晶質相の核が生成される必要なしに既に存在する結晶質がさらに成長しさえすればいい。すなわち、核の生成よりは核の成長に優れたことである。したがって、局部的に非晶質核が分布された領域は小さい電流及び短い時間でも容易に局部的に非晶質核の数及び体積が減少された結晶質に転移されうる。これが本発明による相変化メモリが低電流高速特性を帯びる理由である。
次の表１は従来の相変化メモリと本発明による相変化メモリの特徴を示す。
Figure 2004311015
図５Ａは、本発明の実施例による相変化メモリの回路図であり、、図５Ｂは、本発明の実施例によって０．２４μｍ ＣＭＯＳ工程技術で具現できる相変化メモリの概略的な断面図である。
まず、図５Ａを参照すれば、本発明の実施例による相変化メモリは参照セルを利用しないツインセル概念のスイッチ方式で動作し、１つの結晶質セルと１つの非晶質セルとからなると見ればよい。２つの電流ソースＩｒeｓeｔ及びＩｓeｔがあり、２つのセルの抵抗差を感知する電流感知増幅器（Ｓ／Ａ：Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）がある。すなわち、セット抵抗（言い換えれば、第１状態に関する第１抵抗）とリセット抵抗（言い換えれば、第２状態に関する第２抵抗）との変化を検出する。リセット抵抗はセット抵抗の１．５〜３倍である。メモリセルはワードラインＷＬｉまたはＷＬｊなどにゲートが連結された１つのＣＴＲと、ＣＴＲのドレーンとビットラインＢＬとの間に直列連結された構造を有する相変化セルＰＣＣ及び抵抗Ｒと、を有する。
次に、図５Ｂを参照すれば、相変化膜２００は、基板２５０上に形成されたＭＯＳトランジスタ２６０のソースＳと導電プラグ２７０とを通じて連結される第１金属配線２１０と第２金属配線２２０との間に置かれ、下部電極コンタクト２３０と上部電極コンタクト２４０とを通じて各金属配線２１０、２２０と連結されている。相変化膜２００として利用できる物質の例として、２元化合物としては、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ２、ＧｅＴｅなどがあり、３元化合物としては、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅなどがある。４元化合物としては、ＡｇＩｂＳｂＴｅ、（Ｇｅ、Ｓｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）などがある。
相変化膜２００とのコンタクト面積を狭めるためにスペーサ２４５が形成され、下部電極コンタクト２３０はＴｉ／ＴｉＮプラグで構成される。Ｔｉ／ＴｉＮプラグは下部電極コンタクトホールにＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）でＴｉ／ＴｉＮを蒸着し、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で平坦化させて形成する。スペーサ２４５のサイズを調節することによってコンタクト面積を４０〜７０ｎｍ、望ましくは、６０ｎｍ程度に作ることができる。Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化膜２００上にはＴｉ／ＴｉＮ膜２０５を形成して上部電極コンタクト２４０との接着性を高める。上部電極コンタクト２４０はＷプラグで構成される。Ｗプラグは上部電極コンタクトホールにＣＶＤ法でＷを蒸着し、ＣＭＰ法で平坦化させて形成する。ＭＯＳトランジスタ２６０のドレーンＤと導電プラグ２７０とを通じて連結される第１金属配線２１０で構成されたドレーンラインも形成される。ＭＯＳトランジスタ２６０は０．２４μｍＣＭＯＳ工程技術で具現でき、例えば、３５Å程度の厚さのゲート絶縁膜を形成することによって、３Ｖゲート電圧で２ｍＡ以上が伝達できる。ＭＯＳトランジスタ２６０のソースＳ、ドレーンＤと導電プラグ２７０との直列抵抗成分を減少させるために、ソースＳ／ドレーンＤにＣｏサリサイド工程を追加することもできる。その結果、抵抗は１０Ωよりも小さくなる。
電流は相変化膜２００を通じて下部電極コンタクト２３０から上部電極コンタクト２４０に流れる。ジュール熱による加熱と電流遮断による冷却とにより、相変化膜２００と下部電極コンタクト２３０との界面で相変化が起きる。
本発明に関するさらに詳細なる内容は次の具体的な実験例を通じて説明し、ここに記載されていない内容は当業者であれば、十分に技術的に類推できるものであるので、説明を省略する。また、次の実験例は本発明を制限しようとするものではない。本発明を実素子で具現することの適合性はリセット／セット転移、抵抗比、Ｉ−Ｖ曲線変化により検証した。
［実施例１］
＜Ｉ−Ｖ曲線の変化＞
図６Ａは、従来の相変化メモリでリセット後Ｉ−Ｖ特性を測定したグラフである。リセット状態（「１」状態）の素子に臨界電圧Ｖｔｈ以上の電圧が印加されれば、素子は電子的に低抵抗の動的状態にスイッチされて低電圧のプログラミングを許容する。図６Ａより、Ｖｔｈが１．０Ｖ以上であり、セット／リセットを記録するプログラミング電流が１．０ｍＡ以上であることが分かる。
図６Ｂは、本発明による相変化メモリにおいて１００μＡ／５０ｎｓ条件でリセットした次のＩ−Ｖ特性を測定したグラフである。部分的な非晶質核形成のゆえにＶｔｈが２００ｍＶ程度に従来よりも低くなったことを確認できる。のみならず、セット／リセットを記録するプログラミング電流も４０μＡ以上の範囲になって従来よりも大幅に減少されたことが分かる。
［実施例２］
＜Ｉｒeｓeｔ及びＩｓeｔ範囲の決定＞
Ｉｒeｓeｔ及びＩｓeｔは電流サイズ増加による抵抗変化から決定できる。図７は、本発明の実施例による相変化メモリでプログラミング電流による抵抗変化を測定したグラフである。
まず、（ａ）は１００μＡの電流を５０ｎｓ程度に加えて作ったリセット状態（初期抵抗が１０．８６ｋΩ）から始まったものであるが、電流が３０〜５０μＡ範囲に至る時、抵抗が４ｋΩ以下に急激に減少する。したがって、この程度の電流範囲でセット状態への転移が起きることが分かる。すなわち、Ｉｓeｔは３０〜５０μＡ範囲で選択されうることが分かる。
また、（ｂ）は４ｋΩよりも若干高いセット状態から始まったものであるが、電流が６０μＡ以上になれば、抵抗が増加しながら電流が約１００μＡ近くになる時に飽和することが見られる。したがって、６０μＡ以上の電流でリセット状態への転移が起きることが分かり、安定的なＩｒeｓeｔは約１００μＡ程度に選択すればよい。
［実施例３］
＜読出し、書込み方式＞
図８は、本発明の実施例による相変化メモリで読出し、リセット及びセットのための電流パルス印加方式を示す概略図である。記録状態を読み出すための電流ＩｒeaｄiｎｇはＲｒeｓeｔ及びＲｓeｔに影響を及ぼさない領域内で決定できる。そして、電流を印加して遮断して所望の電流サイズまたは０に到達するためには上昇時間、下降時間も考慮する必要がある。上昇及び下降時間は通常１〜４ｎｓの範囲を有するものと期待できる。
実験条件で、セットの上昇時間及び下降時間は４ｎｓ、リセット及び読出しの上昇時間及び下降時間は２ｎｓとした。１００μＡ／１００ｎｓ範囲以内の書込み電流とパルス幅とがリセット／セット状態のために印加された。特に、リセット条件は１００μＡ／５０ｎｓ、セット条件は４０μＡ／１００ｎｓとした。読出し時の影響を最小化するための条件として、６μＡ／１０ｎｓ以内の読出し電流及びパルス幅を使用した。
このような条件で読出し、リセット、セットなどを繰り返した時、初期抵抗Ｒiが４ｋΩ、Ｒｒeｓeｔが１２ｋΩ、Ｒｓeｔが５ｋΩと測定された。したがって、十分な読出し、書込み条件を有するメモリ方式であることが確認可能である。
［実施例４］
＜リセット／セット反復測定結果１＞
図９は、本発明の実施例による相変化メモリにおいてリセットとセットとの反復測定時における抵抗変化を示すグラフである。すなわち、「１」が書き込まれたリセット状態で反復して「１」を書込み、読み出し、「０」が書き込まれたセット状態で反復して「０」を書込み、読み出した結果を示す。リセット条件は１００μＡ／５０ｎｓであり、セット条件は４０μＡ／１００ｎｓであり、読出し条件は６μＡ／１０ｎｓであった。図９の結果から、Ｒｒeｓeｔ及びＲｓeｔは変化なしに維持し続けることが分かり、これはメモリ機能のための必須条件となる。結局、本発明による相変化方式の場合、書き込まれたデータを同一条件で書き込み、読出しを繰り返しても変化が無いことが確認できた。
［実施例５］
＜リセット／セット反復測定結果２＞
図１０は、本発明による相変化メモリでリセットとセットとを交互に繰り返して書込み、読み出して測定した抵抗変化を示すグラフである。このような繰り返されたサイクル結果からＲｒeｓeｔとＲｓeｔとのサイズが一定の比で変化なしに維持し続けられることが分かるが、これもまたメモリ機能のための必須条件であり、データをセンシングするのに重要な情報となる。結局、本発明による相転移方式の場合、データ「１」と「０」とを繰り返して書込み、読出しても変化が無いことが確認できた。
［実施例６］
＜セットのための活性化エネルギー＞
図１１は、従来の相変化メモリと本発明の相変化メモリとで相異なる方式で動作することを示す実施例であって、セットになるための活性化エネルギーＥaを比較したグラフである。従来の場合、２．２５ｅＶ程度の活性化エネルギーが必要であると報告されている。本発明の場合には０．７０ｅＶ、０．７４ｅＶ、０．７８ｅＶなどの分布を示した。
従来のセット機構は高抵抗を有する状態をリセットと定義し、これをセット状態、すなわち結晶質状態に作るものであるので、結晶質核の生成及び成長に必要な活性化エネルギーが大きい。これとは逆に、本発明のセット機構は比較的低いリセット抵抗を有する範囲でリセット状態を定義し、部分的に分布された非晶質核を含んでいる結晶質マトリックスの成長さえ起きればよいので、活性化エネルギーが従来に比べて非常に低い。図１１のグラフはこのような差異点をよく示している。
本発明の相変化メモリはその動作概念から分かるように具現のための幾つかの条件を含んでいる。特に、相変化膜とのコンタクトサイズが数十ｎｍである範囲での一定初期抵抗または動的抵抗範囲で非常に優秀な特性を有することが確認できる。リセット抵抗６〜２０ｋΩで動作するようになり、セット抵抗は４〜６ｋΩで動作し、リセット／セット抵抗変化比率は１．５〜３と定義してセンシングするようになる。
本発明の相変化メモリは、低電流、高速の特性を有し、引いては、高集積素子具現の根幹をなしうる。
従来の相変化メモリセルアレイ構造を示す図面である。 従来の相変化メモリのリセット／セット原理を示す図面である。 従来の相変化メモリでプログラミング電流による抵抗変化を測定したグラフである。 本発明の実施例による相変化メモリのリセット／セット原理を示す図面である。 従来の相変化メモリと本発明の実施例による相変化メモリのリセット／セット運用を比較説明するための図面である。 従来の相変化メモリと本発明の実施例による相変化メモリとのリセット／セット運用を比較説明するための図面である。 本発明の実施例による相変化メモリの回路図である。 本発明の実施例による相変化メモリの概略的な断面図である。 従来の相変化メモリでリセット後、Ｉ−Ｖ特性を測定したグラフである。 本発明による相変化メモリでリセット後、Ｉ−Ｖ特性を測定したグラフである。 本発明の実施例による相変化メモリでプログラミング電流による抵抗変化を測定したグラフである。 本発明の実施例による相変化メモリで読出し、リセット及びセットのための電流パルス印加方式を示す概略図である。 本発明の実施例による相変化メモリでリセットとセットとの反復測定時における抵抗変化を示すグラフである。 本発明による相変化メモリでリセットとセットとを交互に繰り返して書込み、読み出して測定した抵抗変化を示すグラフである。 従来の相変化メモリと本発明による相変化メモリとが相異なる方式で動作することを示す例であって、セットになるための活性化エネルギーを比較したグラフである。
符号の説明
１２０，２００ 相変化膜
１３２ａ，１３２ｂ 非晶質核
２３０ 下部電極コンタクト
２４０ 上部電極コンタクト
Ｓ／Ａ 電流感知増幅器

Claims (20)

  1. 相変化メモリセルの相変化膜に数十〜数百μＡのリセット電流を１０〜１００ｎｓ間印加して高抵抗状態であるリセットを記録する段階と、
    前記相変化膜に数十μＡのセット電流を１０〜１００ｎｓ間印加して低抵抗状態であるセットを記録する段階と、
    を含むことを特徴とする相変化メモリ素子駆動方法。
  2. 前記セット電流の範囲は３０〜５０μＡであり、前記リセット電流の範囲は６０〜２００μＡであることを特徴とする請求項１に記載の相変化メモリ素子駆動方法。
  3. 前記リセットである時の前記相変化膜の抵抗は６〜２０ｋΩであることを特徴とする請求項１に記載の相変化メモリ素子駆動方法。
  4. 前記リセットとセットとの抵抗変化比率が１．５〜３であることを特徴とする請求項１に記載の相変化メモリ素子駆動方法。
  5. 前記リセット電流とセット電流との上昇及び下降時間は１〜４ｎｓであることを特徴とする請求項１に記載の相変化メモリ素子駆動方法。
  6. 前記相変化膜に前記リセットとセットとを読み出すためにそれぞれ３〜６μＡの電流を５〜１０ｎｓ間印加することを特徴とする請求項１に記載の相変化メモリ素子駆動方法。
  7. メモリセルの結晶質の相変化膜に３０〜５０μＡの電流を印加して抵抗が４〜６ｋΩであるセットを記録する段階と、
    前記相変化膜に６０〜２００μＡの電流を印加して前記セットよりも抵抗が増加されたリセットを記録する段階と、
    を含むことを特徴とする相変化メモリ素子駆動方法。
  8. 前記リセットとセットとの抵抗変化比率が１．５〜３であることを特徴とする請求項７に記載の相変化メモリ素子駆動方法。
  9. 前記リセットとセットとを読み出す電流及び時間の範囲はそれぞれ３〜６μＡ、５〜１０ｎｓとすることを特徴とする請求項７に記載の相変化メモリ素子駆動方法。
  10. 前記相変化膜に前記リセットとセットとを記録する時間の範囲は１０〜１００ｎｓであることを特徴とする請求項７に記載の相変化メモリ素子駆動方法。
  11. 前記リセットである時の前記相変化膜の抵抗は６〜２０ｋΩであることを特徴とする請求項７に記載の相変化メモリ素子駆動方法。
  12. 前記セットである時の前記相変化膜の抵抗は４〜６ｋΩであることを特徴とする請求項７に記載の相変化メモリ素子駆動方法。
  13. 下部電極コンタクトと、
    前記下部電極コンタクト上の相変化膜と、
    前記相変化膜上の上部電極コンタクトと、を含み、
    前記相変化膜に局部的に非晶質核が形成されて初期抵抗が４〜６ｋΩである状態がセットに、前記非晶質核の数及び単位面積当たり体積が前記セットよりも増加されて抵抗が６〜２０ｋΩである状態がリセットに、定義されたことを特徴とする相変化メモリ。
  14. 前記相変化膜に前記リセットとセットとを記録する電流及び時間の範囲はそれぞれ１０〜２００μＡ、１０〜１００ｎｓであることを特徴とする請求項１３に記載の相変化メモリ。
  15. 前記相変化膜に前記セットを記録する電流の範囲は３０〜５０μＡであり、前記リセットを記録する電流の範囲は６０〜２００μＡであることを特徴とする請求項１３に記載の相変化メモリ。
  16. 前記相変化膜に前記リセットとセットとを記録するために電流を流す前記下部電極コンタクトのサイズは４０〜７０ｎｍであることを特徴とする請求項１３に記載の相変化メモリ。
  17. 前記相変化膜に前記リセットとセットとを記録する電流の上昇及び下降時間は１〜４ｎｓであることを特徴とする請求項１３に記載の相変化メモリ。
  18. 前記相変化膜に前記リセットとセットとを読み出す電流及び時間の範囲はそれぞれ３〜６μＡ、５〜１０ｎｓであることを特徴とする請求項１３に記載の相変化メモリ。
  19. 前記リセットとセットとを読み出す電流及び時間の範囲はそれぞれ３〜６μＡ、５〜１０ｎｓであることを特徴とする請求項１４に記載の相変化メモリ。
  20. 相変化メモリセルと、
    前記相変化メモリセルの第１状態に関する第１抵抗と前記相変化メモリセルの第２状態に関する第２抵抗との変化を検出する電流感知増幅器と、を含み、
    前記第２抵抗は、前記第１抵抗の１．５〜３倍であることを特徴とする相変化メモリ素子。

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