KR102478221B1 - 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
본 기술에 의한 반도체 메모리 장치는 글로벌 비트라인의 전압을 구동하는 비트라인 드라이버; 워드라인과 비트라인 사이에 연결된 메모리 셀을 포함하는 셀 어레이; 글로벌 워드라인의 전압을 증폭하는 센스앰프; 글로벌 비트라인을 비트라인에 연결하는 비트라인 스위치를 포함하는 비트라인 디코더; 워드라인을 상기 글로벌 워드라인에 연결하는 워드라인 스위치를 포함하는 워드라인 디코더; 및 비트라인 드라이버, 비트라인 디코더, 워드라인 디코더 및 센스앰프를 제어하는 제어회로를 포함한다.
Description
본 발명은 반도체 메모리 장치의 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치에 관한 것이다.
결정 구조에 따라 저항 특성이 달라지는 물질을 이용한 상변이 메모리 (PCM: Phase Change Memory) 장치가 개발되고 있다.
예를 들어 결정질 상태(Crystalline State)에서는 셀의 저항이 감소하고, 비정질 상태(Amorphous State)에서는 셀의 저항이 증가한다.
도 1은 상변이 메모리 장치의 읽기 동작을 설명하는 그래프이다.
그래프에서 가로축은 셀 양단의 전압을 나타내고 세로축은 셀을 통과하여 흐르는 전류를 나타낸다.
읽기 전압(VREAD)을 서서히 증가시켜 셋 문턱 전압(Vth,SET)보다 크고 리셋 문턱 전압(Vth,RST)보다 낮은 전압을 읽기 전압(VREAD)으로 제공한다.
이때 읽기 전압(VREAD)은 셀 양단의 전압을 의미한다.
상변이 물질이 비정질 상태인 경우에는 셀 전류가 (2), (4)를 따라 증가하여 문턱 전류(Ith)보다 낮은 상태를 유지한다.
상변이 물질이 결정 상태인 경우에는 셀 전류가 (2), (3)을 따라 증가하다가 문턱 전류(Ith)에 도달한 후 스냅백(Snapback) 현상이 발생하고 이후 셀 전류가 (1)을 따라 급격히 증가한다.
이때 (1)의 기울기의 역수는 상변이 물질의 턴온 저항에 대응한다.
이와 같이 상변이 물질이 결정 상태인 경우에는 스냅백 이후 큰 셀 전류가 흐르게 되는데 이러한 큰 셀 전류는 발열의 원인이 되며 상변이 물질의 결정 구조를 깨뜨릴 위험이 있다.
상변이 메모리 장치에서 읽기 동작이 반복되는 경우 위와 같은 요인으로 인하여 상변이 물질의 결정 구조에 손상이 발생하여 읽기 디스터번스(Read Disturbance) 문제가 생길 수 있다.
본 기술은 읽기 디스터번스 현상을 줄이도록 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 글로벌 비트라인의 전압을 구동하는 비트라인 드라이버; 워드라인과 비트라인 사이에 연결된 메모리 셀을 포함하는 셀 어레이; 글로벌 워드라인의 전압을 증폭하는 센스앰프; 글로벌 비트라인을 비트라인에 연결하는 비트라인 스위치를 포함하는 비트라인 디코더; 워드라인을 상기 글로벌 워드라인에 연결하는 워드라인 스위치를 포함하는 워드라인 디코더; 및 비트라인 드라이버, 비트라인 디코더, 워드라인 디코더 및 센스앰프를 제어하는 제어회로를 포함한다.
본 발명에서는 메모리 셀의 상태에 따라 워드라인 전압을 생성한 후 센스앰프를 통해 워드라인 전압을 증폭하여 노이즈의 영향을 줄이고 작은 전압차를 효과적으로 증폭할 수 있다.
본 발명에서는 워드라인 전압을 생성하는 과정에서 스냅백 현상에 의하여 생성되는 큰 전류를 줄이고 스냅백 현상 이후 큰 전류가 흐르는 시간을 줄여 메모리 셀의 손상 가능성을 줄일 수 있다.
도 1은 메모리 장치의 읽기 동작에서 스냅백 현상을 설명하는 그래프.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치를 나타내는 블록도.
도 3은 본 발명의 일 실시예에 의한 비트라인 디코더와 워드라인 디코더를 나타내는 블록도.
도 4 내지 도 6은 본 발명의 일 실시예에 의한 센스앰프의 회로도.
도 7 내지 10은 본 발명의 일 실시예에 의한 제어회로의 동작을 나타낸 타이밍도.
도 11은 로컬 워드라인 제어신호의 크기와 메모리 셀 손상도 및 기준 전압 마진의 관계를 나타낸 그래프.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치를 나타내는 블록도.
도 3은 본 발명의 일 실시예에 의한 비트라인 디코더와 워드라인 디코더를 나타내는 블록도.
도 4 내지 도 6은 본 발명의 일 실시예에 의한 센스앰프의 회로도.
도 7 내지 10은 본 발명의 일 실시예에 의한 제어회로의 동작을 나타낸 타이밍도.
도 11은 로컬 워드라인 제어신호의 크기와 메모리 셀 손상도 및 기준 전압 마진의 관계를 나타낸 그래프.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 셀 어레이(10), 제어회로(100), 비트라인 디코더(200), 워드라인 디코더(300), 비트라인 드라이버(400) 및 센스앰프(500)를 포함한다.
본 실시예에서 셀 어레이(10)는 저항의 차이에 따라 데이터를 식별하는 다수의 메모리 셀을 포함한다. 예를 들어 메모리 셀은 상변이 물질을 포함하는 메모리 셀이나 이에 한정되는 것은 아니다.
제어회로(100)는 비트라인 디코더(200)와 비트라인 드라이버(400)를 제어하는 비트라인 제어회로(110), 워드라인 디코더(300)를 제어하는 워드라인 제어회로(120) 및 센스앰프(500)를 제어하는 센스앰프 제어회로(130)를 포함한다.
본 실시예에서 비트라인은 상위 레벨의 글로벌 비트라인(GBL)과 하위 레벨의 로컬 비트라인(LBL)을 포함하는 계층 구조를 가지도록 형성된다.
비트라인 드라이버(400)는 글로벌 비트라인(GBL)의 전압을 제어한다.
비트라인 디코더(200)는 로컬 비트라인(LBL)과 글로벌 비트라인(GBL)을 메모리 셀이 연결된 비트라인에 연결하는 스위치를 제어한다.
본 실시예에서 워드라인은 상위 레벨의 글로벌 워드라인(GWL)과 하위 레벨의 로컬 워드라인(LWL)을 포함하는 계층 구조를 가지도록 형성된다.
워드라인 디코더(300)는 로컬 워드라인과 글로벌 워드라인을 메모리 셀이 연결된 워드라인에 연결하는 스위치를 제어한다.
센스앰프(500)는 글로벌 워드라인(GWL)의 전압을 증폭하여 메모리 셀의 결정 상태에 대응하는 신호를 출력한다.
도 3은 본 발명의 일 실시예에 의한 비트라인 디코더(200)와 워드라인 디코더(300)를 나타낸 회로도이다.
셀 어레이(10)는 다수의 메모리 셀(11)을 포함하며 메모리 셀(11)은 비트라인(BL)과 워드라인(WL) 사이에 연결된다.
비트라인 디코더(200)는 글로벌 비트라인 스위치(210), 로컬 비트라인 스위치(220)를 포함한다. 비트라인 디코더(200)는 비트라인 방전 스위치(230)를 더 포함할 수 있다.
비트라인 제어회로(110)는 비트라인 드라이버(400)를 제어하여 읽기 동작 시 글로벌 비트라인(GBL)의 전압을 제어한다.
비트라인 제어회로(110)는 글로벌 비트라인 제어신호(GYB)에 따라 글로벌 비트라인 스위치(210)를 제어하여 글로벌 비트라인(GBL)을 로컬 비트라인(LBL)에 연결한다.
비트라인 제어회로(110)는 로컬 비트라인 제어신호(LYB)에 따라 로컬 비트라인 스위치(220)를 제어하여 로컬 비트라인(LBL)을 비트라인(BL)에 연결한다.
비트라인 제어회로(110)는 비트라인 방전 제어신호(LYDIS)에 따라 비트라인 방전 스위치(230)를 제어하여 비트라인(BL)을 접지시킬 수 있다.
본 실시예에서 글로벌 비트라인 스위치(210)는 게이트에 글로벌 비트라인 제어신호(GYB)가 인가되고 글로벌 비트라인(GBL)과 로컬 비트라인(LBL) 사이에 소스와 드레인이 연결되는 PMOS 트랜지스터이다.
본 실시예에서 로컬 비트라인 스위치(220)는 게이트에 로컬 비트라인 제어신호(LYB)가 인가되고 로컬 비트라인(LBL)과 비트라인(BL) 사이에 소스와 드레인이 연결되는 PMOS 트랜지스터이다.
본 실시예에서 비트라인 방전 스위치(230)는 게이트에 비트라인 방전 제어신호(LYDIS)가 인가되고 비트라인(BL)과 접지 전압(GND) 사이에 소스와 드레인이 연결되는 NMOS 트랜지스터이다.
워드라인 디코더(300)는 글로벌 워드라인 스위치(310), 로컬 워드라인 스위치(320)를 포함한다. 워드라인 디코더(300)는 워드라인 방전 스위치(330)를 더 포함할 수 있다.
워드라인 제어회로(120)는 글로벌 워드라인 제어신호(GX)에 따라 글로벌 워드라인 스위치(310)를 제어하여 글로벌 워드라인(GWL)을 로컬 워드라인(LWL)에 연결한다.
워드라인 제어회로(120)는 로컬 워드라인 제어신호(LX)에 따라 로컬 워드라인 스위치(320)를 제어하여 로컬 워드라인(LWL)을 워드라인(WL)에 연결한다.
워드라인 제어회로(120)는 워드라인 방전 제어신호(LXDIS)에 따라 워드라인 방전 스위치(330)를 제어하여 워드라인(WL)을 접지시킬 수 있다.
본 실시예에서 글로벌 워드라인 스위치(310)는 게이트에 글로벌 워드라인 제어신호(GX)가 인가되고 글로벌 워드라인(GWL)과 로컬 워드라인(LWL) 사이에 소스와 드레인이 연결되는 NMOS 트랜지스터이다.
본 실시예에서 로컬 워드라인 스위치(320)는 게이트에 로컬 워드라인 제어신호(LX)가 인가되고 로컬 워드라인(LWL)과 워드라인(WL) 사이에 소스와 드레인이 연결되는 NMOS 트랜지스터이다.
본 실시예에서 워드라인 방전 스위치(330)는 게이트에 워드라인 방전 제어신호(LXDIS)가 인가되고 워드라인(WL)과 접지 전압(GND) 사이에 소스와 드레인이 연결되는 PMOS 트랜지스터이다.
도 3에서 비트라인(BL) 이상의 부분은 접지 전압(GND)과 양의 전원 전압(VDD) 사이에서 동작하고, 워드라인(WL) 이하의 부분은 음의 전원 전압(VBBRD)과 접지 전압(GND) 사이에서 동작한다.
이하에서 양의 전원 전압(VDD)을 양전압, 음의 전원 전압(VBBRD)을 음전압으로 지칭할 수 있다.
비트라인(BL) 이상의 부분에서 사용되는 제어신호, 글로벌 비트라인(GBL) 및 로컬 비트라인(LBL) 등의 전압은 하이 레벨이 양의 전압(VDD)에 대응하고 로우 레벨이 접지 전압(GND)에 대응하는 전압 도메인에서 동작한다.
워드라인(WL) 이하의 부분에서 사용되는 제어신호, 로컬 워드라인(LWL) 및 글로벌 워드라인(GWL) 전압, 센스앰프(500)에 제공되는 제어신호 및 그 내부에서 사용하는 전원 전압은 하이 레벨이 접지 전압(GND)에 대응하고 로우 레벨이 음전압(VBBRD)에 대응하는 전압 도메인에서 동작한다.
본 실시예에서 제어회로(100)는 읽기 동작 시 셋 상태의 메모리 셀에 턴온 전류가 흐르는 시간을 감소시키도록 동작하여 읽기 디스터번스 문제의 발생을 억제한다. 이 경우 글로벌 워드라인(GWL)의 전압은 상대적으로 작은 값을 가진다.
제어회로(100)는 이와 같이 작은 크기의 신호를 효과적으로 감지 및 증폭하기 위한 센스앰프(500) 제어 동작을 수행한다.
제어회로(100)의 동작은 아래에서 다시 구체적으로 설명한다.
도 4는 본 발명의 일 실시예에 의한 센스앰프(500)를 나타낸 회로도이다.
센스앰프(500)는 센스앰프 제어회로(130)에 의해 제어되어 글로벌 워드라인(GWL)의 전압을 증폭하여 메모리 셀(11)에 저장된 신호에 대응하는 디지털 신호를 출력한다. 이때 센스앰프(500)는 기준전압(VREF)을 이용할 수 있다.
센스앰프(500)는 신호 증폭 회로(510), 기준 신호 입력 회로(520), 신호 입력 회로(530)를 포함한다.
신호 증폭 회로(510) 기준 신호 입력 노드(RSN)와 신호 입력 노드(SN) 사이에서 래치 형태로 연결된 제 1 인버터(511)와 제 2 인버터(512)를 포함한다.
신호 증폭 회로(510)는 기준 신호 입력 노드(RSN)의 출력을 반전하여 출력하는 제 3 인버터(513)와 신호 입력 노드(SN)의 출력을 반전하여 출력하는 제 4 인버터(514)를 포함한다.
제 1 내지 제 4 인버터(511 ~ 514)는 제어신호(SA_EN)가 활성화된 경우에 입력 신호를 반전하여 출력하며, 제어신호(SA_EN)가 비활성화된 경우에는 하이 임피던스(HZ) 상태가 된다.
제어신호(SA_EN)가 활성화된 경우 신호 입력 노드(SN)의 신호(SAI)는 제 3 인버터(513)의 출력 신호(SAOUT)와 논리 레벨이 동일하고, 기준 신호 입력 노드(RSN)의 신호(SAOUTB)는 제 4 인버터(514)의 출력 신호와 논리 레벨이 동일하게 된다.
신호 증폭 회로(510)는 초기화 스위치(515)를 포함한다.
본 실시예에서 초기화 스위치(515)는 소스와 드레인이 신호 입력 노드(SN)와 기준 신호 입력 노드(RSN) 사이에 연결되고 게이트에 센스앰프 제어회로(130)에 의해 제어되는 제어신호(SA_SH)가 입력되는 NMOS 트랜지스터이다.
제어신호(SA_SH)가 활성화되면 신호 입력 노드(SN)와 기준 신호 입력 노드(RSN)의 전압은 제 1 인버터(511)와 제 2 인버터(512)를 구동하는 전원 전압의 중간 전압으로 초기화된다
제어신호(SA_SH)가 비활성화되면 제 1 인버터(511)와 제 2 인버터(512)는 신호 입력 노드(SN)와 기준 신호 입력 노드(RSN)의 전압차를 증폭한다.
기준 신호 입력 회로(520)는 제어신호(REF_SW, PCG)에 따라 기준 전압(VREF) 또는 음전압(VBBRD)을 기준 신호 출력 노드(N1)에 제공한다.
기준 신호 입력 회로(520)는 제어신호(REF_SW)에 따라 기준 전압(VREF)을 출력하는 기준 전압 출력 스위치(521)와 제어신호(PCG)에 따라 음전압(VBBRD)을 출력하는 제 1 프리차지 스위치(522)를 포함한다.
본 실시예에서 기준 전압 출력 스위치(521)는 게이트에 제어신호(REF_SW)가 인가되고 드레인과 소스가 기준 신호 출력 노드(N1)와 기준 전압(VREF) 사이에 연결된다.
본 실시예에서 제 1 프리차지 스위치(522)는 게이트에 제어신호(PCG)가 인가되고 드레인과 소스가 기준 신호 출력 노드(N1)와 음전압(VBBRD) 사이에 연결된다.
신호 입력 회로(530)는 제어신호(GWL_SW, PCG)에 따라 글로벌 워드라인(GWL)의 전압 또는 음전압(VBBRD)을 신호 출력 노드(N2)에 제공한다.
신호 입력 회로(530)는 제어신호(GWL_SW)에 따라 글로벌 워드라인(GWL) 전압을 출력하는 글로벌 워드라인 연결 스위치(531)와 제어신호(PCG)에 따라 음전압(VBBRD)을 출력하는 제 2 프리차지 스위치(532)를 포함한다.
본 실시예에서 글로벌 워드라인 연결 스위치(531)는 게이트에 제어신호(GWL_SW)가 인가되고 드레인과 소스가 신호 출력 노드(N2)와 글로벌 워드라인(GWL) 사이에 연결된다.
본 실시예에서 제 2 프리차지 스위치(532)는 게이트에 제어신호(PCG)가 인가되고 드레인과 소스가 신호 출력 노드(N2)와 음전압(VBBRD) 사이에 연결된다.
센스앰프(500)는 제 1 커플링 커패시터(541)와 제 2 커플링 커패시터(542)를 포함한다.
제 1 커플링 커패시터(541)는 기준 신호 출력 노드(N1)와 기준 신호 입력 노드(RSN) 사이에 연결되고, 제 2 커플링 커패시터(542)는 신호 출력 노드(N2)와 신호 입력 노드(SN) 사이에 연결된다.
도 5는 본 발명의 일 실시예에 의한 센스앰프(500-1)를 나타낸 회로도이다.
도 5의 실시예는 신호 입력 회로(530-1)의 상세 구성을 제외하고 도 4의 실시예와 실질적으로 동일하다.
이하에서는 다른 구성에 대해서는 중복 설명을 생략하고 신호 입력 회로(530-1)의 상세 구성에 대해서만 개시한다.
신호 입력 회로(530-1)는 제어신호(GWL_SW)에 따라 글로벌 워드라인(GWL)과 커패시터(535)의 일단을 연결하는 글로벌 워드라인 연결 스위치(531)를 포함한다.
본 실시예에서 글로벌 워드라인 연결 스위치(531)는 게이트에 제어신호(GWL_SW)가 인가되고 소스와 드레인이 글로벌 워드라인(GWL)과 커패시터(535)의 일단 사이에 연결되는 NMOS 트랜지스터이다.
신호 입력 회로(530-1)는 일단이 글로벌 워드라인 연결 스위치(531)에 연결되고 타단이 음전압(VBBRD) 사이에 연결된 커패시터(535)를 포함한다.
신호 입력 회로(530-1)는 제어신호(PCG)에 따라 글로벌 워드라인(GWL)과 음전압(VBBRD) 제공 단자를 연결하는 제 3 프리차지 스위치(533)를 포함한다.
본 실시예에서 제 3 프리차지 스위치(533)는 게이트에 제어신호(PCG)가 인가되고 드레인과 소스가 글로벌 워드라인(GWL)와 음전압(VBBRD) 제공 단자 사이에 연결된다.
신호 입력 회로(530-1)는 제어신호(SAI_SW)에 따라 커패시터(535)의 일단과 신호 출력 노드(N2)를 연결하는 신호 출력 스위치(534)를 포함한다.
본 실시예에서 신호 출력 스위치(534)는 게이트에 제어신호(SAI_SW)가 인가되고 소스와 드레인은 신호 출력 노드(N2)와 커패시터(535)의 일단 사이에 연결된 NMOS 트랜지스터이다.
도 6은 본 발명의 일 실시예에 의한 센스앰프(500-2)를 나타낸 회로도이다.
도 6의 실시예는 신호 증폭 회로(510-1)의 상세 구성을 제외하고 도 4의 실시예와 실질적으로 동일하다.
이하에서는 다른 구성에 대해서는 중복 설명을 생략하고 신호 증폭 회로(510-1)의 상세 구성에 대해서만 개시한다.
신호 증폭 회로(510-1)는 래치를 구성하는 제 1 및 제 2 인버터(511, 512)를 포함한다.
제 1 및 제 2 인버터(511, 512)는 제어신호(SA_EN)가 활성화된 경우에 반전 동작을 수행하고 제어신호(SA_EN)가 비활성화된 경우에는 하이 임피던스 상태가 된다.
제 1 인버터(511)의 입력단은 기준 신호 입력단(RSN)에 연결된다.
신호 증폭 회로(510-1)는 제어신호(P1)에 따라 제 1 인버터(511)의 입출력단을 연결하는 스위치(516), 제어신호(P2)에 따라 제 1 인버터(511)의 출력단과 신호 입력단(SN)을 연결하는 스위치(518)를 포함한다.
제 2 인버터(512)의 입력단은 신호 입력단(SN)에 연결된다.
신호 증폭 회로(510-1)는 제어신호(P1)에 따라 제 2 인버터(512)의 입출력단을 연결하는 스위치(517), 제어신호(P2)에 따라 제 2 인버터(512)의 출력단과 기준 신호 입력단(RSN)을 연결하는 스위치(519)를 포함한다.
본 실시예에서 스위치(516, 517, 518, 519)는 게이트에 대응하는 제어신호가 인가되는 NMOS 트랜지스터이다.
신호 증폭 회로(510-1)는 기준 신호 입력단(RSN)의 출력을 반전하여 출력하는 제 3 인버터(513)와 신호 입력단(SN)의 출력을 반전하여 출력하는 제 4 인버터(514)를 포함한다.
본 실시예에서 제 3 및 제 4 인버터(513, 514)의 활성화를 제어하는 제어신호(OUT_EN)는 제 1 및 제 2 인버터(511, 512)의 활성화를 제어하는 제어신호(SA_EN)와 상이하다.
도 7 및 8은 도 2, 도 4 및 도 5에 개시된 제어회로(100)의 동작을 나타낸 타이밍도이다.
도 4에 도시된 센스앰프(500)와 도 5에 도시된 센스앰프(500-1)는 제어신호(SAI_SW)의 유무를 제외하고 실질적으로 동일하게 동작한다.
도 7 및 도 8의 타이밍도에서 하이 레벨과 로우 레벨은 도 3을 참조하여 설명한 전압 도메인 규칙을 따른다.
예를 들어 글로벌 비트라인(GBL)의 전압은 로우 레벨이 접지 전압(GND)에 대응하고 하이 레벨이 전원 전압(VDD)에 대응하지만, 글로벌 워드라인(GWL)의 전압은 로우 레벨이 음전압(VBBRD)에 대응하고 하이 레벨이 접지 전압(GND)에 대응한다.
도 7은 메모리 셀(11)이 셋 상태(결정질 상태)로 프로그램된 경우에 대응한다.
t10 ~ t11은 대기 단계를 나타낸다.
대기 단계는 읽기 동작을 개시하기 전에 선택된 메모리 셀(11)을 글로벌 비트라인(GBL) 및 글로벌 워드라인(GWL)과 연결하는 단계에 대응한다.
대기 단계에서 글로벌 비트라인(GBL)의 전압은 로우 레벨로 초기화된다.
대기 단계에서 비트라인 제어회로(110)는 글로벌 비트라인 제어신호(GYB)와 로컬 비트라인 제어신호(LYB)는 로우 레벨로 설정하고, 워드라인 제어회로(120)는 로컬 워드라인 제어신호(LX)와 글로벌 워드라인 제어신호(GX)는 하이 레벨로 설정한다.
이에 따라 선택된 메모리 셀(11)과 글로벌 비트라인(GBL) 및 글로벌 워드라인(GWL) 사이에 전류 경로가 형성된다.
비트라인 제어회로(110)는 비트라인 방전 제어신호(LYDIS)를 로우 레벨로 설정하고 워드라인 제어회로(120)는 워드라인 방전 제어신호(LXDIS)를 하이 레벨로 설정하여 비트라인 방전 스위치(230)와 워드라인 방전 스위치(330)를 모두 턴오프한다.
비트라인 제어회로(110)와 워드라인 제어회로(120)는 선택되지 않은 메모리 셀에 대응하는 비트라인 방전 스위치(230)와 워드라인 방전 스위치(330)가 모두 턴온되도록 제어하여 선택되지 않은 메모리 셀(11)의 양단을 접지 전압(GND)으로 설정할 수 있다.
대기 단계에서 센스앰프 제어회로(130)는 제어신호(GWL_SW, PCG)를 하이 레벨로 설정하고, 제어신호(SA_SH, SA_EN, REF_SW, SAI_SW)를 모두 로우 레벨로 설정한다.
이에 따라 스위치(531, 532)가 턴온되어 글로벌 워드라인(GWL)은 음전압(VBBRD)으로 초기화된다.
로컬 워드라인(LWL)의 경우 접지 전압으로 초기화된 워드라인(WL)의 영향으로 초기에 접지 전압을 가지나 음전압(VBBRD)으로 풀다운된 글로벌 워드라인(GWL)의 영향으로 점차 음전압(VBBRD)으로 풀다운된다.
도 4의 센스앰프(500)에서 제 1 및 제 2 프리차지 스위치(522, 532)가 턴온되어 기준 신호 출력 노드(N1) 및 신호 출력 노드(N2)의 전압이 음전압(VBBRD)으로 초기화된다.
도 5의 센스앰프(500-1)에서 제 1 프리차지 스위치(522)가 턴온되어 기준 신호 출력 노드(N1)의 전압이 음전압(VBBRD)으로 초기화된다.
또한 제 3 프리차지 스위치(533) 및 글로벌 워드라인 연결 스위치(531)가 턴온되어 커패시터(535) 양단의 전압이 음전압(VBBRD)으로 같아진다.
대기 단계에서 센스앰프(500)의 신호 입력 노드(SN)와 기준 신호 입력 노드(RSN)의 전압은 중요하지 않다.
도 7에서는 편의상 신호 입력 노드(SN)의 전압을 하이 레벨, 기준 신호 입력 노드(RSN)의 전압을 로우 레벨로 표시하였다.
이상의 개시와 같이 대기 단계에서는 글로벌 워드라인(GWL)과 로컬 워드라인(LWL)의 전압을 음전압(VBBRD)으로 낮추어 읽기 동작을 준비한다.
t11 ~ t14는 스냅백 및 샘플 단계이다.
t11에서 워드라인 제어회로(120)는 로컬 비트라인 제어신호(LX)가 하이 레벨과 로우 레벨 사이의 전압을 가지도록 제어하고, 글로벌 워드라인 제어신호(GX)와 제어신호(GWL_SW)가 로우 레벨의 전압을 가지도록 제어한다.
이에 따라 로컬 워드라인(LWL)이 음전압(VBBRD) 상태에서 글로벌 워드라인(GWL)과 분리되고, 글로벌 워드라인(GWL)도 음전압(VBBRD) 상태에서 센스앰프(500)와 분리된다.
이때 로컬 워드라인 스위치(320)는 완전히 턴온된 상태에 비하여 더 큰 값을 가지도록 제어된다.
이 구간에서 비트라인 제어회로(110)는 비트라인 드라이버(400)를 제어하여 글로벌 비트라인(GBL)의 전압을 점차 증가시킨다.
t11 - t12 사이의 구간은 도 1의 (2), (3)을 따라 셀 전류가 증가하는 구간에 대응하고 t12는 스냅백 현상이 발생하여 (4)를 따라 셀 전류가 증가하기 시작하는 시점에 대응한다.
이에 따라 t12에서 셀 전류의 불연속이 발생하고 이에 대응하여 글로벌 비트라인(GBL)의 전압은 불연속적으로 감소하고 로컬 워드라인의 전압(LWL)은 불연속적으로 증가한다.
이후 글로벌 비트라인 전압(GBL)을 다시 점차 증가시키면 로컬 워드라인(LWL) 전압도 점차 증가하여 접지 전압으로 포화된다.
t13에서 비트라인 제어회로(110)는 비트라인 드라이버(400)를 제어하여 글로벌 비트라인(GBL)의 전압을 로우 레벨 즉 접지 전압(GND)으로 구동한다.
t11 ~ t14에서 제어신호(SA_SH)는 하이 레벨로 설정되어 신호 입력 노드(SN)와 기준 신호 입력 노드(RSN)는 접지 전압(GND)과 음전압(VBBRD)의 중간 전압으로 초기화된다.
이상에서 살펴본 바와 같이 스냅백 및 샘플 단계는 메모리 셀(11)의 상태에 따라 로컬 워드라인(LWL)의 전압을 설정하게 된다.
예를 들어 도 7과 같이 메모리 셀(11)이 셋 상태인 경우 로컬 워드라인(LWL)의 전압은 하이 레벨로 설정되며 도 8과 같이 메모리 셀(11)이 리셋 상태인 경우 로컬 워드라인(LWL)의 전압은 로우 레벨을 유지한다.
t14 ~ t15는 감지 단계로서 로컬 워드라인(LWL)의 전압을 글로벌 워드라인(GWL)을 통해 센스앰프(500)에 제공하는 단계이다.
t14에서 글로벌 비트라인 제어신호(GYB), 로컬 비트라인 제어신호(LYB) 및 비트라인 방전 신호(LYDIS)가 모두 하이 레벨로 제어된다.
또한 t14에서 로컬 워드라인 제어신호(LX), 글로벌 워드라인 제어신호(GX)는 하이 레벨로 제어된다.
글로벌 워드라인(GWL)의 전압은 로우 레벨 즉 음전압(VBBRD)이고 로컬 워드라인(LWL)의 전압은 하이 레벨 즉 접지 전압(GND)이므로 t14 이후 로컬 워드라인(LWL)의 전압은 감소하고 글로벌 워드라인(GWL)의 전압은 증가한다.
이때 로컬 워드라인(LWL)에 기생하는 용량과 글로벌 워드라인(GWL)에 기생하는 용량의 차이로 인하여 로컬 워드라인(LWL) 전압의 감소폭에 비하여 글로벌 워드라인(GWL) 전압의 증가폭이 더 작다.
센스앰프에 제공되는 제어신호(GWL_SW, REF_SW, SAI_SW)는 하이 레벨로 제어되고, 제어신호(PCG, SA_SH, SA_EN)는 로우 레벨로 제어된다.
이에 따라 기준 전압(VREF)과 제 1 커플링 커패시터(541)에 충전된 전압에 의해 기준 신호 입력 노드(RSN)의 전압이 증가하고, 글로벌 워드라인(GWL)의 전압과 제 2 커플링 커패시터(542)에 충전된 전압에 의해 신호 입력 노드(SN)의 전압이 증가한다.
이때 기준 전압(VREF)은 음전압(VBBRD)와 글로벌 워드라인(GWL)의 전압 사이의 값을 가지는 값으로 미리 설정된다.
이에 따라 신호 증폭 회로(510)의 신호 입력 노드(SN)의 전압(SAI)과 기준 신호 입력 노드(RSN)의 전압(SAOUTB)에는 미세한 차이가 발생한다.
t15 이후는 종료 단계이다.
t15에서 로컬 비트라인 제어신호(LX), 글로벌 비트라인 제어신호(GX) 및 워드라인 방전 제어신호(LXDIS)는 모두 로우 레벨로 제어된다.
또한 제어신호(GWL_SW, SAI_SW)도 로우 레벨로 제어된다.
이에 따라 메모리 셀(11)이 로컬 워드라인(LWL)과 분리되고 워드라인(WL)이 접지 전압으로 설정된다.
또한 로컬 워드라인(LWL)이 글로벌 워드라인(GWL)과 분리되고 글로벌 워드라인(GWL)이 센스앰프(500)와 분리된다.
t15 ~ t16에서 제어신호(SA_EN)는 하이 레벨로 설정되는데 이에 따라 센스앰프(500)에서 래치 구조의 제 1 및 제 2 인버터(511, 512)가 동작하여 신호 입력 노드(SN)와 기준 신호 입력 노드(RSN)의 전압차를 더 크게 증폭하고 제 3 및 제 4 인버터(513, 514)는 증폭된 신호를 출력한다.
t16에서 제어신호(SA_EN)가 로우 레벨로 설정되면 센스앰프(600)의 출력은 하이 임피던스 상태(HZ)가 된다.
도 8은 메모리 셀(11)이 리셋 상태(비결정질 상태)로 프로그램된 경우에 대응한다.
도 8의 경우 스냅백 현상이 발생하지 않는다.
이에 따라 t11 ~ t12에서 글로벌 비트라인(GBL)의 전압을 증가시키더라도 메모리 셀(11)에 흐르는 전류는 도 1의 (2), (4)를 따라 매우 완만하게 증가한다.
이에 따라 로컬 워드라인(LWL)의 전압 역시 t14까지 매우 완만하게 증가한다.
t14에서 감지단계가 되어 로컬 워드라인(LWL)과 글로벌 워드라인(GWL)이 연결되더라도 글로벌 워드라인(GWL)의 전압은 거의 상승하지 않고 로컬 워드라인(LWL)의 전압은 실질적으로 음전압(VBBRD)에 가까운 전압으로 감소한다.
이때 기준 전압(VREF)의 전압은 글로벌 워드라인(GWL)의 전압보다 높은 상태가 된다.
이에 따라 센스앰프(500)는 t15 ~ t16에서 도 7에서와 반대방향의 신호를 출력한다.
도 9 및 10은 도 2, 도 6에 개시된 제어회로(100)의 동작을 나타낸 타이밍도이다.
도 9 및 도 10의 타이밍도에서도 하이 레벨과 로우 레벨은 도 3을 참조하여 설명한 전압 도메인 규칙을 따른다.
예를 들어 글로벌 비트라인(GBL)의 전압은 로우 레벨이 접지 전압(GND)에 대응하고 하이 레벨이 전원 전압(VDD)에 대응하지만, 글로벌 워드라인(GWL)의 전압은 로우 레벨이 음전압(VBBRD)에 대응하고 하이 레벨이 접지 전압(GND)에 대응한다.
도 9는 메모리 셀(11)이 셋 상태(결정질 상태)로 프로그램 된 경우에 대응한다.
t20 ~ t21은 대기 단계를 나타낸다.
대기 단계는 읽기 동작을 개시하기 전에 선택된 메모리 셀(11)을 글로벌 비트라인(GBL) 및 글로벌 워드라인(GWL)과 연결하는 단계에 대응한다.
대기 단계에서 글로벌 비트라인(GBL)의 전압은 로우 레벨로 초기화된다.
대기 단계에서 비트라인 제어회로(110)는 글로벌 비트라인 제어신호(GYB)와 로컬 비트라인 제어신호(LYB)는 로우 레벨로 설정하고, 워드라인 제어회로(120)는 로컬 워드라인 제어신호(LX)와 글로벌 워드라인 제어신호(GX)는 하이 레벨로 설정한다.
이에 따라 선택된 메모리 셀(11)과 글로벌 비트라인(GBL) 및 글로벌 워드라인(GWL) 사이에 전류 경로가 형성된다.
비트라인 제어회로(110)는 비트라인 방전 제어신호(LYDIS)를 로우 레벨로 설정하고 워드라인 제어회로(120)는 워드라인 방전 제어신호(LXDIS)를 하이 레벨로 설정하여 비트라인 방전 스위치(230)와 워드라인 방전 스위치(330)를 모두 턴오프한다.
비트라인 제어회로(110)와 워드라인 제어회로(120)는 선택되지 않은 메모리 셀에 대응하는 비트라인 방전 스위치(230)와 워드라인 방전 스위치(330)가 모두 턴온되도록 제어하여 선택되지 않은 메모리 셀(11)의 양단을 접지 전압(GND)으로 유지할 수 있다.
대기 단계에서 센스앰프 제어회로(130)는 제어신호(GWL_SW, PCG)를 하이 레벨로 설정하고, 제어신호(SA_EN, REF_SW, P1, P2, OUT_EN)를 모두 로우 레벨로 설정한다.
이에 따라 스위치(531, 532)가 턴온되어 글로벌 워드라인(GWL)은 음전압(VBBRD)으로 초기화된다.
로컬 워드라인(LWL)의 경우 접지 전압으로 초기화된 워드라인(WL)의 영향으로 초기에 접지 전압을 가지나 음전압(VBBRD)으로 풀다운된 글로벌 워드라인(GWL)의 영향으로 점차 음전압(VBBRD)으로 풀다운된다.
도 6의 센스앰프(500-2)에서 제 1 및 제 2 프리차지 스위치(522, 532)가 턴온되어 기준 신호 출력 노드(N1) 및 신호 출력 노드(N2)의 전압이 음전압(VBBRD)으로 초기화된다.
대기 단계에서 센스앰프(500)의 신호 입력 노드(SN)와 기준 신호 입력 노드(RSN)의 전압은 중요하지 않다.
도 9에서는 편의상 신호 입력 노드(SN)의 전압을 하이 레벨, 기준 신호 입력 노드(RSN)의 전압을 로우 레벨로 표시하였다.
이상의 개시와 같이 대기 단계에서는 글로벌 워드라인(GWL)과 로컬 워드라인(LWL)의 전압을 음전압(VBBRD)으로 낮추어 읽기 동작을 준비한다.
t21 ~ t24는 스냅백 및 샘플 단계이다.
t21에서 워드라인 제어회로(120)는 로컬 비트라인 제어신호(LX)가 하이 레벨과 로우 레벨 사이의 전압을 가지도록 제어하고, 글로벌 워드라인 제어신호(GX)와 제어신호(GWL_SW)가 로우 레벨의 전압을 가지도록 제어한다.
이에 따라 로컬 워드라인(LWL)이 음전압(VBBRD) 상태에서 글로벌 워드라인(GWL)과 분리되고, 글로벌 워드라인(GWL)도 음전압(VBBRD) 상태에서 센스앰프(500)와 분리된다.
이때 로컬 워드라인 스위치(320)의 저항은 완전히 턴온된 상태에 비하여 더 큰 값을 가진다.
이 구간에서 비트라인 제어회로(110)는 비트라인 드라이버(400)를 제어하여 글로벌 비트라인(GBL)의 전압을 점차 증가시킨다.
t21 - t22 사이의 구간은 도 1의 (2), (3)을 따라 셀 전류가 증가하는 구간에 대응하고 t22는 스냅백 현상이 발생하여 (4)를 따라 셀 전류가 증가하기 시작하는 시점에 대응한다.
이에 따라 t22에서 셀 전류의 불연속이 발생하고 이에 대응하여 글로벌 비트라인(GBL)의 전압은 불연속적으로 감소하고 로컬 워드라인의 전압(LWL)은 불연속적으로 증가한다.
이후 글로벌 비트라인 전압(GBL)을 다시 점차 증가시키면 이에 따라 로컬 워드라인(LWL) 전압은 점차 증가하여 접지 전압으로 포화된다.
t23에서 비트라인 제어회로(110)는 비트라인 드라이버(400)를 제어하여 글로벌 비트라인(GBL)의 전압을 로우 레벨 즉 접지 전압(GND)으로 구동한다.
t21 ~ t23에서 제어신호(SA_EN, P1)는 하이 레벨로 설정되어 신호 입력 노드(SN)와 기준 신호 입력 노드(RSN)는 하이 레벨과 로우 레벨 사이의 일정한 값으로 초기화된다.
예를 들어 제어신호(SA_EN, P1)가 하이레벨이면 제 1 인버터(511)의 입력과 출력이 서로 연결된 상태이고, 제 2 인버터(512)의 입력과 출력이 서로 연결된 상태이다. 이러한 방식으로 연결된 인버터의 입력 전압과 출력 전압은 일정한 값으로 수렴하는 사실이 잘 알려져 있다.
t23에서 로컬 비트라인 제어신호(LYB), 비트라인 방전 제어신호(LYDSI)가 하이 레벨이 된다.
이에 따라 로컬 비트라인(LBL)이 글로벌 비트라인(GBL)과 차단되고 비트라인(BL)이 접지 상태가 된다.
이는 도 7 및 도 8에 도시된 실시예와 약간 상이하다.
t23에서 제어신호(P1, SA_EN)가 로우 레벨이 되어 신호 입력 노드(SN), 기준 신호 입력 노드(RSN)가 플로팅 상태가 되어 기존 전압을 유지한다.
이상에서 살펴본 바와 같이 스냅백 및 샘플 단계는 메모리 셀(11)의 상태에 따라 로컬 워드라인(LWL)의 전압을 설정하게 된다.
예를 들어 도 9와 같이 메모리 셀(11)이 셋 상태인 경우 로컬 워드라인(LWL)의 전압은 하이 레벨로 설정되며 도 10과 같이 메모리 셀(11)이 리셋 상태인 경우 로컬 워드라인(LWL)의 전압은 로우 레벨을 유지한다.
t24 ~ t25는 감지 단계로서 로컬 워드라인(LWL)의 전압을 센스앰프(500)에 제공하는 단계이다.
t24에서 글로벌 비트라인 제어신호(GYB)가 하이 레벨로 제어된다.
또한 t24에서 로컬 워드라인 제어신호(LX), 글로벌 워드라인 제어신호(GX)는 하이 레벨로 제어된다.
글로벌 워드라인(GWL)의 전압은 로우 레벨 즉 음전압(VBBRD)이고 로컬 워드라인(LWL)의 전압은 하이 레벨 즉 접지 전압(GND)이므로 t24 이후 로컬 워드라인(LWL)의 전압은 감소하고 글로벌 워드라인(GWL)의 전압은 증가한다.
이때 로컬 워드라인(LWL)에 기생하는 용량과 글로벌 워드라인(GWL)에 기생하는 용량의 차이로 인하여 로컬 워드라인(LWL) 전압의 감소폭에 비하여 글로벌 워드라인(GWL) 전압의 증가폭이 더 작다.
센스앰프에 제공되는 제어신호(GWL_SW, REF_SW)는 하이 레벨로 제어되고, 제어신호(PCG, SA_EN, P1, P2)는 로우 레벨로 제어된다.
이에 따라 기준 전압(VREF)과 제 1 커플링 커패시터(541)에 충전된 전압에 의해 기준 신호 입력 노드(RSN)의 전압이 증가하고, 글로벌 워드라인(GWL)의 전압과 제 2 커플링 커패시터(542)에 충전된 전압에 의해 신호 입력 노드(SN)의 전압이 증가한다.
이때 기준 전압(VREF)은 음전압(VBBRD)와 글로벌 워드라인(GWL)의 전압 사이의 값을 가지는 값으로 미리 설정된다.
이에 따라 신호 증폭 회로(510)의 신호 입력 노드(SN)의 전압(SAI)과 기준 신호 입력 노드(RSN)의 전압(SAOUTB)에는 미세한 차이가 발생한다.
t25 이후는 종료 단계이다.
t25에서 로컬 비트라인 제어신호(LX), 글로벌 비트라인 제어신호(GX) 및 워드라인 방전 제어신호(LXDIS)는 모두 로우 레벨로 제어된다.
또한 제어신호(GWL_SW, REF_SW)도 로우 레벨로 제어된다.
이에 따라 메모리 셀(11)이 로컬 워드라인(LWL)과 분리되고 워드라인(WL)이 접지 전압으로 설정된다.
또한 로컬 워드라인(LWL)이 글로벌 워드라인(GWL)과 분리되고 글로벌 워드라인(GWL)이 센스앰프(500)와 분리된다.
t25 ~ t26에서 제어신호(SA_EN, OUT_EN, P2)는 하이 레벨로 설정되고 제어신호(P1)는 로우 레벨로 설정되는데 이에 따라 센스앰프(500)에서 래치 구조의 제 1 및 제 2 인버터(511, 512)가 동작하여 신호 입력 노드(SN)와 기준 신호 입력 노드(RSN)의 전압차를 더 크게 증폭하고 제 3 및 제 4 인버터(513, 514)는 증폭된 신호를 출력한다.
t26에서 제어신호(OUT_EN)가 로우 레벨로 설정되면 센스앰프(600)의 출력은 하이 임피던스 상태(HZ)가 된다.
도 10은 메모리 셀(11)이 리셋 상태(비결정질 상태)로 프로그램 된 경우에 대응한다.
도 10의 경우 스냅백 현상이 발생하지 않는다.
이에 따라 t21 ~ t22에서 글로벌 비트라인(GBL)의 전압을 증가시키더라도 메모리 셀(11)에 흐르는 전류는 도 1의 (2), (4)를 따라 매우 완만하게 증가한다.
이에 따라 로컬 워드라인(LWL)의 전압 역시 t24까지 매우 완만하게 증가한다.
t24에서 감지단계가 되어 로컬 워드라인(LWL)과 글로벌 워드라인(GWL)이 연결되더라도 글로벌 워드라인(GWL)의 전압은 거의 상승하지 않고 로컬 워드라인(LWL)의 전압은 실질적으로 음전압(VBBRD)에 가까운 전압으로 감소한다.
이때 기준 전압(VREF)의 전압은 글로벌 워드라인(GWL)의 전압보다 높은 상태가 된다.
이에 따라 센스앰프(500)는 t25 ~ t26에서 도 9에서와 반대방향의 신호를 출력한다.
본 발명에서는 스냅백 및 샘플 단계에서 글로벌 워드라인(GWL)을 로컬 워드라인(LWL)으로부터 분리한다.
이에 따라 로컬 워드라인(LWL)의 전압은 전하의 재분배 과정에서 생성되는 트랜션트(transient) 전류에 의해서 조정된다.
글로벌 워드라인(GWL)이 로컬 워드라인(LWL)으로부터 분리됨으로써 로컬 워드라인(LWL)의 용량이 감소한다.
이는 로컬 워드라인(LWL)의 용량이 줄어 전하량이 신속하게 감소될 수 있음을 의미한다.
또한 본 발명에서는 스냅백 및 샘플 단계에서 로컬 워드라인 제어신호(LX)를 하이 레벨로 유지하지 않고 하이 레벨과 로우 레벨 사이의 값으로 유지한다.
이를 통해 로컬 워드라인(LWL)과 워드 라인(WL) 사이의 저항을 증가시켜 감쇄 효과를 증가시킬 수 있다.
이를 통해 메모리 셀(11)에서 스냅백 현상이 발생한 이후 큰 전류를 신속하게 감쇄하여 읽기 디스터번스 현상 차단할 수 있다.
전술한 바와 같이 본 발명에서는 스냅백 및 샘플 단계에서 트랜션트 전류를 사용하고 스냅백 현상에 의한 고전류가 흐르는 시간도 짧게 제어된다.
이에 따라 메모리 셀(11)의 상태에 따라 감지 단계에서 생성되는 글로벌 워드라인(GWL)의 전압차도 매우 작은 편이다.
이로 인해 센스앰프(500)의 동작이 정밀해야 하며 PVT(Process, Voltage, Temperature) 변이 등에도 강인한 특성을 가져야 한다.
이를 위하여 본 발명의 센스앰프(500)는 감지 단계에서만 제어신호(GWL_SW, REF_SW)를 턴온하여 입력 신호와 기준 신호를 수신한다.
이때 센스앰프(500)는 제 1 커플링 커패시터(541)와 제 2 커플링 커패시터(542)를 이용하여 입력 신호와 기준 신호를 수신한다.
스냅백 및 샘플 단계에서 신호 증폭 회로(510)의 신호 입력 노드(SN)와 기준 신호 입력 노드(RSN)의 초기값은 접지 전압(GND)과 음전압(VBBRD)의 사이의 값으로 설정되는데 감지 단계에서 기준 신호 출력 노드(N1)와 신호 출력 노드(N2)의 초기값은 음전압(VBBRD)이었다가 기준 전압(VREF)와 글로벌 워드라인 전압으로 상승한다.
이때 제 1 커플링 커패시터(541)와 제 2 커플링 커패시터(542)는 DC 전류 생성을 차단할 수 있다.
신호 입력 노드(SN)와 기준 신호 입력 노드(RSN)의 전압은 기준 전압(VREF)과 글로벌 워드라인(GWL)의 전압에 따라 상이하게 형성된다.
본 실시예서는 인버터 래치 형태의 센스앰프를 사용하여 매우 작은 전압차도 원활하게 증폭할 수 있다.
본 발명에서는 스냅백 및 샘플 단계에서 로컬 워드라인의 전압을 생성한 후 감지 단계에서 로컬 워드라인의 전압에 따라 글로벌 워드라인의 전압을 생성한 후 이를 센스앰프(500)에 전달하여 센스앰프(500)의 동작을 분리시킨다.
이와 같이 스냅백 및 샘플 단계와 감지 단계를 분리시킴으로써 노이즈의 영향을 줄일 수 있다.
도 11은 로컬 워드라인 제어신호(LX) 전압에 따른 메모리 셀 손상도와 센스앰프의 기준 전압(VREF)의 마진을 나타낸 그래프이다.
그래프는 로컬 워드라인 제어신호(LX)의 전압이 최대인 경우를 기준으로 정규화한 그래프이다.
전술한 바와 같이 로컬 워드라인 제어신호(LX)의 전압이 높을수록 메모리 셀이 셋 상태인 경우 스냅백 및 샘플 단계에서 더 큰 전류가 흐르게 된다.
이에 따라 로컬 워드라인 제어신호(LX)의 전압 증가에 따라 메모리 셀 손상도는 증가하고 로컬 워드라인(LWL)의 전압은 더 높게 상승한다.
셋 상태의 메모리 셀의 전압이 더 높게 생성될수록 글로벌 워드라인(GWL)의 전압이 높아지므로 센스앰프(500)의 기준전압(VREF)의 마진도 증가한다.
도 11의 그래프는 이를 표현한 것이다.
도 11의 그래프를 참조하여 미리 정해진 센스앰프(500)의 기준전압(VREF) 마진과 메모리 셀 손상도를 고려하여 로컬 워드라인 제어신호(LX)의 레벨을 선택할 수 있다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
10: 셀 어레이
11: 메모리 셀
100: 제어회로
110: 비트라인 제어회로
120: 워드라인 제어회로
130: 센스앰프 제어회로
200: 비트라인 디코더
300: 워드라인 디코더
400: 비트라인 드라이버
500, 500-1, 500-2: 센스앰프
510, 510-1: 신호 증폭 회로
520: 기준 신호 입력 회로
530, 530-1: 신호 입력 회로
11: 메모리 셀
100: 제어회로
110: 비트라인 제어회로
120: 워드라인 제어회로
130: 센스앰프 제어회로
200: 비트라인 디코더
300: 워드라인 디코더
400: 비트라인 드라이버
500, 500-1, 500-2: 센스앰프
510, 510-1: 신호 증폭 회로
520: 기준 신호 입력 회로
530, 530-1: 신호 입력 회로
Claims (20)
- 글로벌 비트라인의 전압을 구동하는 비트라인 드라이버;
워드라인과 비트라인 사이에 연결된 메모리 셀을 포함하는 셀 어레이;
글로벌 워드라인의 전압을 증폭하는 센스앰프;
상기 글로벌 비트라인을 상기 비트라인에 연결하는 비트라인 스위치를 포함하는 비트라인 디코더;
상기 워드라인을 상기 글로벌 워드라인에 연결하는 워드라인 스위치를 포함하는 워드라인 디코더; 및
상기 비트라인 드라이버, 상기 비트라인 디코더, 상기 워드라인 디코더 및 상기 센스앰프를 제어하는 제어회로
를 포함하되,
상기 워드라인 스위치는 상기 워드라인을 로컬 워드라인에 연결하는 로컬 워드라인 스위치; 및 상기 로컬 워드라인을 상기 글로벌 워드라인에 연결하는 글로벌 워드라인 스위치를 포함하고,
상기 제어회로는 상기 메모리 셀의 상태에 따라 상기 로컬 워드라인의 전압이 조정되도록 상기 워드라인 디코더를 제어한 후 상기 로컬 워드라인과 상기 글로벌 워드라인을 연결하고 상기 글로벌 워드라인의 전압을 상기 센스앰프에 전달하여 이를 증폭하도록 상기 센스앰프를 제어하고,
상기 제어회로는 상기 비트라인 스위치와 상기 로컬 워드라인 스위치 및 상기 글로벌 워드라인 스위치를 턴온하여 상기 글로벌 비트라인과 상기 로컬 워드라인의 전압을 초기화한 후 상기 비트라인 드라이버를 제어하여 상기 글로벌 비트라인의 전압을 상승시키고,
상기 제어회로는 상기 글로벌 비트라인의 전압을 상승시키면서 상기 로컬 워드라인 스위치의 턴온 저항을 상승시켜 상기 로컬 워드라인의 전압이 상승하는 정도를 조절하는 반도체 메모리 장치. - 삭제
- 청구항 1에 있어서, 상기 워드라인 디코더는 상기 워드라인을 방전시키는 워드라인 방전 스위치를 더 포함하는 반도체 메모리 장치.
- 청구항 1에 있어서, 상기 비트라인 스위치는 상기 비트라인을 로컬 비트라인에 연결하는 로컬 비트라인 스위치; 및
상기 로컬 비트라인을 상기 글로벌 비트라인에 연결하는 글로벌 비트라인 스위치
를 포함하는 반도체 메모리 장치. - 청구항 4에 있어서, 상기 비트라인 디코더는 상기 비트라인을 방전시키는 비트라인 방전 스위치를 더 포함하는 반도체 메모리 장치.
- 삭제
- 삭제
- 삭제
- 청구항 1에 있어서, 상기 글로벌 비트라인의 전압을 상승시키면서 상기 글로벌 워드라인 스위치를 턴오프하는 반도체 메모리 장치.
- 청구항 1에 있어서, 상기 센스앰프는
제어신호에 따라 상기 글로벌 워드라인을 신호 출력 노드에 연결하는 글로벌 워드라인 연결 스위치를 포함하는 신호 입력 회로; 및
상기 신호 출력 노드와 연결되는 신호 입력 노드를 포함하여 상기 신호 입력 노드의 신호에 대응하여 증폭된 신호를 출력하는 신호 증폭 회로
를 포함하는 반도체 메모리 장치. - 청구항 10에 있어서, 상기 신호 입력 회로는 상기 신호 출력 노드를 프리차지하는 프리차지 스위치를 더 포함하는 반도체 메모리 장치.
- 청구항 10에 있어서, 상기 신호 입력 회로는
상기 글로벌 워드라인을 프리차지 하는 프리차지 스위치; 및
상기 글로벌 워드라인 스위치와 상기 신호 출력 노드 사이에 연결된 신호 출력 스위치;
를 더 포함하는 반도체 메모리 장치. - 청구항 12에 있어서,
상기 글로벌 워드라인 스위치와 연결되는 커패시터를 더 포함하는 반도체 메모리 장치. - 청구항 10에 있어서, 상기 센스앰프는
제어신호에 따라 기준전압을 기준 신호 출력 노드에 연결하는 기준 전압 출력 스위치를 포함하는 기준 신호 입력 회로를 더 포함하고,
상기 신호 증폭 회로는 상기 기준 신호 출력 노드와 연결되는 기준 신호 입력 노드를 포함하여 상기 신호 입력 노드와 상기 기준 신호 입력 노드의 전압차에 대응하여 증폭된 신호를 출력하는 반도체 메모리 장치. - 청구항 14에 있어서, 상기 기준 신호 입력 회로는 상기 기준 신호 출력 노드를 프리차지하는 프리차지 스위치를 더 포함하는 반도체 메모리 장치.
- 청구항 14에 있어서, 상기 센스앰프는 상기 신호 출력 노드와 상기 신호 입력 노드를 연결하는 커플링 커패시터와 상기 기준 신호 출력 노드와 상기 기준 신호 입력 노드를 연결하는 커플링 커패시터를 더 포함하는 반도체 메모리 장치.
- 청구항 10에 있어서, 상기 신호 증폭 회로는 상기 신호 입력 노드와 기준 신호 입력 노드에 연결되어 래치 구조를 형성하는 제 1 인버터와 제 2 인버터를 포함하는 반도체 메모리 장치.
- 청구항 17에 있어서, 상기 신호 증폭 회로는 상기 신호 입력 노드와 상기 기준 신호 입력 노드를 연결하는 초기화 스위치를 포함하는 반도체 메모리 장치.
- 청구항 17에 있어서, 상기 신호 증폭 회로는 상기 제 1 인버터의 입출력단을 연결하는 스위치, 상기 제 2 인버터의 입출력단을 연결하는 스위치, 상기 제 1 인버터의 출력단과 상기 신호 입력 노드를 연결하는 스위치, 상기 제 2 인버터의 출력단과 상기 기준 신호 입력 노드를 연결하는 스위치를 더 포함하는 반도체 메모리 장치.
- 청구항 18에 있어서, 상기 신호 증폭 회로는 상기 기준 신호 입력 노드의 출력을 반전하는 제 3 인버터; 및 상기 신호 입력 노드의 출력을 반전하는 제 4 인버터를 더 포함하는 반도체 메모리 장치.
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