TWI451427B - 用於減少相變化記憶體中瑕疵位元數的方法及其裝置 - Google Patents

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Description

用於減少相變化記憶體中瑕疵位元數的方法及其裝置
本發明係關於基於包含硫屬化物及其他材料的相變化為基礎記憶材料之記憶裝置，及操作此裝置的方法。
相變化為基礎的記憶材料，例如硫屬化物或其他類似的材料可以藉由施加合適應用於積體電路中的電流階級而導致在一非晶相與一結晶相之間的相變化。非晶相具有比結晶相更高的電阻率，其可以很容易被感應而作為指示資料之用。這些特性引起了使用可程式電阻材料作為非揮發記憶體電路的興趣，其可以進行隨機存取的讀取或寫入。
在相變化記憶體中，資料係藉由此相變化材料的主動區域在非晶相與結晶相之間的轉換而儲存。第1圖顯示具有兩電阻狀態其中之一(以儲存資料)的一定數目記憶胞之例示狀態分佈圖。每一個記憶胞包括一相變化記憶元件其可以程式化至一高電阻狀態102及一低電阻狀態100。每一電阻狀態與一未重疊的電阻範圍對應。在多重位元操作中，此相變化記憶元件被程式化至超過兩個電阻狀態。
自高電阻狀態102至低電阻狀態100的改變，以下指稱為設置(set)，一般係為一低電流步驟，在其中電流會加熱此相變化材料到高於一轉換溫度以使一主動區域自非晶相轉變至結晶相。自低電阻狀態100至高電阻狀態102的改變，以下指稱為重置(reset)，一般係為一高電流步驟，其包括一短暫的高電流密度脈衝以融化或破壞結晶結構，其後此相轉換材料會快速冷卻，抑制相轉換的過程，使得至少部份相轉換結構得以維持在非晶相。
低電阻狀態100的最高電阻R1 與高電阻狀態102的最低電阻R2 之間的差值定義一讀取區間以區分記憶胞是在低電阻狀態100或是高電阻狀態102。儲存在記憶胞中的資料可以由舉例而言，感應此記憶胞的電阻值是高於或低於此讀取區間內的一臨界電阻值RSA 103，來決定此記憶胞的電阻值是對應至低電阻狀態100或是高電阻狀態102。
此相變化記憶裝置的一個問題是在高電阻狀態102時的資料保存。特別是，在高電阻狀態102的記憶胞會因為主動區域中的小部分重新結晶使得非晶相轉變回結晶相而產生電阻降低。電阻降低的速率與係許多因素相關，包括在一陣列中的結構及材料之變動、製程瑕疵和此裝置所暴露的環境溫度因素等。
曾經觀察到在此陣列中的一些記憶胞會在一開始就具有或是在經歷多次重置及/或設置操作後具有在高電阻狀態102的較短資料保存時間，顯示其電阻很快地隨著時間而減少至小於臨界電阻值RSA 103。其結果是，當這些記憶胞(此處稱為瑕疵記憶胞)在讀取低電阻狀態100時會被偵測，而導致位元錯誤。
因為材料及製程條件變動的關係所導致的瑕疵記憶胞，會造成陣列中記憶胞之間的不同重置特性，包括重置記憶胞所需的電流不同。舉例而言，陣列中結構的變動，例如電極和相變化記憶元件的形狀與大小之變動，導致相變化記憶元件間電流密度不同。其結果是，陣列中記憶胞間的主動區域中受到不同熱和電的條件影響，導致主動區域中非晶相材料體積的大幅變動。如此會導致某些記憶胞(瑕疵記憶胞)在高電阻狀態102時僅有相當少量的非晶相材料於主動區域內，舉例而言具有相當大量比例的結晶相材料位於非晶相體積內、及/或具有相對小的主動區域尺寸。其結果是，於相對短的時間後，可以形成一個低電阻結晶路徑通過這些瑕疵記憶胞的主動區域，而產生位元錯誤。更進一步而言，因為此相變化記憶體的電阻值係與許多因素相關，這些記憶胞會經歷阻值的快速減少，且因此瑕疵記憶胞並無法根據其初始電阻值而被辨認出來。
許多嘗試解決重置記憶胞所需電流的差異問題方案包括選用一單一的合適高重置電流。然而如此會導致至少某些記憶胞接受了遠高於轉換至高電阻狀態102所需的高電流階級，在此稱為”過度重置”。因為相變化材料是因為熱的關係而進行相變化，使用不必要的高電流寫入動作會對記憶胞產生電性和機械的可靠性問題。這些問題包括因為在操作時由熱膨脹及材料密度改變所導致的機械應力在相變化材料與電極介面之間的形成空洞。此外，使用不必要的高電流寫入動作會可以導致例如足以誘發電極與相變化材料之間擴散/反應的區域性加熱，及/或導致主動區域內的相變化材料組成改變，造成電阻切換劣化及此記憶胞可能失效等問題。
瑕疵記憶胞也可以因為在裝置壽命期間於高電阻狀態102的較短保持時間而產生。舉例而言，因為相變化材料組成的改變或是電極材料與相變化材料之間擴散/反應的關係，非晶相材料的體積大小或許會因為響應於重複的設置與重置操作後的一特定重置操作而減少。
因此，需要提供一種以相變化為基礎的記憶裝置及其操作方法，來解決由瑕疵記憶胞所產生資料保存的問題，及具有對雜訊的較高承受能力。
此處所描述的相變化記憶裝置及其操作方法係根據以下發現而提出，於施加一初始高電流操作於一相變化記憶胞以建立高電阻狀態之後，可以使用不同的偏壓電壓時此記憶胞的電流電壓行為來偵測此記憶胞是否為一具有不良資料保存特性的瑕疵記憶胞。
本發明揭露一種操作一記憶胞的方法，該記憶胞包含記憶材料且可以程式化至包括一高電阻狀態及一低電阻狀態的複數個電阻狀態。該方法包含施加一第一調整偏壓至該記憶胞以建立該高電阻狀態，施加一第一電壓至該記憶胞以在該記憶胞中誘發一第一電流，施加一第二電壓至該記憶胞以在該記憶胞中誘發一第二電流，該第二電流與該第一電流不同，以及選擇性地施加一第二調整偏壓至該記憶胞以建立該高電阻狀態。
本發明也揭露一種記憶裝置，包含一記憶胞，其包含記憶材料且可以程式化至包括一高電阻狀態及一低電阻狀態的複數個電阻狀態。此裝置也包含偏壓電路，以施加一第一調整偏壓至該記憶胞以建立該高電阻狀態，以施加一第一電壓至該記憶胞以在該記憶胞中誘發一第一電流，及以施加與該第一電壓不同的一第二電壓至該記憶胞以在該記憶胞中誘發一第二電流。此裝置更包含偏壓電路感應電路，感應該第一電流與該第二電流。
假如此電流電壓行為指示此記憶胞可能是一個瑕疵記憶胞的話，此處所描述之技術包含施加一額外的高電流操作以建立高電阻狀態。後續的高電流操作係適用以增加記憶胞主動區域內的非晶相材料之體積大小。而後續的高電流操作可以是藉由與第一次施加初始高電流操作所施加之脈衝高度、寬度及/或脈衝末端形狀不同。其結果是，假如此記憶胞在初始高電流操作後被認定是瑕疵記憶胞，可以藉由額外的高電流操作將其正確地重置至具有足夠的非晶相變化材料。因此，此處所描述之技術可以克服由具有少量非晶相變化材料所導致的資料保存問題，因此延長此記憶胞的可使用壽命。此外，因為額外的高電流操作僅在此記憶胞是瑕疵記憶胞的情況下進行，也可以避免因為過度重置所產生的問題。
假如於此額外的高電流操作之後，此記憶胞的電流電壓行為仍是指示此記憶胞是一個瑕疵記憶胞的話，則可以再施加進一步的高電流操作以增加記憶胞主動區域內的非晶相材料之數量。
本發明其它的目的及優點係見於以下圖示、實施方式及申請專利範圍所述。
本發明實施例搭配以下第2A~2B到14A~14C圖進行詳細描述。
第2A~2B圖顯示兩種”香菇狀”的先前技術之記憶陣列205中記憶胞200、250結構之剖面示意圖，此陣列中可以包含上百萬個記憶胞。此第一記憶胞200包括一底電極214延伸通過介電層215、一包含相變化材料的記憶元件220、及一頂電極212於記憶元件220之上。此底電極214與例如是電晶體或是二極體的存取裝置(未示)之一終端耦接，而此頂電極212則可以與一位元線耦接或是位元線的一部分。此底電極214具有寬度小於頂電極212和記憶元件220的寬度，以建立一較小的接觸區域於底電極214與記憶元件220之間，及一相對大的接觸區域於頂電極212和記憶元件220之間。
在記憶胞200的操作時，在頂電極和底電極212、214之間的電壓誘發自頂電極212經過記憶元件220至底電極214的電流，或反之亦然。此記憶元件220的主動區域222是相變化材料會被誘發在至少兩個固態相之間改變的區域。因為底電極214較小的接觸面積，在操作時記憶元件220靠近底電極214的區域具有最大的電流密度，導致此主動區域222具有如第2A圖中所示的香菇形。
在記憶胞200的一重置操作時，施加合適大小及持續時間的電壓或電流至頂電極和底電極212、214以誘發一電流通過此記憶元件220。此電流會提高主動區域222的溫度超過此記憶元件220之相變化材料的轉換(結晶)溫度，且高於熔化溫度。此電流然後被終止，之後導致相對短的冷卻時間而使主動區域222很快地冷卻而穩定在非晶相。
第2A圖具有啟發性，此記憶胞200是在高電阻重置狀態。在高電阻重置狀態時，此記憶元件220具有一大致為非晶之主動區域222，其具有隨機分布之微小結晶區域散佈於主動區域222內。此記憶元件220具有一大致為結晶之非主動區域224於主動區域222外。
第2B圖中所示的第二記憶胞250與第一記憶胞200類似。此第二記憶胞250包括一底電極264延伸通過介電層265、一包含相變化材料的記憶元件270、及一頂電極262於記憶元件270之上。
材料與製程的變動會導致電極在尺寸及形狀的變動，且導致在陣列中不同記憶胞中的相變化記憶元件之變動。舉例而言，如第2A和2B圖中所示，用來形成底電極214、264的製程變動會導致底電極214、264的寬度不同。如此則會進一步造成介於底電極264與記憶元件270之間，及底電極214與記憶元件220之間的接觸區域面積不同。因為接觸區域面積影響了相變化材料內的電流密度，接觸區域面積之變動會造成記憶胞250、200操作之嚴重變動。
第2B圖具有啟發性，此記憶胞250是在進行與施加至記憶胞200一樣的重置操作之後的高電阻重置狀態。
如第2B圖所示，此記憶胞250較大的接觸區域導致記憶元件270內較低的電流密度。此外，因為相變化係因為加熱而產生，記憶胞250較大的264接觸區域會將熱自主動區域272帶走及導致嚴重的熱流失。因此，如第2A和2B圖中所示，當相同的重置操作被施加於記憶胞200、250時，較大的底電極264導致與記憶胞200中的主動區域222相較，記憶胞250中具有較小的主動區域272。
因為此裝置所暴露的環境條件使得主動區域272中小部分區域的重新結晶所造成的電阻偏移，較小的主動區域272會導致資料保存問題及位元錯誤。因此，於一相對短的時間之後，可以形成一個通過記憶胞250主動區域272的較低電阻結晶相路徑，降低了記憶胞250電阻而產生一個位元錯誤。因此，較小的主動區域272會導致記憶胞250成為一個瑕疵的記憶胞。因為較小的主動區域所的瑕疵記憶胞資料保存問題並不是僅限於香菇狀的記憶胞，且相同的問題也會在其他的記憶胞結構中發生。
此外，因為相變化記憶體的電阻係依據許多不同的因素，例如捕捉密度和捕捉深度以及非晶相和結晶相材料的數量，此瑕疵記憶胞可能會經歷電阻的快速降低不見得可以在低電阻結晶相形成之前就可以根據其初始電阻值而辨認出來。
瑕疵記憶胞除了會因為製程變動及瑕疵展現高電阻狀態102的短保存時間之外，記憶胞也會在此裝置的壽命期間因為重複的重置及/或設置操作而產生較短的保存時間問題。舉例而言，為了響應一給定的重置操作，於重複的重置及/或設置操作之後，因為相變化材料內成分的改變及電極材料與相變化材料在主動區域內的擴散/反應，主動區域的大小或許會減少。
第3圖係可應用本發明之積體電路300的簡化方塊圖。此積體電路300包括可以執行此處所述之瑕疵記憶胞偵測及取代程序的邏輯。
此積體電路300包括使用相變化記憶胞(未示)之記憶體陣列305。一字元線解碼器及驅動器310具有讀取、重置、設置及瑕疵記憶胞偵測與取代模式，係耦接至複數條字元線315，其間並形成電性連接，且沿著記憶體陣列305之列方向排列。一位元線(行)解碼器320係耦接並電性連接至複數條沿著記憶體陣列305之行排列之複數條位元線325，以讀取、設置和重置此陣列305中之相變化記憶胞。方塊330中的感應電路與資料輸入結構係透過資料匯流排335耦接至位元線解碼器320。資料係由積體電路300上的輸入/輸出埠或其他內部或外部之資料來源，透過資料輸入線340傳送至方塊330之資料輸入結構。積體電路300亦可包括其他電路365，如一般用途之處理器、特定用途的應用電路或是可提供此記憶胞陣列305所支持之系統單晶片功能之複數模組的組合。資料係由方塊330中的感應放大器，透過資料輸出線345，傳送至積體電路300上的輸入/輸出埠或其他積體電路300內或外之資料目的地。
用於此瑕疵記憶胞偵測及取代程序的備援記憶體係由積體電路300的資源所支持，其包括陣列305中的一組取代記憶胞，選取取代記憶胞的位元線解碼器320，及自所選取取代記憶胞輸出感應結果的方塊330中的感應放大器。
位址電路352在匯流排360上提供位址給字元線解碼器及驅動器310與位元線解碼器320。陣列305中的瑕疵記憶胞的位址使用舉例而言，於此積體電路300測試及操作時被程式化的非揮發記憶體記憶胞而儲存在積體電路300內。陣列305中瑕疵記憶胞的位元線位址則是使用此位址電路而將瑕疵記憶胞的位址重新導向陣列305中的取代記憶胞的位址。
積體電路300中也包括此記憶胞陣列305對於讀取、重置、設置及瑕疵記憶胞偵測與取代模式之控制器350。在此實施例中，此控制器350係利用偏壓調整狀態機構來實施控制偏壓調整供應電壓及電流源355，以施加如讀取、重置、設置及瑕疵記憶胞偵測與取代模式的調整偏壓。控制器350可以經由回授匯流排375與方塊330中的感應放大器耦接，且在瑕疵記憶胞偵測及取代程序時響應自方塊330中的感應放大器所輸出的信號。控制器350包含於瑕疵記憶胞偵測及取代程序時儲存一計數值的記憶體。此控制器350也包含儲存在瑕疵記憶胞偵測及取代程序時根據用來指示於一選取記憶胞中電流之方塊330中的感應放大器所輸出信號的資料。如以下所描述的，控制器350也包含於施加一第一調整偏壓於所選取記憶胞以建立高電阻狀態之後，決定所選取記憶胞是否為瑕疵記憶胞的邏輯，其係根據所選取記憶胞中該第一電流與該第二電流之間的差值是否大於一特定值而決定。當所選取記憶胞中該第一電流與該第二電流之間的差值大於一特定值時，此控制器350產生一命令信號至偏壓調整供應電壓及電流源355，使得施加一第二調整偏壓於所選取記憶胞以建立高電阻狀態。控制器350可以利用技術領域中已知的特殊目的邏輯電路來實作。於其他實施方式中，控制器可包括一般用途之處理器以執行電腦程式來控制元件的操作，而該處理器可以實作於相同的積體電路上。於另外的實施方式中，控制器350可利用特殊目的邏輯電路與一般用途之處理器的組合來實作。
如第4圖所示，記憶體陣列305中的每一記憶胞包括一場效電晶體(或是其他的存取裝置例如是二極體)及一相變化記憶元件。第4圖中顯示四個記憶胞430、432、434、436，如圖中所示每一個記憶胞具有各自的記憶元件446、448、450、452，代表陣列305中的一小區段其可以包含上百萬個記憶胞。這些記憶元件可以程式化至包括一低電阻狀態及一高電阻狀態的複數個電阻狀態。
記憶胞430、432、434、436中每一個存取電晶體的源極與共同源極線454耦接，此共同源極線終止於一例如是接地端點的源極線終端電路455。在另一實施例中，存取電晶體的源極並沒有電性連接，而是可以單獨的控制。此源極線終端電路455可以包含一偏壓電路例如電壓源或是電流源，以及解碼電路以施加調整偏壓至某些實施例接地端點以外的共同源極線454。
複數條字元線315包含字元線456、458平行地延伸於一第一方向且與字元線解碼器310電性通訊。記憶胞430和434中存取電晶體的閘極與字元線456耦接，記憶胞432和436中存取電晶體的閘極與字元線458耦接。
複數條位元線325包含位元線460、462平行地延伸於一第二方向且與位元線解碼器320電性通訊。記憶元件446、448將位元線460與記憶胞430和432中各自存取電晶體的汲極耦接，記憶元件450、452將位元線462與記憶胞434和436中各自存取電晶體的汲極耦接。
必須明白的是記憶陣列305並不侷限於第4圖中所示的陣列組態，且其他的組態也可以替代地被使用。此外，MOS場效電晶體以外，雙極接面電晶體在某些實施例也可以用來作為存取裝置。
在操作中，陣列305中的每一記憶胞430、432、434、436根據對應記憶元件的電阻值來儲存資料。此資料可以由，例如比較一選取記憶胞之位元線電流與一合適的參考電流來決定。在一具有三個或以上狀態的記憶胞，參考電流可以建立以使得不同的位元線電流範圍與此三個或以上的邏輯狀態對應。
讀取或寫入陣列305中的一個記憶胞可以藉由施加合適的電壓至字元線之一者且耦接位元線之一者至一電壓以使得電流流入所選取之記憶胞來達成。舉例而言，通過所選取之記憶胞432及其對應之記憶元件為448的電流路徑480係藉由施加足以開啟記憶胞432之電晶體的電壓至位元線460、字元線458、源極線454，以誘發電流自位元線460流至源極線454，或反之亦然，來建立此路徑480。所施加的電壓大小及持續時間係根據所執行的操作，例如是讀取操作或是寫入操作，來決定。
在此記憶胞432的讀取(或感應)操作時，字元線解碼器310提供字元線458一個合適的電壓以開啟記憶胞432的存取電晶體。位元線解碼器320提供位元線460一個合適的電壓大小及持續時間以誘發電流通過記憶元件448，此電流不會導致此記憶元件448進行一電阻態改變的電流。通過此位元線460的電流係根據此記憶元件448的電阻，即與記憶胞432之記憶元件448相關的資料狀態而決定。因此，此記憶胞432的資料狀態可以由舉例而言，由方塊330中的感應放大器比較位元線460電流與一合適的參考電流來決定。在一多階位元的實施例中，可以使用複數個參考電流。
在記憶胞432的一設置(或程式化)操作時，字元線解碼器310提供字元線458一個合適的電壓以開啟記憶胞432的存取電晶體。位元線解碼器320提供位元線460一個合適的電壓大小及持續時間以誘發電流通過記憶元件448，此電流足以導致主動區域的至少一部分自非晶相轉變至結晶相，此轉變降低此記憶元件448的電阻且將此記憶胞432設置為所預期的狀態。
在記憶胞432的一重置(或抹除)操作時，字元線解碼器310提供字元線458一個合適的電壓以開啟記憶胞432的存取電晶體。位元線解碼器320提供位元線460一個合適的電壓大小及持續時間以誘發電流通過記憶元件448，此電流足以提高主動區域的溫度超過此記憶元件448之相變化材料的轉換溫度，且高於熔化溫度以將此主動區域置於一液態。此電流然後被終止，舉例而言，停止施加在字元線458與位元線460的電壓，導致相對短的冷卻時間而使主動區域很快地冷卻而穩定在大致為高電阻的非晶相，以在記憶胞432中建立高電阻重置狀態。此重置操作也可以包含一個或多個電壓脈衝施加至此位元線460，舉例而言使用一組脈衝。
第5圖為一記憶胞432之瑕疵記憶胞偵測及取代操作500的流程圖，其係由控制器350所執行。
此操作500自步驟510開始。在步驟520，儲存在控制器350中的一計數值設置為零。如同以下所討論的，計數值係指示步驟530所執行的次數。替代地，此計數值可以儲存於積體電路300內其他的記憶體中。
之後，在步驟530，施加高電流調整偏壓至記憶胞432以建立高電阻狀態。字元線解碼器310提供字元線458一個合適的電壓以開啟記憶胞432的存取電晶體。位元線解碼器320提供位元線460一個或多個具有合適的電壓大小及持續時間的脈衝以誘發電流通過記憶元件448，因此至少提高主動區域的溫度超過此記憶元件448之相變化材料的轉換(結晶)溫度，且高於熔化溫度以將此主動區域置於一液態，此電流然後被終止，舉例而言，停止施加在位元線460的電壓脈衝及在字元線458的電壓，導致相對短的冷卻時間而使主動區域218很快地冷卻而穩定在非晶相。此第一時間步驟530的進行所使用的高電流調整偏壓可以舉例而言與記憶胞432重置操作時所使用的調整偏壓相同。更一般而言，此調整偏壓可以包括一個或多個脈衝施加至位元線460及/或字元線458及/或源極線454。所施加脈衝的階級大小及持續時間係可以根據每一個不同實施例實驗而決定。
之後，在步驟540，係施加一第一調整偏壓至記憶胞432以誘發第一電流於記憶胞432之中。此第一調整偏壓包括施加合適的電壓施加至位元線460、字元線458和源極線454以建立第一電壓通過記憶元件448。此第一偏壓誘發一電流沿著路徑480其並不會使記憶元件448改變電阻狀態。此第一電流的大小可以由舉例而言，感應電路330中的感應放大器將位元線460的電流與一合適的參考電流進行比較而決定。控制器350根據方塊330中的感應放大器所提供在匯流排375上的一輸出信號來決定所儲存的一第一資料值，其係指示記憶胞432中第一電流的大小。
之後，在步驟550，係施加一第二調整偏壓至記憶胞432以誘發第二電流於記憶胞432之中。此第二調整偏壓包括施加合適的電壓施加至位元線460、字元線458和源極線454以建立第二電壓通過記憶元件448。此第二偏壓與步驟540中的第一偏壓不同，且誘發一電流沿著路徑480其並不會使記憶元件448改變電阻狀態。此第二電流的大小可以由舉例而言，感應電路330中的感應放大器將位元線460的電流與一合適的參考電流進行比較而決定。控制器350根據方塊330中的感應放大器所提供在匯流排375上的一輸出信號來決定所儲存的一第二資料值，其係指示記憶胞432中第二電流的大小。
第6圖顯示記憶胞432中相變化記憶元件448的範例電流-電壓(IV)行為圖。在第6圖中的曲線600代表記憶胞432在高電阻狀態的電流-電壓(IV)行為，而曲線610代表記憶胞432在低電阻狀態的電流-電壓(IV)行為。第6圖中也包括曲線615代表自高電阻狀態轉變至低電阻狀態。此曲線615僅是例示，且曲線615的實際形狀係根據記憶胞432的特性，施加至記憶胞432的電壓方式及相變化材料的加熱和冷卻方式來決定。
臨界電壓VTH 是可以使自高電阻狀態開始轉變至低電阻狀態之通過記憶元件448的電壓階級。因為記憶胞432是由加熱此相變化記憶元件448的結果而進行相變化，此臨界電壓VTH 會根據記憶胞的實際應用而定，包括記憶胞結構、記憶胞432材料的電性及熱傳導性質，及所施加能量的脈衝形狀。臨界電壓VTH 可以根據每一個不同實施例實驗而決定。
如第6圖中所示，在步驟540所施加通過記憶元件448的第一電壓VA 誘發第一電流IA ，而在步驟550所施加通過記憶元件448的第二電壓VB 誘發第二電流IB 。在此例示範例中，第一電壓VA 係小於第二電壓VB 。替代地，第一電壓VA 可以大於第二電壓VB 。
此第一及第二電壓VA 、VB 係小於臨界電壓VTH ，所以並不會使記憶元件448改變電阻狀態。因此，一個給定的電壓差△V=VB -VA 施加通過記憶元件448會導致一電流差△I=IB -IA 施加通過記憶元件448。如同以下會更詳細地描述一般，此電流差△I=IB -IA 係用來決定記憶胞432是否為瑕疵記憶胞。
重新回到第5圖，在步驟560，控制器350決定第一與第二電流之間的差值是否大於一特定值。如同以下在第14A~14C圖中所描述的，此特定值可以實驗地決定且指示記憶胞是否為瑕疵記憶胞。
在步驟560中決定第一與第二電流之間的差值是否大於一特定值可以根據如何表示此差值之許多不同的方式來進行。舉例而言，此差值可以用電流差值△I的絕對值表示。另一個例子則是此差值可以用第一與第二電流的改變來表示，如一個改變百分比。另一個例子則是此差值可以表示成電流差值△I與電壓差值△V兩者的比例。此比例舉例而言可以是記憶胞432電流-電壓曲線的斜率，其表示為△I/△V。此比例替代地也I/V的斜率，其表示為△I/△V。其他的技術也可以用來表示第一與第二電流之間的差值及此特定值。
更一般的是，可以根據第一與第二電流的許多其他方式，例如第一與第二電流的總合，來決定此記憶胞是否為瑕疵記憶胞。
在步驟560，假如第一與第二電流之間的差值沒有大於一特定值，此記憶胞則不是瑕疵記憶胞，此操作在步驟570結束。
假如第一與第二電流之間的差值大於一特定值，則此記憶胞是瑕疵記憶胞，此操作繼續至步驟580。在步驟580中，則決定步驟530所進行的次數之計數值是否超過一特定的重試值N。N舉例而言可以是一介於2到10之間的整數。在一實施例中，N=2。
假如計數值並沒有超過特定的重試值N，則計數值在步驟585遞增。此操作500然後繼續回到方塊530，其中控制器350產生一命令信號至偏壓調整供應電壓及電流源355，如此施加一後續的高電流調整偏壓至記憶胞432以建立高電阻狀態。後續的高電流操作係適用以增加與方塊530中第一次施加初始高電流操作後之記憶胞432主動區域內的非晶相材料之數量。後續的高電流調整偏壓可以是與第一次施加初始高電流操作所施加之脈衝高度、寬度及/或脈衝末端形狀不同。舉例而言，後續的高電流調整偏壓係適用以增加與方塊530中第一次施加初始高電流操作後之通過記憶胞432的電流大小至少10%，例如增加至少50%，在某些實施例中增加至少100%。
其結果是，假如此記憶胞432在初始高電流操作後被認定是瑕疵記憶胞，可以藉由額外的高電流操作將其正確地重置至具有足夠的非晶相變化材料。因此，操作500可以克服由具有少量非晶相變化材料所導致的資料保存問題，因此延長此記憶胞432的可使用壽命。此外，因為額外的高電流操作僅在此記憶胞432是瑕疵記憶胞的情況下進行，也可以避免因為過度重置所產生的問題。
此操作500繼續在步驟迴圈530、540和550間進行直到第一與第二電流之間的差值不再大於一特定值(步驟560)或是計數值超過一特定的重試值N為止。假如此計數值超過一特定的重試值N，記憶胞432不再能夠在步驟590中被正確地重置及取代。此備援步驟590可以舉例而言藉由使用將毀損記憶胞432的位元線位址儲存在積體電路300中的非揮發記憶體的方式進行，其係使用位址電路(見參考律師檔案編號352的第3圖)以將毀損記憶胞的位址重新傳送至取代記憶胞的位址內。替代地。也可以使用其他的備援技術。
瑕疵記憶胞偵測及取代操作500可以使用測試儀器在生產線上進行，如此因為製程所造成的瑕疵記憶胞可以被偵測及取代。舉例而言，此操作500也可以在此裝置壽命期間不時地進行，如此因為操作此裝置所造成的瑕疵記憶胞可以被偵測及取代。舉例而言，此操作500也可以作為此陣列305正常記憶胞重置操作的一部分。而在另一實施例中，此操作500也可以在一記憶胞進行過一定數目的設置及/或重置操作後進行。舉例而言，此操作500也可以在一記憶胞進行過一百次的重置操作後進行。
於操作500之後，用來指示此特定的高電流調整偏壓已經成功地將此記憶胞432重置的資料可以儲存在積體電路300中的非揮發記憶體內。此資料然後由控制器使用使得此特定的高電流調整偏壓可以在後續的記憶胞432重置操作中使用，其確保此記憶胞432可以正確地被重置。此外，此特定的高電流調整偏壓也可以在後續的記憶胞432瑕疵記憶胞偵測及取代操作500中使用作為初始高電流調整偏壓。
第7圖顯示操作第5圖中所示的瑕疵記憶胞偵測及取代操作500中之一範例時序圖。可以理解的是，第7圖中的時序圖是經過簡化的且並未等比例繪示。
在第7圖所示的範例中，步驟530的第一次高電流調整偏壓包含施加一電壓VWL 至字元線458以開啟記憶胞432的存取電晶體，且施加一具有脈衝高度VHIGH-1 及脈衝寬度702的電壓脈衝700至位元線460以誘發電流在路徑480中流動而在記憶元件448建立高電阻狀態。
之後，在步驟540，第一調整偏壓施加至記憶胞432以誘發第一電流至記憶胞432。在第7圖所示的範例中，此第一調整偏壓包含施加一電壓VWL 至字元線458以開啟記憶胞432的存取電晶體，且施加一具有脈衝高度VREAD-1 及脈衝寬度707的電壓脈衝705至位元線460以誘發第一電流在路徑480中流動。
之後，在步驟550，第二調整偏壓施加至記憶胞432以誘發第二電流至記憶胞432。在第7圖所示的範例中，此第二調整偏壓包含施加一電壓VWL 至字元線458以開啟記憶胞432的存取電晶體，且施加一具有脈衝高度VREAD-2 及脈衝寬度712的電壓脈衝710至位元線460以誘發第二電流在路徑480中流動。
在第7圖所示的範例中，於步驟530的第一次電壓脈衝700施加後，介於第一與第二電流之間的電流差係高於此特定值。因此，記憶胞432是一個沒有被正確地重置之瑕疵記憶胞，且此流程會繼續進行步驟530第二次。步驟530的第二次高電流調整偏壓包含施加一電壓VWL 至字元線458以開啟記憶胞432的存取電晶體，且施加一具有脈衝高度VHIGH-2 及脈衝寬度717的電壓脈衝715至位元線460以誘發電流在路徑480中流動而在記憶元件448建立高電阻狀態。如第7圖中所示，脈衝高度VHIGH-2 係大於脈衝高度VHIGH-1 。
之後，施加第一及第二調整偏壓以誘發第一及第二電流在路徑480中流動。在第7圖所示的範例中，於電壓脈衝715施加後，介於第一與第二電流之間的電流差係高於此特定值。因此，記憶胞432仍是一個沒有被正確地重置之瑕疵記憶胞，且此流程會繼續進行步驟530第三次。步驟530的第三次高電流調整偏壓包含施加一電壓VWL 至字元線458以開啟記憶胞432的存取電晶體，且施加一具有脈衝高度VHIGH-3 及脈衝寬度722的電壓脈衝720至位元線460以誘發電流在路徑480中流動而在記憶元件448建立高電阻狀態。如第7圖中所示，脈衝高度VHIGH-3 係大於脈衝高度VHIGH-2 。
之後，施加第一及第二調整偏壓以誘發第一及第二電流在路徑480中流動。在第7圖所示的範例中，於步驟530的電壓脈衝720施加後，介於第一與第二電流之間的電流差係低於此特定值。因此，記憶胞432是一個被正確地重置，且此操作500被終止。
在第7圖所示的範例中，步驟530的每一次進行包含施加一單一電壓脈衝至位元線460，而源極線454保持接地。更一般而言，可以施加一組的一個或多個電壓脈衝至位元線460及/或源極線454以誘發電流在路徑480中流動而在記憶元件448建立高電阻狀態。所施加脈衝數目及形狀包括電壓階級大小及脈衝寬度可以由實驗而決定。
第8圖係繪示第7圖時序中記憶胞432中的記憶元件448其溫度與時間的關係圖。
如第8圖中曲線800所例示的，步驟530的第一次電壓脈衝700導致流過記憶元件448的電流足以至少提高記憶元件448主動區域的溫度超過此相變化材料的轉換(結晶溫度802。然而，此電壓脈衝700不足以提高記憶元件448至少在主動區域的溫度超過此相變化材料的熔化溫度804。因此，此電壓脈衝700不足以正確地重置此記憶元件448，且在主動區域中的非晶相變化材料的數量是很少的。類似地，如第8圖中曲線810所例示的，因為電壓脈衝715不足以提高記憶元件448至少在主動區域的溫度超過熔化溫度804，電壓脈衝715也不足以重置此記憶元件448。
如第8圖中曲線820所例示的，此電壓脈衝720足以提高記憶元件448至少在主動區域的溫度超過熔化溫度804。其結果是，電壓脈衝720在主動區域中建立足夠數量的非晶相變化材料，所以其可以正確地重置此記憶胞432。
在第7圖的例示中，步驟530的每一次電壓脈衝700、715和720的脈衝高度是遞增的。替代地，步驟530的每一次電壓脈衝之其他特性是可以改變的。在一替代實施例中，電壓脈衝700、715和720的脈衝高度是相同的，而步驟530的每一次其脈衝末端是縮短的。
在第7圖的例示中，每一個步驟530、540和550係施加相同的字元線電壓VWL 。在某些替代實施例中，於步驟530中所施加的字元線電壓可以較於步驟540和550中所施加的字元線電壓為高。在更先進的技術節點中，例如90奈米節點，一個更高的字元線電壓可以用來將MOSFET存取電晶體過度驅動，及獲取一個更高的程式化電流。
在第7圖的例示中，每一個步驟530、540和550係施加不同的電壓至位元線460。在替代實施例中，可以僅改變施加至字元線458的電壓，或是同時改變施加至字元線458和位元線460的電壓。
第9圖為根據一實施例之區塊330的感應電路架構之簡要示意圖，其係在步驟540和550中用來在所選取記憶胞432中施加第一和第二電壓及感應第一和第二電流。
在第9圖之簡要示意圖中，記憶胞432由存取電晶體900及一代表相變化記憶元件448的可變電阻來加以模型。位元線460由圖中所示的電阻/電容網路來加以模型。位元線解碼器320可以響應將所選取位元線460與節點905耦接的位址信號。字元線解碼器310可以響應將所選取字元線458與一偏壓電壓(未示)耦接的位址信號以開啟存取電晶體900。
電壓夾鉗電路910與節點905耦接以提供電壓至所選取的記憶胞432以於步驟540和550中自此記憶胞432誘發一電流IPCE 。如同以下會更詳細描述的一般，在節點981的電壓指示一給定VCLAMP 時在記憶胞432中的電流IPCE 。當一個隨時間改變的電壓VREF 高於在節點981的電壓時，此感應放大器980會將輸出信號VOUT 的狀態反轉。
此記憶胞432在步驟540的電流-電壓操作點可以由下述方式決定。將位元線位址信號提供給位元線解碼器320以將所選取記憶胞432的位元線460與節點905耦接，字元線位址信號提供給字元線解碼器310足以開啟存取電晶體900，且電壓夾鉗電路910響應第一夾鉗電壓VCLAMP1 而提供第一電壓VA 至節點905。此第一電壓VA 誘發第一電流IA 通過記憶胞432。
致能信號en2 開啟傳輸閘940以將節點960與感應節點950耦接，致能信號en1 開啟傳輸閘941以將串聯之偏壓電壓Vb1 和電阻負載元件Rload 與感應節點950耦接，導致由電壓夾鉗電路910提供的電流ISIG 至感應放大電路920。在此例示實施例中，所示的Rload 是一電阻，而在某些實施例中，可以替代地使用一個例如是二極體的主動負載與電晶體連接。
由電壓夾鉗電路910提供的電流ISIG 大小係與電流IPCE 的大小有關。在此例示實施例中，電壓夾鉗電路910包括運算放大器911和通過電晶體912，如此電流ISIG 大小係與電流IPCE 的大小相同。在替代實施例中，電壓夾鉗電路910可以實施為電流ISIG 大小係為電流IPCE 的方程式，舉例而言，可以是正比或反比。
此電流ISIG 在節點950上設定一電壓，且信號S1設定至一高電阻狀態以將通過電晶體912開啟及將感應放大器980的節點981與感應節點950耦接。當VREF 高於第一輸入981的電壓時，此感應放大器980響應介於第一輸入981的電壓與第二輸入982上隨著時間變動的一預定參考電壓VREF 之間的差值而改變輸出信號VOUT 的狀態。VREF 會隨著實施例的不同而變動，且在一範例中在100階梯中會自0V變動至3V。
因為在感應節點905的電壓係與通過記憶胞432的電流IPCE 相關，當輸出信號VOUT 的狀態改變時代表電流IPCE 於記憶胞432中。
此記憶胞432在步驟550的第二電流-電壓操作點可以由類似的方式決定。
在某些實施例中可以在不同電流範圍中使用超過一個的感應放大器。另一種讀取記憶胞432中電流的技術可以將在一個VCLAMP 時的電流IPCE 與多個預定參考電流值進行比較，以決定相對於VCLAMP 而言電流IPCE 是多大的。對不同的VCLAMP 電壓進行兩次，就可以決定此記憶胞432的電流-電壓行為的斜率。此技術即是用來獲得下列的量測資料。
第10A和10B圖顯示一相變化記憶胞分別在25、45、65和85℃時之電流-電壓行為的量測資料圖。第10A圖顯示一電流-電壓行為的量測資料圖，其中電流是對數座標。而第10B圖顯示一電流與電壓開根號的關係圖，其中電流是對數座標。
第11圖顯示將量測電流-電壓資料與圖中之方程式套用的圖示。可以看出，電流-電壓行為特性使用此方程式可以正確的加以模型化。
第12A~12D圖顯示一百個相變化記憶胞分別在25、45、65和85℃時之電流-電壓行為的量測資料圖。在第12A~12D圖中，顯示出瑕疵記憶胞具有一電流-電壓行為會掉在代表正確地重置記憶胞的虛線範圍之外。此結果會搭配以下的第13A和13B圖詳細加以解釋。
第13A圖顯示一定數目的具有高電阻狀態香菇狀相變化記憶胞其量測電阻與電壓之關係圖。在第13A圖中所示的資料係在施加一具有脈衝高度為3V、脈衝寬度50奈秒之重置電壓脈衝於每一個記憶元件後所量測而得。此3V的脈衝高度係合適用來誘發一相對高的重置電流與此記憶胞中，如此記憶胞具有較大數量的非晶相變化材料，且因此適當地重置置高電阻狀態。即，在第13A圖中所示的資料中於施加3V的重置脈衝後並沒有瑕疵記憶胞。
如第13A圖所示，記憶胞的量測電阻對施加偏壓而言仍保持大致是常數的。因為電阻是電壓與電流的比值，第13A圖中所示的資料指示此記憶胞的電流-電壓行為並不是瑕疵記憶胞。
第13B圖顯示與第13A圖中量測相同記憶胞的量測電阻與電壓之關係圖。這些記憶胞首先被設置至低電阻狀態，而在第13B圖中所示的資料係在施加一具有脈衝高度為1.5V、脈衝寬度50奈秒之重置電壓脈衝於每一個記憶元件後所量測而得。此1.5V的脈衝高度係合適用來誘發一相對小的重置電流與此記憶胞中，如此與施加3V的重置脈衝相較此記憶胞具有較少數量的非晶相變化材料，如此的現象會發生在如第2A圖所示及討論的具有較大底電極的記憶胞中。即，因為較小的脈衝高度，由施加1.5V重置脈衝所誘發的電流會較施加3V的重置脈衝後所誘發的電流還小。此較小的電流並不足以導致足夠數量的結晶相材料轉換至非晶相材料，造成記憶胞的主動區域內僅有少量的非晶相材料。因為此裝置所暴露的環境條件使得主動區域272中小部分區域的重新結晶所造成的電阻偏移，如此少量的非晶相材料則會產生資料保存和位元錯誤問題。因此，在第13B圖中所示的資料指示此記憶胞的電流-電壓行為是瑕疵記憶胞。
第13A圖和第13B圖顯示適當地重置到高電阻狀態的記憶胞(第13A圖中的資料)具有與瑕疵記憶胞(第13B圖中的資料)不同的電流-電壓行為(如斜率)與電壓的關係。因此，在第13A圖和第13B圖中的資料顯示記憶胞在不同電壓時的電流-電壓行為可以用來辨識記憶胞是否為瑕疵記憶胞。
如同上述在第5圖中所討論過的，用來決定記憶胞是否為瑕疵記憶胞的特定值可以由實驗決定。會在以下第14A到14C圖中更詳細地討論。
第14A圖是香菇狀記憶胞在高電阻狀態的量測電阻值與建立高電阻狀態之重置電流IRESET 的關係圖。第14A圖中的資料是在電壓為0.4V時所量測的。
如第14A圖中所示，當重置電流小於約0.7mA時，記憶胞的電阻值會隨著重置電流IRESET 的大小增加而增加。因此，使用小於約0.7mA的重置電流時僅會部分重置此記憶胞，使得記憶胞具有相對少數量的非晶相材料。因此使用小於約0.7mA的重置電流來重置此記憶胞會成為瑕疵記憶胞，且具有較差的資料保持特性。
當此重置電流超過0.7mA時，記憶胞的電阻值趨於穩定而不再受到電流增加的影響。因此使用超過0.7mA的重置電流可以完全或過度重置此記憶胞而使得記憶胞具有足夠多數量的非晶相材料，且不會具有瑕疵記憶胞之較差的資料保持特性。
第14B圖是第14A圖中資料的電流-電壓行為斜率與重置電流IRESET 大小的關係圖。第14B圖中的斜率是利用以下的方程式來計算：
Slope=△ln(I)/△V=ln(IA )-ln(IB )/(VA -VB )
其中VA 為第一電壓，VB 為第二電壓，IA 為由第一電壓誘發的第一電流，IB 為由第二電壓誘發的第二電流。在第14B圖的資料中，VA 為0.6V而VB 為1V。
第14C圖是在施加重置電流的大小介於0μA~1.8mA至相同記憶胞時，量測電流的自然對數與電壓開根號之關係圖。
如同在第14A圖中所描述的，使用超過0.7mA的重置電流可以完全或過度重置此記憶胞而使得記憶胞具有足夠多數量的非晶相材料，且不會具有瑕疵記憶胞之較差的資料保持特性。如第14B圖所示，使用超過0.7mA的重置電流重置之記憶胞具有約小於8的斜率。因此，在此範例中，可以使用斜率8作為決定記憶胞是否為瑕疵記憶胞的特定值。此特定值可以隨著實施例的不同而改變。
如上述在記憶胞的實施例中包含相變化為基礎的記憶材料，其包含硫屬化物(chalcogenide)或其他材料以作為記憶材料。硫屬化物包括下列四元素之任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素週期表上第VI族的部分。硫屬化物包括將一硫屬元素與一更為正電性之元素或自由基結合而得。硫屬化合物合金包括將硫屬化合物與其他物質如過渡金屬等結合。一硫屬化合物合金通常包括一個以上選自元素週期表第六欄的元素，例如鍺(Ge)以及錫(Sn)。通常，硫屬化合物合金包括下列元素中一個以上的複合物：銻(Sb)、鎵(Ga)、銦(In)、以及銀(Ag)。許多以相變化為基礎之記憶材料已經被描述於技術文件中，包括下列合金：鎵/銻、銦/銻、銦/硒、銻/碲、鍺/碲、鍺/銻/碲、銦/銻/碲、鎵/硒/碲、錫/銻/碲、銦/銻/鍺、銀/銦/銻/碲、鍺/錫/銻/碲、鍺/銻/硒/碲、以及碲/鍺/銻/硫。在鍺/銻/碲合金家族中，可以嘗試大範圍的合金成分。此成分可以下列特徵式表示：Tea Geb Sb100-(a+b) ，其中a與b係代表在所有構成元素中之原子百分比。一位研究員描述了最有用的合金係為，在沈積材料中所包含之平均碲濃度係遠低於70%，典型地係低於60%，並在一般型態合金中的碲含量範圍從最低23%至最高58%，且最佳係介於48%至58%之碲含量。鍺的濃度係約高於5%，且其在材料中的平均範圍係從最低8%至最高30%，一般係低於50%。最佳地，鍺的濃度範圍係介於8%至40%。在此成分中所剩下的主要成分則為銻。上述百分比係為原子百分比，其為所有組成元素加總為100%。(Ovshinky‘112專利，欄10~11)由另一研究者所評估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，”Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording”,SPIE v.3109,pp. 28-37(1997))更一般地，過渡金屬如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)、以及上述之混合物或合金，可與鍺/銻/碲結合以形成一相變化合金其包括有可程式化的電阻性質。可使用的記憶材料的特殊範例，係如Ovshinsky‘112專利中欄11-13所述，其範例在此係列入參考。
在某些實施例中，可在硫屬化物及其他相變化材料中摻雜物質以改善使用摻雜硫屬化物作為記憶元件的導電性、轉換溫度、熔化溫度及其他等性質。代表性的摻雜物質為：氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦、與氧化鈦。可參見美國專利第6,800,504號與美國專利申請US 2005/0029502號。
相變化合金可於一第一結構態與第二結構態之間切換，其中第一結構態係指此材料大體上為非晶固相，而第二結構態係指此材料大體上為結晶固相。這些合金係至少為雙穩定的(bistable)。此詞彙「非晶」係用以指稱一相對較無次序之結構，其較之一單晶更無次序性，而帶有可偵測之特徵如比結晶相更高之電阻值。此詞彙「結晶」係用以指稱一相對較有次序之結構，其較之非晶相更有次序，因此包括有可偵測的特徵例如比非晶相更低的電阻值。典型地，相變化材料可電切換至完全結晶相與完全非晶相之間所有可偵測的不同狀態。其他受到非晶相與結晶相之改變而影響之材料特性中包括，原子次序、自由電子密度、以及活化能。此材料可切換成為不同的固態、或可切換成為由兩種以上固態所形成之混合物，提供從非晶相至結晶相之間的灰階部分。此材料中的電性質亦可能隨之改變。
相變化合金可利用電脈衝由一相態改變至另一相態。就過去之觀察，得知時間較短、振幅較大的脈衝，較傾向將相變化材料轉為通常之非晶相；而時間長、振幅較低之脈衝，則易將相變化材料轉為通常之結晶相。時間短且振幅高之脈衝，能量較高，足以破壞結晶相之鍵結，同時縮短時間可防止原子重新排列為結晶相。無須大量實驗，即可獲得適當之脈衝參數，以應用於特定之相變化材料與裝置結構。於此揭露者，相變化材料係指GST，但亦可採用其他種類的相變化材料。適用於PCRAM中的材料係為Ge2 Sb2 Te5 。
其他可以使用於本發明其他實施例的可程式電阻記憶材料包括利用不同晶體變化來決定電阻者，或是利用電脈衝來改變電阻狀態者。舉例來說，可使用電阻隨機存取記憶體(RRAM)之金屬氧化物材料，如鎢氧化物(WOx )、氧化鎳、五氧化二鈮、二氧化銅、五氧化二鉭、三氧化二鋁、氧化鈷、三氧化二鐵、二氧化鉿、二氧化鈦、鈦酸鍶、鋯酸鍶、鈦酸鍶鋇。其他實施例則可包括用於磁阻隨機存取記憶體(MRAM)之材料，而磁阻隨機存取記憶體可以是旋轉力矩轉移隨機存取記憶體(STT MRAM)。舉例來說，這些材料可以是以下群組至少一種：鈷鐵硼、鐵、鈷、鎳、釓、鏑、鈷鐵、鎳鐵、錳砷、錳鉍、錳銻、二氧化鉻、氧化錳三氧化二鐵、氧化鐵五氧化二鐵、氧化鎳三氧化二鐵、氧化鎂二鐵、氧化銪及鐵磁性氧化物釔鐵石榴石(Y3 Fe5 O12 )。此可參考美國專利公開號第2007/0176251號，其發明名稱為”Magnetic Memory Device and Method of Fabricating the Same”，其中之內容乃併入本文作為參考。其他的例子還包括用於可程式化金屬記憶胞(PMC)之固態電解質材料，或用於奈米離子記憶胞的材料，如銀摻雜之鍺硫化物解質或銅摻雜之鍺硫化物解質。此部分請參考N. E. Gilbert等人發表的文章”A macro model of programmable metallization cell devices”，Solid-State Electronics，49(2005)，1813-1819，且其內容乃併入本文作為參考。
用以形成硫屬化物材料的一例示方法係利用PVD濺鍍或磁控濺鍍方式，其反應氣體為氬氣、氮氣及/或氦氣，壓力為1 mTorr至100 mTorr。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器可用以改良其填充表現。為了改善其填充表現，亦可使用數十至數百伏特之直流偏壓。另一方面，亦可同時合併使用直流偏壓以及準直器。一個使用化學氣相沈積來形成硫屬化物的例示方法揭露於美國專利公開號第2006/0172067號，其發明名稱為”Chemical Vapor Deposition of Chalcogenide Materials”，其中之內容乃併入本文作為參考。而另一個使用化學氣相沈積來形成硫屬化物的例示方法揭露於Lee等人發表的文章”Highly Scalable Phase Change Memory with CVD GeSbTe doe sub 50nm Generation”,2007 Symposium on VLSI Technology Digest of Technical Papers，pp. 102-103，且其內容乃併入本文作為參考。
有時需要在真空中或氮氣環境中進行一沈積後退火處理，以改良硫屬化物材料之結晶相。此退火處理的溫度典型地係介於100℃至400℃，而退火時間則少於30分鐘。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
100．．．低電阻狀態
101．．．讀取區間
102．．．高電阻狀態
103．．．臨界電阻值
200、250．．．記憶胞
205．．．記憶陣列
212、262．．．頂電極
214、264．．．底電極
215、265．．．介電層
220、270．．．記憶元件
222、272．．．主動區域
224、274．．．非主動區域
300．．．積體電路
305．．．相變化記憶體陣列
310．．．字元線解碼器及驅動器
315．．．字元線
320．．．位元線解碼器
325．．．位元線
335、375．．．匯流排
330．．．感應放大器/資料輸入結構
360．．．資料匯流排
340．．．資料輸入線
345．．．資料輸出線
365．．．其它電路
350．．．讀取、重置、設置、瑕疵偵測及取代模式之控制器
352．．．位址電路
355．．．偏壓調整供應電壓及電流源
430、432、434、436．．．記憶胞
446、448、450、452．．．記憶元件
454．．．共同源極線
455．．．源極線終端
456、458．．．字元線
460、462．．．位元線
480．．．電流路徑
900．．．存取電晶體
905、960、985．．．節點
910．．．電壓夾鉗電路
911．．．運算放大器
912、942．．．通過電晶體
920．．．感應放大電路
940、941．．．傳輸閘
950．．．感應節點
980．．．感應放大器
981．．．第一輸入
982．．．第二輸入
第1圖顯示具有兩電阻狀態其中之一的一定數目記憶胞之例示狀態分佈圖。
第2A~2B圖顯示兩種”香菇狀”的先前技術之記憶胞結構之剖面示意圖。
第3圖係可應用本發明之積體電路的簡化方塊圖。此積體電路包括可以執行此處所述之瑕疵記憶胞偵測及取代程序的邏輯。
第4圖為本發明一實施例之積體電路的記憶陣列之示意圖。
第5圖為一記憶胞之瑕疵記憶胞偵測及取代操作的流程圖。
第6圖顯示一代表記憶胞中的範例電流-電壓(IV)行為圖。
第7圖顯示操作第5圖中所示的瑕疵記憶胞偵測及取代操作中之一範例時序圖。
第8圖係繪示第7圖時序中一選取記憶胞的記憶元件其溫度與時間的關係圖。
第9圖為根據一實施例之感應電路架構的簡要示意圖，其可以用於瑕疵記憶胞偵測及取代操作中。
第10A和10B圖顯示兩個香菇狀相變化記憶胞在不同溫度時之電流-電壓行為的量測資料圖。
第11圖顯示將量測電流-電壓資料與圖中之方程式套用的圖示。
第12A~12D圖顯示相變化記憶胞分別在不同溫度時之電流-電壓行為的量測資料圖。
第13A-13B圖顯示一定數目的具有高電阻狀態香菇狀相變化記憶胞其量測電阻與電壓之關係圖。
第14A圖是一定數目的記憶胞在高電阻狀態的量測電阻值與建立高電阻狀態之重置電流的關係圖。
第14B圖是第14A圖中資料的電流-電壓行為斜率與重置電流的關係圖。
第14C圖是量測電流的自然對數與電壓開根號之關係圖。
為一流程圖。

Claims (21)

  1. 一種用於減少相變化記憶體中瑕疵位元數的方法，該記憶胞包含具有相變化材料之記憶材料、位元線、字元線及源極線並係可以程式化至包括一高電阻狀態及一低電阻狀態的複數個電阻狀態，且該相變化材料包含一具有非晶相變化材料之主動區域，該方法包含：施加一第一調整偏壓至該記憶胞，以提高該主動區域之溫度至一至少超過該相變化材料之轉換溫度，並以建立該高電阻狀態；施加一第一電壓至該記憶胞之該位元線、該字元線及該源極線，以在該記憶胞中誘發一第一電流，且該第一電流未改變該記憶胞之電阻狀態；施加一第二電壓至該記憶胞之該位元線、該字元線及該源極線，以在該記憶胞中誘發一第二電流，且該第一電流未改變該記憶胞之電阻狀態；其中，該第二電流與該第一電流不同；以及選擇性地施加一第二調整偏壓至該記憶胞以建立該高電阻狀態。
  2. 如申請專利範圍第1項所述之方法，其中該選擇性地施加一第二調整偏壓的步驟之一決定係根據該第一電流與該第二電流。
  3. 如申請專利範圍第1項所述之方法，其中該記憶 材料之該相變化材料包含硫屬化物。
  4. 如申請專利範圍第1項所述之方法，其中該選擇性地施加包含當該第一電流與該第二電流之間的一差值大於一特定值時施加該第二調整偏壓至該記憶胞。
  5. 如申請專利範圍第4項所述之方法，更包含藉由量測該第一電流與該第二電流之間的一差值與該第一電壓與該第二電壓之間的一差值兩者之間的一比值，來決定該差值是大於一特定比值。
  6. 如申請專利範圍第4項所述之方法，其中該第一電流與該第二電流之間的該差值係指示該記憶胞的該相變化材料的該主動區域內的該非晶相變化材料之一體積。
  7. 如申請專利範圍第1項所述之方法，更包含於施加該第二調整偏壓之後，進行下列步驟：施加一第三電壓至該記憶胞以在該記憶胞中誘發一第三電流；施加一第四電壓至該記憶胞以在該記憶胞中誘發一第四電流，該第二電流與該第一電流不同；以及選擇性地施加一第三調整偏壓至該記憶胞以根據該第三電流與該第四電流建立該高電阻狀態。
  8. 如申請專利範圍第7項所述之方法，更包含重複施加該第三電壓、該第四電壓及該第三調整偏壓， 直到該第三電流與該第四電流之間的一差值小於一第二特定值或是已經嘗試一特定重試次數為止。
  9. 如申請專利範圍第8項所述之方法，更包含當已經嘗試該特定重試次數後，將該記憶胞以一取代記憶胞取代。
  10. 如申請專利範圍第1項所述之方法，其中：該第一調整偏壓於該記憶胞中誘發一第一重置電流；該第二調整偏壓於該記憶胞中誘發一第二重置電流，該第二重置電流係大於該第一重置電流。
  11. 一種用於減少相變化記憶體中瑕疵位元數的裝置，包含：一記憶胞，包含具有相變化材料之記憶材料、位元線、字元線及源極，並係可以程式化至包括一高電阻狀態及一低電阻狀態的複數個電阻狀態；其中，該相變化材料包含一具有非晶相變化材料之主動區域；偏壓電路，以施加一第一調整偏壓至該記憶胞以提高該主動區域之溫度至一至少超過該相變化材料之轉換溫度並以建立該高電阻狀態，以施加一第一電壓至該記憶胞之該位元線、該字元線及該源極線以在該記憶胞中誘發一第一電流且未改變該記憶胞之電阻狀態，及以施加與該第一電壓不同的一第二電壓至該記憶胞之該位元線、該字元線及該 源極線以在該記憶胞中誘發一第二電流且未改變該記憶胞之電阻狀態；以及感應電路，感應該第一電流與該第二電流。
  12. 如申請專利範圍第11項所述之裝置，其中該記憶材料之該相變化材料包含硫屬化物。
  13. 如申請專利範圍第11項所述之裝置，其中選擇性地施加一第二調整偏壓係響應一命令信號。
  14. 如申請專利範圍第13項所述之裝置，更包含控制電路，係根據該感應的第一電流與第二電流產生該命令信號。
  15. 如申請專利範圍第14項所述之裝置，其中該控制電路在當該第一電流與該第二電流之間的一差值大於一特定值時產生該命令信號。
  16. 如申請專利範圍第14項所述之裝置，其中該控制電路在當該第一電流與該第二電流之間的一差值與該第一電壓與該第二電壓之間的一差值兩者之間的一感應比值大於一特定比值時產生該命令信號。
  17. 如申請專利範圍第15項所述之裝置，其中：該差值係指示該記憶胞的該相變化材料的該主動區域內的該非晶相變化材料之一數量。
  18. 如申請專利範圍第15項所述之裝置，其中：該偏壓電路更以施加一第三電壓至該記憶胞以在該記憶胞中誘發一第三電流，以施加一第四電壓至該記憶胞以在該記憶胞中誘發一第四電流，以施加一第三調整偏壓至該記憶胞以響應一第二命令信號而建立該高電阻狀態；以及該感應電路更包含感應該第三電流與該第四電流，以在當該第三電流與該第四電流之間的一差值大於一第二特定值時產生該第二命令信號。
  19. 如申請專利範圍第18項所述之裝置，其中該感應電路重複施加該第三電壓、該第四電壓及該第三調整偏壓，直到該感應電路產生該第二命令信號或是已經嘗試一特定重試次數為止。
  20. 如申請專利範圍第19項所述之裝置，更包含：一記憶胞陣列，包含該記憶胞；以及一組取代記憶胞以提供該記憶胞陣列的取代，且其中該感應電路包含取代資源，在當已經嘗試該特定重試次數後，將該記憶胞以該組取代記憶胞中的一取代記憶胞取代。
  21. 如申請專利範圍第13項所述之裝置，其中：該第一調整偏壓於該記憶胞中誘發一第一重置電流；該第二調整偏壓於該記憶胞中誘發一第二重置電流，該第二重置電流係大於該第一重置電流。
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