以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。図1は、本実施の形態の半導体装置(不揮発性半導体記憶装置、半導体チップ)の概略構成を示す平面図(平面レイアウト図、チップレイアウト図)である。
本実施の形態の半導体装置(半導体チップ)1は、相変化型の不揮発性メモリ(不揮発性記憶素子)である相変化メモリ(相変化型不揮発性メモリ、PCM(Phase Change Memory)、OUM(Ovonic Unified Memory))を含む半導体装置(半導体記憶装置)である。
図1に示されるように、本実施の形態の半導体装置1は、相変化メモリ(のメモリセルアレイ)が形成された相変化メモリ領域2を有している。更に、半導体装置1は、DRAM(Dynamic RAM)またはSRAM(Static RAM)等のようなRAM(Random Access Memory)回路が形成されたRAM領域3と、CPUまたはMPU等のような論理回路が形成されたCPU領域4と、アナログ回路が形成されたアナログ回路領域5と、入出力回路が形成されたI/O領域6とを有している。
相変化メモリ領域2には、半導体装置1の主回路の1つとして、比較的大容量の情報を記憶する不揮発性メモリが、相変化型の不揮発性メモリである相変化メモリによって形成されている。相変化メモリは、各メモリセルの相変化膜(後述する相変化膜45に対応)をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率(抵抗値)を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成された不揮発性メモリである。相変化メモリにおいては、この相変化膜の相状態(相変化膜がアモルファス状態にあるか、あるいは結晶状態にあるか)を記憶情報とし、アクセス時にアクセス対象である選択メモリセルの通過電流により、選択メモリセルの記憶情報を読み出すことができる。
図2は、本実施の形態の半導体装置1の要部断面図である。図2においては、相変化メモリ領域10Aの断面(要部断面)と周辺回路領域10Bの断面(要部断面)とが示されている。相変化メモリ領域10Aは、半導体装置1の相変化メモリ領域2の一部に対応する。周辺回路領域10Bは、半導体装置1の周辺回路領域の一部(nチャネル型MISFETが形成される領域)に対応し、周辺回路を構成するnチャネル型MISFET(周辺回路領域10Bに形成されるMISFET)などによって、Xデコーダ回路、Yデコーダ回路、センスアンプ回路、入出力回路(I/O領域6の入出力回路)、論理回路(CPU領域4の論理回路)などが形成される。なお、図2において、相変化メモリ領域10Aの断面と周辺回路領域10Bとを隣接して示しているが、相変化メモリ領域10Aの断面と周辺回路領域10Bとの位置関係は必要に応じて変更することができる。
図2に示されるように、例えばp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)11の主面に素子分離領域12が形成されており、この素子分離領域12で分離された活性領域にはp型ウエル13a,13bが形成されている。このうち、p型ウエル13aは相変化メモリ領域10Aに形成され、p型ウエル13bは周辺回路領域10Bに形成されている。
相変化メモリ領域10Aのp型ウエル13a上にはnチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)Qn1が形成されている。周辺回路領域10Bのp型ウエル13b上にはnチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)Qn2が形成されている。
MISFETQn1は、p型ウエル13aの表面のゲート絶縁膜14aと、ゲート絶縁膜14a上のゲート電極15aとを有しており、ゲート電極15aの側壁上には酸化シリコンなどからなるサイドウォール(側壁スペーサ)18aが形成されている。サイドウォール18aの下のp型ウエル13a内にはn−型半導体領域16a,17aが形成され、n−型半導体領域16a,17aの外側にはn−型半導体領域16a,17aよりも不純物濃度が高いn+型半導体領域19a,20aが形成されている。n−型半導体領域16aおよびn+型半導体領域19aにより、MISFETQn1のソース領域が形成され、n−型半導体領域17aおよびn+型半導体領域20aにより、MISFETQn1のドレイン領域が形成される。
MISFETQn2もMISFETQn1とほぼ同様の構成を有している。すなわち、MISFETQn2は、p型ウエル13bの表面のゲート絶縁膜14bと、ゲート絶縁膜14b上のゲート電極15bとを有しており、ゲート電極15bの側壁上には酸化シリコンなどからなるサイドウォール(側壁スペーサ)18bが形成されている。サイドウォール18bの下のp型ウエル13b内にはn−型半導体領域16b,17bが形成され、n−型半導体領域16b,17bの外側にはn−型半導体領域16b,17bよりも不純物濃度が高いn+型半導体領域19b,20bが形成されている。n−型半導体領域16bおよびn+型半導体領域19bにより、MISFETQn2のソース領域が形成され、n−型半導体領域17bおよびn+型半導体領域20bにより、MISFETQn2のドレイン領域が形成される。
ゲート電極15a,15bおよびn+型半導体領域19a,19b,20a,20bの表面に、それぞれ金属シリサイド層(例えばコバルトシリサイド(CoSi2)層)21が形成されている。これにより、n+型半導体領域19a,19b,20a,20bなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。
半導体基板11上には、ゲート電極15a,15bを覆うように絶縁膜(層間絶縁膜)31が形成されている。絶縁膜31にはコンタクトホール(開口部、接続孔)32が形成されており、コンタクトホール32内にはタングステン(W)膜を主体とする導電膜からなるプラグ33が形成されている。なお、プラグは、絶縁膜に形成された接続孔(コンタクトホール、ビアまたはスルーホール)を充填する導電体である。
コンタクトホール32およびプラグ33は、n+型半導体領域19a,19b,20b上やゲート電極15a,15b上に形成されている。なお、相変化メモリ領域10AのMISFETQn1のドレインを構成するn+型半導体領域20a上には、コンタクトホール32およびプラグ33は形成(接続)されず、後述するコンタクトホール42およびプラグ43が形成(接続)されている。
プラグ33が埋め込まれた絶縁膜31上には、第1層配線(すなわち多層配線構造の最下層配線)としての配線(第1配線層)34が形成されている。配線34は、例えば、窒化チタン膜35a、アルミニウム膜35bおよび窒化チタン膜35cの積層膜などからなる。配線34は、プラグ33を介して、n+型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続される。
絶縁膜31上に、配線34を覆うように、絶縁膜41が形成されている。相変化メモリ領域10Aにおいて、絶縁膜41,31にコンタクトホール(開口部、接続孔)42が形成されており、コンタクトホール42内には、タングステン(W)膜を主体とする導電膜からなるプラグ43が形成されている。コンタクトホール42およびプラグ43は、相変化メモリ領域10AのMISFETQn1のドレインであるn+型半導体領域20a上に形成されている。
相変化メモリ領域10Aにおいて、プラグ43が埋め込まれた絶縁膜41上に、相変化膜(相変化層、カルコゲナイド層)45と相変化膜45上の電極(金属膜)46との積層膜が形成されている。相変化膜45は、プラグ43に接続するように形成され、プラグ43を介して、相変化メモリ領域10AのMISFETQn1のドレインであるn+型半導体領域20aに電気的に接続される。
相変化膜45は、結晶状態とアモルファス(非晶質)状態との2状態間の遷移(相変化)が可能な材料膜(半導体膜)である。相変化膜45は、例えば、カルコゲン元素(S,Se,Te)を含む材料(半導体)、すなわちカルコゲナイド(カルコゲナイド半導体、カルコゲナイド材料)からなるカルコゲナイド膜により形成されている。例えば、GeSbTe(例えばGe2Sb2Te5)やAgInSbTeなどにより、相変化膜45を形成することができる。電極46は、金属膜のような導電体膜からなり、例えばタングステン(W)膜などにより形成することができる。また、相変化膜45の密着性(接着性)向上のために、相変化膜45の上下の一方または両方に、チタン(Ti)膜などを形成することもできる。
絶縁膜41上に、相変化膜45および電極46を覆うように、絶縁膜(層間絶縁膜)51が形成されている。絶縁膜51には、スルーホール(開口部、ビア、接続孔)52が形成されており、スルーホール52内には、タングステン(W)膜を主体とする導電膜からなるプラグ53(53a,53b)が形成されている。
プラグ53が埋め込まれた絶縁膜51上には、第2層配線(すなわち多層配線構造の配線34よりも1つ上層の配線層)としての配線(第2配線層)54が形成されている。配線54は、例えば、窒化チタン膜55a、アルミニウム膜55bおよび窒化チタン膜55cの積層膜などからなる。
第2層配線である配線54のうちの配線54aは、プラグ53のうちのプラグ53aを介して、電極46および電極46の下の相変化膜45に電気的に接続され、更にプラグ43を介してMISFETQn1のドレインを構成するn+型半導体領域20a(上の金属シリサイド層21)に電気的に接続されている。第2層配線である配線54のうちの配線54bは、プラグ53のうちのプラグ53bを介して、第1層配線である配線34に電気的に接続され、更に、プラグ33を介して、n+型半導体領域19a,19b,20bやゲート電極15a,15b(上の金属シリサイド層21)などと電気的に接続されている。
絶縁膜51上に、配線54を覆うように、絶縁膜(層間絶縁膜)61が形成されている。絶縁膜61上には、更に上層の配線層(第3層配線以降の配線)や層間絶縁膜などが形成されるが、ここでは図示およびその説明は省略する。従って、本実施の形態の半導体装置は、半導体基板11上に形成された複数の配線層を有している。すなわち、本実施の形態の半導体装置は、半導体基板11上に形成された多層配線構造(複数配線構造)を有しており、この多層配線構造は、最下層配線(第1層配線)である配線34と、配線34よりも上層配線である配線54とを含んでいる。
このように、半導体基板11に、相変化メモリ領域10Aの相変化メモリ(相変化型の不揮発性メモリ)と周辺回路領域10BのMISFETとを含む半導体集積回路が形成されて、本実施の形態の半導体装置が構成されている。本実施の形態の半導体装置は、多層配線構造(複数配線構造)を有し、第2層配線である配線54aとMISFETQn1のソースまたはドレイン(n+型半導体領域20a)との間に相変化膜45および電極46が形成されている。そして、相変化膜45の上面側、すなわち電極46の上面が、プラグ53aを介して第2層配線(配線54a)に電気的に接続され、相変化膜45の下面側が、プラグ43を介してMISFETQn1のソースまたはドレイン(n+型半導体領域20a)の一方に電気的に接続されている。このプラグ43は、半導体基板11(n+型半導体領域20a)と相変化膜45との間の絶縁膜31,41に形成された接続孔(コンタクトホール42)を充填する(埋める)導電体からなる。また、最下層配線である第1層配線(配線34)は、n+型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続されている。すなわち、相変化メモリ領域10AのMISFETQn1のソースまたはドレインの他方や、周辺回路領域10BのMISFETQn2のソースまたはドレインなどに、最下層配線である配線34がプラグ33を介して電気的に接続されている。このプラグ33は、半導体基板11(n+型半導体領域19a,19b,20b)と配線34との間の絶縁膜31に形成された接続孔(コンタクトホール32)を充填する(埋める)導電体からなる。
次に、相変化メモリ(相変化メモリ領域2,10Aに形成された相変化メモリ)の動作について説明する。図3は、半導体装置1に形成された相変化メモリの構造を示す要部断面図であり、上記図2の相変化メモリ領域10Aに対応する断面が示されている。上記のように、半導体装置1の相変化メモリ領域2に相変化メモリ(のメモリセルアレイ)が形成されている。図4は、相変化メモリの相変化膜45の状態(相状態)と相変化膜45の抵抗との相関を示す説明図(表)である。
図3(図2)にも示されるように、相変化メモリは、カルコゲナイド系の材料などの相変化材料(相変化物質)からなる相変化膜45を有している。相変化膜45は、結晶状態とアモルファス状態(非晶質状態、非結晶状態)との2状態間の遷移(相変化)が可能であり、この相変化膜45が記憶素子として機能することができる。相変化膜45は、アモルファス状態と結晶状態とで抵抗率が異なり、図4に示されるように、アモルファス状態では高抵抗(高抵抗率)となり、結晶状態では低抵抗(低抵抗率)となる。例えば、アモルファス状態での相変化膜45の抵抗率は、結晶状態での相変化膜45の抵抗率よりも、10〜10000倍程度大きくなる。
従って、相変化膜45は、結晶状態とアモルファス状態との2状態間の遷移(相変化)が可能で、この2状態間の遷移により抵抗値が変化する抵抗素子である。後述するように、相変化膜45は、加熱処理により、結晶状態とアモルファス状態との2状態間を遷移(相変化)させることが可能なので、相変化膜45は、加熱処理により抵抗値が変化する抵抗素子として機能することができる。
このような相変化膜45と、相変化膜45に接続されたメモリセルトランジスタ(メモリセル選択用トランジスタ)としてのMISFETQn1とにより、図3に示される相変化メモリ(のメモリセル)が構成されている。MISFETQn1のゲート電極15aは、ワード線(図示省略、ワード線は配線34,54bなどにより形成することができる)に電気的に接続されている。相変化膜45の上面側は、電極46およびプラグ53aを介してビット線(ビット線は配線54aなどにより形成することができる)に電気的に接続されている。相変化膜45の下面側は、プラグ43を介して、MISFETQn1のソースまたはドレインの一方、ここではドレインとしてのn+型半導体領域20aに電気的に接続されている。MISFETQn1のソースまたはドレインの他方、ここではソースとしてのn+型半導体領域19aには、プラグ33を介して、ソース線(ソース線は配線34,54bなどにより形成することができる)が電気的に接続されている。
なお、本実施の形態では、相変化メモリのメモリセルトランジスタとしてnチャネル型のMISFETQn1を用いた場合について示しているが、他の形態として、nチャネル型のMISFETQn1の代わりに、他の電界効果型トランジスタ、例えばpチャネル型のMISFETなどを用いることもできる。すなわち、メモリセルトランジスタとしての電界効果型トランジスタに相変化膜45を電気的に接続して、相変化メモリ(のメモリセル)を構成することができる。ただし、相変化メモリのメモリセルトランジスタとしては、高集積化の観点からMISFETを用いることが好ましく、pチャネル型のMISFETに比べ、オン状態でのチャネル抵抗の小さいnチャネル型のMISFETQn1がより好適である。以下では、メモリセルトランジスタとしてnチャネル型のMISFETQn1を用いる場合の動作について説明する。
図5および図6は、相変化メモリの動作を説明するためのグラフである。図5のグラフの縦軸は、相変化メモリに印加するリセットパルス、セットパルスおよびリードパルスの電圧(任意単位:arbitrary unit)に対応し、横軸は時間(任意単位:arbitrary unit)に対応する。図6のグラフの縦軸は、相変化メモリにリセットパルス、セットパルスまたはリードパルスを印加したときの相変化膜45の温度(任意単位:arbitrary unit)に対応し、横軸は時間(任意単位:arbitrary unit)に対応する。
相変化メモリのリセット動作(相変化膜45のアモルファス化)時には、図5に示されるようなリセットパルスを、ビット線(配線54a)およびプラグ53aを介して電極46および相変化膜45に印加する。MISFETQn1のソース(n+型半導体領域19a)には、ソース線(配線54b,34)およびプラグ33を介して、固定電位(例えば0V)を供給する。MISFETQn1のゲート電極15aには、ワード線を介して所定の電圧を印加する。リセットパルスは、比較的高い電圧(例えば3V程度)を比較的短い時間(例えば20nsec(ナノ秒)程度)印加する。リセットパルス印加時は、比較的大きな電流が流れ、図6に示されるように、相変化膜45の温度が相変化膜45の融点(アモルファス化温度)Ta以上に上昇して相変化膜45が溶融またはアモルファス化し、リセットパルスの印加が終了すると、相変化膜45は急冷し、相変化膜45はアモルファス状態となる。ここで、相変化膜45の融点Taは、その膜に含まれる物質によるが、一般的におよそ200℃前後の温度である。
相変化メモリのセット動作(相変化膜45の結晶化)時には、図5に示されるようなセットパルスを、ビット線(配線54a)およびプラグ53aを介して電極46および相変化膜45に印加する。MISFETQn1のソース(n+型半導体領域19a)には、ソース線(配線54b,34)およびプラグ33を介して、固定電位(例えば0V)を供給する。MISFETQn1のゲート電極15aには、ワード線を介して所定の電圧を印加する。セットパルスは、リセットパルスよりも低い電圧(例えば1V程度)をリセットパルスよりも長い時間(結晶化時間以上、例えば100nsec程度)印加する。セットパルス印加時は、リセット時よりも低い電流が比較的長時間流れ、図6に示されるように、相変化膜45の温度が相変化膜45の結晶化温度Tc以上でかつ融点(アモルファス化温度)Ta未満の温度に上昇して相変化膜45が結晶化し、セットパルスの印加が終了すると、相変化膜45は冷却し、相変化膜45は結晶状態となる。
相変化メモリのリード動作時には、図5に示されるようなリードパルスを、ビット線(配線54a)およびプラグ53aを介して電極46および相変化膜45に印加する。MISFETQn1のソース(n+型半導体領域19a)には、ソース線(配線54b,34)およびプラグを介して、固定電位(例えば0V)を供給する。MISFETQn1のゲート電極15aには、ワード線を介して所定の電圧を印加する。リードパルスは、セットパルスよりも更に低い電圧(例えば0.3V程度)をセットパルスよりも短い時間(例えば20nsec程度)印加する。リードパルスの電圧は比較的低く、リードパルスを印加しても、図6に示されるように、相変化膜45の温度が相変化膜45の結晶化温度Tc以上に上昇することはないので、相変化膜45の相状態は変化しない。相変化膜45が結晶状態のときは、相変化膜45は相対的に低抵抗であり、相変化膜45がアモルファス状態のときは、相変化膜45は相対的に高抵抗である。このため、リードパルスを印加したときにMISFETQn1に流れる電流は、相変化膜45が結晶状態の場合は相対的に大きく、相変化膜45がアモルファス状態の場合は、相対的に小さくなる。従って、流れる電流の大小により、データ(相変化膜45が結晶状態とアモルファス状態のどちらであるか)を判別することができる。
このように、リセット動作およびセット動作により相変化膜45がアモルファス状態であるかあるいは結晶状態であるかを移行させることにより、相変化メモリにデータを記録(記憶、格納、書き込み)することができ、相変化膜45がアモルファス状態であるかあるいは結晶状態であるかを相変化メモリの記憶情報とし、相変化メモリに記録したデータ(記憶情報)をリード動作により読み出すことができる。
この本実施の形態の半導体装置1の製造工程について、図面を参照して説明する。図7〜図12は、本実施の形態の半導体装置1の製造工程中の要部断面図であり、上記図2に対応する領域が示されている。
まず、図7に示されるように、例えばp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)11を準備する。それから、半導体基板11の主面に素子分離領域12を形成する。例えば、半導体基板11の主面をドライエッチングして溝を形成し、この溝の内部を含む半導体基板11上にCVD(Chemical Vapor Deposition)法などで酸化シリコン膜などの絶縁膜を堆積した後、溝の外部の不要な絶縁膜をCMP(Chemical Mechanical Polishing;化学的機械研磨)法で研磨、除去することによって、溝の内部に絶縁膜を残す。これにより、溝(素子分離溝)内に埋め込まれた絶縁膜からなる素子分離領域12を形成することができる。または、熱酸化法によって形成するLOCOS(Local Oxidization of Silicon)により素子分離領域12を形成してもよい。このように、素子分離領域12を形成することにより、半導体基板11の主面には、素子分離領域12によって周囲を規定された活性領域が形成される。
次に、例えば半導体基板11の一部にp型の不純物(例えばB(ボロン))をイオン注入した後、半導体基板11を熱処理してこの不純物を半導体基板11中に拡散させることにより、半導体基板11の主面にp型ウエル13a,13bを形成する。
次に、例えば熱酸化法などを用いて、半導体基板11のp型ウエル13a,13bの表面に薄い酸化シリコン膜などからなるゲート絶縁膜14a,14bを形成する。
次に、p型ウエル13a,13bのゲート絶縁膜14a,14b上にゲート電極15a,15bを形成する。例えば、半導体基板11の主面の全面上に導電体膜としてn型の不純物(例えばP(リン))などを導入した多結晶シリコン膜を形成し、その多結晶シリコン膜(導電体膜)をドライエッチングによってパターニングすることにより、パターニングされた多結晶シリコン膜(導電体膜)からなるゲート電極15a,15bを形成することができる。
次に、リン(P)またはヒ素(As)などのn型の不純物をイオン注入することなどにより、p型ウエル13aのゲート電極15aの両側の領域にn−型半導体領域16a,17aを形成し、p型ウエル13bのゲート電極15bの両側の領域にn−型半導体領域16b,17bを形成する。
次に、ゲート電極15a,15bの側壁上に、サイドウォール18a,18bを形成する。サイドウォール18a,18bは、例えば、半導体基板11上に酸化シリコン膜(絶縁膜)を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
次に、リン(P)またはヒ素(As)などのn型の不純物をイオン注入することなどにより、p型ウエル13aのゲート電極15aおよびサイドウォール18aの両側の領域にn+型半導体領域19a,20aを形成し、p型ウエル13bのゲート電極15bおよびサイドウォール18bの両側の領域にn+型半導体領域19b,20bを形成する。イオン注入後、導入した不純物の活性化のためのアニール処理(熱処理)を行うこともできる。n+型半導体領域19a,20aは、n−型半導体領域16a,17aよりも不純物濃度が高く、n+型半導体領域19b,20bは、n−型半導体領域16b,17bよりも不純物濃度が高い。
これにより、相変化メモリ領域10Aのnチャネル型のMISFETQn1のソースとして機能するn型の半導体領域(n型不純物拡散層)が、n+型半導体領域19aおよびn−型半導体領域16aにより形成され、MISFETQn1のドレインとして機能するn型の半導体領域(n型不純物拡散層)が、n+型半導体領域20aおよびn−型半導体領域17aにより形成される。そして、周辺回路領域10Bのnチャネル型のMISFETQn2のソースとして機能するn型の半導体領域(不純物拡散層)が、n+型半導体領域19bおよびn−型半導体領域16bにより形成され、MISFETQn2のドレインとして機能するn型の半導体領域(n型不純物拡散層)が、n+型半導体領域20bおよびn−型半導体領域17bにより形成される。
次に、ゲート電極15a,15bおよびn+型半導体領域19a,19b,20a,20bの表面を露出させ、例えばコバルト(Co)膜のような金属膜を堆積して熱処理することによって、ゲート電極15a,15bおよびn+型半導体領域19a,19b,20a,20bの表面に、それぞれ金属シリサイド層(金属シリサイド膜)21を形成する。これにより、n+型半導体領域19a,19b,20a,20bなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜(金属膜)は除去する。なお、本実施の形態では金属シリサイド層21の材料としてCo(コバルト)を例示したが、これに限られるものではなく、Ti(チタン)、W(タングステン)またはNi(ニッケル)などを使用することもできる。
このようにして、図7の構造が得られる。ここまでの工程により、相変化メモリ領域10Aに、nチャネル型のMISFETQn1が形成され、周辺回路領域10Bに、nチャネル型のMISFETQn2が形成される。従って、相変化メモリ領域10AのMISFETQn1と周辺回路領域10BのMISFETQn2とは、同じ製造工程で形成することができる。
次に、図8に示されるように、半導体基板11上にゲート電極15a,15bを覆うように絶縁膜(層間絶縁膜)31を形成する。絶縁膜31は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜との積層膜または酸化シリコン膜の単体膜などからなり、例えばCVD法などを用いて形成することができる。絶縁膜31の形成後、必要に応じてCMP処理を行って絶縁膜31の表面を平坦化する。
次に、フォトリソグラフィ法を用いて絶縁膜31上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして、絶縁膜31をドライエッチングすることにより、絶縁膜31にコンタクトホール32を形成する。コンタクトホール32の底部では、半導体基板11の主面の一部、例えばn+型半導体領域19a,19b,20b(の表面上の金属シリサイド層21)の一部やゲート電極15a,15b(の表面上の金属シリサイド層21)の一部などが露出される。
次に、コンタクトホール32内に、タングステン(W)などからなるプラグ33を形成する。この際、例えば、コンタクトホール32の内部を含む絶縁膜31上にバリア膜33a(例えば窒化チタン膜)を形成した後、タングステン膜33bをCVD法などによってバリア膜33a上にコンタクトホール32を埋めるように形成し、絶縁膜31上の不要なタングステン膜33bおよびバリア膜33aをCMP法またはエッチバック法などによって除去する。これにより、コンタクトホール32内に残存して埋め込まれたタングステン膜33bおよびバリア膜33aからなるプラグ33を形成することができる。このように、プラグは、絶縁膜に形成された接続孔(コンタクトホール、ビアまたはスルーホール)に導電体材料を充填して形成される。
次に、図9に示されるように、プラグ33が埋め込まれた絶縁膜31上に、第1層配線(最下層配線)として配線34を形成する。例えば、窒化チタン膜35a、アルミニウム膜35bおよび窒化チタン膜35cをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線34を形成することができる。アルミニウム膜35bは、アルミニウム(Al)単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。窒化チタン膜35a,35cは、チタン膜と窒化チタン膜との積層膜とすることもできる。配線34はプラグ33を介して、n+型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続される。配線34は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線などとすることもできる。
次に、絶縁膜31上に、配線34を覆うように、絶縁膜41を形成する。絶縁膜41は、例えば酸化シリコン膜などからなり、CVD法などを用いて形成することができる。
次に、図10に示されるように、フォトレジスト膜(図示せず)をエッチングマスクにして絶縁膜41,31をドライエッチングすることにより、相変化メモリ領域10AのMISFETQn1のドレインであるn+型半導体領域20aに到達するコンタクトホール42を絶縁膜41,31に形成する。
次に、コンタクトホール42内に、タングステン(W)などからなるプラグ43を形成する。プラグ43はプラグ33とほぼ同様の手法を用いて形成することができる。プラグ43は、相変化メモリ領域10AのMISFETQn1のドレインであるn+型半導体領域20aに電気的に接続される。
次に、プラグ43が埋め込まれた絶縁膜41上に、カルコゲナイド膜45aを形成し、カルコゲナイド膜45a上に金属膜(導電体層、電極層)46aを形成する。カルコゲナイド膜45aは、結晶状態とアモルファス(非晶質)状態との2状態間の遷移(相変化)が可能な材料膜(半導体膜)であり、カルコゲン元素(S,Se,Te)を含む材料(半導体)、すなわちカルコゲナイド(カルコゲナイド半導体、カルコゲナイド材料)からなる。例えば、GeSbTe(例えばGe2Sb2Te5)やAgInSbTeなどにより、カルコゲナイド膜45aを形成することができる。また、カルコゲナイド膜45aの密着性(接着性)向上のために、カルコゲナイド膜45aの上下の一方または両方に、Ti(チタン)膜などを形成することもできる。また、金属膜46aは、例えばタングステン(W)膜などの導電性膜により形成することができる。
次に、図11に示されるように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示は省略)をエッチングマスクとしたドライエッチングにより、金属膜46aおよびカルコゲナイド膜45aをパターニングする。パターニングされたカルコゲナイド膜45aにより、相変化メモリの相変化膜45が形成され、パターニングされた金属膜46aにより、電極46が相変化膜45上に形成される。このドライエッチング工程では、オーバーエッチング気味に金属膜46aおよびカルコゲナイド膜45aをドライエッチングすれば、配線34の側壁の絶縁膜41上に金属膜46aやカルコゲナイド膜45aがサイドウォール状に残存するのを防止することができる。また、配線34上には絶縁膜41が形成されており、絶縁膜41がエッチングストッパ膜として機能するので、オーバーエッチングにより配線34などがダメージを受けるのを防止することができる。
相変化膜45は、プラグ43に接続するように形成され、プラグ43を介して、相変化メモリ領域10AのMISFETQn1のドレインであるn+型半導体領域20aに電気的に接続される。また、相変化膜45上には、電極46が存在している。相変化膜45は、結晶状態とアモルファス(非晶質)状態との2状態間の遷移(相変化)が可能な材料膜であれば、カルコゲナイド以外の材料により形成することもできるが、相変化膜45をカルコゲナイド(カルコゲナイド系の材料)により形成することで、相変化膜45をより安定して形成することができる。
このようにして、図11に示されるような相変化メモリが相変化メモリ領域10Aに形成される。
次に、図12に示されるように、絶縁膜41上に、相変化膜45および電極46を覆うように、絶縁膜(層間絶縁膜)51を形成する。絶縁膜51は、例えば酸化シリコン膜などからなる。絶縁膜51の形成後、必要に応じてCMP処理を行って絶縁膜51の表面を平坦化する。平坦化された絶縁膜51上に、更に絶縁膜(図示せず)を形成することもできる。
次に、フォトレジスト膜(図示せず)をエッチングマスクにして、絶縁膜51をドライエッチングすることにより、配線34や電極46に到達するスルーホール52を形成する。
次に、絶縁膜51に形成されたスルーホール52内に、タングステン(W)などからなるプラグ53を形成する。プラグ53はプラグ33,43とほぼ同様の手法を用いて形成することができる。プラグ53のうち、プラグ53aは、電極46に達して電極46と電気的に接続される。また、プラグ53のうち、プラグ53bは、配線34に達して配線34と電気的に接続される。
次に、プラグ53が埋め込まれた絶縁膜51上に、第2層配線(第1層配線である配線34よりも1つ上層の配線層)として配線(第2配線層)54を形成する。例えば、窒化チタン膜55a、アルミニウム膜55bおよび窒化チタン膜55cをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線54を形成することができる。アルミニウム膜55bは、アルミニウム(Al)単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。窒化チタン膜55a,55cは、チタン膜と窒化チタン膜との積層膜とすることもできる。
第2層配線である配線54のうちの配線54aは、プラグ53aを介して、電極46および電極46の下の相変化膜45に電気的に接続され、更にプラグ43を介してMISFETQn1のドレインを構成するn+型半導体領域20a(上の金属シリサイド層21)に電気的に接続される。第2層配線である配線54のうちの配線54bは、プラグ53bを介して、第1層配線である配線34に電気的に接続され、更に、プラグ33を介して、n+型半導体領域19a,19b,20bやゲート電極15a,15b(上の金属シリサイド層21)などと電気的に接続される。
配線54は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線(例えばダマシン法で形成した埋込銅配線)とすることもできる。
次に、絶縁膜51上に、配線54を覆うように、絶縁膜(層間絶縁膜)61を形成する。絶縁膜61は、例えば酸化シリコン膜などからなり、CVD法などを用いて形成することができる。その後、絶縁膜61上に上層の配線層(第3層配線以降の配線)や層間絶縁膜などが形成されるが、ここではその説明は省略する。第3層配線以降も、第2層配線と同様にして形成することができ、例えば、アルミニウム配線、タングステン配線あるいは銅配線(例えばダマシン法で形成した埋込銅配線)などにより形成することができる。
このようにして、半導体基板11に、相変化メモリ領域10Aの相変化メモリ(相変化型の不揮発性メモリ)と周辺回路領域10Bのnチャネル型のMISFETとを含む半導体集積回路(半導体素子)を形成することができる。
また、本実施の形態の半導体装置の製造工程では、第1層配線としての配線34を形成した後に、相変化膜45および電極46を形成し、その後、第2層配線としての配線54を形成する場合について説明したが、他の形態として、配線34(第1層配線)の形成工程と相変化膜45および電極46の形成工程との順序を入れ換えることもできる。すなわち、先に相変化膜45および電極46を形成してから、第1層配線としての配線34を形成し、その後第2層配線としての配線54を形成することもできる。また、金属膜46aをパターニングすることにより、電極46と配線34とを同工程で形成することも可能である。
また、本実施の形態では、相変化膜45をプラグ43を介して相変化メモリ領域10AのMISFETQn1のドレインであるn+型半導体領域20aに電気的に接続しているが、他の形態として、相変化膜45をプラグ43を介して相変化メモリ領域10AのMISFETQn1のソースであるn+型半導体領域19aに電気的に接続することもできる。すなわち、相変化膜45を、プラグ43を介して、相変化メモリ領域10AのMISFETQn1のソースまたはドレインの一方を構成する半導体領域(n+型半導体領域19aまたはn+型半導体領域20a)に電気的に接続すればよい。そして、相変化膜45の上部の電極46を、第2層配線(配線54a)に(プラグ53aを介して)電気的に接続する。ただし、相変化メモリ領域10AのMISFETQn1のソース(n+型半導体領域19a)よりもドレイン(n+型半導体領域20a)をプラグ43を介して相変化膜45に電気的に接続した方が、相変化メモリとしての機能を考慮すれば、より好ましい。
次に、本実施の形態の効果について、より詳細に説明する。
図13は、比較例の半導体装置101の要部断面図であり、上記図2に対応するものである。
図13に示される比較例の半導体装置101は、図7の構造を得るまでは、本実施の形態の半導体装置と同様にして製造されるが、その後の製造工程が異なっている。すなわち、図13に示されるように、半導体基板11上にゲート電極15a,15bを覆うように絶縁膜(層間絶縁膜)31を形成した後、相変化メモリ領域10Aにおいて、フォトレジスト膜(図示せず)をエッチングマスクにして絶縁膜31をドライエッチングすることにより、n+型半導体領域20aの上部にコンタクトホール102を形成し、コンタクトホール102内にプラグ103を形成する。プラグ103は、その底部で、相変化メモリ領域10AのMISFETQn1のドレインを構成するn+型半導体領域20a(上の金属シリサイド層21)に電気的に接続される。
次に、プラグ103が埋め込まれた絶縁膜31上に、相変化膜104(上記相変化膜45に対応するもの)および電極105(上記電極46に対応するもの)を形成する。相変化膜104は、プラグ103と電気的に接続される。それから、絶縁膜31上に、相変化膜104および電極膜105を覆うように、絶縁膜(層間絶縁膜)106を形成する。
次に、フォトレジスト膜(図示せず)をエッチングマスクにして絶縁膜106,31をドライエッチングすることにより、コンタクトホール107およびスルーホール108を形成し、コンタクトホール107およびスルーホール108内にプラグ109a,109bを形成する。コンタクトホール107は、n+型半導体領域19a,19b,20bやゲート電極15a,15bなどの上部に形成され、スルーホール108は、電極105の上部に形成される。このため、コンタクトホール107内のプラグ109bは、その底部で、n+型半導体領域19a,19b,20bやゲート電極15a,15b(上の金属シリサイド層21)などと電気的に接続される。スルーホール108内のプラグ109aは、その底部で、電極105と電気的に接続される。
次に、プラグ109a,109bが埋め込まれた絶縁膜106上に、第1層配線として配線111を形成する。配線111は、アルミニウム配線である。第1層配線である配線111のうちの配線111aは、プラグ109aを介して、電極105および電極105の下の相変化膜104に電気的に接続され、更にプラグ103を介してMISFETQn1のドレインを構成するn+型半導体領域20aに電気的に接続される。第1層配線である配線111のうちの配線111bは、プラグ109bを介して、n+型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続される。
次に、絶縁膜106上に、配線111を覆うように、絶縁膜112を形成する。その後、絶縁膜112上に上層の配線層(図示せず)や層間絶縁膜(図示せず)などが形成される。
このようにして製造されて、図13のような構造を有する比較例の半導体装置101では、n+型半導体領域20aと第1層配線(最下層配線)である配線111との間に相変化膜104および電極105が形成されており、相変化膜104および電極105よりも上層に第1層配線(最下層配線)である配線111が形成されている。そして、この第1層配線(配線111)は、絶縁膜31,106に形成されたコンタクトホール107を埋め込むプラグ109bを介して、n+型半導体領域19a,19b,20bなどと電気的に接続されている。このため、比較例の半導体装置101では、コンタクトホール107の深さ(半導体基板11の主面に垂直な方向の深さ)が深く、コンタクトホール107内に埋め込まれ、第1層配線(配線111)とn+型半導体領域19a,19b,20bとの間を接続するプラグ109bの長さが長くなる。すなわち、比較例の半導体装置101では、半導体基板11と第1層配線との間の層間絶縁膜(絶縁膜31,106)の合計膜厚が厚くなり、コンタクトホール107は厚い層間絶縁膜(絶縁膜31,106)に形成されることになるので、コンタクトホール107の深さが深くなる。従って、比較例の半導体装置101では、コンタクトホール107のアスペクト比が大きくなる。
コンタクトホール107を埋め込むプラグ109bは、コンタクトホール107の内部を含む絶縁膜106上にバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホール107を埋めるように形成し、絶縁膜106上の不要なタングステン膜およびバリア膜をCMP法によって除去し、コンタクトホール107内にタングステン膜およびバリア膜を残すことにより形成することができる。しかしながら、比較例の半導体装置101では、コンタクトホール107のアスペクト比が大きいため、コンタクトホール107の内部へのバリア膜(例えば窒化チタン膜)の被覆性(カバレッジ)が悪くなり易く、プラグ109bの導通不良などを生じる可能性がある。例えば、コンタクトホール107内でのバリア膜の被覆性が悪いと、プラグ109b形成用のタングステン膜をCVD法などで堆積させるときに、コンタクトホール107の底部で露出した半導体基板11がWF6(六フッ化タングステン)ガスにより浸食(encroachment)されてしまう可能性があり、それによってプラグ109bの導通不良が生じる可能性がある。これは、半導体装置の製造歩留まりを低下させる。これを防止するには、バリア膜の形成の際に、被覆性の良いスパッタリング装置などを使用することが必要となるが、これは半導体装置製造の設備投資を増大させ、半導体装置の製造コストを増大させる。
それに対して、本実施の形態では、第2層配線である配線54a(54)と半導体基板11(MISFETQn1のソースまたはドレイン)との間に相変化膜45および電極46が形成されている。そして、相変化膜45の上面側、すなわち電極46の上面が、プラグ53aを介して第2層配線(配線54a)に電気的に接続され、相変化膜45の下面側が、プラグ43を介してMISFETQn1のソースまたはドレインの一方(ここではドレインを構成するn+型半導体領域20a)に電気的に接続されている。更に、本実施の形態では、第2層配線である配線54よりも下層に、第1層配線(最下層配線)である配線34が形成されており、この第1層配線(配線34)は、コンタクトホール32内に埋め込まれたプラグ33を介して、n+型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続されている。
このように、本実施の形態では、相変化膜45上の電極46に接続するのは第2層配線(配線54a)とし、第2層配線(配線54)よりも下層配線である配線34(第1層配線)をプラグ33を介して半導体基板11(n+型半導体領域19a,19b,20bなど)に接続するようにしている。このため、第1層配線(配線34)を相変化膜45とほぼ同程度の高さ位置にすることができ、半導体基板11と配線34(第1層配線)との間の層間絶縁膜(絶縁膜31)の合計膜厚を比較的薄くすることができる。従って、絶縁膜31に形成されるコンタクトホール32の深さ(半導体基板11の主面に垂直な方向の深さ)を比較的浅くすることができ、コンタクトホール32内に埋め込まれ、第1層配線(配線34)とn+型半導体領域19a,19b,20bとの間を接続するプラグ33の長さを比較的短くすることができる。これにより、本実施の形態では、コンタクトホール32のアスペクト比を小さくすることができる。例えば、比較例の半導体装置101の場合は、絶縁膜31および絶縁膜106からなる層間絶縁膜にコンタクトホール107が形成されていたが、本実施の形態では、絶縁膜31からなる層間絶縁膜にコンタクトホール32が形成されている。このため、比較例の半導体装置101のコンタクトホール106に比べて、本実施の形態では、コンタクトホール32の深さを絶縁膜106の厚みに相当する分だけ浅くすることができ、コンタクトホール32のアスペクト比を小さくすることができる。
従って、本実施の形態では、コンタクトホール32のアスペクト比が小さいため、コンタクトホール32の内部へのバリア膜(33a)の被覆性(カバレッジ)を向上させることができ、コンタクトホール32内に形成したプラグ33の導通不良などを防止することができる。例えば、アスペクト比が比較的低いことから、コンタクトホール32内にバリア膜を被覆性よく形成できるので、プラグ33形成用のタングステン膜をCVD法などで堆積させるときのWF6(六フッ化タングステン)ガスによる半導体基板11の浸食(encroachment)を防止することができ、プラグ33の導通不良の発生を防止することができる。従って、半導体装置の信頼性を向上でき、また、半導体装置の製造歩留まりを向上させることができる。また、コンタクトホール32のアスペクト比が比較的低いことから、被覆性の良いスパッタリング装置でなくとも一般的な成膜装置(スパッタリング装置やCVD装置など)を使用してコンタクトホール32内にバリア膜を被覆性よく形成できるようになる。このため、半導体装置製造の設備投資を抑制することが可能になり、半導体装置の製造コストを低減することができる。
(実施の形態2)
図14〜図17は、本発明の他の実施の形態の半導体装置の製造工程中の要部断面図であり、上記図2に対応する領域が示されている。図8までの工程は、上記実施の形態1とほぼ同様であるので、ここではその説明は省略し、図8に続く工程について説明する。
上記実施の形態1と同様にして上記図8の構造が得られた後、上記実施の形態1と同様にして、図14に示されるように、配線34を形成する。
次に、絶縁膜31上に、配線34を覆うように、絶縁膜41aを形成する。絶縁膜41aは、上記絶縁膜41と同様の手法で、同様の材料により形成することができ、例えばCVD法などを用いて形成された酸化シリコン膜などからなる。それから、CMP法などにより絶縁膜41aの表面を平坦化する。絶縁膜41aの堆積膜厚を、配線34の厚みよりも相対的に厚くすることで、CMP処理されて平坦化された絶縁膜41aが、絶縁膜31上に配線34を覆うように形成されることになる。従って、上記実施の形態1では、絶縁膜41を比較的薄く堆積した後、平坦化処理を行わずに、コンタクトホール42形成工程以降の工程を行っていたが、本実施の形態では、絶縁膜41よりも相対的に厚く絶縁膜41aを堆積した後、絶縁膜41aの表面を平坦化処理してから、コンタクトホール42形成工程以降の工程を行う。
次に、上記実施の形態1と同様にして、図15に示されるように、相変化メモリ領域10AのMISFETQn1のドレインであるn+型半導体領域20aに到達するコンタクトホール42を絶縁膜41a,31に形成し、コンタクトホール42内にタングステン(W)などからなるプラグ43を形成する。
次に、上記実施の形態1と同様にして、プラグ43が埋め込まれた絶縁膜41a上に、カルコゲナイド膜45aおよび金属膜46aを順に形成する。それから、図16に示されるように、フォトリソグラフィ技術およびドライエッチング技術により、金属膜46aおよびカルコゲナイド膜45aをパターニングする。パターニングされたカルコゲナイド膜45aにより、相変化メモリの相変化膜45が形成され、パターニングされた金属膜46aにより、電極46が相変化膜45上に形成される。
本実施の形態では、絶縁膜41aの表面が平坦化されていたので、カルコゲナイド膜45aおよび金属膜46aのパターニングのためのドライエッチング工程の際に、オーバーエッチングが不要となる。すなわち、絶縁膜41aの表面が平坦なので、オーバーエッチングを行わなくとも、不要な金属膜46aやカルコゲナイド膜45aが絶縁膜41a上に残存しない。また、上記実施の形態1では、絶縁膜41の膜厚を相対的に薄くすることができるので、コンタクトホール42のアスペクト比をより低くすることができる。
次に、上記実施の形態1と同様にして、図17に示されるように、絶縁膜41a上に、電極46および相変化膜45を覆うように、絶縁膜51を形成し、必要に応じてCMP処理を行って絶縁膜51の表面を平坦化する。平坦化された絶縁膜51上に更に絶縁膜(図示せず)を形成することもできる。
その後の製造工程は、上記実施の形態1とほぼ同様である。すなわち、絶縁膜51にスルーホール52を形成し、スルーホール52内にプラグ53を形成し、プラグ53が埋め込まれた絶縁膜51上に、配線54を形成し、絶縁膜51上に配線54を覆うように絶縁膜61を形成する。
本実施の形態においても、上記実施の形態1とほぼ同様の効果を得ることができる。更に、本実施の形態では、絶縁膜41aの表面を平坦化し、その上に相変化膜45および電極46を形成するので、カルコゲナイド膜45aおよび金属膜46aのパターニングのためのドライエッチング工程の際に、オーバーエッチングを行う必要がなくなる。このため、オーバーエッチングによるダメージなどをより的確に防止することができる。
(実施の形態3)
図18は、本発明の他の実施の形態の半導体装置の要部断面図であり、上記実施の形態1の図2に対応するものである。
上記実施の形態1の半導体装置は、多層配線構造を有し、第2層配線である配線54a(54)とMISFETQn1のソースまたはドレイン(n+型半導体領域20a)との間に相変化膜45および電極46が形成されていた。そして、上記実施の形態1では、相変化膜45の上面側、すなわち電極46の上面が、プラグ53aを介して第2層配線(配線54a)に電気的に接続され、相変化膜45の下面側が、プラグ43を介してMISFETQn1のソースまたはドレイン(n+型半導体領域20a)に電気的に接続されていた。
本実施の形態の半導体装置も、多層配線構造(複数の配線層)を有し、この多層配線構造は、第1層配線(最下層配線)である配線34と、配線34よりも1つ上層の配線層である配線54とを含んでいる。しかしながら、上記実施の形態1とは異なり、本実施の形態の半導体装置は、図18に示されるように、第1層配線(配線34a)と、第1層配線よりも1つ上層の配線層である第2層配線(配線54a)との間に、相変化膜45および電極46が形成されている。そして、相変化膜45の上面側、すなわち電極46の上面が、プラグ74を介して第2層配線(配線54a)に電気的に接続され、相変化膜45の下面側がプラグ72を介して第1層配線(配線34a)に電気的に接続されている。最下層の配線34は、配線34と半導体基板11との間の絶縁膜31に形成されたコンタクトホール32を埋め込むプラグ33を介して、n+型半導体領域19a,19b,20a,20bやゲート電極15a,15bなどと電気的に接続されている。すなわち、相変化メモリ領域10AのMISFETQn1のソース、ドレインや、周辺回路領域10BのMISFETQn2のソース、ドレインなどに、最下層配線である配線34が、プラグ33を介して電気的に接続されている。
図19〜図22は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図18に対応する領域が示されている。図7までの製造工程は、上記実施の形態1とほぼ同様であるので、ここではその説明は省略し、図7に続く工程について説明する。
上記実施の形態1と同様にして上記図7の構造が得られた後、上記実施の形態1と同様にして、図19に示されるように、半導体基板11上にゲート電極15a,15bを覆うように絶縁膜31を形成する。絶縁膜31の形成後、必要に応じてCMP処理を行って絶縁膜31の表面を平坦化する。
次に、フォトリソグラフィ法を用いて絶縁膜31上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして、絶縁膜31をドライエッチングすることにより、絶縁膜31にコンタクトホール32を形成する。コンタクトホール32の底部では、半導体基板11の主面の一部、例えばn+型半導体領域19a,19b,20a,20b(の表面上の金属シリサイド層21)の一部やゲート電極15a,15b(の表面上の金属シリサイド層21)の一部などが露出される。上記実施の形態1とは異なり、本実施の形態では、相変化メモリ領域10AのMISFETQn1のドレインを構成するn+型半導体領域20a上にもコンタクトホール32が形成される。
次に、上記実施の形態1とほぼ同様にして、コンタクトホール32内に、タングステン(W)などからなるプラグ33を形成する。
次に、プラグ33が埋め込まれた絶縁膜31上に、上記実施の形態1とほぼ同様にして、第1層配線として配線34を形成する。配線34はプラグ33を介して、n+型半導体領域19a,19b,20a,20bやゲート電極15a,15bなどと電気的に接続される。配線34のうち、配線34aは、プラグ33を介して、相変化メモリ領域10AのMISFETQn1のドレインを構成するn+型半導体領域20aに電気的に接続されている。配線34のうち、配線34bは、プラグ33を介して、n+型半導体領域19a,19b,20bやゲート電極15a,15bに電気的に接続されている。
次に、図20に示されるように、絶縁膜31上に、配線34を覆うように、絶縁膜41bを形成する。絶縁膜41bは、例えば酸化シリコン膜などからなり、CVD法などを用いて形成することができる。それから、CMP法などにより絶縁膜41bの表面を平坦化する。平坦化された絶縁膜41b上に、更に絶縁膜(図示せず)を形成することもできる。
次に、フォトレジスト膜(図示せず)をエッチングマスクにして絶縁膜41bをドライエッチングすることにより、配線34のうちの配線34aに到達するスルーホール(開口部、ビア、接続孔)71を絶縁膜41bに形成する。
次に、スルーホール71内に、タングステン(W)などからなるプラグ72を形成する。プラグ72はプラグ33とほぼ同様の手法を用いて形成することができる。プラグ72は、配線34aに電気的に接続される。
次に、プラグ72が埋め込まれた絶縁膜41b上に、カルコゲナイド膜45aおよび金属膜46aを順に形成し、フォトリソグラフィ技術ドライエッチング技術によりパターニングする。これにより、パターニングされたカルコゲナイド膜45aからなる相変化膜45と、その上の金属膜46aからなる電極46とが形成される。
次に、図21に示されるように、絶縁膜41b上に、相変化膜45および電極46を覆うように、絶縁膜(層間絶縁膜)51aを形成する。絶縁膜51aは、例えば酸化シリコン膜などからなる。絶縁膜51aの形成後、必要に応じてCMP処理を行って絶縁膜51aの表面を平坦化する。平坦化された絶縁膜51a上に、更に絶縁膜(図示せず)を形成することもできる。
次に、フォトレジスト膜(図示せず)をエッチングマスクにして、絶縁膜51aをドライエッチングすることにより、電極46に到達するスルーホール(開口部、ビア、接続孔)73を形成し、スルーホール73内に、タングステン(W)などからなるプラグ74を形成する。プラグ74はプラグ33とほぼ同様の手法を用いて形成することができる。プラグ74は、電極46に達して電極46と電気的に接続される。
次に、他のフォトレジスト膜(図示せず)をエッチングマスクにして、絶縁膜51aをドライエッチングすることにより、配線34bに到達するスルーホール(開口部、ビア、接続孔)75を形成し、スルーホール75内に、タングステン(W)などからなるプラグ76を形成する。プラグ76はプラグ33とほぼ同様の手法を用いて形成することができる。プラグ76は、配線34のうちの配線34bに達して電気的に接続される。なお、スルーホール73とスルーホール75とを同じ工程で形成し、プラグ74とプラグ76とを同じ工程で形成することも可能である。
次に、図22に示されるように、プラグ74,76が埋め込まれた絶縁膜51a上に、上記実施の形態1とほぼ同様にして、第2層配線として配線(第2配線層)54を形成する。
第2層配線である配線54のうちの配線54aは、プラグ74を介して、電極46および電極46の下の相変化膜45に電気的に接続され、更にプラグ72を介して配線34aに電気的に接続され、更にプラグ33を介してMISFETQn1のドレインを構成するn+型半導体領域20aに電気的に接続される。第2層配線である配線54のうちの配線54bは、プラグ76を介して、第1層配線である配線34bに電気的に接続され、更に、プラグ33を介して、n+型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続される。
次に、絶縁膜51a上に、配線54を覆うように、絶縁膜61を形成する。その後、絶縁膜61上に上層の配線層(第3層配線以降の配線)や層間絶縁膜などが形成されるが、ここではその説明は省略する。
このように、本実施の形態の半導体装置は、第2層配線としての配線54と第1層配線としての配線34aとの間に相変化膜45および電極46が形成されている。相変化膜45の上面側、すなわち電極46の上面は、プラグ74を介して第2層配線(配線54a)に電気的に接続されている。相変化膜45の下面側は、プラグ72を介して第1層配線(配線34)と同層の配線34aに電気的に接続され、この配線34aが、プラグ33を介してMISFETQn1のドレインを構成するn+型半導体領域20aに電気的に接続されている。また、第2層配線としての配線54bは、プラグ76を介して第1層配線としての配線34bに電気的に接続され、配線34bが、プラグ33を介して、n+型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続されている。
このように、本実施の形態では、相変化膜45および電極46を、半導体基板11と第1層配線との間ではなく、第1層配線と第2層配線との間に形成している。このため、相変化膜45および電極46を半導体基板11と第1層配線との間に形成した上記比較例の半導体装置101に比べて、半導体基板11と第1層配線(配線34)との間の層間絶縁膜の合計膜厚を相対的に薄くすることができる。従って、半導体基板11と第1層配線(配線34)との間の層間絶縁膜(絶縁膜31)に形成されるコンタクトホール32の深さ(半導体基板11の主面に垂直な方向の深さ)を相対的に浅くすることができる。また、コンタクトホール32内に埋め込まれ、第1層配線(配線34)とn+型半導体領域19a,19b,20a,20bとの間を接続するプラグ33の長さを相対的に短くすることができる。これにより、本実施の形態では、コンタクトホール32のアスペクト比を小さくすることができる。
このため、本実施の形態では、コンタクトホール32のアスペクト比が小さいため、コンタクトホール32の内部へのバリア膜(33a)の被覆性(カバレッジ)を向上させることができ、コンタクトホール32内に形成したプラグ33の導通不良を防止することができる。例えば、アスペクト比が比較的低いことから、コンタクトホール32内にバリア膜を被覆性よく形成できるので、プラグ33形成用のタングステン膜をCVD法などで堆積させるときのWF6(六フッ化タングステン)ガスによる半導体基板11の浸食を防止することができ、プラグ33の導通不良の発生を防止することができる。従って、半導体装置の信頼性を向上でき、また、半導体装置の製造歩留まりを向上させることができる。また、コンタクトホール32のアスペクト比が比較的低いことから、被覆性の良いスパッタリング装置でなくとも一般的な成膜装置(スパッタリング装置やCVD装置など)を使用してコンタクトホール32内にバリア膜を被覆性よく形成できるようになる。このため、半導体装置製造の設備投資を抑制することが可能になり、半導体装置の製造コストを低減することができる。
また、本実施の形態では、第1層配線としての配線34と第2層配線としての配線54との間に相変化膜45および電極46を形成しているが、他の形態として、任意の配線層とその1つ上層の配線層との間に、相変化膜45および電極46を形成することができる。例えば、第2層配線と第3層配線との間や、最上層配線とその1つ下層の配線層との間などに、相変化膜45および電極46を形成することもできる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。